JPS6226115B2

JPS6226115B2 -

Info

Publication number: JPS6226115B2
Application number: JP54116480A
Authority: JP
Inventors: Toshio Takeshima
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-09-11
Filing date: 1979-09-11
Publication date: 1987-06-06
Also published as: JPS5641591A

Description

【発明の詳細な説明】本発明は、半導体メモリ装置、特に１トランジ
スタ型ダイナミツクメモリに関するものである。

なお、以下の説明は便宜上すべてＮチヤネル
MOSトランジスタを使用した例により行なう
が、本発明はＰチヤネルMOSトランジスタで
も、また他のどのような型式の絶縁ゲート型トラ
ンジスタでも本質的に同様に適用し得るものであ
る従来の１トランジスタ型ダイナミツクメモリの
ブロツク図を第１図に示す。第１図において、１
はＸアドレス信号X₀，X₁，……，Ｘ_lに応じてｎ
本あるワード線のうちの１線を選択するＸデコー
ダ、２及び２′はｍ行ｎ列に配置したメモリセル
とｍ本のビツト線及びｎ本のワード線から成つて
いるメモリセルマトリクス、３は各ビツト線に対
応して設けられたセンスアンプ群、４はＹアドレ
ス信号Y₀，Y₁，……，Ｙ_rに応じてｍ行あるビツ
ト線のうち１行を選択するＹコーダ、５はＹデコ
ーダからの出力信号を受けてビツト線からの入出
力信号の制御を行なう入出力回路である。また第
１図のｊ行目の回路を取り出した回路ブロツク図
を第２図に示す。第２図において、２０及び２
０′はｊ行目のビツト線Ｂ_i及び_iに接続配置され
た多数のメモリセルを代表するｊ列目及びｋ列目
のワード線wj及びwkに接続されたメモリセル、
２１及び２１′はメモリセルから読み出される高
低２値レベルの中間の電位をビツト線Ｂ_i又は_i
に発生させる基準電位発生回路、３０はビツト線
Ｂ_iと_iにメモリセルから読み出された微少差信
号をクロツク信号Ｐ２のタイミングで増幅するセ
ンスアンプ、５０はビツト線Ｂ_i上の増幅された
差信号の読出しやビツト線への書込みをＹデコー
ダからの出力信号PY_iで制御する入出力回路、６
０及び６０′はクロツク信号Ｐ１によりビツト線
Ｂ_i及び_iを初期状態にセツトするプリチヤージ
回路、Ｃ_Bはビツト線Ｂ_i及び_iに付加するビツト
線の寄生容量である。

第３図にセル容量Ｃ_SO3としてMOS構造のもの
を使つた従来のメモリセルを示す。このとき
MOS構造の容量は閾値電圧を持つためセル容量
Ｃ_SO3のゲート電極は本メモリに使用している最
も高い電圧の電源Ｖ_DDに接続してソース及びドレ
イン電極が接続されている節点Ｓにできるだけ高
い電位を蓄えるようにしていた。しかしこのよう
にすると電源Ｖ_DDの変動がセル容量Ｃ_SO3を通し
て節点Ｓに蓄えられている電位を変動させるので
誤動作を起す原因となる。

そこで最近は多層ポリシリコンの技術を用い、
それらポリシリコン間で閾値電圧を持たない容量
を造りそれをセル容量として用いる場合もある。
このメモリセルを第４図に示す。ここでセル容量
Ｃ_SO4は、閾値電圧を持たない普通の容量と同じ
であるので節点Ｓに接続されている電極の他方の
電極は一定電位に保つておく必要があり、通常は
電位の変動が最も小さい接地電位としている。

また第３図と第４図とではセル容量Ｃ_SO3とＣ_S
_Ｏ４の構造が異るだけで他の部分は全て同じ構造を
している。すなわち選択ゲートGTのゲートをワ
ード線Ｗに接続し、ドレインをビツト線Ｂに接続
し、ソースを節点Ｓに接続している。また節点Ｓ
に付加する寄生容量をＣ_S1で表わしている。ここ
でセル容量Ｃ_SO3又はＣ_SO4と寄生容量Ｃ_S1との和
からなる節点Ｓに付く全容量をストレージ容量Ｃ
_Sと言い替えて以下の説明を行なう。

第２図において、クロツク信号Ｐ１でプリチヤ
ージ回路６０，６０′を動作させた後、Ｘデコー
ダで選択されたワード線が高電位になると、セン
スアンプ３０の左右に対をなして設けられたビツ
ト線Ｂ_i及び_iに接続配置された多数のメモリセ
ルのうちの１つに蓄えられていたセル情報がその
メモリセルが属する方のビツト線に読み出され、
他方のビツト線は基準電位発生回路によつてセル
情報の“Ｈ”及び“Ｌ”に応じてビツト線に生じ
る高低２つのレベルの中間の電位が発生する。例
えばワード線Ｗ_jが選択されると、メモリセル２
０のセル情報がビツト線Ｂ_iに読み出され、ビツ
ト線_iには基準電位発生回路２１′によつて基準
電位が発生する。逆にワード線Ｗ_kが選択される
と、メモリセル２０′のセル情報がビツト線_iに
読み出され、ビツト線Ｂ_iには基準電位発生回路
２１によつて基準電位が発生する。この結果、ビ
ツト線Ｂ_i，_iにはメモリセルのストレージ容量
Ｃ_Sとビツト線の寄生容量Ｃ_Bとの容量分割で決ま
る微少な電位差が生じる。ここでクロツク信号Ｐ
２によりセンスアンプ３０を活性化することによ
つてその微少電位差を増幅する。その後Ｙデコー
ダからの出力信号PY_iによつて選択された入出力
回路５０を通して当該ビツト線Ｂ_iの情報を出力
し、セル情報の読出しが終了する。また書き込み
は入出力回路５０を通してビツト線及びメモリセ
ルに情報が書き込まれる。

第５図は、従来のダイナミツクメモリを通常の
駆動方法によつて駆動しワード線Ｗ_jが選択され
たときの各部の電圧波形を示したものである。こ
のように従来構造の半導体メモリを駆動するには
まずクロツク信号Ｐ１を低レベルにしワード線Ｗ
_jの電位を高レベルにしてメモリセル２０のセル
情報をビツト線Ｂ_iに読出していた。するとこれ
と同時にビツト線_iには基準電位発生回路２
１′が基準電位を発生するので、結果としてＢ_i及
び_iに生じることになつた微少電位差を、クロ
ツク信号Ｐ２によつて活性化したセンスアンプ３
０によつて増幅し、そのときにビツト線Ｂ_iの電
位がメモリセル２０の中にリフレツシユされた情
報として再書き込みされていた。この場合、メモ
リセルからビツト線に読み出される微少電位差Δ
Ｖは、ビツト線のプリチヤージ電位をＶ_BO、メモ
リセル内の節点Ｓにおけるストレージ電位をＶ_SO
とすれば、Ｃ_S＝Ｃ_SO3＋Ｃ_S1又はＣ_S＝Ｃ_SO4＋Ｃ_S1 であるから ΔＶ＝（Ｃ_Ｓ／Ｃ_Ｓ＋Ｃ_Ｂ）・（Ｖ_SO−Ｖ_BO）となる。またメモリセルに蓄えられているセル情
報の“Ｈ”及び“Ｌ”を表現する節点Ｓの電位を
Ｖ_H及びＶ_Lとすれば、“Ｈ”と“Ｌ”のセル情報
の読出し信号差ΔＶ_HLは ΔＶ_HL＝（Ｃ_Ｓ／Ｃ_Ｓ＋Ｃ_Ｂ）・｛（Ｖ_H−Ｖ_BO）−（Ｖ_L−Ｖ_BO）｝＝（１／１＋Ｃ_Ｂ／Ｃ_Ｓ）・（Ｖ_H−Ｖ_L）となる。従つてセル情報の読出し信号差ΔＶ_HLは
ビツト線の寄生容量Ｃ_Bとメモリセルのストレー
ジ容量Ｃ_Bとの分割比Ｃ_B／Ｃ_Sにほぼ反比例し、
メモリセル内のストレージ容量Ｃ_Sに蓄えられて
いる“Ｈ”情報の電位Ｖ_Hと“Ｌ”情報の電位Ｖ_L
との電位差（Ｖ_H−Ｖ_L）に比例することがわか
る。

以上、第１図から第５図に至る各図を用いて詳
細に説明した従来の１トランジスタ型ダイナミツ
クメモリにおいては、１つのビツト線に多数のメ
モリセルが結合されているため、メモリセルが大
容量化するにつれてビツト線に結合するメモリセ
ルの個数が増え、ビツト線の寄生容量Ｃ_Bが大き
くなつて、メモリセルのストレージ容量Ｃ_Sとの
分割比Ｃ_B／Ｃ_Sもまた大きくなる。すると先の計
算で示したようにセル情報の読出し信号差ΔＶ_HL
は、分割比Ｃ_B／Ｃ_Sにほぼ反比例するために非常
に小さくなつてしまう。これを補うためにはメモ
リセル内の“Ｈ”、“Ｌ”セル情報の電位Ｖ_H、Ｖ_L
の電位差（Ｖ_H−Ｖ_L）を大きくすればよいわけで
あるが、従来“Ｈ”セル情報の電位Ｖ_Hはこの従
来のメモリ装置に使用している高い電圧を供給し
ている電源の電圧より若干低い電位に、また
“Ｌ”セル情報の電位Ｖ_Lは接地電位に決められて
おり分割比Ｃ_B／Ｃ_Sの増加をセル情報の電位差
（Ｖ_H−Ｖ_L）を増すことで補うという事は困難で
あつた。従つて当メモリの使用電源電圧が低くな
つてくるとメモリセル内の“Ｈ”セル情報の電位
Ｖ_Hが低くなるので、メモリセルからの読出し信
号差ΔＶ_HLが小さくなり、よく高感度のセンスア
ンプが必要になつてくる。これが従来例の重大な
欠点であつた。

本発明の目的は、高感度のセンスアンプを使用
しなくても大容量化が可能となる半導体メモリ装
置を提供することであり、他の目的は、チツプ面
積の小さい大記憶容量の半導体メモリ装置を提供
することであり、更に他の目的は、メモリセルの
リフレツシユの間隔が長くメモリの使用に当つて
の高効率化が可能となる半導体メモリ装置を提供
することである。

本発明によれば、第６図乃至第９図に示したよ
うに、ビツト線を行としワード線を列として行列
配置し行と列とがなす各交差点の近傍にそれぞれ
メモリセルを付設し更に前記ワード線と対をなす
べくほぼ平行にストレージワード線を設けた第１
及び第２のメモリセルマトリクスと、前記第１及
び第２のメモリセルマトリクスをその左右に配置
し各々が左右の対応するビツト線にそれぞれ接続
する列状に配置された前記行の数に等しい個数の
センスアンプと、前記ワード線と前記ストレージ
ワード線を対にして選択するＸデコーダと、前記
ビツト線への信号の入出力を選択的に行なう入出
力回路と、前記入出力回路を制御するＹデコーダ
と、を備えた半導体メモリ装置であつて、前記メ
モリセルは少なくとも１つの選択ゲートと１つの
セル容量からなる当該選択ゲートの制御端子を前
記ワード線に接続し第１の入出力端子を前記ビツ
ト線に接続し第２の入出力端子を当該セル容量の
第１の電極に接続し当該セル容量の第２の電極を
前記ストレージワード線に接続した構造をしてお
り、前記ワード線の選択時の信号レベルとして高
電位の第１レベルと中間電位の第２レベルとの２
つのレベル、すなわち第１のレベルはキヤパシタ
に蓄積された電荷レベルで表現される２値情報の
読出しに際して前記選択ゲートを完全に導通状態
とし前記ビツト線の電位と前記セル容量の第１の
電極の電位を実質的に等しくする電位に設定し、
前記第２のレベルは前記センスアンプを活性化し
た後の前記ビツト線の電位が高レベルのときには
前記選択ゲートを非導通状態とし低レベルのとき
には前記選択ゲートを導通状態とする電位に設定
し、前記ストレージワード線の電位は前記第１の
レベルでかつ前記センスアンプを活性化した後に
中間電位から低電位に変化しその後当該ワード線
を前記第２のレベルとした後に低電位から高電位
に変化し当該ワード線が非選択状態になつて後高
電位から中間電位に変化するように設定した、こ
とを特徴とする半導体メモリ装置を得る。

本発明は、メモリセルを構成する選択ゲート及
び情報蓄積用キヤパシタのうちの主に後者に関し
ての改良を行ない、セル情報“Ｈ”の電位をメモ
リセル内の節点Ｓに蓄えるときに、従来のセル情
報“Ｈ”の電位よりもさらに高い電位を蓄えしか
もセル情報“Ｌ”の電位も又従来のセル情報
“Ｌ”の電位よりもさらに低い電位を蓄え得るよ
うにして、メモリセル内に蓄えられる“Ｈ”、
“Ｌ”セル情報の電位差を大きくすることに成功
したものである。

以下、理解を助けるために典型的な実施例を用
いて本発明を詳述する。

第６図乃至第９図は、本発明の一実施例を前記
第１図乃至第５図にならつて示したものである。
同等部分には比較の便宜上同一符号を付してあ
る。

第６図はブロツク図であり、第１図の従来例と
異なるのはメモリセル用の電源線の替わりにワー
ド線Ｗ_j（ｊ＝１、２、…、ｎ）と平行してスト
レージワード線Ｚ_j（ｊ＝１、２、…、ｎ）を新
設したことであり、Ｘデコーダ１０は従来のＸデ
コーダ（第１図の１）と見掛けは大差がないが常
にワード線と新設されたストレージワード線とを
２つに対にして選択するように変更されている。

第７図は第６図のｉ行目の回路を取り出した図
で、従来例の第２図に相当するものである。第７
図に示した本発明の実施例が従来の第２図の構成
と異なるのは、メモリセル２０，２０′の各々に
ストレージワード線Ｚ_j，Ｚ_kを追加しメモリセル
２２，２２′としたことである。

第８図は本発明に適したメモリセルの構成の一
例をより具体的に示す図で、第７図のメモリセル
２２，２２′に相当するものである。この構成が
第３図、第４図に示した従来例と異なるのは、セ
ル容量Ｃ_SO8の従来電源レベルや接地レベルしし
ていた電極をストレージワード線Ｚに接続したこ
とであり、セル容量Ｃ_SO8の構造は第４図に示し
たセル容量Ｃ_SO4と同じで閾値電圧を持たないキ
ヤパシタ構造になつている。

第９図は、第７図、第８図の動作波形を示した
ものであり、従来例の第５図に相当する。

ここで一例として、第７図の回路に第８図に示
すメモリセルを挿入したときの読出し動作及びセ
ル情報の蓄積動作を第９図に示すｉ行ｊ列目のメ
モリセルが選択された場合の動作波形を用いて説
明する。

本発明においても第９図に示すようにクロツク
信号Ｐ２によつてセンスアンプ３０を活性化して
メモリセルからビツト線上に読み出された微少差
信号を増幅するまでは従来例の動作と同じであ
る。この増幅動作が終了した後でＶ_Z1の中間電位
を保つていたストレージワード線Ｚ_jを低電位に
する。このときセル容量Ｃ_SO8のカツプリングに
よつて節点Ｓの電位が低下するが、この低下分は
ワード線Ｗ_jが高いレベルにあり選択ゲートGTが
導通しているため、ビツト線Ｂ_iから補充され
る。従つて節点Ｓの電位はほとんど変化しない。
次にワード線Ｗ_jを中間レベル、すなわちセンス
アンプによる増幅動作が終了した後のビツト線の
レベルが高いときには選択ゲートGTを非導通状
態とし、ビツト線のレベルが低いときには選択ゲ
ートGTを導通状態とするレベルに設定する。そ
の後に再びストレージワード線Ｚ_jを低電位から
高電位にするとメモリセル内の節点Ｓの電位はセ
ル容量Ｃ_SO8のカツプリングで上昇する。このと
きの節点Ｓの電位分の上昇分ΔV′はストレージ
ワード線Ｚ_jの電位変化量をＶ_Z2とすると ΔV′＝Ｖ_Ｚ２／１＋Ｃ_Ｓ１／Ｃ_ＳＯ８となる。ただしこれは選択ゲートGTが非導通の
ときに成立するのであつて、選択ゲートGTが導
通しているときにはこの電位の上昇分ΔV′はビ
ツト線Ｂ_iの方に吸収されて節点Ｓの電位は低電
位のままで上昇しない。ここでワード線Ｗ_jを低
レベルにすれば選択ゲートGTが完全に非導通に
なりメモリセル内のストレージ容量Ｃ_Sにセル情
報が蓄えられる。このとき節点Ｓに蓄えられるセ
ル情報“Ｈ”の電位Ｖ_Hは従来のものよりもΔ
V′だけ高くでき、セル情報“Ｌ”の電位は従来
のものと変わらない。従つてこの時点ですでにセ
ル情報“Ｈ”“Ｌ”の電位差はΔV′だけ大きくな
つているのであるが、まだストレージワード線Ｚ
_jを高電位にしたままであるのでこれを元の電位
に戻す必要がある。そこでストレージワード線Ｚ
_jを高電位Ｖ_Z2から元の中間電位Ｖ_Z1にするとセ
ル容量Ｃ_SO8のカツプリングによる節点Ｓの電位
降下分ΔＶ_O′は ΔＶ_O′＝Ｖ_Ｚ２−Ｖ_Ｚ１／１＋Ｃ_Ｓ１／Ｃ_ＳＯ８となる。従つてセル情報として“Ｈ”を蓄えてい
るメモリセルにおいてはその内部節点Ｓの電位の
変化分ΔV₁′は ΔV₁′＝ΔV′−ΔＶ_O′＝Ｖ_Ｚ１／１＋Ｃ_Ｓ１／Ｃ_ＳＯ
８となる。このようにメモリセル内の節点Ｓに蓄え
られるセル情報“Ｈ”の電位Ｖ_H′は従来のものよ
りもΔV₁′だけ高くでき、かつセル情報“Ｌ”の
電位Ｖ_L′は従来のものよりもΔＶ_O′だけ低くでき
るので、結果としてセル情報“Ｈ”、“Ｌ”の電位
差がΔV₁′＋ΔＶ_O′＝ΔV′だけ大きく取れるよう
になつた。ただしワード線の低レベルはメモリセ
ル内の節点Ｓの電位がＶ_L′となつたときでも選択
ゲートGTを非導通状態とする電位である。

また、本発明に使用するＸデコーダ１０は、１
組のＸアドレス信号X₀，X₁，…，Ｘ_lに対してタ
イミングの異なつた２つの信号を出すような構成
をとつておればよく、従来のＸデコーダ１の出力
を２つに分岐するようにした型式でもよい。また
従来のＸデコーダを２つ設け、各々のＸデコーダ
でワード線とを別々に駆動させてもよい。

本発明は、以上詳述したように、メモリセルを
構成するセル容量に電圧依存性を持たないキヤパ
シタを用い、かつそのキヤパシタを今回新たに設
けたストレージワード線により駆動することによ
つて、セル情報“Ｈ”、“Ｌ”の電位差を大きくで
きる効果を得る。従つて、従来と同程度の大きさ
の信号をメモリセルから読み出せば足りるのであ
れば、セル容量の大きさを従来より小さくできる
ことになり、特に高感度のセンスアンプを使用し
なくとも大容量化が可能となると考えてもよい
し、メモリ装置の記憶容量を固定して考えるので
あれば今度はチツプ面積を小さくできる効果を得
ることになる。またセル内に蓄えられるセル情報
“Ｈ”“Ｌ”の電位差を大きくし得るので、従来と
同程度のリーク電流があると考えられる場合につ
いては、セル情報“Ｈ”、“Ｌ”の電位差が大きい
分だけリフレツシユの間隔を長くできる。すなわ
ちメモリ装置の使用効率を高くできる効果を得る
と捕えてもよい。

【図面の簡単な説明】

第１図は従来の半導体メモリ装置の構成を示す
ブロツク図、第２図は第１図のｉ行目の回路を取
り出して示したブロツク図、第３図及び第４図は
従来のメモリセルを示す回路図、第５図は従来回
路の動作波形図である。第６図は本発明の一実施
例を示すブロツク図、第７図は第６図のｉ行目の
回路を取り出して示したブロツク図、第８図は本
発明のメモリセルを示す回路図、第９図は本発明
の回路の動作波形図である。図において、１，１０はＸデコーダ、２，２′
はメモリセルマトリクス、３，３０はセンスアン
プ、４はＹデコーダ、５，５０は入出力回路、２
０，２０′，２２，２２′はメモリセル、２１，２
１′は基準電位発生回路、６０，６０′はプリチヤ
ージ回路、Ｗ_j，Ｗ_k，Ｗはワード線、Ｂ_i，_i，
Ｂはビツト線、Ｚ_j，Ｚ_k，Ｚはストレージワード
線、X₀，X₁，…，Ｘ_lはＸアドレス信号、Y₀，
Y₁，…，Ｙ_rはＹアドレス信号、GTは選択ゲー
ト、Ｃ_SO3，Ｃ_SO4，Ｃ_SO8、はセル容量、Ｃ_Bはビ
ツト線に付加する寄生容量、Ｃ_S1はメモリセル内
に分布する寄生容量、をそれぞれ示す。

Claims

【特許請求の範囲】

１ビツト線を行としワード線を列として行列配
置し行と列とがなす各交差点の近傍にそれぞれメ
モリセルを付設し更に前記ワード線と対をなすべ
くほぼ平行にストレージワード線を設けた第１及
び第２のメモリセルマトリクスと、前記第１及び
第２のメモリセルマトリクスをその左右に配置し
各々が左右の対応するビツト線にそれぞれ接続す
る列状に配置された前記行の数に等しい個数のセ
ンスアンプと、前記ワード線と前記ストレージワ
ード線を対にして選択するＸデコーダと、前記ビ
ツト線への信号の入出力を選択的に行う入出力回
路と、前記入出力回路を制御するＹデコーダと、
を備えた半導体メモリ装置であつて、前記メモリ
セルは少なくとも１つの選択ゲートと１つのセル
容量からなり当該選択ゲートの制御端子を前記ワ
ード線に接続し第１の入出力端子を前記ビツト線
に接続し第２の入出力端子を当該セル容量の第１
の電極に接続し当該セル容量の第２の電極を前記
ストレージワード線に接続した構成をしており、
前記ワード線の選択時の信号レベルとして高電位
の第１のレベルと中間電位の第２のレベルとの２
つのレベルすなわち第１のレベルはキヤパシタに
蓄積された電荷レベルで表現される２値情報の読
出しに際して前記選択ゲートを完全に導通状態と
し前記ビツト線の電位と前記セル容量の第１の電
極の電位を実質的に等しくする電位に設定し、前
記第２のレベルは前記センスアンプを活性化した
後の前記ビツト線の電位が高レベルのときには前
記選択ゲートを非導通状態とし低レベルのときに
は前記選択ゲートを導通状態とする電位に設定
し、前記ストレージワード線の電位は前記ワード
線が前記第１のレベルでかつ前記センスアンプを
活性化した後に中間電位から低電位に変化しその
後当該ワード線を前記第２のレベルとした後に低
電位から高電位に変化し当該ワード線が非選択状
態になつた後高電位から中間電位に変化するよう
に設定した、ことを特徴とする半導体メモリ装
置。