JPS63894A

JPS63894A - メモリ

Info

Publication number: JPS63894A
Application number: JP61143001A
Authority: JP
Inventors: Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-06-20
Filing date: 1986-06-20
Publication date: 1988-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はダイナミックメモリに係り、特に高速・高集積
・低消費電力で高Ｓ／Ｎ−高信頼度なダイナミックメモ
リのセル構造，配置，駆動方式，センス方式に関する。

〔従来の技術〕

従来ダイナミックメモリ（以下ＤＲＡＭ）セルの主流は
１ヶのトランジスタと１ヶのキャパシタ一から成る、い
わゆる１トランジスタ（以下ＩＴ）セルであった。しか
しＩＴセルにはセル内に増幅機能がないために高集積・
大容量化とともにセル内のキャパシタの容量を大きくせ
ざるを得なく、これがセルの構造を複雑にし，より製造
が困難になりつつある。このような理由で今後のＤＲＡ
Ｍの高集積化には他の増幅作用をもつメモリセル、たと
えば３トランジスタ（３Ｔ）セルを見直す必要に迫られ
ている。しかし従来の３Ｔセルでは、低速動作，高消費
電力，高雑音あるいは低集積度などといった解決すべき
１！題が残されていた。

第２図はこれらの課題を説明するための３丁セルの中で
最もセル面積が小さいといわれている従来例である。こ
れらの動作の詳細は、１９７２Ｉ　Ｅ　Ｅ　Ｅ　Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉ
ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ，ＤｉｇＱｓｔ　ｏ
ｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　Ｐ．ＩＯな
らびに電子通信学会誌’７５／６，ｖｏｕ．５８−Ｃ，
Ｎｏ．６，Ｐ，３２７に述べられているが、ここではま
ず動作の概略を第２図を用いて説明する．以下、特にこ
とわらない場合は，トランジスタはＮチャネルＭＯＳ｝
−ランジスタを示す。メモリセルＭＣを構成するトラン
ジスタＱｗ，ＱＳ，ＱＲはそれぞれ書きこみ用，記憶情
報Ｍ積用，読み出し用トランジスタである，メモリセル
の動作は以下のように行われる。まずプリチャージトラ
ンジスタのゲート端子ＴＰに５ｖのパルスが印加され、
５ｖが印加されている電源端子ＴＶによりデータ線に４
ｖが充電（プリチャージ）される。ここでトランジスタ
のしきい値電圧を１■と仮定してある。ＴＰ端子がｏ■
となってデータ線をフローテイング状態にした後で選択
されたワード線Ｗｏに１．５　ｖとパルス電圧を印加す
る，もしＱｓのゲート電圧が記憶情報＋４　１　Ｉ＋に
対応する４ｖであれば、ＱｓとＱＲは導通するためにデ
ータ線電圧はｏｖに向って放電する．一方Ｑｓのゲート
電圧が記憶情報“Ｏ　Ｉ＋に対応するｏｖであれば、Ｑ
ｓは非導通なのでデータ線電圧は４ｖのままである。

これらのデータ腺電圧は、Ｙデコーダからの選択信一号
がＴＹに印加されることによってＩ／Ｏ線に出力され、
チップ外部へデータ出力となって出力される．書きこみ
動作は、上記の読み出し動作がほぼ十分完了した時点、
たとえば図中ａ点で、ワード電圧を５ｖにすることによ
って行われる。すなわち、Ｉ　／Ｏｉｌによってデータ
線に入力された４ｖあるいはＯｖの書きこみ情報は、ワ
ード電圧が５ｖのためそのままＱｓのゲート電圧として
書きこまれる。尚，選択ワード線ＷＯ上の書きこみを必
要としない他のメモリセルでは、それに対応するデータ
線に読み出された電圧がそのまま再書きこみされる．〔発明が解決しようとする問題点〕このような従来セルの問題点は以下のように要約される
。■大容量化とともにデータ線の充放電に伴う消費電力
ならびに過渡電流の増大は深刻な問題になる。これを解
決するには一本のデータ線を多分割にして実効的にデー
タ線長を減らしてその寄生容量を減らすかデータ線のと
り得る電圧を低くする必要がある。しかしデータ線を多
分割にする方法は、そのための制御回路が余分に必要と
．　　なりチップ面積を増大させる。またデータ線電圧
を低くすると、メモリセルに記憶蓄積される電圧が、デ
ータ線電圧で直接決定されるために低くなり、メモリセ
ルのソフトエラー酎性が極端に劣化し低信頼度となる。

■高集積化するためにメモリセル面積は小さく抑えねば
ならないが、そのためにＱＲ，ＱＳの大きさは小さくせ
ざるを得ない。このために、ＱＲとＱｓとでデータ線を
放電する際の駆動能力に限界があり、高集積化とともに
寄生容量の増大するデータ線を高速に放電できなくなる
．特に読み出し時に１．５ｖのような低電圧のワード電
圧が印加される本図のような３Ｔセルではこの低速化が
深刻な問題となる，■メモリセルに高レベル電圧（４ｖ
）を書きこむ場合、Ｉ／○線に接続されている（図中省
略）書きこみ回路内の最終段トランジスタとＱＹ，ＱＲ
．ＱＳに電流が流れるために、すなわち、いわゆるレシ
オ動作するために消ｙ−［力が増大し、またＱｓのゲー
トへの高レベル電圧が低下してメモリセルの電圧マージ
ンが低下してしまう問題がある。さらに、再害きこみさ
れるメモリセルし３ついても問題がある。すなわちＱｓ
のゲートがＯｖの場合には、読み出された結果のデータ
線電圧は４ｖのフローテイング状態であり、ワード線が
５Ｖになってこの４■の電圧がそのメモリセルのゲート
に書きこまれる。この場合，やはりＱＲ，ＱＳには電流
が流れるので４■よりも低下した電圧が再書きこみされ
てしまう。

すなわち再書きこみされたメモリセルについても電圧マ
ージンが低下してしまう、■前述の動作から明らかなよ
うに、ある着目するメモリセルが再書きこみされる毎に
、メモリセル内のＱｓのゲート電圧が高低と反転してし
まう。このためメモリのテストが複雑化するので、再書
きこみ回数を計数する論理を同じチップに内蔵させる必
要がある。

これは回路設計をＭ１雑にしてしまう、■読み出し時、
あるいはプリチャージ時に多数のデータ線が、０■と４
■の間を同時に充放電するために、アレー内に各種結合
容量を通して過大な雑音を導入する。たとえば非選択ワ
ード線電圧が変動し、それに接続されるメモリセルのＱ
ｗ　を通して記憶電荷がデータ線に漏洩し，リフレッシ
ュ特性を劣化させるなどの問題点を生じる．さらには充
放電の電圧変動が４ｖと大きいため消費電力が増大した
りといった問題もある。

本発明の目的はこれらの諸問題を解決することにある．〔問題点を解決するための手段〕上記目的は、メモリセル内に利得（増幅機能）をもつメ
モリセルに於て、メモリセル内の電荷蓄積部にキャパシ
タを付加し，該キャパシタの一端の電極をパルス電圧で
制御し、データ線電圧よりもメモリセル内の蓄積電圧を
高くするＤＲＡＭセルによって達成される。さらに該メ
モリセルを、データ対線の電気特性が平衝になるように
結線し，該データ対線をデータ線のとり得る電圧の中間
値しにプリチャージン、該メモリセルが読み出されデータ線
に出力された信号電圧と他の一方のデータ線電圧を参照
して差動増幅器（センスアンプ）する構成によってより
効果的に達成される．〔作用〕上記のメモリセルには増幅機能があるために、原理的に
は一本のデータ線に多数のメモリセルが接続できる。し
たがってデータ線を多分割にするための余分な制御回路
は不要になりチップ面積は小さくできる。一方データ線
に多数のメモリセルが接続されるとデータ線の寄生容量
が増加するので、前述したように、データ線の充放電に
伴う消費電力の増大や過ａ電流の増大、あるいは低速に
なるといった問題が生じる。これらに対しては、データ
線の電圧振幅を、メモリセルの安定な記憶特性を損うこ
となく、低く設定できるので消費電力や過渡電流の増大
はない．また読み出し動作や書きこみ動作がデータ対線
を利用した完全差動方式なので高速動作が可能である。

またデータ線のプリチャージ電圧が、データ線のとり得
る電圧の半分に設定され、しかもデータ対線方式になっ
ているので低消費電圧であり、また低錐音である。

〔実施例〕

以下、本発明の一実施例を第１図によって説明する。図
では一組のデータ対線のみが記されているが、周知のよ
うにメモリアレーは多数のデータ対線と多数のワード線
とマトリクス状に配置されたメモリセルで構成される。

ワード線（　Ｗ　ｏ　，　Ｗ　１　）はＸアドレス信号
で選択されるＸデコーダとワードｇ動回路で選択的に駆
動される。メモリセル内のキャパシタ駆動線（　Ｗ　Ｃ
　ｏ　，　Ｗ　Ｃ　１など）も同様にＸアドレス信号で
選択される。また任意のデータ対線はＹデコーダとＹ駆
動回路によって選択されるが、これらは周知なので図で
は省略されている。一組のデータ対線Ｄ．Ｄには多数の
メモリセル（ただし図では２ヶのセルの例）ＭＣが接続
され、参照電圧を与えるためのダミーセルＤＣが奇数番
目のメモリセル用と偶数番目のメモリセル用と２組接続
されている。プリチャージ端子ＴＰとブリチャージ用電
源端子ＴＶに接続されているトランジスタによってデー
タ対線がプリチャージされる。選択されたメモリセルか
らデータ線に出力された信号電圧は，他のデータ線電圧
を参照することによってセンスアンプＳＡで差動増幅さ
れる．その後Ｙ選択端子ＴＹが選択されＩ／Ｏ対線に出
力され、データ出力となる。書きこみも従来の差動方式
と同様に，データ入力に応じた差動電圧をＩ／Ｏ対線に
印加することによって行う。

本実施例の特徴は，■データ線の電圧の最大値が１．５
　ｖと、従来の４〜５ｖに比べて極めて小さく、それに
も拘らずメモリセル内の記憶電圧が３．５　■と従来と
ほぼ同程度の高い電圧に設定できる。■複数の３Ｔメモ
リセルＭＣをデータ対線（たとえばＤ，Ｄ）の寄生容量
が平衝するように結線している図では読み出しならびに
書きこみ端子ＴＲ，ＴＷをセル単位で分離し、そｉシぞ
れをデータ対線に結線し、さらにＴＲ，ＴＶの電気特性
は必らずしも同じではないので同じデータ対線上でセル
毎に交互に結線している。さらにこれらのＭＣ共通に差
効センスアンプＳ　Ａを各データ対線に設けていること
である。データ対線のいずれか一方にＭＣから読み出さ
れた信号電圧は、残りの一方のデータ電圧を参照電圧と
してセンスアンプＳＡで増幅されることになる。もしそ
の感度が高ければ、第２図のようにＭＣを十分長時間読
み出し続ける必要がなく、第１図（ｂ）のように微小な
読み出し信号電圧がデータ線に現われた時点でセンスア
ンプの助けを借りて増幅できる。この分高速化できるこ
とになる。ここで、参照電圧を発生するための一手段と
して，ダミーセルＤＣが配置されている。■センスアン
プはＮチャネルとＰチャネルトランジスタでフリツプフ
ロツプで構成されているために，増幅後のデータ対線は
必らず逆相になってその電圧レベルは固定される。この
ため、図中のように読み出しと書きこみ端子がそれぞれ
データ対線に分離結線されていれば、書きこみ時にメモ
リセル内のＱＲ，ＱＳを貫通する電流は流れないので，
低消費電力である。また再書きこみ時には，データ線は
従来のようにフローテイング状態ではないので十分な電
圧レベルが再書きこみされる。■読み出し、再書きこみ
毎にＱｓのゲート電圧が反転することはない。これは読
み出しと書きこみ端子ＴＲ，ＴＷをデータ対線に分離結
線している．．トめである。■データ線のプリチャージ
電圧がデータ線の高低の電圧のほぼ中間値なので，同時
に充放電する電圧レベルは従来のほぼ半分になりデータ
線の充放電に伴う消費電力はほぼ半分になる。また充放
電がデータ対線でほぼ同時に行われるようにすれば，他
の導体、たとえばワード線やシリコン基板などへの結合
電圧は相殺し、低雑音化できる．以下、第１図（ｂ）の
タイミング図を用いてさらに詳細に説明する。尚，特に
ことわらない限りトランジスタのしきい電圧を０．５Ｖ
とする。

今、ワード線Ｗｏが選択されそれに接続されているメモ
リセルＭＣが選択された場合を考える。

プリチャージ端子ＴＰに印加された１．５　■のパルス
電圧がオフすると，各データ線は，プリチャージ電源端
子ＴＶ電圧である０．７５　　Ｖにプリチャージされた
後、フローテイング状態となる。その後１ｖの電圧がワ
ード８Ｗｏ　とダミーワード線ＤＷｏに印加され読み出
し動作が開始する。このワード線電圧は以下の理由で低
い値に制御されている。すなわち、書きこみトランジス
タＱｗのゲートにもこのワード線電圧は印加されるので
，蓄積トランジスタＱｓのゲート（ＮＳ）電圧がＯＶ（
情報１１　０　Ｎ　）の場合に、データ線ＤからＱｗを
通して電流が流れて本来０■であるベきＱｓのゲート電
圧が上昇するのを抑えるためである。トランジスタのし
きいＨｍ圧ＶＴは０　．　５　Ｖであるから、ワード電
圧が１■であれば、Ｑｓのゲート電圧はＯＶから０．５
Ｖに上昇するが、ＱｓのＶＴも０．５Ｖなので読み出し
時に誤まってＱｓがオンすることはない。さて以上のよ
うにしてワード電圧が印加されると，メモリセルＭＣ内
のＱｓのゲート電圧が３．５　　Ｖ　（情報゛′１″′
）の場合には、図中に示されるように，データ線ＤはＱ
ｓ，ＱＲがオンするためにＯ■に向って放電する。一方
■も後述するようなダミーセルＤＣによって放電される
。ここで、ＤＣによる放電速度を後述するような手段で
Ｍ　Ｃによる放電速度よりも遅くしておけば、データ対
線Ｄ，Ｄ間には差肋電圧が生じそれがセンスアンプＳＡ
に入力される。この後でＮチャネルで構成され放電方向
に増幅するフリップフロップＱＮ，ＱＮ’ならびにＰチ
ャネルで構成され充電方向に増幅するプリンプフロツプ
Ｑｐ，Ｑｐ’をＴＳ，ＴＡにパルス印加することによっ
て起動する。これによってＳＡは動作し，回中のように
百はほぼ０．７５Ｖから１　．　５　Ｖ　ニ充ｆｆｉＬ
、Ｄはほぼ０．７５ＶらＯｖに放電する，この増幅され
た差動信号はＹ選択（ＴＹにパルス印加）によって工／
○線に差動出力されデータ出力となる。同様に＆ｉ　Ｃ
のＱｓのゲート電圧がＯＶ（情報″’Ｏ”）を読み出す
場合には、ＱｓはカットオフなのでＤは０．７５Ｖの状
態に保持されるが，百は上述のようにＤＣによって放電
される。この差動信号はＩＩ　Ｉ　Ｉ１は読み出しとは
逆相なので、これに応じてセンスアンプＳＡは正しく弁
別し増幅できる。このようにダミーセルＤＣによるデー
タ線の放電波形をメモリセルＭＣにより記憶情報に対応
したデータ線の２ヶの波形（　１１　１　Ｉ＋の場合は
放電波形、ＩＩ　Ｏ　Ｉ＋の場合は０．７５　　Ｖの一
定電圧）の間（理想的には中開波形）に設定すれば、記
憶情報に対応した差動信号をセンスアンプＳＡを正しく
増幅し、データ出力することができる。以上の動作は，
データ対線の電気特性，特にデータ対線の寄生容景が平
衝していてはじめて可能である。なぜならメモリセルＭ
Ｃが増幅作用をもっているとしても、データ対線の差動
電圧が十分増幅される以前の微少信号をセンスアンプで
高速に増幅しているためである．記憶情報に対応した差
動の微少信号の極性を正しくセンスアンプで増幅するに
は，センスアンプからみた負荷容量であるデータ対線の
寄生容量が完全に平衝しているほど望ましい．これを実
現するために第１図では、従来のメモリセル内の回路結
線（第２図）に対して、読み出しと書きこみ端子ＴＲと
ＴＷを分離し、それぞれをデータ対腺に結線している．
さらにＴＲとＴＶの両端子は寄生容量などの点で異なる
特性を持つために、データ対線に接続する端子をメモリ
セル毎に交互にかえてデータ対線の寄生容量を平衝させ
ている。

さて以上のようにデータ対線電圧をＯｖと１．５Ｖに増
幅し固定した後、ワード線電圧を２ｖ以上に昇圧する。

その後選択しているメモリセルのキャパシタ電極配線Ｗ
　Ｃ　ｏ　を５ｖから０■にする。

こうすれば記憶ノードＮＳの電圧は、データ線電圧に強
制的に固定され、情報Ｉｔ　ｌ　ＩＴ　，　　Ｌ４　Ｑ
　Ｉ１ではそれぞれ１．５Ｖ，ＯＶとなる。その後、Ｗ
Ｃｏの電圧変化によってＮＳはＣｓを介して２Ｖの電圧
変化を受けると仮定すると、ＮＳの電圧は、情報ＩＩ　
Ｉ　Ｉ＋　，　１１　０　Ｉ１　ニ対シテソレぞれ−〇
．５Ｖ，−２Ｖとなる。しかし、ＱＷのゲート（ワード
線）には２ｖ以上ドレイン（データ線）は１．５　ｖあ
るいはＯｖとなっているのでＱｗを導通し、ＮＳは１．
５　　Ｖ，ＯＶに復帰する。ここで．ＮＳが負電圧にな
ってもＰ形のＳｉ基板（第１図（ｅ），（ｆ））にそれ
以上に負電圧（たとえば−３Ｖ）の基板バイアス電圧を
印加しておけば他のメモリセルとの干渉や情報破懐など
の問題は解消される．次にワード電圧を再び１ｖにし、
その後にＷ　Ｃ　ｏをｏＶから５ｖに昇圧する６この場
合、Ｑｗは情報Ｎ　Ｏ　Ｊｌ（ＮＳがＯＶ）に対しては
導通し、情報１４　１　Ｊ／（ＮＳが１．５　　Ｖ）に
対して非導通になるがら、情報＋１　０　１＋ではＮＳ
は一瞬２■に昇圧するがＱｗを通してセンスアンプＳＡ
に流れこむ電流にょってＯｖに放電される。一方情報１
１　１　Ｉ＋では３．５Ｖに昇圧されたままとなる。こ
の記憶電圧はワード電圧がＯＶになっても保持さわる。

書きこみ動作は．Ｗｏが２ｖ以上の期間でＳＡがオンに
なっている期間に、データ入力に応じてＩ／Ｏ対線に強
制的に１．５　■の差動電圧を印加し、選択したＹ選択
トランジスタＱｖ．Ｑｖ’を通してセンスアンプＳＡの
フリツプフロツプをデータに応じて設定しなおして行う
。

この結果，データ対線Ｄ，−５−に現われたＯ■と１．
５　■の差動電圧の一方がＭＣのＱＷを通してＱｓのゲ
ートに入力され書きこみが完了する。ワード電圧は２■
以上でＱｗのＶＴは０．５Ｖであるから、データ腺の１
．５ｖはそのままＱｓのゲート電圧となる．尚、Ｄが１．５ｖの場合、ＤはＯＶであるから．従来の
ようにＱｓ　とＱＲに電流は流れることはない。またＤ
がＯ■の場合にも、百が１．５■であってもＱｓはカッ
トオフのためにＱｓとＱＲ　を通して電流は流れること
もない。したがって低冫肖費電力である。この利点は読
み出しと書きこみ端子を分離し、差動動作するデータ対
線にそれぞれを結線していることによるものである。

尚、ワード線ｗｎ上の他のメモリセルは再書きこみされ
ねばならないが、この動作は前述の読み出し動作と同様
にワード線を２ｖ以上の昇圧した時点で、センスアンプ
で増幅完了した電圧レベルがそのまま，それぞれのメモ
リセルＱｓのゲートに入力されることによって行われる
。同様に他のワード線、たとえばＷｌが選択された場合
、ダミーワード線Ｄ　Ｗ　ｔ　を選択すれば読み出し、
書きこみａ作が行えることは自明である。

第１図（ｃ）〜（ｆ）は、本発明の一部であるメモリセ
ルの平面及び断面を示したものである。

ワード線Ｗは、ポリシリコン，モリブデンあるいはタン
グステンから形成されたシリサイドあるいはポリサイド
である。データ４ＱＤはシリサイドあるいはアルミニウ
ムなどで形成される。データ線とメモリセル外部のｎ層
の接続はポリシリコンなどで形成されるＰＤを介して行
われる。グランド配ＭＶＳはコンタクト０３部のｎｆｉ
コンタクトがとられ、アルミニウムあるいはシリサイド
などで形成配線される。ギャパシタ電極配線ＷＣは■Ｓ
配線とは異なる他の７ルニミウム，シリサイドやポリサ
イドあるいはタングステンなどで形成される。またキャ
パシタを構成する薄い部分の酸化膜としては、シリコン
熱酸化膜，ナイトライド膜、五酸化タンタル膜あるいは
それらの多ｙ−．ｔｉｖを使えばよい。

以上のように本発明では，メモリセル内の記憶電圧はソ
フトエラーなどの信頼性などが問題とならない程度まで
高く設定でき、またデータ，線の電圧も上記の記憶電圧
とは直接関係のない形で低く設定できる。したがって高
信頼性，低消費電力化などの利点がある。

第３図は、読み出し時にデータ対線に現われる記憶情報
４１　ｌ　ＪＪ　，　　ｉＪＱ　Ｉ＋に対応した２秒の
電圧波形の間にダミーセルからの電圧波形を設定するた
めのダミーセルならびにその駆動方式の一実施例である
。第１図のダミーセル内にダミーセルプリチャージ電圧
を供給するトランジスタを設けた例である。前述したよ
うに読み出しあるいは書きこみ動作が完了した時点で、
選択されたメモリセルに３．５　■あるいはＯｖが再書
きこみあるいは書きこみが行われる．しかし同時にダミ
ーセルにもメモリセルとは逆相の電圧が書きこまれる。

このダミーセルに書きこまれる電圧は、ランダムアクセ
スメモリである限り常に一定ではない。しかし読み出し
時には常に一定の電圧波形をデータ線に出力する必要が
ある。したがってブリチャージ期間中にそれ以前の不定
なＱｏｓのゲート電圧を一定電圧に設定する必要がある
。これは、端子ＴＰ’をプリチャージ期間中にオンにし
て端子ＴＶ’からある一定電圧をダミーセルの菩積トラ
ンジスタＱｎｓに供給することによって実現される。た
とえば、上記一定電圧を１．７５　　Ｖに選定す九ば，
これ電圧はメモリセル内のＱｎｓに対応するＱｓのゲー
ト電圧はＯｖあるいは３．５　ｖの中間値なので，ダミ
ーセルを構成する各トランジスタの大きさをメモリセル
の対応するトランジスタとほぼ同じにすれば読み出され
たことによってデータ線に出力する電圧波形は，メモリ
セルが読み出されたことによってとり得るデータ線波形
の間に設定することができる。この様子を第３図（ｂ）
示した．ただし図では、メモリセルとダミーセルのデー
タ線波形の相互の関係を強調するためにセンスアンプＳ
Ａはオフの状態で示されている。もちろんダミーセルの
読み出し波形は、上記のＴＶ’から供給される一定電圧
の値やＱＤＲのトランジスタの大きさを変えコンダクタ
ンスを変えることによって任意に制御できる。またこれ
まではトランジスタのしきい値電圧ｖＴは一定と仮定し
てきたが、目的に応じて１駆動能力すなわちコンダクタ
ンスを変えるために各々のトランジスタのＶｔを選択的
に変えることもできる。たとえばメモリセルの内のトラ
ンジスタに対応するダミーセル内のトランジスタのＶ丁
をメモリセル内のそれらとは異なる値に設定することに
よって，あるいはダミーセルあるいはメモリセル内の各
々のトランジスタのＶＴを異なる値に設定することによ
ってメモリセルによるデータ線電圧波形とダミーセルに
よるデータ線波形の相互の関係を５１整することもでき
る。

第４図は、Ｃｓ　を付加したメモリセルと全く同じ構造
のセルをダミーセルとして用いる例である。

ただし２ヶのダミーセルのＷＭノード間をプリチャージ
期間中に接続するためのプリチャージトランジスタが付
加されている。本ダミーセルは、第３図のように１．７
５　　Ｖの中間電圧を外部から供給せずに，２ヶのダミ
ーセルを用いることによって中間電圧を自動的に発生す
ることができる。すなわち、ＤＷｏに接続されるダミー
セルが選択され、それによってデータ線百に参照電圧を
発生させる場合を考えよう。まず選択されたダミーワー
ド線ＤＷｏに、選択されたメモリセルと同様に１■を印
加し、その後選択ならびに非選択ダミーセルのワード線
ならびにキャパシター駆動線に同時にパルス電圧を印加
する．前述したメモリセルの動作と同様に２ヶのダミー
セルの記憶ノードＮＳｏ　，Ｎ　Ｓ　１は、選択された
メモリセルが高電圧（３．５Ｖ）を記憶している場合に
は図示するように、Ｎ　Ｓ　ｏはＯｖに、Ｎ　Ｓ　１は
１．５Ｖｌ：固定される．Ｄ　Ｗ　Ｃ　ｏ　，　Ｄ　Ｗ
　Ｃ　１を同時にＯｖから５ｖに昇圧すルト、コレラＮ
　Ｓ　ｏ　ｐ　Ｎ　Ｓ　１（７）電圧はＯＶ，３．５Ｖ
となり、その後のブリチャージ（’Ｉ’Ｐ’ＯＮ）によ
って両ノードは１．７５　　Ｖと同電圧となる。

メモリセルが低電圧（ＯＶ）を記憶している場合ニハ、
Ｎ　Ｓ　ｏは３．５Ｖ．ＮＳｔはＯｖと逆転するがプリ
チャージ完了後はやはり１．７５　　Ｖと同電圧となる
。

第５図は、本発明によるメモリセルを用いて、データ対
線の電圧特性を平衝化するメモリアレーのレイアウト図
である。

尚、第１図ではセンスアンプはＮチャネルＭＯＳトラン
ジスタとＰチャネルＭＯＳトランジスタで構成した例を
示したが、ＰチャネルＭＯＳトランジスタＱｐ．Ｑｐ’
だけで構成することもできる．すなわちセンスアンプＳ
Ａのレイアウト面積が大きすぎてメモリセルのレイアウ
トピッチ以内にレイアウトできない場合には．　ＱＮ．
　ＱＮ　’を省くこともできる。なぜならデータ線を増
幅する、すなわち放電する機能はメモリセルならびにダ
ミーセルにもあるためである。すなわち微小信号電圧が
データ対線に読み出された後、１゛Ａにパルスを印加し
てＱｐとＱｐ’から成るフリツプフロツブをオンすれば
、Ｄ，Ｄの中の高電圧側のデータ線はＱｐ，Ｑｐ’から
成るセンスアンプでほぼ０．７５Ｖから１．５　■に向
って充電され、Ｄ，Ｄの中の低電圧側のデータ線はメモ
リセルあるいはダミーセルによってほぼ０．７５　　Ｖ
からＯＶに向って放電されるからである。

また，第１図のメモリセルでは、読み出し時のワード電
圧（第１図の１．Ｏ　　Ｖ）とメモリセル内のトランジ
スタ、特にＱｗのしきい値電圧ＶＴの関係が特性上重要
である。第２図の従来のメモリセルに於て、ＱｗのＶＴ
を選択的に高くすれば、それに見あってＱＲのゲート電
圧を高くできるので高性能化できることは，すでに特公
昭５４−１５６５２で公知である。この考え方を第１図
のセルのＱｗに適用すれば同様に高性能化でき、またこ
のためにＱｌのゲート直下の基板表面をＱｗとＱｓのｎ
層接続部（第１図（ｃ）（ｆ））を含めてボロンなどの
イオン打込み技術などで選択的に高濃度化すれば、Ｑｗ
のＶＴを選択的に高くできる他に，Ｍ積部のｎ層部に収
集されるα線によるソフトエラー現象を低レベルに抑え
ることができる。

また第２図のメモリセルでは読み出し時のワード電圧と
メモリセルを横成するトランジスタＶｒの差の電圧をい
かに一定に制御するかが重要である．これについては、
電子通信学会論文誌’７５／６ｖｏＱ．５８−Ｃ　　Ｎ
ｏ．６．ｐｐ．３２７〜３３４に詳しく述べられている
．このような場合には、チップ外部電源電圧が変動して
も常に上記読み出しワード電圧が一定になるように，チ
ップ内に外部電′ｇＷ！．圧の変動に依らない読み出し
ワード電圧用電源を用いて、それをもとにワード電圧を
発生させればよい。これは一種の電圧リミッタ回路であ
り、できればこの出力電圧、すなわちワード電圧はＶｔ
の製造ばらつきによる変動も補正されているのが望まし
い。こうすれば読み出しワード電圧とＶｔの差は、外部
電源変動や製造ばらつきに依らずほぼ一定となるので高
性能化が期待できる。このような電圧リミツタ回路は，
特聞昭５６−１６８６９８　，特願昭５７　−　２２０
０８３に詳しく述べられている。

また本実施例ではＷＣｏに印加するパルス電圧は５■で
、記憶ノードに結合する電圧は２ｖと仮定したが、記憶
ノードに結合する電圧は一ヒ記パルス電圧の振幅，Ｃｓ
の値ならびに記憶ノードの寄生容量とＱＳのゲート容量
の値によって決まる。

したがって、これらの条件を任意に選べば所望の結合電
圧が得られる。

以上、これまでの実施例は、読み出しワード線と書きこ
みワード線を共通化した３Ｔセルについて述べてきた、
このメモリセルは最もメモリセル面積が／ＩＮさいが，
ワード線を共通化しているためにやや動作マージンが狭
い。これに対して両ワード線を分離した第６図に示すＣ
Ｓの付加されていない３Ｔセルが公知である。これらの
セルは、読み出しワード線ＷＲをオンにしてセルを読み
出した後にオフにし、次に書きこみワードＷ　Ｗ　Ｗを
オンにする。これによって読み出しや害きこみ，あるい
は再傅きこみが行われる。このメモリセルに対しても本
発明の一部を適用すれば高性能のメモリが得られる。す
なわち電気的に平賃になるようにデータ対線を結線する
方法、ならびにセンスアンプを配置する第１図の考え方
はきわめて有効である。

第７図は，第６図（ｂ）のメモリセルに適用した場合の
動作図である。後述するようなメモリセルの配置によっ
てＤＷ，ＤＲが電気的に平衡になるようにデータ対線Ｄ
，Ｄが構成され、各トランジスタのしきい電圧を簡単の
ため０．５　　Ｖと仮定すれば、動作の本質は第１図と
ほぼ同様である。

尚、図では読み出しワード９　Ｗ　Ｒ　ｏをオフにして
から書きこみワード線ＷＷｏ　をオンにする例を示した
が、データ対線は常に差劾で動作する方式なので、Ｗ　
Ｒ　ｏ　をＷＷｏがオフになるまでオンし続けてもよい
。なぜならＷＲをオンにしてもＱＲとＱｓが導通するこ
とはないため低消９２力化できるためである。この場合
にはＷＲとＷＷの動作タイミング余裕が不要になる分だ
けサイクル時間が短縮化できる。また本実施例でもダミ
ーセルには第３，４図の回路が使用できる。

尚、第６図（ａ）に本発明を適用する場合、読み出す毎
に記憶電圧が反転して記憶ノードＮＳに再書きこみされ
る点が異なるが、やはり動作の本質は第１図と同様であ
る。すなわち、第８図のメモリセル結線を仮定し、たと
えばＮＳの電圧が３．５　ｖと高電圧の場合にＷＲｏ　
をオンにしてメモリセルを読み出すと、センスアンブＳ
Ａにより、データ線ＤはＯｖに放電し、■は１．５　■
に充電する．その後ＷＣｏ　を５ｖからＯｖに降圧し．
Ｗ　Ｒ　ｏをオフにしてＷＷｏをオン（２Ｖ以上の振幅
）にするとＮＳはデータ線の電圧である０■に放電し固
定する。この後の動作は第７図と同様である。尚本メモ
リセルの場合、第６図（ｂ）に比べてデータ線が読み出
しと書きこみとで共通化されている分だけメモリセル而
積は小さくできるが、ＷＲｏ　をオフにした後でＷ　Ｗ
　ｏをオンにしなければならないのでサイクル時間がや
や長くなる。なぜならＷＲｏとＷＷｏが同時にオンにな
っている期間中にデータ線に高電圧が印加されるとＱＲ
とＱｓを通して貫通電流が流れ続け消費電力が増大する
からである。

第９図は、以上述べてきた各種の３Ｔセルに共通に適用
できるもので、データ対線Ｄ，Ｄを電気的に平衝させる
ためのメモリセルの結線法をまとめて示したものである
。（ａ）は、メモリセル内の読み出し端子ＴＲを書きこ
み端子ＴＷを共通にして同じデータ線に接続し、メモリ
セル毎に交互にデータ対線Ｄ，Ｄに結線して平衝させる
方法である。（ｂ）は複数のセル単位でデータ対線に結
線させる方法である。（ｃ）は１ヶのメモリセル単位で
メモリセル内のＴＲ，ＴＶを交互にデータ対線に結線さ
せる方法である。（ｄ）は複数のセル単位でＴＲ，ＴＶ
を交互に結線させる方法（第５図に対応）である。（ｅ
）はデータ対線を途中で交叉させる方法である。またこ
れらの結線法は、３Ｔセルのダイナミックメモリに限定
されることはない。読み出し線と書きこみ線をそれぞれ
もついかなるメモリセルにおいても，データ対線が電気
的に平衡になるように上記読み出し線と書きこみ線をデ
ータ対線に結線すれば本発明の目的は達せられる。

また、各データ対線にセンスアンプを配置した例を示し
てきたが、メモリセルならびにダミーセルに増幅作用を
もたせれば、各データ対線のセンスアンプは省略し．Ｉ
／Ｏｍに差動のセンスアンプを共通に配置することもで
きる。この場合チップ面積を縮小できる利点がある。

〔発明の効果〕

本発明によれば、高速・高集積・低消Ｑ電力でしかも高
Ｓ／Ｎ・高信頼度のメモリが提供さ九ろ。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）はそれぞ才し本発明の一実施例で
ある回路図、動作タイミング図．メモリセル平面図，断
面図である。第２図は従来の３トランジスタを用いたダ
イナミックメモリの回路図と動作タイミング図である。第３図，第４図は本発明のダミーセルの回路図を動作図
である。第５　’＝’Ａは本発明の一実施例の第１図（
ｃ）〜（ｆ）のメモリセル配置法を示す。第６図は本発
明の一実施例のメモリセルである。第７図は第６図（ｂ
）のメモリセルに対する動作タイミング図、第８図は第
６図（ａ）のメモリセルに対するメモリセル結線を示す
回路図である６第９図はデータ対線を電圧的に平川化す
るための本発明のメモリセルの結線方式である。ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル，Ｄ，″
ｉ５二・・データ対線、Ｗ・・・ワード線、ＳＡ・・・
センスアンプ、Ｉ／Ｏ・・・入出力データ線．

Claims

【特許請求の範囲】１、増幅機能をもつダイナミック形メモリセルの記憶ノ
ードにキャパシタを接続し当該キャパシタの端子にパル
ス電圧を印加し、記憶ノードの電圧を制御したことを特
徴とするメモリ。２、該記憶ノードの電圧がデータ線のとり得る最高電圧
よりも高いことを特徴とした特許請求の範囲第１項記載
のメモリ。