JPH05291534A

JPH05291534A - 電荷蓄積素子を有する半導体装置

Info

Publication number: JPH05291534A
Application number: JP4094072A
Authority: JP
Inventors: Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-04-14
Filing date: 1992-04-14
Publication date: 1993-11-05

Abstract

(57)【要約】【目的】本発明は電荷蓄積素子から成る半導体装置に
関し、特に広い電圧マージンを有する半導体装置を提供
する。【構成】電荷蓄積素子内の蓄積ノードの電荷の漏洩に
応じて該蓄積ノードとの容量結合によって電圧が変化す
る他のフローティングノードを有し、該フローティング
ノードを固定電圧に設定する手段を設ける。【効果】低消費電力と広い電圧マージンをもつ大規模半
導体装置が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
一個のトランジスタと一個のキャパシタとからなるダイ
ナミックメモリセル（以下１Ｔセルと略す）のような電
荷をキャパシタに蓄積する如き電荷蓄積素子を有する半
導体装置に関するものである。

【０００２】

【従来の技術】従来、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）セルとして１Ｔセルが広く実用化され
ている。このセルを用いたチップでは、高集積・大容量
化とともにチップの消費電力を低減すること、メモリセ
ルのリフレッシュ時間を増大させることが特に重要にな
ってきた。これについてはIEEE Journal of Solid−S
tate Cricuits，PP．７７８〜７８９，vol.２５，No.
３．June１９９０に詳細に述べられている。ＤＲＡＭを
低消費電力にするにはデータ線の電圧振幅を小さくして
データ線の充放電電流を小さく抑えるのが有効である。
しかしこのデータ線の電圧は、そのままメモリセル内の
キャパシタに蓄積される記憶電圧ともなるので、消費電
力を低くしようとすればするほどメモリセルの電圧マー
ジンは狭くなって、例えば、メモリセルのリフレッシュ
時間はますます低下してしまう。

【０００３】これらの問題点を具体例を用いてさらに明
らかにする。図１１、図１２は本発明に先立って本発明
者によって検討されたのＮチャンネルＭＯＳを用いた１
Ｔセルの回路図とその動作タイミング波形図である。

【０００４】図１１で、データ線は、対線Ｄ，／Ｄから
なるいわゆる折り返し形のデータ線配置である。１Ｔセ
ルがマトリクス状に配置されてメモリセルアレーを構成
し、各データ対線には周知のプリチャージ回路とＣＭＯ
Ｓからなるセンスアンプと再書きこみ回路が接続されて
いるが、これらは簡単のため省略してある。今、メモリ
セル内の電荷蓄積ノードＮＳに２値の記憶情報 "１”、
"０”に対応した高電圧Ｖ_DHと低電圧Ｖ_DLのいずれかが
書き込まれ、これが読み出される動作を考える。キャパ
シタＣ_Sのノード（電極）端子ＮＰには、キャパシタに
印加されるストレス電圧を軽減し信頼性を向上させるた
めに、Ｖ_DHとＶ_DLとの中間の直流電圧Ｖ_Mが印加され、
各データ線は、低消費電力に有効なようにＶ_Mに等しく
プリチャージされているとする。書き込み動作は以下の
ようにして行われる。ワード線Ｗにパルス電圧を与え、
同時に書き込み情報に対応した差動電圧をデータ線に与
えるとそれまでプリチャージされていたデータ線ＤはＶ
_DHあるいはＶ_DLに設定される。ワード線電圧によりトラ
ンジスタＱ_Mは導通するから、書き込み情報に対応した
Ｖ_DHあるいはＶ_DLがノードＮＳに与えられる。その後に
ワードパルスをオフにしてＱ_Mを非導通にし、データ線
をＶ_Mにプリチャージして書き込みが完了する。ここで
ワードパルス電圧の振幅は読み出し動作と同じ値であ
り、Ｖ_DHとトランジスタＱ_Mのしきい電圧Ｖ_Tとの和より
も十分大きな値に設定される。しきい値電圧Ｖ_Tの影響
を受けずにＶ_DHの値を書き込んだり、十分大きな読み出
し信号を得るためである。

【０００５】今、ワードパルス振幅を３Ｖとし、消費電
力を低くするためにデータ線の電圧変化を１Ｖと低くし
た場合を例に読み出し動作を、図１２を参照して説明す
る。行選択されワード線Ｗにパルスが印加されると、中
間レベルＶ_M（０．５Ｖ）にプリチャージされていたデ
ータ線Ｄに、信号電圧が読み出される。情報 "１”が記
憶されていれば参照電圧となる他のデータ線／Ｄの電圧
に対して正の極性がデータ線Ｄに現れ、また "０”なら
ば負の極性の信号がデータ線Ｄに現われる。この信号電
圧の大きさは、データ線の大きな寄生容量とメモリセル
内のキャパシタの小さな容量との比に比例するので、１
００ｍＶ程度の微少な値となる。この正負の信号電圧は
データ線／Ｄの電圧を参照電圧としてデータ対線Ｄ、／
Ｄに接続されている周知の２つのＣＭＯＳインバータに
よる正帰還接続の構成の差動センスアンプ（図中省略）
によってＶ_DHあるいはＶ_DLに増幅される。この増幅電圧
がキャパシタに与えられると同時に、列選択されて所望
の増幅電圧が外部にとり出され読み出しデータとなる。
その後ワードパルスはオフ（ＯＶ）となり、データ対線
Ｄ、／Ｄは中間レベルＶ_Mにプリチャージされて読み出
し動作は完了する。

【０００６】ここで本発明で問題とする周知のリフレッ
シュ（再生）動作を考えてみる。図１３に示すように書
き込みあるいは再書き込みによって、１ＶであるＶ_DHあ
るいはＯＶであるＶ_DLに印加されたノードＮＳの高電圧
ＮＳ（ "１”）、低電圧ＮＳ（ "０”）はリーク電流に
よって変化する。すなわち、メモリセルのトランジスタ
のドレイン側である高電圧ＮＳ（ "１"）は初期のＶ_DH
からＯＶに向かって変化する。一方、メモリセルのトラ
ンジスタのソース側の低電圧ＮＳ（ "０”）は、トラン
ジスタのドレインとソース間の電流１０ｎＡで定義した
しきい値電圧Ｖ_Tを０．５Ｖ程度とすれば、リーク電流
があってもほぼＯＶにとどまる。すなわち、メモリセル
のトランジスタのバックゲートであるＰ型基板に印加さ
れた負の基板電圧Ｖ_BBへのリーク電流によってソース側
の低電圧ＮＳ（ "０”）がＯＶ以下に低下しようとす
る。しかし、トランジスタの周知のテーリング特性によ
ってトランジスタが弱く導通してＶ_Mの電圧になってい
るデータ線Ｄから電流が供給されて、その結果ソース側
の低電圧ＮＳ（ "０”）がほぼＯＶに維持されるからで
ある。従って時間の経過とともに高電圧ＮＳ（ "１"）
と低電圧ＮＳ（ "０”）の電圧差すなわち電圧マージン
は低下してしまう。そこである一定の電圧差になった時
間に、読み出しと再書(再生）き込みが行われる。これ
がリフレッシュ動作である。この許容される経過時間は
長ければ長いほどよいが、この時間は、電圧マージン、
特に高電圧ＮＳ（ "１"）の電圧マージンに依存する。
前述したように、他のデータ線／Ｄの電圧Ｖ_Mが参照電
圧なので "１”の電圧マージンはＶ_DH−Ｖ_M、 "０”の
電圧マージンはＶ_M−Ｖ_DLとなるが、時間経過とともに
"１”の電圧マージンＶ_REMは狭くなるためである。Ｖ
_REMが０になった時点以降、すなわち高電圧ＮＳ（ "
１"）の電圧がＶ_Mまで低下した時間Ｔ_REFｍａｘ以降で
は情報 "１”の弁別はできなくなる。従ってＴ_REFｍａ
ｘ以前で、リフレッシュ動作を行わなければならない。
このＴ_REFｍａｘの大きさはＤＲＡＭでは重要な性能の
目安になっているが、一般にメモリが４倍大容量化され
るとともにＴ_REFｍａｘは２倍大きくしなければならな
い。一方、大容量化とともに消費電力は増大するので、
データ線の電圧振幅を小にして低消費電力を図らなけれ
ばならない。しかしこれでは、図１３から明らかなよう
にＴ_REFｍａｘはますます小さくなる。従ってＴ_REFｍａ
ｘの増大と消費電力の低減を両立させながらＤＲＡＭの
大容量化を図ることはますます困難になってきた。尚、
Ｔ_REFｍａｘよりも十分短い時間で読み出される通常の
読み出し動作でも、Ｖ_REMが時間的に変化する分だけ電
圧マージンが減少することは自明である。

【０００７】

【発明が解決しようとする課題】本発明の目的は、書き
込みあるいは再書き込み後に時間が経過しても電圧マー
ジンをほぼ一定にして、消費電力の低減と電圧マージン
の拡大を同時に実現し、あわせてリフレッシュ時間Ｔ
_REFｍａｘを大にすることである。また本発明の他の目
的は、電荷蓄積素子の電圧マージンを拡大したりトラン
ジスタや回路設計を容易にしたり低価格化を図ることに
ある。

【０００８】

【課題を解決するための手段】この目的を達成するため
に従来は、キャパシタ電極の一方の端子は直流電圧が印
加されていたが、その代りにこの端子をフローティング
にして、ある定められた時間帯にのみ固定電圧に設定す
る手段を設ける。またキャパシタと電荷の授受を行うた
めのスイッチであるトランジスタの非導通時のゲート電
圧を、初期のすべての蓄積ノード電圧と異なる値に設定
し該蓄積ノード電圧が十分変動してもトランジスタが非
導通であるように制御される。

【０００９】

【作用】以下の働きによって目的が達成される。（１）蓄積ノード電圧の変動の大きさは、フローティン
グ状態にあるキャパシタの端子における電圧変動の大き
さとして自動的にモニターできる、（２）スイッチ（ト
ランジスタ）を介して蓄積ノードに印加された初期電圧
が、電荷の漏洩によって十分変動しても該スイッチが長
時間非導通になり続けるようにスイッチの動作条件が設
定されているから、蓄積ノードの電圧は大きな変動が許
される。また情報に対応して蓄積ノードでとり得る電圧
範囲は、低消費電力の点から狭く設定されているので、
該変動の大きさは情報によらずほぼ一定である、
（３）従って端子電圧を初期値に復帰させてやれば、蓄
積ノード電圧も初期電圧に復帰する。このため蓄積電圧
の電圧マージンは、情報の差によらずほぼ一定に保たれ
る。尚、蓄積ノードをフローティングにせずに常時固定
電圧にしても、上記（２）の条件単独でも電圧マージン
は拡大される。

【００１０】

【実施例】以下図を参照して、本発明の実施例を具体的
に説明する。

【００１１】図１は本発明の概念を説明するためのＮチ
ャネルＭＯＳを用いた１Ｔメモリセルの回路図である。
図２と図３はその動作タイミングとノード電圧の関係を
示したものである。図１のダイナミックメモリセルの回
路接続上の特長は、電荷蓄積用キャパシタＣ_Sの一端の
ノードＮＰにトランジスタＱ_Rを付加していることであ
る。読み出し、破壊読み出し直後の再書き込みならびに
書き込み動作時などには、Ｑ_RのゲートＲＥにパルス電
圧を印加しドレイン端子ＲＶからノードＮＰに固定電圧
Ｖ_Mを与える。その他のプリチャージ期間あるいは着目
するメモリセルの非活性期間は、Ｑ_Rは非導通でノード
ＮＰはフローティング状態であるとする。

【００１２】ここでデータ線Ｄ、／Ｄの取り得る電圧の
範囲は十分狭く、しかもこれらの電圧範囲のうち低レベ
ル例の電圧を、非選択状態のワード線の電圧よりも十分
高く設定する。例えば、ワード線の電圧は非選択時には
ＯＶ、データ対線のプリチャージ電圧Ｖ_Mは情報 "１”
である２Ｖと情報 "０”である１Ｖの中間値である１．
５Ｖとする。書き込み動作は、ＲＥによるトランジスタ
Ｑ_Rの導通によってノードＮＰを１．５Ｖの固定電圧に
設定し、次にワード線にＯＶから３Ｖに変化するパルス
を印加し、データ線Ｄに２Ｖあるいは１Ｖを印加するこ
とで行われる。Ｃ_Sの蓄積ノードＮＳには、これらの電
圧が他端ＮＰを直流電圧１．５Ｖとした形で与えられ
る。ワードパルスをＯＶにしてトランジスタＱ_Mを非導
通にし、データ線を再び１．５Ｖにプリチャージし、Ｑ
_Rを非導通にすることによって、データの書き込みが終
了する。

【００１３】その後の読み出しは、図２に示すように行
われる。まずＱ_RのゲートＲＥに大きなパルス信号を印
加することによってノードＮＰを１．５Ｖの固定電圧と
し、次にワード線Ｗにワードパルスを印加する。メモリ
セルの情報に応じた微小電圧が正・負の形でデータ線Ｄ
に現われ、次に他のデータ線／Ｄの電圧を参照電圧とし
て各データ線の差動センスアンプ（図１では省略、図４
を参照）で増幅される。所望の列データ線の増幅電圧が
読み出しデータとして外部に出力される。１Ｔセルは破
壊読み出しなので、増幅されたデータ線電圧はそのまま
メモリセルに再書き込みされて、Ｃ_Sに蓄積され、読み
出し動作は完了する。再書き込みの後、あるいは書き込
みの後に問題となる長時間の非活性期間の動作を、以下
に詳細に説明する。

【００１４】尚、図２では説明をわかりやすくするため
に、この非活性期間と読み出し動作の期間はほぼ同じと
している。しかし実際には、非活性期間の最大は２ｍｓ
〜１００ｍｓと十分長く、読み出し動作の期間は１００
〜２００ｎｓ程度と短い。

【００１５】また、図３には図２の非活性期間での蓄積
情報が "１”、 "０”の場合のノードＮＳの蓄積電圧の
変化とノードＮＰの電圧変化とを特に示したもので、以
下、図２と図３とを参照して図１の回路の動作を説明す
る。ノードＮＳに蓄積された電圧は、長い非活性期間で
徐々に放電される。この放電の割合は、情報の差によっ
てほとんど変らない。この理由は、Ｑ_Mのソースとドレ
インとは１Ｖ、１．５Ｖ、２Ｖのいずれかと比較的高い
電圧でありＱ_Mのゲート電圧はＯＶと低くに設定されて
いるために、Ｑ_Mは完全に非導通となり図１１の場合の
ようにＱ_Mは弱く導通することはないからである。また
Ｃ_Sの電荷の漏洩源としてノードＮＳにはＱ_Mの微小なｎ
型ソース・ドレイン層（図８）が存在するものである
が、Ｖ_DHとＶ_DLの差が小さいこと、シリコン基板には通
常−１Ｖ程度の基板バイアス電圧が印加されていること
などを考慮すれば、ｎ型ソース・ドレイン層を通してＰ
形基板に漏洩する電荷はＶ_DHとＶ_DLではほぼ同じと考え
られるからである。従って、ノードＮＳの蓄積電圧は "
１”、 "０”ともにほぼ同じ割合で低下していく。一
方、通常のメモリセルでは、Ｃ_Sの容量の値はノードＮ
Ｐの寄生容量Ｃ_Nの値よりも十分大きいから、フローテ
ィング状態にあるノードＮＰの電圧もノードＮＳの電圧
変動の影響を受けてほぼ同じ電圧変化で低下する。この
ノードＮＰの電圧変化はノードＮＳに蓄積されている情
報とはほぼ無関係である。しかしＮＳ（ "０”）がＯＶ
近くに達すると、ワード線の電圧はＯＶなのでトランジ
スタＱ_Mは弱く導通するようになり、それ以降ではＮＳ
（ "０”）はほぼＯＶにとどまる。この時点までの経過
時間をＴ_REFｍａｘとすれば、Ｔ_REFｍａｘまでは電圧マ
ージンＶ_REMは "１”、 "０”に対して等しくまた時間
経過によらず固定した値になる。Ｔ_REFｍａｘ以前でＱ_R
を導通すればＮＳ（ "１”）、ＮＳ（ "０”）ともに初
期の電圧である２Ｖ、１Ｖに復帰する。この後にワード
パルスを印加して読み出し動作を行い、センスアンプで
増幅し再書き込みすればリフレッシュ動作が行えるの
で、データ保持特性が改善される。すなわち、電圧マー
ジンＶ_REMは、時間経過とともに変らない分だけ広く、
またＴ_REFｍａｘも長くできる。これはノードＮＰがフ
ローティングであることと非選択ワード線の電圧がＶ_DL
よりも十分低く設定されているためである。またノード
ＮＰのフローティング電圧は常にＮＳ（ "１”）とＮＳ
（ "０”）の電圧の中間値なのでキャパシタＣ_Sに印加
されるストレス電圧は常に等しい。従って、キャパシタ
は従来と同じ信頼性が保証される。尚、Ｔ_REFｍａｘ以
下であればＶ_REMはほぼ固定される特長を利用すれば、
ワード線駆動を行うことなく、またセンスアンプを動作
させずに、すなわち低電力でリフレッシュ動作を行うこ
とも可能である。すなわち、Ｑ_RをＴ_REFｍａｘ以下の一
定の時間毎に導通させれば、ノードＮＳで損失した分の
電荷がノードＮＰから自動的に供給されるからである。
もちろん前述したように、Ｑ_Rを導通させ、それに同期
させてワード線やセンスアンプを動作させてリフレッシ
ュするモードとＱ_Rのみを導通させてリフレッシュする
モードを適宣組み合わせてリフレッシュすることもでき
る。従って、リフレッシュの自由度は増す。またＮＰが
ＮＳの電圧変化のモニターになるためには、ＮＰの電圧
が十分低下してもＱ_Rは非導通でなければならない。さ
らにＮＰには中間電圧Ｖ_Mを供給しなければならない。
このために端子ＲＥに印加するパルス電圧はＯＶから３
Ｖとしてある。尚、電極ＮＰはポリシリコンや金属で構
成（図８）されるのでそれ自体からの漏洩電荷は問題と
はならない。

【００１６】図４は、トランジスタＱ_Rをワード線上の
他のメモリセルと共有したランダムアクセス用メモリセ
ルアレーへの適用例である。フローティングノードはワ
ード線方向のメモリセルと共有しており、それぞれＮＰ
₁〜ＮＰ_jとなっている。また電荷供給用トランジスタは
Ｑ_R1〜Ｑ_Rjである。図１の実施例に比べてメモリセルを
構成するトランジスタの数が減って、実質的に従来の１
Ｔセルと同等のセル面積にできる。電圧の相互関係と動
作タイミングなどは上述の図１から図３の場合と同様で
ある。すべてのメモリセルの特性はほぼ均一であるか
ら、それらの蓄積ノードの電荷の漏洩はほぼ均一であ
る。従って、着目するワード線例えば、Ｗ₁上のすべて
のメモリセルのノードＮＳ₁〜ＮＳ_iの電圧は、それらの
情報とはほぼ無関係に時間の経過とともに一様に低下し
ていき、それに対応して電極の共通線ＮＰ₁の電圧も初
期のＶ_Mから同じ量だけ低下していく。ＮＰ₁全体の寄生
容量は、Ｃ_Sをｉ個合計した値に比べて無視できるほど
小さいからである。また通常ＮＰ₁などの電極はポリシ
リコンや金属で構成されるので、それ自体から電荷が漏
洩することはないからでもある。図４のメモリセルＭＣ
内のＮＳ₁に情報の再書き込みを行うには、図２と同様
に他の非選択ワード線はＯＶにしたままで、選択ワード
線Ｗ₁に３Ｖのパルスを印加しＷ₁上のすべてのメモリセ
ルを読み出す。次にローレベル電圧Φ_Nとハイレベル電
圧Φ_Pとを印加しセンスアンプでＶ_DHとＶ_DLに増幅す
る。次に列デコーダ出力Ｙ₁にパルスを印加して列選択
回路を導通して、共通入出力データ線Ｉ／Ｏからデータ
対線Ｄ₁、／Ｄ₁にＶ_DHとＶ_DLの組合せの差動電圧を与え
る。もちろん選択ワード線Ｗ₁に対応したノードＮＰ₁に
はワードパルスに同期してＶ_Mの固定電圧が印加され
る。この一連の動作によってノードＮＳ₁には所望の電
圧が書きこまれ、残りのＮＳ₂〜ＮＳ_iにも増幅された電
圧が再書き込みされる。その後にＷ₁をＯＶにしＱ_R1を
非導通にしてＮＰ₁をフローティング状態にする。ＭＣ
の読み出しも図２と同様にして行われ、列選択回路が選
択されてＩ／Ｏ線にＤ₁、／Ｄ₁で増幅された電圧が取り
出される。リフレッシュ動作は、ある一定の周期ですべ
てのワード線を順次選択し、上述した読み出し動作と類
似の動作をすることで行われる。ワード線が選択される
毎にそのワード線上のすべてのメモリセルの読み出し信
号がセンスアンプで増幅され、それらの電圧がそれぞれ
の蓄積ノードＮＳ₁〜ＮＳ_iに再書き込みされる。列選択
回路は必ずしも選択される必要はない。リフレッシュ動
作をするためにワード線を選択する周期は、Ｔ_REFｍａ
ｘをワード線の数ｊで割った値以下でなければならな
い。以上の実施例は、ワード線が選択されるのと同期し
て、その選択ワード線に対応する一本のＮＰを固定電圧
にすることによって読み出し、書き込み、再書き込みあ
るいはリフレッシュ動作を行うことを前提としている。
しかしワード線が選択されそれに対応するＮＰを含んだ
複数のＮＰを同時に固定電圧にした動作をさせることも
できる。他の非選択ワード線はＯＶになっているため
に、非選択ワード線につながるメモリセルの情報は破壊
されることはないからである。例えば、隣接したＮＰ例
えば、ＮＰ₁とＮＰ₂、ＮＰ₃とＮＰ₄、Ｑ_R1とＱ_R2、ある
いはＱ_R3とＱ_R4などを一括駆動して、同時に固定電位に
することもできる。またすべてのＮＰを、Ｑ_R1〜Ｑ_Rjを
同時に導通させ同時に固定電圧にすることも可能であ
る。また図４の実施例においても、図１の実施例で説明
したように、ワード線にパルスを印加せずに、ノードＮ
Ｐ₁〜ＮＰ_j（以下総称してＮＰ）を周期的に固定電圧に
するだけでリフレッシュ動作することもできる。すなわ
ち、ワード線、データ線あるいはセンスアンプを非活性
のままでリフレッシュ動作ができるので低消費電力にな
る。これによってリフレッシュ動作が低電力・低電流に
なるために、電池などでより長時間データを保持するこ
とも可能となる。

【００１７】このような複数のＮＰを同時に固定電圧に
できる特性ならびにＮＰを固定電圧にすることによって
リフレッシュ動作ができる特性を組み合わせれば、以下
のような特長のある各種の動作が可能である。ここです
べての実施例に対して、着目している動作がワード線が
選択される動作である限り、少なくとも選択されるその
ワード線（例えば、Ｗ₁）に対応するノード（例えば、
ＮＰ₁）は、ワード線の選択と同期して固定電圧にされ
る条件が必要である。（１）読み出しと再書き込み、書き込みならびにリフレ
ッシュの動作は、すべてワード線を選択して行う。ただ
しノードＮＰは、前述したように、ワード線単位に一本
ずつ選択して固定電圧にする場合と、複数のノードを同
時に固定電圧にする場合がある。ＲＥ₁〜ＲＥ_jで一本ず
つ選択する場合には、Ｑ_R1〜Ｑ_Rjなどで駆動する負荷が
一本なのでそれだけ低電力である。複数一括駆動の場合
には、駆動トランジスタはノードＮＰ毎に設ける必要は
なく共通に１個設けることもできる。また以下の理由で
高歩留りにチップを製造することもできるなどの利点が
ある。すなわちそれぞれのノードＮＰをワード線対応に
配線加工する必要はない。例えば、隣接する２本のＮＰ
を一括駆動する場合には、ＮＰの配線ピッチは倍にでき
て加工がしやすくなる。またすべてのＮＰを一括駆動す
る場合には、ＮＰの選択制御回路は簡単になるほかに、
メモリセルアレー内のＮＰを微細配線加工する必要はな
くなり、一体化した電極板を駆動するだけでよく従っ
て、歩留りは向上する。（２）リフレッシュ動作の場合に限って、すべてのワー
ド線を非選択状態のままで、ＮＰの電圧を制御すること
でリフレッシュを行う。例えば、ＮＰ₁〜ＮＰ_jを順次固
定電圧にしてリフレッシュを行う。すなわちＲＥ₁にパ
ルスを印加してＱ_R1をオンにして、ＮＳ₁〜ＮＳ_iで漏洩
した電荷を図３の動作原理でＮＰ₁から供給する。その
後Ｑ_R1をオフにしてＮＰ₁をフローティング状態にす
る。同じ動作をＮＰ₂からＮＰ_jまで行い、再びＮＰ₁か
ら繰り返すことでリフレッシュを行う。また前述したよ
うに、複数のＮＰを一括駆動することでもリフレッシュ
動作が可能である。極端な場合は、すべてのＮＰを一括
駆動すると、一度のリフレッシュ動作でメモリセルアレ
ー内のすべてのメモリセルがリフレッシュできる。従来
は一本のワード線単位に、そのワード線上のメモリセル
しかリフレッシュされないこと、一般に一度にリフレッ
シュできるメモリセルの数は多ければ多いほど漏洩電流
に対する要求は緩和されるなどから望ましいこと、を考
慮すれば本実施例の利点は明らかである。さらにリフレ
ッシュ動作ではワード線の選択動作は伴わないので、あ
るワード線を選択して読み出し・再書き込み、書き込み
動作などを行っている間に、その選択ワード線に属さな
いＮＰを固定電圧にしてリフレッシュするといった動作
もできる。すなわち読み出し動作などとリフレッシュ動
作が並列して行える。またプリチャージ期間を利用して
リフレッシュすることもできるようになる。従来はリフ
レッシュ動作中はチップ外部からはランダムアクセスで
きず、これがメモリシステムの性能低下の原因になって
いた。またプリチャージ期間中にリフレッシュすると情
報が破壊されるので、この動作は禁止されていてシステ
ム設計の自由度が制限されていた。これらの従来の問題
点は本実施例で解決できることになる。

【００１８】図５、図６は、周知の２個のトランジスタ
で構成されたダイナミックメモリセル（以下２Ｔセル）
に、トランジスタＱ_Rを付加した他の実施例の回路と動
作タイミング波形とを示すものである。よく知られてい
るように、２Ｔセルでは書きこみ、読み出しともに完全
な差動で行われる。情報の書きこみは１Ｔセルと同じよ
うにＱ_Rをオンにし、ノードＮＰをＶ_Mに固定し、ワード
線Ｗに例えばＯＶから３Ｖに立ち上がるパルス電圧を印
加し、データ対線Ｄ、／Ｄにはそれぞれ２Ｖ、１Ｖ（情
報 "１”に対応）あるいは１Ｖ、２Ｖ（情報 "０”に対
応）を加えてノードＮＳ、／ＮＳに２Ｖ、１Ｖあるいは
１Ｖ、２Ｖを印加しその後、ワードパルスとＱ_Rをオフ
にすることで行う。読み出しは、ノードＮＰをＶ_Mに固
定し同様なワードパルスを印加して、１．５ＶのＶ_Mに
プリチャージされているデータ対線に情報に対応した微
小電圧をとり出しセンスアンプで増幅することで行う。
もちろん破壊読み出しなので必ず１Ｔセルと同じような
再書きこみが必要である。

【００１９】書き込みあるいは再書き込み後にノードＮ
Ｓ、／ＮＳの電圧は、図６のように低下する。しかし、
ワード線のオフ電圧であるＯＶよりもデータ線の低レベ
ル（Ｖ_DL）が実質的に高いレベルに設定されているため
に、Ｔ_REFｍａｘまではＮＳ、／ＮＳの電圧はほぼ同じ
傾斜で低下する。ＮＰもフローティングなのでほぼＮＳ
と／ＮＳの中間の値を保ちながら低下するのでキャパシ
タの高信頼性は保証される。従来の電圧設定法は、ワー
ド線のオフ電圧とデータ線の低電圧がＯＶと一致してい
たので、ＮＳ、／ＮＳのうち初期値がＯＶであったノー
ド電圧は、それに対応するトランジスタが弱く導通する
結果ほぼＯＶに維持されるのに対し、他の１Ｖであった
ノード電圧は時間の経過とともに低下する。結局ＮＳと
／ＮＳの電圧差が小さくなり図１３と同じように、Ｔ
_REFｍａｘは小さな値になってしまう。このような問題
点は図５のような回路を用いて、図６のような電圧の大
小関係にすれば大幅に改善できる。尚、リフレッシュ動
作は１Ｔセルとほぼ同様に可能である。また明らかにＱ
_Rをワード線方向の他のメモリセルと共有し、図４のよ
うにメモリセルアレーを構成できる。

【００２０】これまでの実施例は、ノードＮＰをフロー
ティング状態にする方法とデータ線の低電圧（Ｖ_DL）を
ワード線のオフ電圧よりも実質的に高く設定する方法を
組合わせたものだった。しかしワード線とデータ線の電
圧関係の設定法だけでも以下のように各種の利点があ
る。

【００２１】（１）図５からＱ_Rをとり除いた従来のメ
モリセルでも、ＮＰにＶ_Mの電源を常時印加してワード
線とデータ線の取り得る電圧関係を図７のように設定す
れば、Ｔ_REFｍａｘは従来よりも長くできることは自明
である。この場合ＮＰの電圧は固定なのでキャパシタに
加わるストレス電圧は時間とともに変わり図６に比べて
大きくなるが、その分だけキャパシタ耐圧を予め高くし
ておけばよい。

【００２２】尚、２Ｔセルでは、１ＴセルのようにＶ_M
を参照電圧として増幅するのではなく、ＮＳと／ＮＳの
差の電圧だけが問題になるから、時間の経過とともにＮ
Ｓあるいは／ＮＳの電圧が変化してもその差の電圧が維
持されている限り正常に読み出して増幅することができ
る。この場合のリフレッシュ動作は、ワード線を選択
し、それにつながる全メモリセルがリフレッシュされ
る、いわゆるワード線単位のリフレッシュ動作に限定さ
れる。

【００２３】（２）データ線の取り得る低レベル電圧
（Ｖ_DL）をワード線の低レベルよりも高く設定すれば、
基板電圧発生回路を用いてメモリセルアレーに基板電圧
を印加する必要はない。このために待機時に問題となる
基板電圧発生回路自身の動作電流は０にでき電池を用い
たデータ保持などが容易になる。図８の１Ｔセルの断面
図を用いて、さらに詳細に説明する。従来は、図９
（ａ）に示すような電圧関係なので、図８に示すように
Ｐ型基板に負の基板電圧Ｖ_BBを与えていた。すなわちデ
ータ線の取り得る電圧の最低値（図ではＯＶの例）より
も−１Ｖ程度低い逆バイアス電圧を加えてデータ線Ｄを
構成するｎ型ソース・ドレイン層の接合容量を減らして
いた。メモリセルからの信号電圧を大きくしたり動作速
度を向上させるためである。本発明の実施例では、デー
タ線の取り得る値を従来よりも全体に１Ｖもち上げたこ
とになるので、わざわざ基板電圧発生回路をチップに内
蔵させなくても外部から印加されるＯＶを基板に印加さ
せるだけで実効的にデータ線のｎ型ソース・ドレイン層
に逆バイアス電圧を加えたことになり、その寄生容量は
低くできる。（３）データ線の取り得る電圧をワード電圧のオフレベ
ルよりも高く設定することによって、メモリセルのトラ
ンジスタのしきい電圧Ｖ_Tの値を任意に設定することも
できる。図９（ａ）のような電圧関係になっていた従来
例では、メモリセルのトランジスタのしきい電圧Ｖ_Tは
ある値以下にはできなかった。非選択メモリセルのＮＳ
に蓄えられた高電圧側の電荷がトランジスタを介してデ
ータ線に漏洩するためである。ワード電圧がＯＶでもデ
ータ線電圧がＯＶの場合に周知のテーリング特性でトラ
ンジスタが弱く導通することによる。これを防ぐために
はＶ_Tは例えば０．５Ｖ以上は必要である。しかし電圧
関係を図９（ｂ）のように設定すれば、問題となるＮＳ
の電圧が２Ｖの場合非選択トランジスタのゲート電圧は
０、データ線電圧は１Ｖとなる。従来に比べてトランジ
スタは１Ｖだけオフする方向に動作点は移ったことにな
る、すなわちこの分だけＶ_Tを低くできて、結局−０．
５Ｖのデプレッショントランジスタも使えることにな
る。すなわちワード電圧とデータ線の低電圧例の電圧関
係をいかにとるかによって、トランジスタのＶ_Tは任意
に変えられることになる。これはトランジスタ設計の自
由度が増すだけではなく、ワード電圧の振幅をその分だ
け低くできてトランジスタのゲート酸化膜の信頼性を向
上させワード線回路の設計を容易にさせる。図１０を用
いてさらに詳細に電圧関係を説明する。図１０（ａ）は
トランジスタがエンハンス形でそのＶ_Tが０．５Ｖの場
合の本発明における取り得る電圧の一実施例、図１０
（ｂ）はデプレッション形のトランジスタのＶ_Tが−
０．５Ｖの場合の取り得る電圧の他の実施例である。図
１０（ａ）ではワード電圧の振幅すなわち低レベルＶ_WL
と高レベルＶ_WHの差は２．５Ｖ以上必要なのに対して、
図１０（ａ）では１．５Ｖ以上と小さくできる。

【００２４】以上、本発明の実施例を詳細に説明した
が、本発明は上記の具体的な実施例に限定されるもので
はなく、その技術思想の範囲内で種々の変形が可能であ
る。

【００２５】例えば、メモリセルのトランジスタがＮチ
ャネルＭＯＳである実施例のみを説明したが、メモリセ
ルがＰチャネルＭＯＳであっても同様に適用できる。ま
たメモリセルの電圧マージンは大幅に拡大するので多値
のメモリセルも可能となる。すなわち多値に対応したす
べての蓄積電圧が時間的にほぼ同じ変化をするために、
一個のメモリセルで多値情報をとり扱うこともできて低
価格できる。さらには１Ｔセル、２Ｔセル以外にも３ト
ランジスタや４トランジスタのダイナミックメモリある
いは電荷を蓄積し移送するキャパシタを用いた電荷移送
素子に適用することもできる。

【００２６】

【発明の効果】以上説明したように、本発明によれば、
電荷蓄積素子の電圧マージンが大幅に拡大する。これに
よって低消費電力でリフレッシュ時間の長い設計の容易
な大規模電荷蓄積半導体装置が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の回路図である。

【図２】本発明の実施例の動作タイミングと電圧関係を
示す図である。

【図３】本発明の電荷蓄積素子のノード電圧を示す図で
ある。

【図４】本発明の実施例で、メモリセルアレー関連の回
路図である。

【図５】本発明の実施例の回路図である。

【図６】本発明の実施例で、電荷蓄積素子のノード電圧
を示す図である。

【図７】本発明の実施例で、電荷蓄積素子のノード電圧
を示す図である。

【図８】従来の１Ｔセルの断面図である。

【図９】従来例と本発明の実施例で、各部の電圧関係を
示す図である。

【図１０】本発明の実施例で、各部の電圧関係を示す図
である。

【図１１】本発明に先立って検討された１Ｔセルの回路
図である。

【図１２】図１１の１Ｔセルの動作タイミング図であ
る。

【図１３】図１１の１Ｔセルの電圧関係を示す図であ
る。

【符号の説明】

Ｗ…ワード線、Ｄならびに／Ｄ…データ線、ＮＳ…電荷
蓄積ノード、ＮＰ…電極端子、ＲＥ…トランジスタのゲ
ート、ＲＶ…トランジスタのドレイン端子、Ｑ_M…スイ
ッチ用トランジスタ、Ｑ_R…固定電圧印加用トランジス
タ

Claims

【特許請求の範囲】

【請求項１】スイッチ手段と電荷蓄積容量とからなる電
荷蓄積素子を具備し、上記電荷蓄積容量の一端は蓄積ノードとして上記スイッ
チ手段に接続され、上記電荷蓄積容量の他端は所定の動作電位に接続されて
なる半導体装置であって、制御信号によって制御される制御スイッチング手段を上
記電荷蓄積容量の上記他端と上記所定の動作電位との間
に接続せしめてなることを特徴とする半導体装置。
【請求項２】上記電荷蓄積容量の上記スイッチ手段が非
導通の際に、上記制御スイッチング手段は上記制御信号
によって非導通状態に制御され、その後、上記制御スイッチング手段は上記制御信号によ
って導通状態に制御されることを特徴とする請求項１に
記載の半導体装置。
【請求項３】上記制御スイッチング手段の上記導通状態
により、上記所定の動作電位が上記制御スイッチング手
段と上記電荷蓄積容量の上記他端との共通接続ノードに
供給されることを特徴とする請求項２に記載の半導体装
置。
【請求項４】上記スイッチ手段と上記制御スイッチング
手段とが非導通の間に、電荷漏洩による上記蓄積ノード
の電圧変化は上記電荷蓄積容量の容量結合によって上記
共通接続ノードに伝達され、上記制御スイッチング手段の上記導通状態による上記共
通接続ノードへの上記所定の動作電位の供給によって生
じる上記共通接続ノードの電圧変化が上記電荷蓄積容量
の容量結合を介して上記蓄積ノードに伝達されることに
より、電荷漏洩による上記蓄積ノードの上記電圧変化を
補償することを特徴とする請求項３に記載の半導体装
置。
【請求項５】上記共通接続ノードには複数の電荷蓄積素
子の上記電荷蓄積容量の上記他端が共通に接続されてな
ることを特徴とする請求項１から請求項４までのいずれ
かに記載の半導体装置。
【請求項６】上記共通に接続された上記共通接続ノード
は複数存在し、該複数の上記共通接続ノードは互いに並行して延在し、該延在した複数の上記共通接続ノードのそれぞれには上
記制御スイッチング手段が対応して接続されてなること
を特徴とする請求項５に記載の半導体装置。
【請求項７】ＭＯＳトランジスタと電荷蓄積キャパシタ
とからなる電荷蓄積素子を具備し、上記電荷蓄積キャパシタの一端である蓄積ノードが上記
ＭＯＳトランジスタのソース・ドレイン経路を介してデ
ータ線に接続され、上記ＭＯＳトランジスタを非導通とする上記ＭＯＳトラ
ンジスタのゲート電圧は、上記電荷蓄積素子への書き込
みによって上記蓄積ノードに蓄積されるいかなる初期電
圧とも実質的に異なる値に設定されたことを特徴とする
半導体装置。
【請求項８】電荷漏洩による上記蓄積ノードの電圧変化
が上記電荷蓄積素子への書き込みによって上記蓄積ノー
ドに蓄積された上記初期電圧の大小と実質的に無関係と
なる如く、上記ＭＯＳトランジスタの上記ゲート電圧が
上記の値に設定されたことを特徴とする請求項７に記載
の半導体装置。
【請求項９】上記電荷蓄積キャパシタの他端は所定の動
作電位に接続されてなることを特徴とする請求項８に記
載の半導体装置。
【請求項１０】制御信号によって制御される制御スイッ
チング手段を上記電荷蓄積キャパシタの上記他端と上記
所定の動作電位との間に接続せしめてなることを特徴と
する請求項９に記載の半導体装置。
【請求項１１】上記電荷蓄積キャパシタの上記ＭＯＳト
ランジスタが非導通の際に、上記制御スイッチング手段
は上記制御信号によって非導通状態に制御され、その後、上記制御スイッチング手段は上記制御信号によ
って導通状態に制御されることを特徴とする請求項１０
に記載の半導体装置。
【請求項１２】上記制御スイッチング手段の上記導通状
態により、上記所定の動作電位が上記制御スイッチング
手段と上記電荷蓄積キャパシタの上記他端との共通接続
ノードに供給されることを特徴とする請求項１１に記載
の半導体装置。
【請求項１３】上記ＭＯＳトランジスタと上記制御スイ
ッチング手段とが非導通の間に、電荷漏洩による上記蓄
積ノードの電圧変化は上記電荷蓄積キャパシタの容量結
合によって上記共通接続ノードに伝達され、上記制御スイッチング手段の上記導通状態による上記共
通接続ノードへの上記所定の動作電位の供給により生じ
る上記共通接続ノードの電圧変化が上記電荷蓄積キャパ
シタの容量結合を介して上記蓄積ノードに伝達されるこ
とにより、上記電荷漏洩による上記蓄積ノードの上記電
圧変化を補償することを特徴とする請求項１２に記載の
半導体装置。
【請求項１４】上記電荷蓄積素子はダイナミックメモリ
セルであることを特徴とする請求項１から請求項１３ま
でのいずれかに記載の半導体装置。
【請求項１５】上記ダイナミックメモリセルは一個のト
ランジスタと一個のキャパシタからなる１トランジスタ
セルであることを特徴とする請求項１４に記載の半導体
装置。
【請求項１６】上記ダイナミックメモリセルは二個のト
ランジスタと二個のキャパシタからなる２トランジスタ
セルであることを特徴とする請求項１４に記載の半導体
装置。