JPH0462436B2 - - Google Patents

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JPH0462436B2
JPH0462436B2 JP62292211A JP29221187A JPH0462436B2 JP H0462436 B2 JPH0462436 B2 JP H0462436B2 JP 62292211 A JP62292211 A JP 62292211A JP 29221187 A JP29221187 A JP 29221187A JP H0462436 B2 JPH0462436 B2 JP H0462436B2
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Description

【発明の詳細な説明】 本発明は、CMOS DRAM（Dynamic Random
Access Memory）のセンス増幅器に関し、特に
DRAMのストリツジセルにブーストされたデー
タを記憶させることのできる高性能センス増幅器
に関するものである。
DRAMの指定されたメモリセルには、論理
“１”を記憶させるためには電源供給電圧Vccレ
ベルが論理“０”を記憶させるためにはVss（接
地）レベルが夫夫貯蔵される。
しかしながら、高密度DRAMの半導体装置へ
と発展するにつれてメモリのセル寸法が小さくな
ることにより、ストリツジキヤパシタの寸法もま
た小さくなり、リフレツシユタイムやソフトエラ
ーに脆弱をもたらすことになる。
メモリセル自体の漏れ電流による記憶された情
報の削滅を防止し、使用者のリフレツシユタイム
の要求に満足できるリフレツシユ機能は成就され
得る。
しかしながら、アルフア粒子（αParticle）に
よる論理“１”は記憶しているメモリセルのソフ
トエラーは、トレンチ（trench）構造の高容量ス
トリツジキヤパシタ、又はエピタキシヤル層を使
用したDRAM製造又はストリツジキヤパシタの
容量を増加するための薄い酸化層又はオキシナイ
トライドの使用などの方法でこれまで解決してき
たが、このような方法などは製造工程の複雑化と
難易性により困難に当面している。
従つて、本発明の目的は、メモリセルのストリ
ツジキヤパシタに十分な電圧レベルの電荷を貯蔵
させることにより、アルフア粒子によるマージン
を成長せしめ得るセンス増幅器を提供することに
ある。
以下、本発明を図面を参照して詳細に説明す
る。
第１図は、本発明に係るセンス増幅器とメモリ
セルを示す回路図である。
従つて、ノード点３５と３６の電圧差が制御ク
ロツクφ1がハイ状態になると、上記電圧の高い
側のノード点に直列に接続されたNMOSトラン
ジスタは迅速にオフ状態となり、電圧の低い側は
ノード点に直列に接続されたNMOSトランジス
タが、引続きオン状態を維持して、上記ノード点
３５と３６の電圧差は急速に大きくなつて感知作
業がおこるようになる。
メモリセル１は１個のNMOSトランジスタ１
０と１個のストリツジキヤパシタ１４が、ビツト
ライン（又は列ライン）と接地（又は電源供給電
圧Vcc）間に直列に接続されており、上記構成の
メモリセルなどが中央に位置したセンス増幅器の
ノード点３７と３８に接続されたポリシリコンラ
インからなるビツトラインBLとに夫夫多数個
が接続されている通常の配列である。
また、上記メモリセルなどを構成するパストラ
ンジスタなど１０−１３のゲートには、ポリシリ
コン又は金属導体ラインからなるワードライン
WL1〜WLn及びWL0〜WLωが夫夫接続されて行
アドレスにより選択されたワードラインに該当す
るメモリセルが活性化されるようになる。
一方、センス増幅器は２個のNMOSトランジ
スタ２０，２１を互にクロスして接続した双安定
フリツプフロツプを有しており、上記トランジス
タ２０，２１のソースは共通に接続されてラツチ
用NMOSトランジスタ２２のドレインと接続さ
れており、ソース側は設置されており、ゲートに
は制御パルスφ1が印加される。
一方、上記双安定フリツプフロツプで接続され
たノード点３５，３６は夫夫パスNMOSトラン
ジスタ２３，２４をとおしてポリシリコンからな
るビツトラインBL及びとノード点３７，３８
において接続されており、上記NMOSトランジ
スタ２３及び２４のゲートには電源供給電圧Vcc
が印加される。
第１図の回路は、半導体CMOS DRAMシステ
ム中１個のセンス増幅器と上記増幅器に接続され
た１トランジスタセルなどを示した図面であるこ
とを留意すべきである。
また、上記ノード点３７と３８間には上記ビツ
トラインBLとを等化させるためのNMOSト
ランジスタ２５が接続されており、同時に２個の
パストランジスタ２６，２７が直列に接続されて
上記ノード点３７，３８間に接続されており、上
記等化用のトランジスタ２５と２個のパストラン
ジスタ２６，２７のゲートにはすべて制御パルス
φ5が印加される。
更に、上記パストランジスタ２６，２７の接続
点４０には基準電圧VREFが供給される。
従つて、上記制御パルスφ5がハイ状態になる
と、ビツトラインBLとは夫夫VREFの電圧に等
化されて充電されるようになる。
また、上記ノード点３７，３８間にはドレイン
とゲートが互にクロスで接続された１対の
PMOSトランジスタ２８，２９が設けられてお
り、上記トランジスタなどのソースは互に共通に
ノード点４１に接続されている。
従つて、NMOSトランジスタ２０，２１とラ
ツチトランジスタ２２とから構成された双安定フ
リツプフロツプによる感知作用で、ノード３７と
３８中ロー状態となるノードに直列で接続された
PMOSトランジスタ２８又は２９がオフ状態と
なり、後述するようにハイ状態のノード点の接続
されたビツトラインが固定圧で充電されるように
なる。
一方、上記ノード点４１には負荷トランジスタ
となるPMOSトランジスタ３０のドレインが接
続され、ソース側には電源供給電圧Vccが印加さ
れる。
また、上記PMOSトランジスタ３０のゲート
には、上記ビツトライン充電制御（Restore
Control）手段となるNMOSトランジスタ３１及
び３２のソースとドレインが夫夫ノード点３９に
接続される。
一方、上記NMOSトランジスタ３１のドレイ
ンには電源供給電圧Vccが印加され、該トランジ
スタのゲートには制御クロツクφ2が印加される。
また、上記NMOSトランジスタ３２のソース
は接地され、ゲートには制御クロツクφ3が印加
される。
更に、上記ノード点３９と４１には夫夫ブース
トキヤパシタ（Gated Capacitor）３３と３４が
接続され、上記キヤパシタ３３，３４にはすべて
制御クロツクφ4が印加される。
上記クロツクφ4はプリチヤージサイクル
（Precharge Cycle）中ワードラインがロー状態
となる前に印加され、このクロツク電圧でブース
トキヤパシタ３３と３４によりノード点３９と４
１がブーストされてPMOSトランジスタ３０は
オフ状態となり、ノード点４１のブーストされた
電圧レベルはビツトラインをとおしてアドレスさ
れたワードラインに該当するメモリセルのストリ
ツジキヤパシタに蓄えられるようになる。
一方、第２図は本発明に係る第１図の回路図の
動作タイミングを示す図である。
以下、第１図の回路図の動作関係を第２図と関
連づけて詳細に説明する。
通常、DRAMにおいては、行アドレスロープ
信号がロー状態となつた後、図示しない公
知の行アドレスデコーダから行選択アドレス信号
Ｘが出力されることは、この分野の通常の知識を
有する者は容易に理解できる事項である。
第２図の行選択アドレス信号Ｘは公知の行アド
レスデコーダから電源供給電圧においてMOSト
ランジスタのスレツシヨルド電圧VTの２倍ほど
ブーストされてVcc＋2VTの信号を出力する。
また、ノード点４０に印加される基準電圧VREF
は電源供給電圧Vccの半分となる1/2Vccでも良
く、スレツシヨルド電圧VTほど降下されたVcc
−VTであつても良い。ここで、第２図と関連づ
けてVREFは1/2Vccであると仮定して、説明する
ことにする。
今、行選択アドレス信号Ｘがハイ状態となり、
ラツチ制御クロツクφ1がハイ状態となる前に制
御クロツクφ5がハイ状態（Vcc電圧レベル）にな
つていれば、NMOSトランジスタ２５，２６，
２７はすべてオン状態となる。
従つて、ノード点４０に印加される基準電圧
VREFは上記パスNMOSトランジスタ２６，２７、
をとおしてビツトラインBLとをすべてVREFで
プリチヤージし、上記NMOSトランジスタ２５
によりビツトラインBLとはVREF電圧レベルに
等化される。
ここで便宜上、第１図のメモリセル１のストリ
ツジキヤパシタ１４にVcc＋αの電圧レベルが蓄
えられていると仮定する。
ここにおいては、αは後述するように2VT電圧
以上の電圧である。
今、上記制御クロツクφ5は、ロー状態（接地
レベル）となり行選択アドレス信号Ｘが第２図の
時間t1にワードラインWL1に入力したと仮定すれ
ば、パスNMOSトランジスタ１０はオン状態と
なることにより、上記ストリツジキヤパシタ１４
に蓄えられた電圧によりビツトライBLの電圧レ
ベルとビツトラインの電圧レベルの差が生ず
る。
この電圧差は夫夫パストランジスタ２３と２４
をとおしてノード３５と３６に現れるようにな
り、この電圧差はビツトラインの寄生容量が上記
ストリツジキヤパシタ１４の容量よりずつと大き
いため、約50〜2000ｍＶ程度の差異しか生じな
い。
その後、時間t2においてラツチ制御クロツクφ1
がハイ状態になると、ラツチトランジスタ２２は
オン状態となり、上記ノード３５の電圧レベルが
ノード３６の電圧レベルより高いため、NMOS
トランジスタ２１が更にオン状態となり、ノード
３６の電圧は上記トランジスタ２１及び２２をと
おして抜け出て、NMOSトランジスタ２０は更
にオフ状態となり、ノード３５，３６との電圧差
は著しく増加することとなり、結局ノード３６は
接地レベルまで降下する。
従つて、上記ノード３５と３６の電圧はパスト
ランジスタ２３と２４をとおしてノード３７と３
８に現れるようになり、PMOSトランジスタ２
８はオン状態となりPMOSトランジスタ２９は
オフ状態となる。
また、制御クロツクφ2はハイ状態（Vcc＋2VT
電圧レベル）におてロー状態（接地レベル）とな
つてNMOSトランジスタ３１はオフ状態となり、
次いで直に時間t3において制御クロツクφ3がハイ
状態（Vcc電圧レベル）となることにより、ノー
ド３９に充電されていたVcc電圧レベルが
NMOSトランジスタ３２の導通により接地状態
に降下する。
従つて、PMOSトランジスタ３０がオン状態
になることにより、電源供給電圧Vccは上記
PMOSトランジスタ３０と前述したようにオン
状態にあるPMOSトランジスタ２８をとおして
ビツトラインBLのVccの電圧レベルに充電
（Restore）することになる。
ビツトラインBLとが夫夫電源供給電圧の
Vccと０ボルトとなつて、アクテイブサイクルが
終了されると、上記制御クロツクφ2はハイ状態
（Vcc電圧レベル）となると共に制御クロツクφ3
はロー状態（接地レベル）となることにより、ノ
ード点３９はVcc−VTの電圧レベルに充電され、
PMOSトランジスタ３０はオフ状態となる。
その後、プリチヤージサイクルが開始され行選
択アドレス信号Ｘがロー状態になる前に時間t4に
おいて、制御クロツクφ4がハイ状態（Vcc電圧レ
ベル）となることにより、上記クロツク電圧がゲ
ーテイドキヤパシタ３３，３４をとおしてノード
３９と４１の電圧レベルをブーストするようにな
る。
従つて、PMOSトランジスタ３０はノード４
１の電圧レベルがα（αは2VT電圧以上）ほどに
ブーストされてオフ状態を維持するようになり、
上記ブーストされたαの電圧レベルはPMOSト
ランジスタ２８とビツトラインBL及びメモリセ
ル１ののNMOSトランジスタ１０をとおしてス
トリツジキヤパシタ１４にはVcc＋αの電圧レベ
ルが蓄えられるようになる。
従つて、ワードラインWL1に印加される行選
択アドレス信号ＸはVcc＋2VTをハイ状態とする
ことにより、上記ストリツジキヤパシタ１４に十
分な電圧が蓄えられるようにする。
その後、時間t5に行選択アドレス信号Ｘをロー
状態とし、制御クロツクφ5をハイ状態とするこ
とにより、ビツトラインBLとを前述したよう
に基準電圧VREFの電圧レベルに等化せしめ、その
後制御クロツクφ1及びφ4をロー状態とし、制御
クロツクφ2をVcc＋2VTとしてノード３９の電圧
レベルをVccのレベルに維持するようにする。
前述の通り本発明は、１トランジスタメモリセ
ルに電源供給電圧以上の電圧に貯蔵できるので、
アルフア粒子の浸透によるホール電子対の発生に
よるストリツジキヤパシタの貯蔵電荷の喪失に対
してもソフトエラーを発生しない利点を有するこ
とになる。
【図面の簡単な説明】
第１図は本発明に係るCOMS DRAMのセンス
増幅記の回路図、第２図は第１図の動作タイミン
グ図である。

Claims (1)

  1. 【特許請求の範囲】 １ 行と列に配列された１個のトランジスタと直
    列接続されたストリツジキヤパシタとから構成さ
    れた多数のメモリセルと、 上記夫々の列の中央に設置されたセンス増幅器
    と、上記センス増幅器に接続され、上記多数のメ
    モリセルが接続されたビツトラインBL，と、 上記メモリセル内の１個のトランジスタのゲー
    トに接続されたワードラインを備えたダイナミツ
    クランダムアクセスメモリ装置のセンス増幅器に
    おいて、 上記１対のビツトラインBL，に接続され、
    上記ビツトライン上の電圧差を感知増幅するクロ
    ス接続された双安定フリツプフロツプ２０，２１
    とラツチトランジスタ２２とから構成された感知
    手段と、上記１対のビツトラインを第１の制御ク
    ロツクφ５により等化し基準電圧VREFでプリチ
    ヤージするための手段と、上記１対のビツトライ
    ンに互にクロス接続され、ビツトライン充電電圧
    を電送するための１対のパストランジスタ２８，
    ２９とから構成された電送手段と、 上記電送手段に接続され、第２及び第３の制御
    クロツクφ２，φ３により上記ビツトラインを電
    源供給電圧で充電するための充電手段と、 上記電送手段に接続され、第４の制御クロツク
    φ４で電圧ブーストをさせストリツジキヤパシタ
    に電源供給電圧以上の電圧に充電するためのブー
    スト手段とを具備したことを特徴とする高性能
    DRAMのためのセンス増幅器。 ２ 上記充電手段が電源供給電圧を伝達する
    PMOSトランジスタ３０と、上記PMOSトラン
    ジスタ３０のゲートと接地間に第３の制御クロツ
    クφ３をゲートで入力する第１のNMOSトラン
    ジスタ３２が接続されると共に、第２の制御クロ
    ツクφ２をゲートで入力し、電源供給電圧間に接
    続された第２のNMOSトランジスタ３１から構
    成され、ブースト手段が上記PMOSトランジス
    タ３０のゲートとドレインに夫々MOS型のゲー
    テイドキヤパシタ（Gated Capacitor）３０及び
    ３４を通して第４の制御クロツクφ４が供給され
    ることを特徴とする特許請求の範囲第１項記載の
    高性能DRAMのためのセンス増幅器。
JP62292211A 1986-11-21 1987-11-20 高性能ｄｒａｍのためのセンス増幅器 Granted JPS63288496A (ja)

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