KR100621611B1 - 반도체 장치의 고전압 발생 회로 - Google Patents

반도체 장치의 고전압 발생 회로 Download PDF

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Abstract

본 발명의 반도체 장치에서 외부로부터 입력되는 전원 전압을 사용하여 상기 전원 전압보다 높은 고전압을 발생하는 회로는 전원 전압과 고전압 출력단 사이에 직렬로 순차적으로 형성된 패스 트랜지스터들의 게이트 단자를 접지 전압 또는 상기 PMOS 트랜지스터들의 소스에 선택적으로 연결한다. 상기 패스 트랜지스터의 드레인 단자 전압을 소스로 전달할 때 상기 게이트 단자는 접지 전압과 연결함으로써 트랜지스터의 드레솔드 전압에 의한 전압 손실을 방지한다. 그 결과, 고전압 발생 회로의 고전압 발생 효율이 향상된다.

Description

반도체 장치의 고전압 발생 회로{HIGH VOLTAGE GENERATING CIRCUIT OF SEMICONDUCTOR DEVICE}
도 1은 일반적인 노어 타입 플래시 메모리 장치의 구조를 보여주는 도면;
도 2는 종래의 고전압 발생 회로를 보여주는 회로도;
도 3은 본 발명의 바람직한 실시예에 따른 고전압 발생 회로의 구성을 개략적으로 보여주는 블럭도;
도 4는 도 3에 도시된 승압 회로의 바람직한 일 실시예에 따른 회로 구성을 상세히 보여주는 회로도;
도 5는 도 4에 도시된 승압 회로의 다른 실시예를 보여주는 회로도;
도 6은 도 4 및 도 5에 도시된 회로의 동작 타이밍도; 그리고
도 7은 종래의 고전압 발생 회로와 본 발명의 바람직한 실시예에 따른 고전압 발생 회로로부터 출력되는 고전압을 보여주는 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 승압 회로 300 : 펄스 발생 회로
102 : 제 1 승압 회로 104 : 제 2 승압 회로
106 : 제 3 승압 회로 180, 190 : 스위칭 제어 신호 발생 회로
210A, 210B, 220A, 220B, 230A, 230B, 240 : 스위칭 회로
510, 520, 530, 540, 550 : 스위칭 회로
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치의 고전압 발생 회로에 관한 것이다.
노어 타입 플래시(NOR type flash) 메모리 장치는 전기적으로 프로그램 및 소거가 가능한 EEPROM(Electrically Erasable Programmable Read-Only Memory) 장치들에 비하여 프로그램 및 독출 동작 속도가 월등히 빠르다는 장점이 있다.
일반적인 노어 타입 플래시 메모리 장치의 구조가 도 1에 도시되어 있다. 도 1을 참조하면, 상기 메모리 장치의 셀 트랜지스터는 실리콘 기판(1) 상에 형성된 소스(2)와 드레인(3) 사이에 배열된 전기적 플로팅 게이트(electrically floating gate: 5)와 워드 라인(word line)과 연결되는 제어 게이트(control gate: 7)를 갖는다. 상기 기판(1)과 플로팅 게이트(5) 사이에는 100Å이하의 얇은 제 1 절연막(4)이 형성되고, 상기 플로팅 게이트(5)와 제어 게이트(7) 사이에는 제 2 절연막(6)이 형성된다.
셀 내에서 챠지 캐리어들(즉, 전자들)은 셀이 프로그램되었을 때 상기 제 1 절연막(4)을 통해 상기 플로팅 게이트(5)로 주입된다. 플래시 EEPROM 소자의 동작은 일반적으로 프로그램(program), 소거(erase), 독출(read)을 포함한 3 가지 모드(mode)로 구분된다.
일반적으로 플래시 셀은 기판으로부터 플로팅 게이트(5)로 주입된 핫 전자에 의해 프로그램된다. 그러한 효과를 유도하기 위해, 소스와 벌크(bulk)가 접지될 때 셀로부터 데이터를 독출하기 위한 독출 전압(예를 들어, 제어 게이트로 약 5~6V, 드레인으로 약 1V, 그리고 소스와 벌크로 0V)보다 높은 프로그램 전압을 셀의 제어 게이트와 드레인에 제공해 주어야 한다.
프로그램 모드에서 상기 플로팅 게이트(5)는 핫 전자들을 축적하고 축적된 전자들의 흐름을 차단한다. 플로팅 게이트 상에 많은 양의 차단된 전자들의 축적은 셀 트랜지스터의 유효 드레솔드 전압(threshold voltage)(예를 들어, 약 6 ~ 7V)을 증가시키는 원인이 된다. 만일 이 증가가 충분히 크다면, 상기 셀 트랜지스터는 독출 동작 동안 거기에 독출 전압이 인가될 때 비도전 상태로 남게 될 것이다. 이렇게 프로그램된 상태에서 상기 셀은 논리 0(OFF cell)으로 저장될 것이다. 그러한 셀들의 프로그램된 상태는 전원 공급이 중단되더라도 유지된다.
플래시 셀 트랜지스터 소거는 셀의 플로팅 게이트(5)에 축적된 전하를 제거하는 것이다. 플래시 셀의 상기 소거는 예를 들어, 셀의 소스/드레인을 플로팅시키면서 제어 게이트로 음의 고전압(negative high voltage)(예로서, -10V)을 그리고 벌크로 양의 전압(positive voltage)(예로서, 5 ~ 6V)을 인가함으로써 수행될 수 있다. 이는, 상기 플로팅 게이트와 상기 벌크 사이의 얇은 절연막(4)을 통해 상기 셀 트랜지스터의 드레솔드 전압(예를 들어, 1 ~ 3V)의 감소를 유도하는 콜드 전자 터널링(즉, Fowler-Nordheim 터널링)을 야기한다. 상기 소거 전압은 수용할 수 있는 최대 드레솔드 전압 이하에서 소거 전압이 소거될 때까지 상기 셀에 인가 된다. 이 경우, 상기 셀은 논리 1(ON cell)을 저장한다. 따라서, 상기 비트 라인 전류의 모니터링에 의해 상기 셀의 프로그램/소거 상태(즉, 1 또는 0)가 결정될 수 있다.
대부분의 최신 고밀도 기술을 사용한 플래시 메모리 장치들은 칩 크기를 줄이기 위해 세그먼트 셀 어레이 구조를 채용한다. 즉, 벌크와 셀들은 다수의 섹터들로 나누어져 있고, 섹터 내 셀들의 소스들은 공통적으로 대응하는 벌크와 연결되어 있다. 이러한 구조는 섹터(예를 들어, 16k 또는 64k 바이트 용량)내 모든 셀들이 동시에 소거되도록 한다.
이러한 섹터 소거 동작에서 드레솔드 전압 균일성, 구조 상태, 사용량, 온도 등에 의해 상기 셀 내에 하나 또는 그 이상의 셀들이 수용 가능한 최소 드레솔드 전압 아래에서 소거될 수 있다. 이는 너무 많은 전하들이 상기 셀들의 플로팅 게이트로부터 제거되기 때문으로, 이때 "디플리션(depletion)" 타입으로 셀들이 변한다. 상기 최소 드레솔드 전압 아래에서의 상기 셀 소거는 일반적으로 "과소거(overerase)"를 말한다. 과소거된 셀은 그와 동일한 비트 라인 상에 누설 전류를 유도하고, 이는 같은 비트 라인 상의 다른 셀들을 독출시 에러를 유발한다.
이러한 문제를 해결하기 위한 하나의 해결책은 상기 과소거된 셀들을 치유(repair)하는 것이다. 상기 과소거된 셀의 치유 방법은 과소거 검증(overerase verification)과 낮은 전압 레벨 프로그래밍을 이용하는 반복적인 처리이다.
일반적으로, 플래시 EEPROM 장치의 상기 섹터 소거 동작은 다음과 같이 수행 된다. 우선, 섹터 내의 모든 셀들은 그들의 드레솔드 전압 분포를 좁히기 위해 순차적으로 프로그램된다(제 1 프로그래밍이라 함). 다음, 상기 섹터 내의 모든 셀들은 동시에 소거된다(메인 소거라 함). 그 후, 워드 라인의 행 선택에 의해 치유 동작이 개시되고, 셀들이 과소거 되었는지 아닌지 결정하기 위해 비트 라인들을 따라 하나씩 선택된 행 상의 셀들이 검사된다. 이러한 과정을 일반적으로 과소거 검증이라 한다. 이 검증에서 셀은 가장 낮은 드레솔드 전압에서 예상되는 전류보다 초과되는 전류가 흐를 때 과소거된다는 것이 검증된다. 과소거되었음이 검증된 셀은 로우 레벨 보상 전압(예를 들어, 제어 게이트로 2 ~ 5V, 드레인으로 6 ~ 9V, 그리고 소스 및 벌크로 0V)(제 2 프로그램이라 함)으로 프로그램된다. 다른 행들 상에 남아있는 셀들의 보상도 동일한 방법으로 수행된다.
이와 같은 플래시 메모리 장치의 독출, 프로그램, 소거, 및 검증 동작에서 필요한 고전압(일반적으로 전원 전압보다 높은 전압)은 고전압 발생 회로로부터 제공된다.
도 2는 종래의 고전압 발생 회로를 보여주는 회로도이다.
도 2를 참조하면, 상기 고전압 발생 회로는 제 1 차지 승압 회로(2), 제 2 차지 승압 회로(4), 제 3 차지 승압 회로(6), 그리고 PMOS 트랜지스터(40)로 구성된다. 상기 제 1 차지 승압 회로(2)는 PMOS 트랜지스터들(10, 15)과 커패시터들(50, 55)을 포함한다. 상기 PMOS 트랜지스터(10)의 드레인은 전원 전압(Vcc)과 연결되고, 게이트는 그것의 소스 및 상기 커패시터(50)의 일단과 연결된다. 상기 PMOS 트랜지스터(15)의 드레인은 상기 트랜지스터(10)의 소스와 연결 되고, 게이트는 그것의 소스 및 커패시터(55)와 연결된다. 상기 제 2 차지 승압 회로(4)는 PMOS 트랜지스터들(20, 25)과 커패시터들(60, 65)을 포함한다. 상기 PMOS 트랜지스터(20)의 드레인은 상기 트랜지스터(15)의 소스와 연결되고, 게이트는 그것의 소스 및 상기 커패시터(60)의 일단과 연결된다. 상기 PMOS 트랜지스터(25)의 드레인은 상기 트랜지스터(20)의 소스와 연결되고, 게이트는 그것의 소스 및 커패시터(65)와 연결된다. 상기 제 3 차지 승압 회로(6)는 PMOS 트랜지스터들(30, 35)과 커패시터들(70, 75)을 포함한다. 상기 PMOS 트랜지스터(30)의 드레인은 상기 트랜지스터(25)의 소스와 연결되고, 게이트는 그것의 소스 및 상기 커패시터(70)의 일단과 연결된다. 상기 PMOS 트랜지스터(35)의 드레인은 앞단 트랜지스터(미도시됨)의 소스와 연결되고, 게이트는 그것의 소스 및 커패시터(75)와 연결된다. 상기 PMOS 트랜지스터(40)의 드레인은 상기 트랜지스터(35)의 소스와 연결되고, 게이트는 그것의 소스와 연결된다.
펄스 발생 회로(오실레이터)로부터 발생되는 승압 클럭 신호들(φ,/φ)은 상기 승압 커패시터들(50, 55, 60, 65, 70, 75)로 인가된다. 상기 승압 클럭 신호들(φ,/φ)은 상보적이며 일정한 주기를 가지고 연속적으로 발생된다.
상기 승압 클럭 신호(/φ)에 의해 상기 PMOS 트랜지스터(10)가 턴 온되면, 트랜지스터(10)의 소스에는 전원 전압(Vcc)에서 그것의 드레솔드 전압(Vth)을 뺀 전압(Vcc-Vth)이 프리차지된다. 상기 트랜지스터(10)의 소스에 전압(Vcc-Vth)이 프리차지되면, 상기 승압 커패시터(50)는 상기 승압 클럭 신호(/φ)에 응답하여 상기 전압(Vcc-Vth)을 차지 펌프한다. 상기 승압 클럭 신호(φ)에 의해 상기 PMOS 트랜지스터(15)가 턴 온되면, 트랜지스터(15)의 소스에는 상기 승압 커패시터(50)에 의해 승압된 전압(2Vcc-Vth)에서 그것의 드레솔드 전압(Vth)을 뺀 전압(2Vcc-2Vth)이 인가된다. 상기 트랜지스터(15)의 소스에 전압(2Vcc-2Vth)이 인가되면, 상기 승압 커패시터(55)는 상기 승압 클럭 신호(φ)에 응답하여 상기 전압(2Vcc-2Vth)을 차지 펌프한다. 이와 같은 방법으로 상기 고전압 발생 회로의 차지 승압 회로들(4, 6)은 승압된 고전압을 출력한다.
그러나, 종래의 고전압 발생 회로에 구성되는 트랜지스터들(10, 15, 20, 25, 30, 35)의 게이트 단자는 소스 단자와 연결되어 있어서 드레인 단자의 전압을 소스 단자로 전달할 때 드레솔드 전압(Vth)만큼의 전압 손실이 발생되므로, 승압 효율이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 향상된 승압 효율을 갖는 고전압 발생 회로를 제공하는데 있다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 장치에서 외부로부터 입력되는 전원 전압을 사용하여 상기 전원 전압보다 높은 고전압을 발생하는 회로는: 상보적인 레벨을 갖는 승압 펄스 신호들 및 스위칭 펄스 신호들을 발생하는 펄스 발생 회로, 상기 스위칭 펄스 신호들에 각각 대응하는 스위칭 제어 신호들을 발생하는 스위칭 제어 신호 발생 회로, 패스 트랜지스터들, 승압 커패시터들, 그리고 스위칭 수단들을 포함한다. 상기 패스 트랜지스 터들은 전원 전압과 고전압 출력단 사이에 직렬로 순차적으로 형성되며, 상기 승압 커패시터들은 상기 승압 펄스 신호들에 일단이 연결되고, 상기 패스 트랜지스터들의 소스에 타단이 각각 연결되어 상기 전원 전압을 승압한다. 상기 스위칭 수단들은 상기 스위칭 제어 신호들에 응답하여 상기 패스 트랜지스터들의 게이트를 접지 전압 또는 상기 PMOS 트랜지스터들의 소스에 선택적으로 연결한다.
바람직한 실시예에 있어서, 상기 스위칭 수단은, 상기 접지 전압과 상기 패스 트랜지스터의 게이트 사이에 형성되는 전류 통로 및 상기 스위칭 제어 신호에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터와; 상기 패스 트랜지스터의 게이트와 상기 패스 트랜지스터의 소스 사이에 형성되는 전류 통로 및 상기 스위칭 제어 신호에 의해 제어되는 게이트를 가지는 PMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 스위칭 제어 신호 발생 수단은, 외부로부터 인가되는 스위칭 펄스 신호를 받아들이는 입력 단자 및 출력 단자를 가지는 인버터와; 소스, 상기 접지 전압과 연결된 드레인, 및 상기 인버터의 출력에 의해 제어되는 게이트를 가지는 제 1 NMOS 트랜지스터와; 소스, 상기 접지 전압과 연결된 드레인, 및 스위칭 펄스 신호에 의해 제어되는 게이트를 가지는 제 2 NMOS 트랜지스터와; 상기 패스 트랜지스터의 소스와 연결된 소스, 상기 제 1 NMOS 트랜지스터의 소스와 연결된 드레인, 및 상기 제 2 NMOS 트랜지스터의 소스와 연결된 게이트를 가지는 제 1 PMOS 트랜지스터와; 상기 제 1 PMOS 트랜지스터의 소스와 연결된 소스, 상기 제 1 NMOS 트랜지스터의 소스와 연결된 드레인, 및 상기 제 1 PMOS 트랜지스터의 소스와 연결된 게이트를 가지는 제 2 PMOS 트랜지스터를 포함한다.
이와 같은 장치에 의해서, 고전압 발생 효율이 높은 고전압 발생 회로를 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 3 내지 도 6을 참조하여 상세히 설명한다. 이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한 한 동일하거나 유사한 구성 요소를 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 고전압 발생 회로의 구성을 개략적으로 보여주는 블럭도이다.
도 3을 참조하면, 상기 고전압 발생 회로는 펄스 발생 회로(300)와 승압 회로(100)로 구성된다. 상기 펄스 발생 회로(300)는 상보적인 레벨을 갖는 승압 펄스 신호들(ψ,/ψ)과 상기 승압 펄스 신호들에 각각 대응하는 스위칭 펄스 신호들(LI1, LI2)을 발생한다. 상기 승압 회로(100)는 상기 승압 펄스 신호들(ψ,/ψ)과 스위칭 펄스 신호들(LI1, LI2)에 응답하여 외부로부터 입력되는 전원 전압(Vcc)보다 높은 고전압(Vpp)을 발생한다.
도 4는 도 3에 도시된 승압 회로의 바람직한 일 실시예에 따른 회로 구성을 상세히 보여주는 회로도이다. 도 4를 참조하면, 상기 승압 회로(100)는 제 1, 제 2, 제 3 승압 회로들(102, 104, 106), PMOS 트랜지스터(140), 스위칭 회로(240), 그리고 스위칭 제어 신호 발생 회로들(180, 190)을 포함한다.
상기 제 1 승압 회로(102)는 패스(pass) 트랜지스터인 PMOS 트랜지스터들(110, 115), 승압 커패시터들(150, 155), 그리고 스위칭 회로들(210A, 210B)을 포함한다. 상기 PMOS 트랜지스터(110)는 상기 전원 전압(Vcc)과 연결된 드레인, 노드(112)와 연결된 소스, 그리고 상기 스위칭 회로(210A)와 연결된 게이트를 갖는다. 상기 승압 커패시터(150)는 상기 승압 펄스 신호(/ψ)와 일단이 연결되고, 상기 노드(112)와 타단이 연결된다. 상기 스위칭 회로(210A)는 접지 전압과 상기 PMOS 트랜지스터(110)의 게이트 사이에 형성되는 전류 통로 및 상기 스위칭 제어 신호(LO2)에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터(212)와, 상기 PMOS 트랜지스터(110)의 게이트 및 소스 사이에 형성되는 전류 통로, 그리고 상기 스위칭 제어 신호(LO2)에 의해 제어되는 게이트를 가지는 PMOS 트랜지스터(214)로 구성된다. 상기 PMOS 트랜지스터(115)는 상기 PMOS 트랜지스터(110)와 연결된 드레인, 노드(117)와 연결된 소스, 그리고 상기 스위칭 회로(210B)와 연결된 게이트를 갖는다. 상기 승압 커패시터(155)는 상기 승압 펄스 신호(ψ)와 일단이 연결되고, 상기 노드(117)와 타단이 연결된다. 상기 스위칭 회로(210B)는 접지 전압과 상기 PMOS 트랜지스터(115)의 게이트 사이에 형성되는 전류 통로 및 상기 스위칭 제어 신호(LO1)에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터(216)와, 상기 PMOS 트랜지스터(115)의 게이트 및 소스 사이에 형성되는 전류 통로, 그리고 상기 스위칭 펄스 신호(LO1)에 의해 제어되는 게이트를 가지는 PMOS 트랜지스터(218)로 구성된다.
상기 제 2 승압 회로(104)는 PMOS 트랜지스터들(120, 125), 승압 커패시터들(160, 165), 그리고 스위칭 회로들(220A, 220B)로 구성된다. 상기 제 3 승압 회로(106)는 PMOS 트랜지스터들(130, 135), 승압 커패시터들(170, 175), 그리 고 스위칭 회로들(230A, 230B)로 구성된다. 상기 제 2 및 제 3 승압 회로들(104, 106)은 상기 제 1 승압 회로(102)와 동일한 회로 구성을 가지므로 자세한 설명은 생략한다. 상기 스위칭 회로(240)는 접지 전압과 상기 PMOS 트랜지스터(140)의 게이트 사이에 형성되는 전류 통로 및 상기 스위칭 제어 신호(LO2)에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터(242)와, 상기 PMOS 트랜지스터(140)의 게이트와 상기 PMOS 트랜지스터(140)의 소스 사이에 형성되는 전류 통로 및 상기 스위칭 제어 신호(LO2)에 의해 제어되는 게이트를 가지는 PMOS 트랜지스터(244)로 구성된다.
상기 스위칭 제어 신호들(LO1, LO2)은 제 1 및 제 2 스위칭 제어 신호 발생 회로들(180, 190)로부터 각각 발생된다. 상기 제 1 스위칭 제어 신호 발생 회로(180)는 인버터(181)와 PMOS 트랜지스터들(182, 183), 그리고 NMOS 트랜지스터들(184, 185)로 구성된 레벨 쉬프터(level shifter)이다. 상기 인버터(181)는 상기 펄스 발생 회로(300)로부터 입력되는 스위칭 펄스 신호(LI1)를 받아들이는 입력 단자와 출력 단자를 갖는다. 상기 NMOS 트랜지스터(184)의 드레인은 상기 PMOS 트랜지스터(182)의 소스와 연결되고, 드레인은 접지 전압과 연결되고, 그것의 게이트는 상기 인버터(181)의 출력에 의해 제어된다. 상기 PMOS 트랜지스터(182)의 드레인은 상기 승압 회로(100)로부터 발생되는 고전압(Vpp)과 연결되고, 소스는 상기 NMOS 트랜지스터(184)의 드레인과 연결되며, 그리고 게이트는 상기 PMOS 트랜지스터(183)의 소스와 연결된다. 상기 PMOS 트랜지스터(183)의 드레인은 상기 승압 회로(100)로부터 발생되는 고전압(Vpp)과 연결되고, 소스는 상기 NMOS 트랜지스터(185)의 드레인과 연결되며, 그리고 게이트는 상기 PMOS 트랜지스터(182)의 소스와 연결된다. 상기 NMOS 트랜지스터(185)의 드레인은 상기 PMOS 트랜지스터(183)의 소스와 연결되고, 드레인은 접지 전압과 연결되고, 그것의 게이트는 상기 인버터(181)로 입력되는 스위칭 펄스 신호(LI1)에 의해 제어된다. 여기서, 상기 PMOS 트랜지스터(182)의 소스의 전압 레벨이 상기 스위칭 펄스 신호(LO1)로 출력된다.
상기 제 2 스위칭 제어 신호 발생 회로(190)는 인버터(191)와 PMOS 트랜지스터들(192, 193), 그리고 NMOS 트랜지스터들(194, 195)로 구성된 레벨 쉬프터이고, 상기 펄스 발생 회로(300)로부터 입력되는 스위칭 펄스 신호(LI2)를 받아들여 상기 스위칭 제어 신호(LO2)를 출력한다. 상기 제 2 스위칭 제어 신호 발생 회로(190)의 회로 구성은 상기 제 1 스위칭 제어 신호 발생 회로(180)와 동일하므로 상세한 설명은 생략한다.
계속해서, 도 4 및 도 6을 참조하여 본 발명의 바람직한 일 실시예에 따른 고전압 발생 회로의 동작이 설명된다. 도 6은 도 4 및 도 5에 도시된 회로의 동작 타이밍도이다.
도 4 및 도 6을 참조하면, 상기 제 2 스위칭 제어 신호 발생 회로(190)로부터 발생되는 스위칭 제어 신호(LO2)에 의해 트랜지스터(212)가 턴 온되면, 상기 노드(112)는 전원 전압(Vcc)으로 프리차지된다. 따라서, PMOS 트랜지스터(110)의 게이트는 접지 전압과 연결되므로 그것의 드레인 전압이 소스로 전달될 때 문턱 전압(Vth)에 의한 손실이 발생되지 않는다. 또한, 상기 승압 커패시터(150)는 승압 펄스 신호(/ψ)에 응답하여 상기 노드(112)의 전원 전압(Vcc)을 승압한다. 다 음, 상기 승압 펄스 신호(/ψ)에 응답하여 승압 커패시터(150)가 방전될 때, 스위칭 제어 신호(LO2)에 응답하여 상기 PMOS 트랜지스터(212)는 턴 오프되고 상기 NMOS 트랜지스터(214)는 턴 온 된다. 따라서, 상기 PMOS 트랜지스터(110)의 소스 단자의 높은 전압이 드레인 단자 쪽으로 인가되는 것이 방지된다.
상기 NMOS 트랜지스터(214)가 턴 온되어 있는 동안 상기 PMOS 트랜지스터(216)는 상기 제 1 스위칭 제어 신호 발생 회로(180)로부터 발생되는 스위칭 제어 신호(LO1)에 응답하여 턴 온되고, 상기 노드(112)의 전압은 노드(117)에 프리차지된다. 따라서, PMOS 트랜지스터(115)의 게이트는 접지 전압과 연결되므로 그것의 드레인 전압이 소스로 전달될 때 문턱 전압(Vth)에 의한 손실이 발생되지 않는다. 상기 승압 커패시터(155)는 승압 펄스 신호(ψ)에 응답하여 상기 노드(117)의 전원 전압(Vcc)을 승압한다. 상기 승압 펄스 신호(ψ)에 응답하여 승압 커패시터(155)가 방전될 때, 스위칭 제어 신호(LO1)에 응답하여 상기 PMOS 트랜지스터(216)는 턴 오프되고 상기 NMOS 트랜지스터(218)는 턴온된다. 따라서, 상기 PMOS 트랜지스터(110)의 소스 단자의 높은 전압이 드레인 단자 쪽으로 인가되는 것이 방지된다.
상기 제 1 승압 회로(102)에서 승압된 노드(117)의 전압은 다음 제 2 승압 회로(104)로 입력되어 승압된다. 상기 제 2 승압 회로(104) 및 제 3 승압 회로(106)는 상기 제 1 승압 회로(108)와 동일한 동작을 수행하므로 자세한 설명은 생략한다.
상술한 바와 같은 본 발명의 고전압 발생 회로는, PMOS 트랜지스터들(110, 115, 120, 125, 130, 135)의 드레인 단자 전압을 소스 단자로 전달할 때에는 NMOS 트랜지스터들(212, 216, 222, 226, 232, 236)이 턴 온되어 그것들의 게이트를 접지 전압과 연결하여 문턱 전압(Vth)에 의한 손실이 발생되는 것을 방지하고, 이 때 PMOS 트랜지스터들(110, 115, 120, 125, 130, 135)의 소스 단자 쪽에 연결된 상기 승압 커패시터들(150, 155, 160, 165, 170, 175)은 충전된다. 한편, 상기 PMOS 트랜지스터들(110, 115, 120, 125, 130, 135)의 드레인 단자 쪽에 연결된 승압 커패시터를 방전할 때에는 PMOS 트랜지스터들(214, 218, 224, 228, 234, 238)이 턴 온되어 그것들의 게이트를 자신의 소스와 연결함으로서 소스 단자의 높은 전압이 드레인 단자 쪽으로 인가되는 것을 방지한다. 그러므로, 본 발명에 의한 고전압 발생 회로는 종래의 고전압 발생회로보다 더 높은 고전압 발생 효율을 갖게 된다.
도 5는 도 4에 도시된 승압 회로의 다른 실시예를 보여주는 회로도이다.
도 5를 참조하면, 상기 승압 회로(400)는 제 1 승압 회로(402), 제 2 승압 회로(404), PMOS 트랜지스터(430), 그리고 스위칭 회로(530)를 포함한다. 상기 제 1 승압 회로(402)는 PMOS 트랜지스터들(410, 415), 스위칭 회로들(510, 520), 그리고 승압 커패시터들(450, 455)을 포함한다. 상기 PMOS 트랜지스터(410)는 전원 전압(Vcc)과 연결된 드레인, 노드(412)와 연결된 소스, 그리고, 상기 스위칭 회로(510)와 연결된 게이트를 갖는다. 상기 승압 커패시터(450)는 상기 승압 펄스 신호(/ψ)와 일단이 연결되고, 상기 노드(412)와 타단이 연결된다. 상기 스위칭 회로(510)는 인버터(511), PMOS 트랜지스터들(512, 513), NMOS 트랜지스터들(514, 515)로 구성된 레벨 쉬프터로서, 상기 펄스 발생 회로(300)로부터 입력되는 스위칭 펄스 신호(LI1)에 응답하여 상기 PMOS 트랜지스터(410)의 게이트를 접지 전압 또는 상기 PMOS 트랜지스터(410)의 소스와 연결한다. 상기 스위칭 회로(520)는 인버터(521), PMOS 트랜지스터들(522, 523), NMOS 트랜지스터들(524, 525)로 구성된 레벨 쉬프터로서, 상기 펄스 발생 회로(300)로부터 입력되는 스위칭 펄스 신호(LI2)에 응답하여 상기 PMOS 트랜지스터(410)의 게이트를 접지 전압 또는 상기 PMOS 트랜지스터(415)의 소스와 연결한다.
도 5에 도시된 승압 회로(400)는 도 4에 도시된 스위칭 제어 신호 발생 회로들(180, 190)을 상기 PMOS 트랜지스터들(410, 415, 420, 425)의 게이트에 직접 연결한 것으로 그 동작은 도 4에 도시된 승압 회로와 동일하다.
즉, 도 5에 도시된 승압 회로(400)는 PMOS 트랜지스터들(410, 415, 420, 425)의 드레인 단자 전압을 소스 단자로 전달할 때에는 상기 스위칭 펄스 신호들(LI1, LI2)이 로우 레벨로 되어 상기 PMOS 트랜지스터들(410, 415, 420, 425)의 게이트를 접지 전압과 연결하여 문턱 전압(Vth)에 의한 손실이 발생되는 것을 방지하고, 이 때 상기 PMOS 트랜지스터들(410, 415, 420, 425)의 소스 단자 쪽에 연결된 상기 승압 커패시터들(450, 455, 460, 465)은 충전된다. 한편, 상기 PMOS 트랜지스터들(415, 420, 425)의 드레인 단자 쪽에 연결된 승압 커패시터가 방전될 때에는 상기 스위칭 펄스 신호들(LI1, LI2)이 하이 레벨로 되어 상기 PMOS 트랜지스터들(410, 415, 420, 425)의 게이트를 그것의 소스와 연결함으로서 소스 단자의 높은 전압이 드레인 단자 쪽으로 인가되는 것을 방지한다. 그러므로, 본 발명에 의한 고전압 발생 회로는 종래의 고전압 발생 회로보다 더 높은 고전압 발생 효율을 갖게 된다.
도 7은 종래의 고전압 발생 회로와 본 발명의 바람직한 실시예에 따른 고전압 발생 회로로부터 출력되는 고전압을 보여주는 그래프이다. 도 7에 도시된 바와 같이, 본 발명에 따른 고전압 발생 회로로부터 출력되는 전압(a)은 종래(b)보다 더 빠르게 고전압을 발생하는 것을 알 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 패스 트랜지스터들의 드레인 단자 전압을 소스 단자로 전달할 때 상기 패스 트랜지스터들의 게이트를 접지 전압과 연결함으로써 드레솔드 전압에 의한 전압 손실을 방지할 수 있다. 그 결과, 고전압 발생 효율을 높이는 효과가 있다.

Claims (3)

  1. 반도체 장치에서 외부로부터 입력되는 전원 전압을 사용하여 상기 전원 전압보다 높은 고전압을 발생하는 회로에 있어서:
    상보적인 레벨을 갖는 제 1 및 제 2 승압 펄스 신호들 및 스위칭 펄스 신호들을 발생하는 수단과;
    상기 스위칭 펄스 신호들에 각각 대응하는 스위칭 제어 신호들을 발생하는 수단과;
    각각이 소스, 드레인, 및 게이트를 가지며, 전원 전압과 고전압 출력단 사이에 직렬로 순차적으로 형성되는 다이오드 결선된 패스 트랜지스터들과;
    상기 패스 트랜지스터들에 각각 대응하고, 일단이 상기 제 1 및 제 2 승압 펄스 신호들에 번갈아 연결되고, 타단이 상기 패스 트랜지스터의 소스에 각각 연결되는 승압 커패시터들 및;
    상기 패스 트랜지스터들에 각각 대응하고, 상기 스위칭 제어 신호들에 응답하여 상기 패스 트랜지스터들의 게이트를 접지 전압 또는 상기 패스 트랜지스터들의 소스에 선택적으로 연결하는 스위칭 수단들을 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 스위칭 수단은,
    상기 접지 전압과 상기 패스 트랜지스터의 게이트 사이에 형성되는 전류 통로 및 상기 스위칭 제어 신호에 의해 제어되는 게이트를 가지는 NMOS 트랜지스터와;
    상기 패스 트랜지스터의 게이트와 상기 패스 트랜지스터의 소스 사이에 형성되는 전류 통로 및 상기 스위칭 제어 신호에 의해 제어되는 게이트를 가지는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생 회로.
  3. 제 1 항에 있어서,
    상기 스위칭 제어 신호 발생 수단은,
    외부로부터 인가되는 스위칭 펄스 신호를 받아들이는 입력 단자 및 출력 단자를 가지는 인버터와;
    소스, 상기 접지 전압과 연결된 드레인, 및 상기 인버터의 출력에 의해 제어되는 게이트를 가지는 제 1 NMOS 트랜지스터와;
    소스, 상기 접지 전압과 연결된 드레인, 및 스위칭 펄스 신호에 의해 제어되는 게이트를 가지는 제 2 NMOS 트랜지스터와;
    상기 패스 트랜지스터의 소스와 연결된 소스, 상기 제 1 NMOS 트랜지스터의 소스와 연결된 드레인, 및 상기 제 2 NMOS 트랜지스터의 소스와 연결된 게이트를 가지는 제 1 PMOS 트랜지스터와;
    상기 패스 트랜지스터의 소스와 연결된 소스, 상기 제 1 NMOS 트랜지스터의 소스와 연결된 드레인, 및 상기 제 1 PMOS 트랜지스터의 소스와 연결된 게이트를 가지는 제 2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 고전압 발생 회로.
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