KR100290283B1

KR100290283B1 - 불휘발성 반도체 메모리 장치 및 그의 워드 라인 구동 방법

Info

Publication number: KR100290283B1
Application number: KR1019980046481A
Authority: KR
Inventors: 최기환; 박종민
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1998-10-30
Filing date: 1998-10-30
Publication date: 2001-05-15
Also published as: TW394951B; DE19860871B4; GB2343276A; KR20000028301A; GB9825206D0; JP2000137993A; JP3836643B2; DE19860871A1; GB2343276B; US6181606B1

Abstract

본 발명의 불휘발성 반도체 메모리 장치는, EEPROM 셀들과 프로그램/소거 검증 기간을 나타내는 제 1 신호와 행 어드레스의 변경이 임박했음을 나타내는 제 2 신호를 발생하는 컨트롤 회로를 포함한다. 상기 제 2 신호는 선택된 행 상의 마지막 셀의 검증이 완료되는 시점으로부터 상기 열 어드레스가 변화되는 다른 시점까지의 시간 간격 동안 활성화된다. 전압 스위칭 회로는 상기 제 1 및 제 2 신호에 응답해서 전원 제공 전압보다 더 높은 승압 전압과 상기 승압 전압보다 더 낮은 주어진 전압 중 어느 하나를 선택적으로 출력한다. 상기 전압 스위칭 회로는 상기 제 2 신호가 활성화될 때 워드 라인 드라이버들로 상기 주어진 전압을 제공함으로써 선택된 행의 상기 워드 라인이 상기 다음 행의 선택 바로 전에 상기 주어진 전압으로 방전되도록 한다. 이러한 워드 라인 구동 스킴은 워드 라인 드라이버 크기의 감소와 종래보다 더 높은 집적도를 얻을 수 있도록 한다.

Description

불휘발성 반도체 메모리 장치 및 그의 워드 라인 구동 방법(NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF DRIVING WORD LINES THEREOF)

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory) 장치와 그의 워드 라인 구동 방법에 관한 것이다.

플래시(flash) EEPROM 셀 트랜지스터는 일반적으로 절연막에 의해 완전히 둘러싸여 있고, 실리콘 기판 상에 형성된 소스와 드레인 사이에 배열된 전기적 플로팅 게이트(electrically floating gate)와 워드 라인(word line)과 연결되는 제어 게이트(control gate)를 갖는다. 셀 내에서 챠지 캐리어들(즉, 전자들)은 셀이 프로그램되었을 때 상기 절연막을 통해 상기 플로팅 게이트로 주입된다. 플래시 EEPROM 소자의 동작은 일반적으로 프로그램(program), 소거(erase), 독출(read)을 포함한 3 가지 모드(mode)로 구분된다.

일반적으로 플래시 셀은 기판으로부터 플로팅 게이트로 주입된 핫 전자에 의해 프로그램된다. 그러한 효과를 유도하기 위해, 소스와 벌크(bulk)가 접지될 때 셀로부터 데이터를 독출하기 위한 독출 전압(예를 들어, 제어 게이트로 약 4 ~ 5V, 드레인으로 약 1V, 그리고 소스와 벌크로 0V)보다 높은 프로그램 전압을 셀의 제어 게이트와 드레인에 제공해 주어야 한다.

프로그램 모드에서 상기 플로팅 게이트는 핫 전자들을 축적하고 축적된 전자들의 흐름을 차단한다. 플로팅 게이트 상에 많은 양의 차단된 전자들의 축적은 셀 트랜지스터의 유효 드레솔드 전압(threshold voltage)(예를 들어, 약 6 ~ 7V)을 증가시키는 원인이 된다. 만일 이 증가가 충분히 크다면, 상기 셀 트랜지스터는 독출 동작 동안 거기에 독출 전압이 인가될 때 비도전 상태로 남게 될 것이다. 이렇게 프로그램된 상태에서 상기 셀은 논리 0(OFF cell)으로 저장될 것이다. 그런한 셀들의 프로그램된 상태는 전원 공급이 중단되더라도 유지된다.

플래시 셀 트랜지스터 소거는 셀의 플로팅 게이트에 축적된 전하를 제거하는 것이다. 플래시 셀의 상기 소거는 예를 들어, 셀의 소스/드레인을 플로팅시키면서 제어 게이트로 음의 고전압(negative high voltage)(예로서, -10V)을 그리고 벌크로 양의 전압(positive voltage)(예로서, 5 ~ 6V)을 인가함으로써 수행될 수 있다. 이는, 상기 플로팅 게이트와 상기 벌크 사이의 얇은 절연막을 통해 상기 셀 트랜지스터의 드레솔드 전압(예를 들어, 1 ~ 3V)의 감소를 유도하는 콜드 전자 터널링(즉, Fowler-Nordheim 터널링)을 야기한다. 상기 소거 전압은 수용할 수 있는 최대 드레솔드 전압 이하에서 소거 전압이 소거될 때까지 상기 셀에 인가될 것이다. 만일 플래시 셀이 소거되면 이는 대량으로 수행될 것이다. 이 경우, 상기 셀은 논리 1(ON cell)을 저장할 것이다. 따라서, 상기 비트 라인 전류의 모니터링에 의해 상기 셀의 프로그램/소거 상태(즉, 1 또는 0)가 결정될 수 있다.

대부분의 최신 고밀도 기술을 사용한 플래시 메모리 장치들은 칩 크기를 줄이기 위해 세그먼트 셀 어레이 구조를 채용한다. 즉, 벌크와 셀들은 다수의 섹터들로 나누어져 있고, 섹터 내 셀들의 소스들은 공통적으로 대응하는 벌크와 연결되어 있다. 이러한 구조는 섹터(예를 들어, 16k 또는 64k 바이트 용량)내 모든 셀들이 동시에 소거되도록 한다.

이러한 섹터 소거 동작에서 드레솔드 전압 균일성, 구조 상태, 사용량, 온도 등에 의해 상기 셀 내에 하나 또는 그 이상의 셀들이 수용 가능한 최소 드레솔드 전압 아래에서 소거될 수 있다. 이는 너무 많은 전하들이 상기 셀들의 플로팅 게이트로부터 제거되기 때문으로, 이때 ″디플리션(depletion)″ 타입으로 셀들이 변한다. 상기 최소 드레솔드 전압 아래에서의 상기 셀 소거는 일반적으로 ″과소거(overerase)″를 말한다. 과소거된 셀은 그와 동일한 비트 라인 상에 누설 전류를 유도하고, 이는 같은 비트 라인 상의 다른 셀들을 독출시 에러를 유발한다.

이러한 문제를 해결하기 위한 하나의 해결책은 상기 과소거된 셀들을 치유(repair)하는 것이다. 상기 과소거된 셀의 치유 방법은 과소거 검증(overerase verification)과 낮은 전압 레벨 프로그래밍을 이용하는 반복적인 처리이다.

일반적으로, 플래시 EEPROM 장치의 상기 섹터 소거 동작은 다음과 같이 수행된다. 우선, 섹터 내의 모든 셀들은 그들의 드레솔드 전압 분포를 좁히기 위해 순차적으로 프로그램된다(제 1 프로그래밍이라 함). 다음, 상기 섹터 내의 모든 셀들은 동시에 소거된다(메인 소거라 함). 그 후, 워드 라인의 행 선택에 의해 치유 동작이 개시되고, 셀들이 과소거 되었는지 아닌지 결정하기 위해 비트 라인들을 따라 하나씩 선택된 행 상의 셀들이 검사된다. 이러한 과정을 일반적으로 과소거 검증이라 한다. 이 검증에서 셀은 가장 낮은 드레솔드 전압에서 예상되는 전류보다 초과되는 전류가 흐를 때 과소거된다는 것이 검증된다. 과소거되었음이 검증된 셀은 로우 레벨 보상 전압(예를 들어, 제어 게이트로 2 ~ 5V, 드레인으로 6 ~ 9V, 그리고 소스 및 벌크로 0V)(제 2 프로그램이라 함)으로 프로그램된다. 다른 행들 상에 남아있는 셀들의 보상도 동일한 방법으로 수행된다.

이와 같은 프로그램 동작들에서, 플래시 셀의 상기 프로그램된 드레솔드 전압은 프로그램 검증 알고리즘에 의해 확인된다. 일반적으로, 상기 프로그램 검증은 프로그램과 독출 동작들을 번갈아 연속적으로 수행한다. 이러한 검증 동작에서 셀의 플로팅 게이트 내에 저장된 많은 양의 전하는, 상기 셀이 원하는 드레솔드 전압을 갖는 지의 여부를 결정하기 위해 프로그램 검증 전압(예를 들어, 약 6V)을 상기 선택된 워드 라인으로 인가함으로써 검출된다.

상기 셀이 상기 목표 드레솔드 전압으로 프로그램될 때(즉, 프로그램 패스 될 때), 상기 셀이 더 프로그래밍되는 것이 금지되고 다음 셀의 프로그램이 시작된다. 그러나, 상기 셀이 ″프로그램 실패(fail)″로 검증되면 상기 셀은 주어진 상기 프로그래밍 동작 횟수 범위 내에서 재프로그램된다.

상술한 바와 같이, 제 2 프로그래밍은 셀이 프로그램 실패로 검증될 때 상기 셀에 대하여 메인 소거 동작과 제 2 프로그램 동작이 다시 수행되는 것을 말한다. 상기 과소거된 셀들을 수정하기 위한 기술의 한 예가 U.S. Pat. No. 5,237,535에 개시되어 있다. 상기 특허에서 개시된 기술적 사항은 이 명세서의 일부로서 참조된다.

도 1은 종래의 플래시 EEPROM 장치를 보여주는 도면이다. 상기 플래시 메모리 장치는 불휘발성 EEPROM 셀 어레이(10), 행 디코더(12), 워드 라인 구동 회로(14), 열 디코더(16), 열 선택기(18), 승압 회로(20), 전압 스위칭 회로(22), 그리고 프로그램/소거 제어 회로(24)를 포함한다.

상기 승압 회로(20)는 전원 전압(예를 들어, 2.7 ~ 3.6V)을 이용하여 상기 승압 전압(Vpp)(예를 들어, 6 ~ 7V)을 발생한다. 상기 프로그램/소거 제어 회로(24)는 상기 메모리 장치의 프로그램 및 소거 검증 모드에서 프로그램 검증 및 과소거 검증을 위하여 활성화되는 검증 인에이블 신호(verify enable signal; VER_EN)를 발생한다. 상기 전압 스위칭 회로(22)는 상기 검증 인에이블 신호(VER_EN)에 응답하여 전원 전압(Vcc)과 승압 전압(Vpp) 중 어느 하나를 상기 워드 라인 구동 회로(14)로 제공한다.

도 1에 도시되어 있는 바와 같이, 상기 행 디코더(12)와 상기 메모리 셀 어레이(10)의 사이에 위치하는 상기 워드 라인 구동 회로(14)는 각각의 워드 라인들(WL1 ~ WLm)에 대응하는 복수개의 워드 라인 드라이버들(WD1 ~ WDm)을 구비하고 있다.

도 2는 도 1에 도시된 워드 라인 드라이버들(WD1 ~ WDm)의 회로 구성을 상세히 보여주는 회로도이다. 도면에 도시되어 있는 바와 같이, 각 워드 라인 드라이버(WDi)(i=1, 2, …, m)는 두 개의 P-채널 MOS(PMOS) 트랜지스터들(30, 32), 두 개의 N-채널 MOS(NMOS) 트랜지스터들(34, 36) 및 인버터(38)로 구성된 레벨 쉬프터(level shifter)를 포함한다. 상기 워드 라인 드라이버(또는 레벨 쉬프터)(WDi)는 상기 셀 어레이(10) 내의 메모리 셀 트랜지스터들(Ci1 ~ Cin)의 제어 게이트가 공통으로 연결된 워드 라인(WLi)에 각각 대응하여 연결된다. 상기 워드 라인 드라이버(WDi)는 일반적인 MOS 전압 신호보다 더 높은 전압 신호를 공급하기 위해 제공된다.

상기 전압 스위칭 회로(22)는 데이터 독출 모드에서 상기 전원 전압(Vcc)을 상기 워드 라인 드라이버(WDi)로 제공하고, 상기 프로그램 및 소거 모드에서는 상기 승압 전압(Vpp)을 상기 워드 라인 드라이버(WDi)로 제공한다. 낸드 게이트(NAND gate)(28)를 구비하고, 행 어드레스 신호(X_Add)를 디코딩(decoding)하는 행 디코더(12)에 의해 선택된 워드 라인(WLi)에 대응하는 상기 워드 라인 드라이버(WDi)(i=1, 2, ..., 또는 m)는 데이터 독출 모드일 때 전원 전압(Vcc)을 상기 워드 라인(WLi)의 전위로서 설정하고, 프로그램 또는 소거 모드일 때 승압 전압(Vpp)을 상기 워드 라인(WLi)의 전위로서 설정한다. 따라서, 상기 행 상의 메모리 셀 트랜지스터들(Ci1 ~ Cin)(i=1, 2, ..., 또는 m)의 제어 게이트는 데이터 독출 모드에서 전원 전압(Vcc)을 인가받고, 프로그램 및 소거 모드에서 상기 승압 전압을 인가받는다.

도 3은 종래의 불휘발성 메모리 장치에서 프로그램 및 소거 모드의 타이밍도이다. 프로그램/소거 모드에서 검증 인에이블 신호(VER_EN)가 비활성화되고, 워드 라인 드라이버들(WD1 ~ WDm)가운데 어느 하나도 선택되지 않을 때, 상기 각 워드 라인 드라이버들(WD1 ~ WDm)의 노드(40)는 하이 레벨('1')로 구동된다. 상기 각각의 워드 라인 드라이버(WDi)(i=1, 2, …, m) 내의 인버터(38)는 노드(42)를 로우 레벨('0')로 구동한다. 상기 NMOS 트랜지스터(36)는 도통되는 반면 상기 NMOS 트랜지스터(34)는 비도통된다. 따라서, 각 워드 라인(WLi)(또는 노드(46))은 0V의 기준 전압(즉, 접지 전압)을 유지하기 위해 방전되고, 상기 PMOS 트랜지스터(30)는 도통된다. 따라서, 노드(44)는 상기 승압 전압(Vpp)으로 챠지된다.

상기 검증 인에이블 신호(VER_EN)가 활성화될 때, 워드 라인(WD1)의 제 1 행이 선택됨에 따라 프로그램 또는 소거 검증 동작이 개시된다. 행 디코더(12)가 행 어드레스 신호(X_Add)에 응답하여 워드 라인 드라이버(WD1)가 선택될 때, 상기 워드 라인 드라이버(WD1) 내의 노드(40)는 상기 행 디코더(12) 내의 낸드 게이트(28)에 의해 로우 레벨로 구동된다. 따라서, 상기 인버터(38)는 노드(42)를 하이 레벨로 구동하여 NMOS 트랜지스터(34)가 도통되고, NMOS 트랜지스터(36)가 비도통된다. 그러므로, 상기 노드(44)가 접지 전압으로 방전되어 PMOS 트랜지스터(32)가 턴 온(turn on) 된다. 그 결과, 상기 워드 라인(WLi)에는 승압 전압(Vpp)이 인가된다.

계속해서, 상기 워드 라인(WL1) 상의 제 1 그룹의 셀 트랜지스터들(C11, C12, …, C1n)은 상기 열 어드레스들(Y_Add)에 의해 선택되고, 상기 셀 트랜지스터들(C11, C12, …, C1n)의 제어 게이트에는 상기 워드 라인(WL1)을 통해 승압 전압(Vpp)이 인가된다. t1과 t2 동안에 상기 제 1 및 제 2 그룹의 셀 트랜지스터들(C11, C12)의 프로그램/소거가 검증된다. t3 동안에는 상기 행 상의 마지막 셀 트랜지스터(C1n)의 프로그램/소거 검증이 수행된다.

상기 마지막 셀 트랜지스터(C1n)의 검증이 완료된 후, 상기 행 어드레스 신호(X_Add)는 워드 라인(WL2)의 다음 행을 선택하기 위해 변경된다. 이 때, 상기 워드 라인(WL1)이 0V로 방전되는 동안 상기 워드 라인(WL2)에는 승압 전압(Vpp)이 인가된다. 그 후, 상기 워드 라인(WL2) 상의 제 2 그룹의 셀 트랜지스터들(C21, C22, …, C2n)은 상기 열 어드레스 신호(Y_Add)에 의해 하나씩 선택된다. 다른 행들 상에 남아있는 셀들의 검증도 동일한 방법으로 수행된다.

종래의 불휘발성 메모리 장치가 하나의 칩(chip)으로 집적될 때, 워드 라인 피치(pitch; PL)(즉, 인접한 워드 라인들 사이의 간격)는 각 메모리 셀 트랜지스터의 크기, 상기 행 디코더(12) 내의 각 낸드 게이트의 크기, 그리고 상기 워드 라인 드라이버들(WD1 ~ WDm)을 구성하는 각 소자들의 크기에 의해 결정된다.

일반적으로, 상기 워드 라인 드라이버(즉, 레벨 쉬프터)는 승압 전압(Vpp)에서 구동되므로, 상기 워드 라인 드라이버에 사용된 각 소자의 크기는 상기 행 디코더(12) 내에 각 낸드 게이트들의 크기와 각 메모리 셀의 트랜지스터들의 크기보다 더 크다. 따라서, 상기 워드 라인 피치 PL은 상기 워드 라인 드라이버들(WD1 ~ WDm)을 구성하는 각 소자들의 크기에 의해 결정된다.

도 2에 도시된 종래의 워드 라인 드라이버에서 상기 NMOS 트랜지스터(34)의 크기는 상기 승압 전압(Vpp)을 빠르고 부드럽게 스위칭하기 위해 PMOS 트랜지스터(30)의 크기보다 대략 5 배 더 크다. 전원 전압이 감소함에 따라 그 비율은 증가한다. 일반적으로, 불휘발성 메모리 장치에는 다수의 워드 라인들과 워드 라인 드라이버들이 구성되고, 상기 불휘발성 메모리 장치의 고집적도는 상기 워드 라인 드라이버들에 의해 제한된다.

따라서, 본 발명의 일 목적은 고밀도 집적에 적합한 구조를 갖는 불휘발성 반도체 메모리 장치를 제공하는데 있다.

본 발명의 다른 목적은 불휘발성 반도체 메모리 장치의 워드 라인 구동 방법을 제공하는데 있다.

도 1은 종래의 불휘발성 반도체 메모리 장치를 보여주는 블록도;

도 2는 도 1의 각 워드 라인 드라이버의 상세 회로도;

도 3은 도 1의 메모리 장치의 프로그램과 소거 모드에 대한 타이밍도;

도 4는 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치를 구체적으로 도시한 블록도;

도 5는 도 4에서 보여진 전압 스위칭 회로와 각 워드 라인 드라이버들의 상세 회로도; 그리고

도 6은 도 4의 메모리 장치의 프로그램과 소거 모드에 대한 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명

100 : 셀 어레이 112 : 행 디코더

114 : 워드 라인 구동 회로 116 : 열 디코더

118 : 열 선택기 120 : 승압 회로

122 : 전압 스위칭 회로 124 : 워드 라인 구동 회로

(구성)

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 불휘발성 집적 회로 메모리 장치는: 불휘발성 EEPROM(Electrically Erasable and Programmable Read Only Memory) 셀들; 행 어드레스들에 응답하여 상기 열들을 하나씩 선택하는 회로; 전원 전압보다 높은 제 1 전압을 선택된 행의 워드 라인으로 제공하는 회로; 열 어드레스에 응답하여 상기 행들을 하나씩 선택하는 회로; 및 선택된 행의 마지막 열이 검증된 후부터 상기 다음 행이 선택되기 전까지의 제 1 전압보다 낮은 제 2 전압을 선택된 열의 워드 라인으로 제공하는 회로를 포함한다. 특히, 상기 선택된 행의 워드 라인은 상기 행 어드레스가 변경되기 이전에 상기 불휘발성 메모리 셀들의 프로그램 및 소거 검증 모드에서 다시 챠지된다. 상기 제 2 전압은 상기 전원 전압과 동일할 수 있으나 그것은 제한되지 않는다. 이는 상기 메모리 시스템 구조 설계에 따라 제 1 전압보다 낮은 제 2 전압으로 결정될 수 있다.

본 발명의 바람직한 실시예에 있어서, 승압 회로는 전원 전압보다 더 높은 승압 전압을 공급하기 위해 제공된다. 제어 회로는 프로그램/소거 검증 기간을 알리는 제 1 신호와 행 어드레스의 변경이 임박했음을 나타내는 제 2 신호를 발생한다. 특히, 상기 제 2 신호는 선택된 행의 마지막 셀의 검증이 완료되는 시점으로부터 행 어드레스가 변경되는 시점까지의 시간 간격 동안 활성화된다. 전압 스위칭 회로는 상기 제 1 및 제 2 신호에 응답하여 상기 승압 전압과 상기 전원 전압 중 어느 하나를 선택적으로 출력한다. 복수개의 워드 라인 드라이버들은 상기 승압 전압과 상기 전원 전압 중 어느 하나로 워드 라인들을 구동한다. 상기 전압 스위칭 회로는 상기 제 2 신호가 활성화될 때 상기 워드 라인 드라이버들로 전원 전압을 제공한다. 상기 제 2 신호의 활성화 시간 간격은 상기 시스템 구조 설계에 따라서 조정될 수 있다.

본 발명의 다른 특징에 의하면, 불휘발성 반도체 메모리 장치는 워드 라인과 상기 워드 라인과 교차하는 비트 라인이 배열된 복수개의 전기적 프로그램/소거 메모리 셀들을 갖는 불휘발성 메모리 셀 어레이와, 상기 워드 라인과 비트 라인들이 순차적으로 구동되는 상기 메모리 장치의 프로그램과 소거 동작 동안 상기 워드 라인들을 구동하기 위한 방법이 제공된다. 상기 메모리 장치의 워드 라인 구동 방법에 따르면 전원 전압보다 높은 승압 전압이 상기 워드 라인들 중 선택된 워드 라인으로 공급된다. 그 후, 선택된 워드 라인의 마지막 셀의 검증이 완료된 시점으로부터 상기 워드 라인들 가운데 다른 하나가 선택되는 시점까지의 시간 간격 동안에, 상기 선택된 워드 라인은 상기 승압 전압보다 더 낮은 결정된 전압으로 방전된다.

이와 같은 본 발명에 따르면, 워드 라인 드라이버에서 상기 선택된 행의 워드 라인의 마지막 열이 선택될 때 상기 선택된 워드 라인은 상기 승압 전압보다 낮은 전압으로 방전되므로, 상기 승압 전압의 빠르고 부드러운 스위칭과 더불어 스위칭 소자의 크기를 줄일 수 있다.

(실시예)

이하, 도 4 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.

본 발명의 바람직한 실시예에 따른 불휘발성 플래시 EEPROM 장치는 프로그램/소거 검증 기간을 나타내는 제 1 신호와 행 어드레스의 변경이 임박했음을 나타내는 제 2 신호를 발생한다. 전압 스위칭 회로는 전원 전압보다 높은 승압 전압과 상기 제 1 및 제 2 신호에 응답하여 상기 승압 전압보다 낮은 전압(예를 들어, 전원 전압)을 선택적으로 출력한다. 상기 전압 스위칭 회로는 상기 제 2 신호가 활성될 때 워드 라인 드라이버들로 주어진 전압을 제공함으로써 선택된 행의 상기 워드 라인은 다음 행의 선택전에 바로 주어진 전압으로 방전되도록 한다.

이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한 한 동일하거나 유사한 구성 요소를 나타낸다.

도 4는 본 발명에 따른 불휘발성 플래시 EEPROM 메모리 장치의 구성을 보여주는 블록도이다. 도 4를 참조하면, 상기 플래시 메모리 장치는 워드 라인들(WL1 ~ WLm)과 상기 워드 라인들(WL1 ~ WLm)과 교차하는 비트 라인들(BL1 ~ BLn)에 배열된 복수개의 메모리 트랜지스터들(C11 ~ Cmn)을 갖는 불휘발성 EEPROM 셀 어레이(100), 행 어드레스 신호(X_Add)를 디코딩하기 위한 행 디코더(112), 하나 또는 그 이상의 워드 라인들을 구동하기 위한 워드 라인 구동 회로(114), 열 어드레스 신호(Y_Add)를 디코딩하기 위한 열 디코더(116), 그리고 하나 또는 그 이상의 비트 라인들을 선택하기 위한 열 선택기(118)를 포함한다. 도면에서 보는 바와 같이, 상기 행 디코더(112)와 상기 메모리 셀 어레이(100) 사이에 위치하는 상기 워드 라인 구동 회로(114)는 상기 워드 라인들(WL1 ~ WLm)에 각각 대응하는 복수 개의 워드 라인 드라이버들(WD1 ~ WDm)로 구성된다.

부가적으로, 승압 회로(120), 전압 스위칭 회로(122), 그리고 프로그램/소거 제어 회로(124)는 메모리 장치의 동작 모드에 따라 전원 전압(Vcc)과 승압 전압(Vpp) 가운데 하나를 선택적으로 상기 워드 라인 구동 회로(114)로 인가하기 위해 제공된다. 상기 승압 회로(120)는 상기 전원 전압(예를 들어, 2.7 ~ 3.6V)을 사용하여 상기 승압 전압(Vpp)(예를 들어, 6 ~ 7V)을 발생한다. 상기 프로그램/소거 제어 회로(124)는 메모리 장치의 프로그램과 소거 검증 모드에서 프로그램 검증 및 과소거 검증을 위해 활성화된 검증 인에이블 신호(VER_EN)를 발생한다. 또한, 상기 프로그램/소거 제어 회로(124)는 행 어드레스가 변경됨이 임박했음을 나타내는 플래그 신호(flag signal; XA_CHG)를 발생한다. 상기 플래그 신호는 선택된 행의 마지막 셀의 검증이 완료되는 시점으로부터 상기 행 어드레스가 변화되는 시점까지의 시간 간격 동안 활성화된다. 상기 전압 스위칭 회로(122)는 상기 검증 인에이블 신호(VER_EN)와 상기 플래그 신호(XA_CHG)에 응답하여 상기 전원 전압(Vcc)과 승압 전압(Vpp) 중 어느 하나를 선택적으로 상기 워드 라인 구동 회로(114)로 제공한다.

도 5는 도 4에 도시된 워드 라인 드라이버들(WD1 ~ WDm)과 전압 스위칭 회로(122)의 회로 구성을 상세히 보여주는 회로도이다. 도면에 도시된 바와 같이, 각 워드 라인 드라이버(WDi)(i=1, 2, …, m)는 두개의 PMOS 트랜지스터들(130, 132), 두 개의 NMOS 트랜지스터들(134, 136) 및 인버터(138)로 구성된 레벨 쉬프터를 포함한다. 상기 워드 라인 드라이버(또는 레벨 쉬프터)(WDi)는 상기 셀 어레이(100) 내의 메모리 셀 트랜지스터들(Ci1 ~ Cin)의 제어 게이트가 공통으로 연결된 워드 라인(WLi)에 각각 대응하여 연결된다. 상기 워드 라인 드라이버(WDi)는 일반적인 MOS 전압 신호보다 높은 전압 신호를 공급하기 위해 제공된다.

상기 전압 스위칭 회로(122)는 PMOS 트랜지스터들(150, 152)로 구성된 두 개의 스위칭 소자와 상기 검증 인에이블 신호(VER_EN) 및 플래그 신호(XA_CHG)에 응답하여 상기 스위칭 소자들을 선택적으로 제어하는 논리 회로를 포함한다. 상기 논리 회로는 CMOS 인버터(154), 노어(NOR) 게이트(156), 그리고 논리 인버터로서의 기능을 하는 두 개의 레벨 쉬프터들(158, 160)로 구성된다. 상기 트랜지스터(150)의 소스-드레인 채널은 상기 전원 전압(Vcc)과 상기 각 워드 라인 드라이버들(WD1 ~ WDm)의 사이에 연결되고, 상기 트랜지스터(152)의 소스-드레인 채널은 상기 승압 회로(120)와 상기 각 워드 라인 드라이버들(WD1 ~ WDm)의 사이에 연결된다. 상기 인버터(154)는 상기 검증 인에이블 신호(VER_EN)를 입력받는 입력단을 갖는다. 상기 노어 게이트(156)는 상기 인버터(154)의 출력을 입력받기 위한 일 입력단과 상기 플래그 신호(XA_CHG)를 입력받기 위한 타 입력단을 갖는다. 상기 노어 게이트(156)의 출력단은 상기 레벨 쉬프터(158)에 연결되어 있다. 상기 레벨 쉬프터(158)의 출력은 상기 PMOS 트랜지스터(152)의 게이트와 상기 레벨 쉬프터(160)의 입력단에 공통으로 연결된다. 상기 레벨 쉬프터(160)의 출력단은 상기 PMOS 트랜지스터(150)의 게이트에 연결된다.

도 6은 도 4에 도시된 불휘발성 메모리 장치의 프로그램 및 소거 모드를 나타내는 타이밍도이다.

프로그램/소거 모드에서 상기 검증 인에이블 신호(VER_EN) 및 상기 플래그 신호(XA_CHG)가 비활성화 상태일 때 상기 전압 스위칭 회로(122) 내의 노드(162)는 상기 노어 논리 게이트(156)에 의해 논리 로우 레벨로 구동된다. 따라서, 노드들(164, 166)은 각각 논리 하이 및 로우 레벨로 구동되어 상기 트랜지스터(150)는 턴 온 되고, 상기 트랜지스터(152)는 턴 오프 된다. 상기 전원 전압(Vcc)은 모든 워드 라인 드라이버들(WD1 ~ WDm)로 제공된다. 이 때, 워드 라인 드라이버들(WD1 ~ WDm)은 선택되지 않고, 각 워드 라인들(WD1 ~ WDm)의 노드(140)는 논리 하이 레벨('1')로 구동된다. 상기 각 워드 라인 드라이버(WDi)(i=1, 2, …, m) 내의 인버터(138)는 노드(142)를 로우 레벨('0')로 구동한다. 상기 NMOS 트랜지스터(136)가 도통되고, 상기 NMOS 트랜지스터(134)가 비도통됨에 따라 상기 워드 라인(WLi)(또는 노드 146)은 0V 전압(즉, 접지 전압)을 유지하기 위해 방전하고, 상기 PMOS 트랜지스터(130)는 도통된다. 따라서, 노드(144)는 상기 승압 전압(Vpp) 대신에 전원 전압(Vcc)으로 챠지된다. 이와 같이, 상기 노드(144)는 상기 승압 전압(Vpp)보다 낮은 전원 전압(Vcc)으로 챠지되기 때문에, 종래의 장치와 비교해서 상기 트랜지스터(134)의 크기를 줄이는 것이 가능하다. 따라서, 상기 불휘발성 메모리 장치의 고집적화를 달성할 수 있다. 잘 알려진 바와 같이, 전원 전압(Vcc)은 상기 각 워드 라인 드라이버 내의 PMOS 트랜지스터를 턴 오프하기에 충분하다.

상기 플래그 신호(XA_CHG)와 더불어 검증 인에이블 신호(VER_EN)가 활성화될 때 상기 제 1 행의 워드 라인이 선택됨으로써 상기 프로그램 및 소거 검증 동작이 시작된다. 이 때, 상기 노어 논리 게이트(156)에 의해 상기 노드(162)는 하이 레벨로 구동되어 상기 트랜지스터(152)가 턴 온 되고, 상기 트랜지스터(150)가 턴 오프된다. 그 결과, 상기 승압 전압(Vpp)이 상기 각 워드 라인 드라이버들(WD1 ~ WDm)로 제공된다. 이 상태에서, 워드 라인 드라이버(WD1)가 선택될 때 상기 워드 라인 드라이버(WD1) 내의 노드(140)는 상기 행 디코더(112)에 의해 로우 레벨로 구동된다. 따라서, 상기 인버터(138)는 상기 노드(142)를 하이 레벨로 구동하여 상기 NMOS 트랜지스터(134)가 도통되고 상기 NMOS 트랜지스터(136)가 비도통된다. 그러므로, 상기 노드(144)는 상기 전원 전압 레벨로부터 접지 레벨까지 변화하여 방전됨으로써 상기 PMOS 트랜지스터(132)는 턴 온된다. 그 결과, 상기 워드 라인(WL1)은 상기 승압 전압(Vpp)으로 구동된다.

그 후, 행의 워드 라인(WL1) 상의 제 1 그룹 셀 트랜지스터들(C11, C12, …, C1n)은 상기 열 어드레스(Y_Add)에 의해 순차적으로 선택되고, 상기 셀 트랜지스터들(C11, C12, …, C1n)의 제어 게이트들에는 상기 워드 라인(WL1)을 통해 상기 승압 전압(Vpp)이 제공된다. 시간 간격 t1 과 t2 동안에 상기 제 1 및 제 2 셀 트랜지스터(C11, C12)는 프로그램/소거가 검증된다. 시간 간격 t3 에서 워드 라인(WL1)의 선택된 행 상의 마지막 셀 트랜지스터(C1n)의 상기 프로그램/소거 검증이 수행된다. 상기 워드 라인(WD1)의 마지막 셀 트랜지스터(C1n)의 프로그램/소거가 검증된 후, 상기 시간 간격 t3 동안에 상기 플래그 신호(XA_CHG)는 하이 레벨('1')로 활성화된다. 즉, 상기 플래그 신호(XA_CHG)는 선택된 행의 워드 라인(WL1)의 마지막 열에 대한 상기 프로그램/소거 검증이 완료된 후부터 다음 행의 워드 라인(WL2)이 선택되기 전까지의 주어진 시간 간격(t_CHG)동안 활성화 상태로 남는다.

따라서, 노드(162)는 상기 노어 게이트(156)에 의해 로우 레벨로 구동됨으로써 상기 트랜지스터(150)가 턴 온되고 상기 트랜지스터(152)가 턴 오프된다. 결과적으로, 상기 승압 전압(Vpp)이 인가된 워드 라인은 상기 전원 전압(Vcc)으로 방전된다. 이 상태에서 상기 워드 라인 드라이버(WD2)가 선택되고, 상기 워드 라인 드라이버(WD1)가 선택되지 않을 때 상기 스위칭 회로(122)는 상기 각 워드 라인 드라이버들(WD1 ~ WDn)에 다시 상기 승압 전압(Vpp)을 제공한다. 그러므로 상기 행 디코더(112)에 의해 상기 워드 라인 드라이버(WD1)의 트랜지스터(136)와 상기 워드 라인 드라이버(WD2)의 트랜지스터(134)는 턴 온되어 상기 워드 라인(WD1)은 접지 레벨로 풀 다운(pull down) 되고 상기 워드 라인(WD1)은 승압 전압(Vpp)으로 풀 업(pull up) 된다.

상술한 바와 같이, 본 발명에 따른 각 워드 라인 드라이버(WDi)(i=1, 2, …, m)의 노드(144)는 상기 승압 전압(Vpp)보다 낮은 상기 전원 전압(Vcc)으로 챠지되므로, 종래의 장치와 비교해 볼 때 각 워드 라인 드라이버(WDi) 내의 트랜지스터(134)의 크기를 줄이는 것이 가능하다. 이는 상기 워드 라인 피치(PL)가 좁아질 수 있도록 하여, 종래보다 불휘발성 메모리 장치의 더 높은 집적도를 얻을 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

이상과 같은 본 발명에 의하면, 워드 라인 드라이버에서 선택된 행의 워드 라인의 마지막 열이 선택될 때 상기 선택된 워드 라인은 상기 승압 전압보다 낮은 전압으로 방전되므로, 상기 승압 전압의 빠르고 부드러운 스위칭으로 스위칭 소자의 크기를 줄일 수 있다. 따라서, 불휘발성 메모리 장치의 집적도를 향상시킬 수 있는 효과가 있다.

Claims

불휘발성 반도체 메모리 장치에 있어서,

열과 행으로 배열된 복수 개의 불휘발성 메모리 셀들의 어레이와;

행 어드레스에 응답하여 상기 행들을 차례로 선택하는 수단과;

전원 전압보다 높은 제 1 전압으로 상기 선택된 행의 워드 라인을 구동하는 수단;

열 어드레스에 응답하여 상기 열들을 차례로 선택하는 수단 및;

상기 선택된 행의 마지막 열의 검증이 종료되고 나서부터 다음 행이 선택되기 전까지 상기 제 1 전압보다 낮은 제 2 전압까지 상기 워드 라인을 방전하는 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 워드 라인 구동 수단은 상기 행들에 각각 대응하는 복수 개의 레벨 쉬프터들을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 불휘발성 메모리 셀들은 전기적으로 소거 및 프로그램이 가능한 셀들이고,

상기 워드 라인은 상기 불휘발성 메모리 셀들의 프로그램 및 소거 검증 모드에서 방전되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 2 전압은 전원 전압과 동일한 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
불휘발성 반도체 메모리 장치에 있어서,

행들과 열들로 배열된 복수 개의 불휘발성 메모리 셀들을 갖는 불휘발성 메모리 셀 어레이와;

전원 전압보다 높은 승압 전압을 제공하는 승압 회로와;

프로그램/소거의 검증 기간을 알리는 제 1 신호와 행 어드레스의 변경이임박했음을 나타내는 제 2 신호를 발생하는 제어 회로와;

상기 제 1 및 제 2 신호들에 응답하여 상기 승압 전압과 전원 전압 중 어느 하나를 선택적으로 출력하는 전압 스위칭 회로와;

상기 불휘발성 메모리 셀들에 대응하여 각각 연결된 복수개의 워드 라인들 및;

상기 전압 스위칭 회로와 상기 워드 라인들 사이에 연결되어, 상기 승압 전압과 전원 전압 중 어느 하나로 상기 워드 라인들을 구동하기 위한 복수개의 워드 라인 드라이버들 및;

행 어드레스에 응답하여 상기 워드 라인 드라이버들 중 어느 하나를 선택하는 행 디코더를 포함하여,

상기 제 2 신호는 상기 선택된 행의 마지막 셀의 검증이 완료되는 시점으로부터 상기 행 어드레스가 변경되는 시점까지의 시간 간격 동안에 활성화되고,

상기 전압 스위칭 회로는 상기 제 2 신호가 활성화될 때 상기 워드 라인 드라이버들로 전원 전압을 제공하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 5 항에 있어서,

상기 워드 라인 드라이버들 각각은 레벨 쉬프터를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 6 항에 있어서,

상기 레벨 쉬프터는,

상기 전압 스위칭 회로와 연결된 소스, 드레인 및 대응하는 워드 라인에 연결된 게이트를 갖는 제 1 PMOS 트랜지스터와;

상기 전압 스위칭 회로와 연결된 소스, 대응하는 워드 라인에 연결된 드레인 및 상기 제 1 PMOS 트랜지스터의 드레인에 연결된 게이트를 갖는 제 2 PMOS 트랜지스터와;

상기 행 디코더와 연결된 입력단과 출력단을 갖는 인버터와;

상기 제 1 PMOS 트랜지스터의 드레인과 연결된 드레인, 접지 전압과 연결된 소스 및 상기 인버터의 출력단과 연결된 게이트를 갖는 제 1 NMOS 트랜지스터와;

상기 대응하는 워드 라인에 연결된 드레인, 상기 접지 전압에 연결된 소스, 그리고 상기 행 디코더에 연결된 게이트를 갖는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 5 항에 있어서,

상기 전압 스위치 회로는,

상기 전원 전압과 상기 워드 라인 드라이버들 사이에 연결된 제 1 스위칭 소자와;

상기 승압 회로와 상기 워드 라인 드라이버들 사이에 연결된 제 2 스위칭 소자 및;

상기 제 1 및 제 2 신호들에 응답하여 상기 제 1 및 제 2 스위칭 소자들을 선택적으로 제어하는 로직 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제 5 항에 있어서,

상기 전압 스위칭 회로는 상기 제 1 신호가 활성화될 때 상기 워드 라인 드라이버들로 상기 승압 전압을 제공하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
행의 워드 라인들과 상기 워드 라인들과 교차하는 열의 비트 라인들로 배열되고, 전기적으로 프로그램 및 소거 가능한 불휘발성 메모리 셀들을 갖는 불휘발성 메모리 셀 어레이를 포함하는 불휘발성 반도체 메모리 장치에서, 상기 워드 라인들과 비트 라인들이 연속적으로 구동되는 상기 메모리 장치의 프로그램 및 소거 모드 동안에 상기 워드 라인들을 구동하는 방법에 있어서:

상기 워드 라인들 중 선택된 워드 라인으로 전원 전압보다 높은 승압 전압을 제공하는 단계 및;

선택된 워드 라인의 마지막 셀의 검증이 완료되는 시점으로부터 다른 워드 라인이 선택되는 시점까지의 시간 간격 동안, 상기 선택된 워드 라인은 상기 승압 전압보다 낮은 소정의 전압으로 방전하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 워드 라인 구동 방법.
제 10 항에 있어서,

상기 소정의 전압은 상기 전원 전압과 동일한 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 워드 라인 구동 방법.