JP3534681B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3534681B2 JP3534681B2 JP2000163854A JP2000163854A JP3534681B2 JP 3534681 B2 JP3534681 B2 JP 3534681B2 JP 2000163854 A JP2000163854 A JP 2000163854A JP 2000163854 A JP2000163854 A JP 2000163854A JP 3534681 B2 JP3534681 B2 JP 3534681B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Description
【０００１】
【発明の属する技術分野】本発明は、内蔵メモリセルに
対して高速アクセスする半導体記憶装置、特に、ダイナ
ミックランダムアクセスメモリに関するものである。
対して高速アクセスする半導体記憶装置、特に、ダイナ
ミックランダムアクセスメモリに関するものである。
【０００２】
【従来の技術】従来から、内蔵メモリセルに対して高速
にアクセスする半導体記憶装置、特に、ダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭと略記する）に
おいては、そのワード線の電圧は、通常、ビット線を駆
動する電圧もしくは制御回路を駆動する電圧より高い電
圧ＶＰＰが使用される。
にアクセスする半導体記憶装置、特に、ダイナミックラ
ンダムアクセスメモリ（以下、ＤＲＡＭと略記する）に
おいては、そのワード線の電圧は、通常、ビット線を駆
動する電圧もしくは制御回路を駆動する電圧より高い電
圧ＶＰＰが使用される。
【０００３】このような従来の半導体記憶装置につい
て、以下に説明する。図１８は従来の半導体記憶装置の
回路構成図である。図１８において、１はメモリアレ
イ、２はワードドライバ、３はワードドライバ２を構成
するレベルシフタ、４は高い電圧ＶＰＰが供給される１
段目のドライバ、５は高い電圧ＶＰＰが供給され、１段
目のドライバ４により駆動される２段目のドライバ、６
はワード線、７はメモリセル、８はセンスアンプ、９は
センスアンプドライバ、Ａ１は第１のアドレス信号、Ａ
２は第２のアドレス信号である。
て、以下に説明する。図１８は従来の半導体記憶装置の
回路構成図である。図１８において、１はメモリアレ
イ、２はワードドライバ、３はワードドライバ２を構成
するレベルシフタ、４は高い電圧ＶＰＰが供給される１
段目のドライバ、５は高い電圧ＶＰＰが供給され、１段
目のドライバ４により駆動される２段目のドライバ、６
はワード線、７はメモリセル、８はセンスアンプ、９は
センスアンプドライバ、Ａ１は第１のアドレス信号、Ａ
２は第２のアドレス信号である。
【０００４】レベルシフタ３は、第１のアドレス信号Ａ
１をレベル変換し、出力は１段目のドライバ４に入力さ
れ、１段目のドライバ４の出力であるワード線セレクト
信号ＷＤ、／ＷＤは２段目のドライバ５に入力される。
２段目のドライバ５は第２のアドレス信号Ａ２により駆
動され出力はワード線６に接続され、さらにワード線６
はメモリセル７に接続される。メモリセル７はビット線
を通してセンスアンプ８に接続され、センスアンプ８は
センスアンプドライバ９に接続される。
１をレベル変換し、出力は１段目のドライバ４に入力さ
れ、１段目のドライバ４の出力であるワード線セレクト
信号ＷＤ、／ＷＤは２段目のドライバ５に入力される。
２段目のドライバ５は第２のアドレス信号Ａ２により駆
動され出力はワード線６に接続され、さらにワード線６
はメモリセル７に接続される。メモリセル７はビット線
を通してセンスアンプ８に接続され、センスアンプ８は
センスアンプドライバ９に接続される。
【０００５】第１のアドレス信号Ａ１により駆動された
レベルシフタ３の出力に基づいて、１段目のドライバ４
がワード線セレクト信号ＷＤ、／ＷＤを出力し、そのワ
ード線セレクト信号ＷＤ、／ＷＤが入力された２段目の
ドライバ５がワード線６を駆動する。
レベルシフタ３の出力に基づいて、１段目のドライバ４
がワード線セレクト信号ＷＤ、／ＷＤを出力し、そのワ
ード線セレクト信号ＷＤ、／ＷＤが入力された２段目の
ドライバ５がワード線６を駆動する。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体記憶装置の構成では、１段目のドライ
バ４と２段目のドライバ５の２段構成により、ワード線
６を駆動する構成となっており、また、１段目のドライ
バ４から出力されるワード線セレクト信号ＷＤ、／ＷＤ
には多数の２段目のドライバ５が接続され、また、ワー
ド線セレクト信号ＷＤに接続されるＰチャネルトランジ
スタ１０，１１はサイズが大きく、１段目のドライバ４
に対する負荷が大きくなり、ワード線６の駆動に時間を
要するという問題点を有していた。
うな従来の半導体記憶装置の構成では、１段目のドライ
バ４と２段目のドライバ５の２段構成により、ワード線
６を駆動する構成となっており、また、１段目のドライ
バ４から出力されるワード線セレクト信号ＷＤ、／ＷＤ
には多数の２段目のドライバ５が接続され、また、ワー
ド線セレクト信号ＷＤに接続されるＰチャネルトランジ
スタ１０，１１はサイズが大きく、１段目のドライバ４
に対する負荷が大きくなり、ワード線６の駆動に時間を
要するという問題点を有していた。
【０００７】また、ワード線６とワード線６に供給され
る電源ＶＰＰの間には、Ｐチャネルトランジスタ１２、
およびＰチャネルトランジスタ１１の２段が直列に接続
されており、インピーダンスが高くなり、そのため、ワ
ード線６を駆動するのにさらに時間が必要となるという
問題点も有していた。
る電源ＶＰＰの間には、Ｐチャネルトランジスタ１２、
およびＰチャネルトランジスタ１１の２段が直列に接続
されており、インピーダンスが高くなり、そのため、ワ
ード線６を駆動するのにさらに時間が必要となるという
問題点も有していた。
【０００８】本発明は、上記従来の問題点を解決するも
ので、ワード線への駆動を従来に比べてより高速化する
ことができるとともに、半導体集積回路としてチップ化
する場合のレイアウト面積を小さく抑えて、そのチップ
を小型化することができる半導体記憶装置を提供する。
ので、ワード線への駆動を従来に比べてより高速化する
ことができるとともに、半導体集積回路としてチップ化
する場合のレイアウト面積を小さく抑えて、そのチップ
を小型化することができる半導体記憶装置を提供する。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体記憶装置は、半導体集積回路により
チップ化され、データに基づく信号により駆動される複
数のビット線対と、アドレスに基づく信号により駆動さ
れる複数のワード線と、それらの交点に配置されたメモ
リセルとからなるメモリアレイに対し、前記データおよ
びアドレスに基づく信号を供給し、前記複数のビット線
対および複数のワード線を駆動して、前記複数のビット
線対を通じて前記メモリセルに前記データを書き込むよ
う構成した半導体記憶装置において、前記アドレスに基
づく信号により前記ワード線を選択するためのセレクト
信号および第１の電源に等しい電圧レベルを有する前記
セレクト信号の逆相出力を生成する複数のレベルシフタ
と、前記レベルシフタからのセレクト信号に基づいて、
そのセレクト信号に対応して選択された前記ワード線を
駆動する複数のワードドライバとを有し、前記レベルシ
フタには、セレクト信号生成のためのアドレスが第１の
アドレスとして入力され、前記ワードドライバは、前記
第１の電源と前記ワード線との間に挿入されたＰチャネ
ルトランジスタと、前記ワード線とグランドとの間に挿
入されたＮチャネルトランジスタとを備え、前記Ｐチャ
ネルトランジスタのゲートには、前記第１のアドレスと
は別の第２のアドレスによって制御されるスイッチ手段
を介して前記セレクト信号の逆相出力が入力され、前記
Ｎチャネルトランジスタのゲートには、前記セレクト信
号の逆相出力が入力されるよう構成したことを特徴とす
る。
めに本発明の半導体記憶装置は、半導体集積回路により
チップ化され、データに基づく信号により駆動される複
数のビット線対と、アドレスに基づく信号により駆動さ
れる複数のワード線と、それらの交点に配置されたメモ
リセルとからなるメモリアレイに対し、前記データおよ
びアドレスに基づく信号を供給し、前記複数のビット線
対および複数のワード線を駆動して、前記複数のビット
線対を通じて前記メモリセルに前記データを書き込むよ
う構成した半導体記憶装置において、前記アドレスに基
づく信号により前記ワード線を選択するためのセレクト
信号および第１の電源に等しい電圧レベルを有する前記
セレクト信号の逆相出力を生成する複数のレベルシフタ
と、前記レベルシフタからのセレクト信号に基づいて、
そのセレクト信号に対応して選択された前記ワード線を
駆動する複数のワードドライバとを有し、前記レベルシ
フタには、セレクト信号生成のためのアドレスが第１の
アドレスとして入力され、前記ワードドライバは、前記
第１の電源と前記ワード線との間に挿入されたＰチャネ
ルトランジスタと、前記ワード線とグランドとの間に挿
入されたＮチャネルトランジスタとを備え、前記Ｐチャ
ネルトランジスタのゲートには、前記第１のアドレスと
は別の第２のアドレスによって制御されるスイッチ手段
を介して前記セレクト信号の逆相出力が入力され、前記
Ｎチャネルトランジスタのゲートには、前記セレクト信
号の逆相出力が入力されるよう構成したことを特徴とす
る。
【００１０】
【００１１】また、半導体集積回路によりチップ化さ
れ、データに基づく信号により駆動される複数のビット
線対と、アドレスに基づく信号により駆動される複数の
ワード線と、それらの交点に配置されたメモリセルとか
らなるメモリアレイに対し、前記データおよびアドレス
に基づく信号を供給し、前記複数のビット線対および複
数のワード線を駆動して、前記複数のビット線対を通じ
て前記メモリセルに前記データを書き込むよう構成した
半導体記憶装置において、前記アドレスに基づく信号に
より前記ワード線を選択するためのセレクト信号を生成
する複数のレベルシフタと、前記レベルシフタからのセ
レクト信号に基づいて、そのセレクト信号に対応して選
択された前記ワード線を駆動する複数のワードドライバ
とを有し、前記ワードドライバを、前記ワード線に供給
される第１の電源により、１つのトランジスタのみを通
じて前記ワード線を駆動するよう構成し、前記レベルシ
フタのセレクト信号生成のためのアドレスを第１のアド
レス信号として入力し、前記ワードドライバを、ソース
が前記第１の電源に、ドレインが前記ワード線に、ゲー
トが第１のノードにそれぞれ接続された第１のＰチャネ
ルトランジスタと、ソースが前記第１の電源に、ドレイ
ンが前記第１のノードに、ゲートが前記ワード線にそれ
ぞれ接続された第２のＰチャネルトランジスタと、ソー
スが前記第１の電源に、ドレインが前記第１のノード
に、ゲートが前記レベルシフタのセレクト信号出力にそ
れぞれ接続された第３のＰチャネルトランジスタと、ソ
ースが前記第１のノードに、ドレインが前記セレクト信
号の逆相出力に、ゲートが前記第１のアドレス信号とは
別の第２のアドレス信号入力にそれぞれ接続された第１
のＮチャネルトランジスタと、ソースが前記ワード線
に、ドレインがグランドに、ゲートが前記セレクト信号
の逆相出力にそれぞれ接続された第２のＮチャネルトラ
ンジスタと、ソースが前記ワード線に、ドレインが前記
グランドに、ゲートが前記第２のアドレス信号の逆相入
力にそれぞれ接続された第３のＮチャネルトランジスタ
とで構成したことを特徴とする。
れ、データに基づく信号により駆動される複数のビット
線対と、アドレスに基づく信号により駆動される複数の
ワード線と、それらの交点に配置されたメモリセルとか
らなるメモリアレイに対し、前記データおよびアドレス
に基づく信号を供給し、前記複数のビット線対および複
数のワード線を駆動して、前記複数のビット線対を通じ
て前記メモリセルに前記データを書き込むよう構成した
半導体記憶装置において、前記アドレスに基づく信号に
より前記ワード線を選択するためのセレクト信号を生成
する複数のレベルシフタと、前記レベルシフタからのセ
レクト信号に基づいて、そのセレクト信号に対応して選
択された前記ワード線を駆動する複数のワードドライバ
とを有し、前記ワードドライバを、前記ワード線に供給
される第１の電源により、１つのトランジスタのみを通
じて前記ワード線を駆動するよう構成し、前記レベルシ
フタのセレクト信号生成のためのアドレスを第１のアド
レス信号として入力し、前記ワードドライバを、ソース
が前記第１の電源に、ドレインが前記ワード線に、ゲー
トが第１のノードにそれぞれ接続された第１のＰチャネ
ルトランジスタと、ソースが前記第１の電源に、ドレイ
ンが前記第１のノードに、ゲートが前記ワード線にそれ
ぞれ接続された第２のＰチャネルトランジスタと、ソー
スが前記第１の電源に、ドレインが前記第１のノード
に、ゲートが前記レベルシフタのセレクト信号出力にそ
れぞれ接続された第３のＰチャネルトランジスタと、ソ
ースが前記第１のノードに、ドレインが前記セレクト信
号の逆相出力に、ゲートが前記第１のアドレス信号とは
別の第２のアドレス信号入力にそれぞれ接続された第１
のＮチャネルトランジスタと、ソースが前記ワード線
に、ドレインがグランドに、ゲートが前記セレクト信号
の逆相出力にそれぞれ接続された第２のＮチャネルトラ
ンジスタと、ソースが前記ワード線に、ドレインが前記
グランドに、ゲートが前記第２のアドレス信号の逆相入
力にそれぞれ接続された第３のＮチャネルトランジスタ
とで構成したことを特徴とする。
【００１２】これらにより、ワード線を駆動する際に、
そのワード線と第１の電源との間のインピーダンスを低
く抑えることができ、高速にワード線を駆動することが
できる。
そのワード線と第１の電源との間のインピーダンスを低
く抑えることができ、高速にワード線を駆動することが
できる。
【００１３】また、前記第２のＰチャネルトランジスタ
のゲート幅をゲート長で割った値が、前記第１のＰチャ
ネルトランジスタのゲート幅をゲート長で割った値の１
０分の１以下であることを特徴とする。
のゲート幅をゲート長で割った値が、前記第１のＰチャ
ネルトランジスタのゲート幅をゲート長で割った値の１
０分の１以下であることを特徴とする。
【００１４】また、前記第３のＰチャネルトランジスタ
のゲート幅をゲート長で割った値が、前記第１のＰチャ
ネルトランジスタのゲート幅をゲート長で割った値の１
０分の１以下であることを特徴とする。
のゲート幅をゲート長で割った値が、前記第１のＰチャ
ネルトランジスタのゲート幅をゲート長で割った値の１
０分の１以下であることを特徴とする。
【００１５】これらにより、ワードドライバのスイッチ
ングを高速に行うことができるため、高速にワード線を
駆動することができる。また、前記複数のワードドライ
バを、前記複数のレベルシフタのうち同一のレベルシフ
タにより選択されて駆動するワード線が隣り合わないよ
うに配置したことを特徴とする。
ングを高速に行うことができるため、高速にワード線を
駆動することができる。また、前記複数のワードドライ
バを、前記複数のレベルシフタのうち同一のレベルシフ
タにより選択されて駆動するワード線が隣り合わないよ
うに配置したことを特徴とする。
【００１６】これにより、第３のＮチャネルトランジス
タを小さく形成することができ、ワードドライバのレイ
アウト面積を小さくすることができる。また、前記第１
の電源を、チップ外部より専用的に供給するよう構成し
たことを特徴とする。
タを小さく形成することができ、ワードドライバのレイ
アウト面積を小さくすることができる。また、前記第１
の電源を、チップ外部より専用的に供給するよう構成し
たことを特徴とする。
【００１７】これにより、専用の昇圧回路を搭載する必
要性をなくすことができ、チップ面積を抑えることがで
きる。また、前記第１の電源を、制御回路等の他回路に
前記第１の電源より低い電圧を供給する第２の電源を前
記チップ内に設けられた昇圧回路により昇圧して供給す
るよう構成したことを特徴とする。
要性をなくすことができ、チップ面積を抑えることがで
きる。また、前記第１の電源を、制御回路等の他回路に
前記第１の電源より低い電圧を供給する第２の電源を前
記チップ内に設けられた昇圧回路により昇圧して供給す
るよう構成したことを特徴とする。
【００１８】また、前記第１の電源が、Ｉ／Ｏパッドに
供給される電源と同一であることを特徴とする。これら
により、専用電源の供給数を減らすことができる。
供給される電源と同一であることを特徴とする。これら
により、専用電源の供給数を減らすことができる。
【００１９】
【発明の実施の形態】以下、本発明の一実施の形態を示
す半導体記憶装置について、図面を参照しながら具体的
に説明する。 （実施の形態１）本発明の実施の形態１の半導体記憶装
置を説明する。
す半導体記憶装置について、図面を参照しながら具体的
に説明する。 （実施の形態１）本発明の実施の形態１の半導体記憶装
置を説明する。
【００２０】図１は本実施の形態１の半導体記憶装置を
搭載した半導体集積回路のチップ構成図である。ここで
は、図１に示すように、半導体記憶装置として、ダイナ
ミックランダムアクセスメモリ（以下、ＤＲＡＭと略記
する）を例に挙げて図示している。半導体集積回路に
は、さらにロジック（論理回路）およびアナログ回路が
ひとつのチップ上に配置される。また、チップ上には複
数のパッドが配置され、ＤＲＡＭ、ロジック（論理回
路）およびアナログ回路と電気的に接続される。
搭載した半導体集積回路のチップ構成図である。ここで
は、図１に示すように、半導体記憶装置として、ダイナ
ミックランダムアクセスメモリ（以下、ＤＲＡＭと略記
する）を例に挙げて図示している。半導体集積回路に
は、さらにロジック（論理回路）およびアナログ回路が
ひとつのチップ上に配置される。また、チップ上には複
数のパッドが配置され、ＤＲＡＭ、ロジック（論理回
路）およびアナログ回路と電気的に接続される。
【００２１】前記複数のパッドには、前記ＤＲＡＭの第
１の電源であるＶＤＤおよび前記ＤＲＡＭの第２の電源
であるＶＰＰを供給するパッドが含まれる。一方、前記
第２の電源ＶＰＰは、前記第１の電源ＶＤＤよりも高い
電圧が与えられる。
１の電源であるＶＤＤおよび前記ＤＲＡＭの第２の電源
であるＶＰＰを供給するパッドが含まれる。一方、前記
第２の電源ＶＰＰは、前記第１の電源ＶＤＤよりも高い
電圧が与えられる。
【００２２】一方、前記ＤＲＡＭのデータ入力ＤＩｎ
は、前記ロジックに接続され、前記ＤＲＡＭのデータ出
力ＤＯｎは、前記ロジックに接続される。また、前記Ｄ
ＲＡＭの制御信号であるロウアドレスストローブ信号／
ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライ
トイネーブル信号／ＷＥ（／は、負極性であることを示
す）、および前記ＤＲＡＭのアドレス信号であるロウア
ドレス信号Ｘａｄ、カラムアドレス信号Ｙａｄが前記ロ
ジックに接続される。
は、前記ロジックに接続され、前記ＤＲＡＭのデータ出
力ＤＯｎは、前記ロジックに接続される。また、前記Ｄ
ＲＡＭの制御信号であるロウアドレスストローブ信号／
ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライ
トイネーブル信号／ＷＥ（／は、負極性であることを示
す）、および前記ＤＲＡＭのアドレス信号であるロウア
ドレス信号Ｘａｄ、カラムアドレス信号Ｙａｄが前記ロ
ジックに接続される。
【００２３】図２は同実施の形態１の半導体記憶装置で
あるＤＲＡＭのブロック構成図である。図２において、
前記ＤＲＡＭは、メモリアレイ、ワードドライバブロッ
ク、ロウデコーダ、センスアンプブロック、カラムデコ
ーダ、センスアンプドライバ、ロウコントローラ、カラ
ムコントローラおよびアドレスラッチからなる。
あるＤＲＡＭのブロック構成図である。図２において、
前記ＤＲＡＭは、メモリアレイ、ワードドライバブロッ
ク、ロウデコーダ、センスアンプブロック、カラムデコ
ーダ、センスアンプドライバ、ロウコントローラ、カラ
ムコントローラおよびアドレスラッチからなる。
【００２４】前記メモリアレイは、複数のビット線対、
複数のワード線、それらの交点に配置されるメモリセル
からなる。前記複数のワード線は、ワードドライバブロ
ックに接続される。また前記複数のビット線は前記セン
スアンプブロックに接続される。
複数のワード線、それらの交点に配置されるメモリセル
からなる。前記複数のワード線は、ワードドライバブロ
ックに接続される。また前記複数のビット線は前記セン
スアンプブロックに接続される。
【００２５】前記ワードドライバブロックは、前記ロウ
デコーダに接続され、前記ロウデコーダは、前記ロウコ
ントローラに接続される。また前記ロウコントローラ
は、前記センスアンプドライバおよび前記ロウアドレス
ストローブ信号／ＲＡＳに接続され、さらに前記センス
アンプドライバは前記センスアンプブロックに接続され
る。
デコーダに接続され、前記ロウデコーダは、前記ロウコ
ントローラに接続される。また前記ロウコントローラ
は、前記センスアンプドライバおよび前記ロウアドレス
ストローブ信号／ＲＡＳに接続され、さらに前記センス
アンプドライバは前記センスアンプブロックに接続され
る。
【００２６】前記センスアンプブロックは前記カラムデ
コーダに接続され、前記カラムデコーダには、前記デー
タ入力ＤＩｎ、前記データ出力ＤＯｎが接続される。ま
た、前記カラムデコーダには、前記カラムコントローラ
が接続され、前記カラムコントローラには、前記ロウア
ドレスストローブ信号／ＲＡＳ、前記カラムアドレスス
トローブ信号／ＣＡＳ、前記ライトイネーブル信号／Ｗ
Ｅが接続される。
コーダに接続され、前記カラムデコーダには、前記デー
タ入力ＤＩｎ、前記データ出力ＤＯｎが接続される。ま
た、前記カラムデコーダには、前記カラムコントローラ
が接続され、前記カラムコントローラには、前記ロウア
ドレスストローブ信号／ＲＡＳ、前記カラムアドレスス
トローブ信号／ＣＡＳ、前記ライトイネーブル信号／Ｗ
Ｅが接続される。
【００２７】また、前記ロウコントローラおよび前記カ
ラムコントローラには前記アドレスラッチが接続され、
前記アドレスラッチには、前記ロウアドレスストローブ
信号／ＲＡＳ、前記カラムアドレスストローブ信号／Ｃ
ＡＳ、前記ロウアドレス信号Ｘａｄ、前記カラムアドレ
ス信号Ｙａｄが接続される。
ラムコントローラには前記アドレスラッチが接続され、
前記アドレスラッチには、前記ロウアドレスストローブ
信号／ＲＡＳ、前記カラムアドレスストローブ信号／Ｃ
ＡＳ、前記ロウアドレス信号Ｘａｄ、前記カラムアドレ
ス信号Ｙａｄが接続される。
【００２８】図３は同実施の形態１におけるアドレスラ
ッチの回路構成図である。図３において、入力される前
記ロウアドレス信号Ｘａｄｎは、本実施の形態において
は、８ビットの構成をなし、各ビットのＸａｄ０〜７
は、それぞれＤ−フリップフロップ３０１〜３０８のＤ
端子に接続される。前記Ｄ−フリップフロップ３０１〜
３０８の出力端子Ｑは、ロウアドレスラッチ信号ＡＸ０
〜７に接続される。前記Ｄ−フリップフロップ３０１〜
３０８のＣＫ端子は、前記ロウアドレスストローブ信号
／ＲＡＳに接続される。
ッチの回路構成図である。図３において、入力される前
記ロウアドレス信号Ｘａｄｎは、本実施の形態において
は、８ビットの構成をなし、各ビットのＸａｄ０〜７
は、それぞれＤ−フリップフロップ３０１〜３０８のＤ
端子に接続される。前記Ｄ−フリップフロップ３０１〜
３０８の出力端子Ｑは、ロウアドレスラッチ信号ＡＸ０
〜７に接続される。前記Ｄ−フリップフロップ３０１〜
３０８のＣＫ端子は、前記ロウアドレスストローブ信号
／ＲＡＳに接続される。
【００２９】また、入力される前記カラムアドレス信号
Ｙａｄｎは、本実施の形態においては、６ビットの構成
をなし、各ビットのＹａｄ０〜５は、それぞれＤ−フリ
ップフロップ３０９〜３１４のＤ端子に接続される。前
記Ｄ−フリップフロップ３０９〜３１４の出力端子Ｑ
は、カラムアドレスラッチ信号ＡＹ０〜７に接続され
る。前記Ｄ−フリップフロップ３０９〜３１４のＣＫ端
子は、前記カラムアドレスストローブ信号／ＣＡＳに接
続される。
Ｙａｄｎは、本実施の形態においては、６ビットの構成
をなし、各ビットのＹａｄ０〜５は、それぞれＤ−フリ
ップフロップ３０９〜３１４のＤ端子に接続される。前
記Ｄ−フリップフロップ３０９〜３１４の出力端子Ｑ
は、カラムアドレスラッチ信号ＡＹ０〜７に接続され
る。前記Ｄ−フリップフロップ３０９〜３１４のＣＫ端
子は、前記カラムアドレスストローブ信号／ＣＡＳに接
続される。
【００３０】図４は同実施の形態１におけるロウコント
ローラの回路構成図である。図４において、前記ロウコ
ントローラは、第１のインバータ４０１、第２のインバ
ータ４０３、第３のインバータ４０６、第４〜６のイン
バータ４１０〜４１２、第７〜９のインバータ４２１〜
４２３、第１０〜１１のインバータ４３２〜４３３、第
１の遅延素子４０２、第２の遅延素子４０４、第３の遅
延素子４０７、第１のＮＡＮＤ素子４０５、第２〜９の
ＮＡＮＤ素子４１３〜４２０、第１０〜１７のＮＡＮＤ
素子４２４〜４３１、第１８〜２１のＮＡＮＤ素子４３
８〜４４１、第１のＡＮＤ素子４０８、第２〜５のＡＮ
Ｄ素子４３４〜４３７、第１のＳＲフリップフロップ４
０９で構成される。
ローラの回路構成図である。図４において、前記ロウコ
ントローラは、第１のインバータ４０１、第２のインバ
ータ４０３、第３のインバータ４０６、第４〜６のイン
バータ４１０〜４１２、第７〜９のインバータ４２１〜
４２３、第１０〜１１のインバータ４３２〜４３３、第
１の遅延素子４０２、第２の遅延素子４０４、第３の遅
延素子４０７、第１のＮＡＮＤ素子４０５、第２〜９の
ＮＡＮＤ素子４１３〜４２０、第１０〜１７のＮＡＮＤ
素子４２４〜４３１、第１８〜２１のＮＡＮＤ素子４３
８〜４４１、第１のＡＮＤ素子４０８、第２〜５のＡＮ
Ｄ素子４３４〜４３７、第１のＳＲフリップフロップ４
０９で構成される。
【００３１】前記ロウコントローラに入力される前記ロ
ウアドレスストローブ信号／ＲＡＳは、前記第１のイン
バータ４０１に入力され、前記第１のインバータ４０１
の出力は、前記第１の遅延素子４０２、前記第３の遅延
素子４０７、前記第１のＡＮＤ素子４０８、前記第１の
ＳＲフリップフロップ４０９のＲ（リセット）端子にに
入力される。
ウアドレスストローブ信号／ＲＡＳは、前記第１のイン
バータ４０１に入力され、前記第１のインバータ４０１
の出力は、前記第１の遅延素子４０２、前記第３の遅延
素子４０７、前記第１のＡＮＤ素子４０８、前記第１の
ＳＲフリップフロップ４０９のＲ（リセット）端子にに
入力される。
【００３２】前記第１の遅延素子４０２の出力は前記第
２のインバータ４０３に入力される。前記第２のインバ
ータ４０３の出力は前記第２の遅延素子４０４および前
記第１のＮＡＮＤ素子４０５に入力される。前記第２の
遅延素子４０４の出力は前記第１のＮＡＮＤ素子４０５
に入力される。前記第１のＮＡＮＤ素子４０５の出力
は、Ｐｃｈセンスアンプ起動信号／ＳＥであり、前記第
３のインバータ４０６および前記第１のＳＲフリップフ
ロップ４０９のＳ（セット）端子に入力される。
２のインバータ４０３に入力される。前記第２のインバ
ータ４０３の出力は前記第２の遅延素子４０４および前
記第１のＮＡＮＤ素子４０５に入力される。前記第２の
遅延素子４０４の出力は前記第１のＮＡＮＤ素子４０５
に入力される。前記第１のＮＡＮＤ素子４０５の出力
は、Ｐｃｈセンスアンプ起動信号／ＳＥであり、前記第
３のインバータ４０６および前記第１のＳＲフリップフ
ロップ４０９のＳ（セット）端子に入力される。
【００３３】前記第３のインバータ４０６の出力はＮｃ
ｈセンスアンプ起動信号ＳＥである。前記第１のＳＲフ
リップフロップ４０９の出力Ｑは、プリビット線イコラ
イズ信号ＰＥＱである。前記第３の遅延素子４０７の出
力は前記第１のＡＮＤ素子４０８に入力される。前記第
４〜６のインバータ４１０〜４１２の入力にはそれぞれ
前記ロウアドレスラッチ信号のうちＡＸ２〜４が入力さ
れる。
ｈセンスアンプ起動信号ＳＥである。前記第１のＳＲフ
リップフロップ４０９の出力Ｑは、プリビット線イコラ
イズ信号ＰＥＱである。前記第３の遅延素子４０７の出
力は前記第１のＡＮＤ素子４０８に入力される。前記第
４〜６のインバータ４１０〜４１２の入力にはそれぞれ
前記ロウアドレスラッチ信号のうちＡＸ２〜４が入力さ
れる。
【００３４】前記第２のＮＡＮＤ素子４１３には第４〜
６のインバータ４１０〜４１２の出力が入力され、前記
第２のＮＡＮＤ素子４１３の出力はロウプリデコード信
号ＸＰＡ０である。前記第３のＮＡＮＤ素子４１４には
前記ロウアドレスラッチ信号ＡＸ２，第５〜６のインバ
ータ４１１〜４１２の出力が入力され、前記第３のＮＡ
ＮＤ素子４１４の出力はロウプリデコード信号ＸＰＡ１
である。
６のインバータ４１０〜４１２の出力が入力され、前記
第２のＮＡＮＤ素子４１３の出力はロウプリデコード信
号ＸＰＡ０である。前記第３のＮＡＮＤ素子４１４には
前記ロウアドレスラッチ信号ＡＸ２，第５〜６のインバ
ータ４１１〜４１２の出力が入力され、前記第３のＮＡ
ＮＤ素子４１４の出力はロウプリデコード信号ＸＰＡ１
である。
【００３５】前記第４のＮＡＮＤ素子４１５には前記ロ
ウアドレスラッチ信号ＡＸ３，第４、６のインバータ４
１０、４１２の出力が入力され、前記第４のＮＡＮＤ素
子４１５の出力はロウプリデコード信号ＸＰＡ２であ
る。前記第５のＮＡＮＤ素子４１６には前記ロウアドレ
スラッチ信号ＡＸ２〜３，第６のインバータ４１２の出
力が入力され、前記第５のＮＡＮＤ素子４１６の出力は
ロウプリデコード信号ＸＰＡ３である。
ウアドレスラッチ信号ＡＸ３，第４、６のインバータ４
１０、４１２の出力が入力され、前記第４のＮＡＮＤ素
子４１５の出力はロウプリデコード信号ＸＰＡ２であ
る。前記第５のＮＡＮＤ素子４１６には前記ロウアドレ
スラッチ信号ＡＸ２〜３，第６のインバータ４１２の出
力が入力され、前記第５のＮＡＮＤ素子４１６の出力は
ロウプリデコード信号ＸＰＡ３である。
【００３６】前記第６のＮＡＮＤ素子４１７には前記ロ
ウアドレスラッチ信号ＡＸ４，第４〜５のインバータ４
１０〜４１１の出力が入力され、前記第６のＮＡＮＤ素
子４１７の出力はロウプリデコード信号ＸＰＡ４であ
る。前記第７のＮＡＮＤ素子４１８には前記ロウアドレ
スラッチ信号ＡＸ２，４，第５のインバータ４１１の出
力が入力され、前記第７のＮＡＮＤ素子４１８の出力は
ロウプリデコード信号ＸＰＡ５である。
ウアドレスラッチ信号ＡＸ４，第４〜５のインバータ４
１０〜４１１の出力が入力され、前記第６のＮＡＮＤ素
子４１７の出力はロウプリデコード信号ＸＰＡ４であ
る。前記第７のＮＡＮＤ素子４１８には前記ロウアドレ
スラッチ信号ＡＸ２，４，第５のインバータ４１１の出
力が入力され、前記第７のＮＡＮＤ素子４１８の出力は
ロウプリデコード信号ＸＰＡ５である。
【００３７】前記第８のＮＡＮＤ素子４１９には前記ロ
ウアドレスラッチ信号ＡＸ３、４，第４のインバータ４
１０の出力が入力され、前記第８のＮＡＮＤ素子４１９
の出力はロウプリデコード信号ＸＰＡ６である。前記第
９のＮＡＮＤ素子４２０には前記ロウアドレスラッチ信
号ＡＸ２〜４が入力され、前記第９のＮＡＮＤ素子４２
０の出力はロウプリデコード信号ＸＰＡ７である。
ウアドレスラッチ信号ＡＸ３、４，第４のインバータ４
１０の出力が入力され、前記第８のＮＡＮＤ素子４１９
の出力はロウプリデコード信号ＸＰＡ６である。前記第
９のＮＡＮＤ素子４２０には前記ロウアドレスラッチ信
号ＡＸ２〜４が入力され、前記第９のＮＡＮＤ素子４２
０の出力はロウプリデコード信号ＸＰＡ７である。
【００３８】前記第７〜９のインバータ４２１〜４２３
の入力にはそれぞれ前記ロウアドレスラッチ信号のうち
ＡＸ５〜７が入力される。前記第１０のＮＡＮＤ素子４
２４には第７〜９のインバータ４２１〜４２３の出力が
入力され、前記第１０のＮＡＮＤ素子４２４の出力はロ
ウプリデコード信号ＸＰＢ０である。
の入力にはそれぞれ前記ロウアドレスラッチ信号のうち
ＡＸ５〜７が入力される。前記第１０のＮＡＮＤ素子４
２４には第７〜９のインバータ４２１〜４２３の出力が
入力され、前記第１０のＮＡＮＤ素子４２４の出力はロ
ウプリデコード信号ＸＰＢ０である。
【００３９】前記第１１のＮＡＮＤ素子４２５には前記
ロウアドレスラッチ信号ＡＸ５，第８、９のインバータ
４２２、４２３の出力が入力され、前記第１１のＮＡＮ
Ｄ素子４２５の出力はロウプリデコード信号ＸＰＢ１で
ある。前記第１２のＮＡＮＤ素子４２６には前記ロウア
ドレスラッチ信号ＡＸ６，第７、９のインバータ４２
１、４２３の出力が入力され、前記第１２のＮＡＮＤ素
子４２６の出力はロウプリデコード信号ＸＰＢ２であ
る。
ロウアドレスラッチ信号ＡＸ５，第８、９のインバータ
４２２、４２３の出力が入力され、前記第１１のＮＡＮ
Ｄ素子４２５の出力はロウプリデコード信号ＸＰＢ１で
ある。前記第１２のＮＡＮＤ素子４２６には前記ロウア
ドレスラッチ信号ＡＸ６，第７、９のインバータ４２
１、４２３の出力が入力され、前記第１２のＮＡＮＤ素
子４２６の出力はロウプリデコード信号ＸＰＢ２であ
る。
【００４０】前記第１３のＮＡＮＤ素子４２７には前記
ロウアドレスラッチ信号ＡＸ５〜６，第９のインバータ
４２３の出力が入力され、前記第１３のＮＡＮＤ素子４
２７の出力はロウプリデコード信号ＸＰＢ３である。前
記第１４のＮＡＮＤ素子４２８には前記ロウアドレスラ
ッチ信号ＡＸ７，第７〜８のインバータ４２１〜４２２
の出力が入力され、前記第１４のＮＡＮＤ素子４２８の
出力はロウプリデコード信号ＸＰＢ４である。
ロウアドレスラッチ信号ＡＸ５〜６，第９のインバータ
４２３の出力が入力され、前記第１３のＮＡＮＤ素子４
２７の出力はロウプリデコード信号ＸＰＢ３である。前
記第１４のＮＡＮＤ素子４２８には前記ロウアドレスラ
ッチ信号ＡＸ７，第７〜８のインバータ４２１〜４２２
の出力が入力され、前記第１４のＮＡＮＤ素子４２８の
出力はロウプリデコード信号ＸＰＢ４である。
【００４１】前記第１５のＮＡＮＤ素子４２９には前記
ロウアドレスラッチ信号ＡＸ５，７，第８のインバータ
４２２の出力が入力され、前記第１５のＮＡＮＤ素子４
２９の出力はロウプリデコード信号ＸＰＢ５である。前
記第１６のＮＡＮＤ素子４３０には前記ロウアドレスラ
ッチ信号ＡＸ６、７，第７のインバータ４２１の出力が
入力され、前記第１６のＮＡＮＤ素子４３０の出力はロ
ウプリデコード信号ＸＰＢ６である。前記第１７のＮＡ
ＮＤ素子４３１には前記ロウアドレスラッチ信号ＡＸ５
〜６が入力され、前記第１７のＮＡＮＤ素子４３１の出
力はロウプリデコード信号ＸＰＢ７である。
ロウアドレスラッチ信号ＡＸ５，７，第８のインバータ
４２２の出力が入力され、前記第１５のＮＡＮＤ素子４
２９の出力はロウプリデコード信号ＸＰＢ５である。前
記第１６のＮＡＮＤ素子４３０には前記ロウアドレスラ
ッチ信号ＡＸ６、７，第７のインバータ４２１の出力が
入力され、前記第１６のＮＡＮＤ素子４３０の出力はロ
ウプリデコード信号ＸＰＢ６である。前記第１７のＮＡ
ＮＤ素子４３１には前記ロウアドレスラッチ信号ＡＸ５
〜６が入力され、前記第１７のＮＡＮＤ素子４３１の出
力はロウプリデコード信号ＸＰＢ７である。
【００４２】前記第１０、１１のインバータ４３２〜４
３３の入力にはそれぞれ前記ロウアドレスラッチ信号の
うちＡＸ０，１が入力される。前記第２のＡＮＤ素子４
３４には前記第１０，１１のインバータ４３２，４３３
の出力が入力され、前記第２のＡＮＤ素子４３４の出力
は前記第１８のＮＡＮＤ素子４３８に入力される。
３３の入力にはそれぞれ前記ロウアドレスラッチ信号の
うちＡＸ０，１が入力される。前記第２のＡＮＤ素子４
３４には前記第１０，１１のインバータ４３２，４３３
の出力が入力され、前記第２のＡＮＤ素子４３４の出力
は前記第１８のＮＡＮＤ素子４３８に入力される。
【００４３】前記第３のＡＮＤ素子４３５には前記ロウ
アドレスラッチ信号ＡＸ０，前記第１１のインバータ４
３３の出力が入力され、前記第３のＡＮＤ素子４３５の
出力は前記第１９のＮＡＮＤ素子４３９に入力される。
前記第４のＡＮＤ素子４３６には前記ロウアドレスラッ
チ信号ＡＸ１，前記第１０のインバータ４３２の出力が
入力され、前記第４のＡＮＤ素子４３６の出力は前記第
２０のＮＡＮＤ素子４４０に入力される。
アドレスラッチ信号ＡＸ０，前記第１１のインバータ４
３３の出力が入力され、前記第３のＡＮＤ素子４３５の
出力は前記第１９のＮＡＮＤ素子４３９に入力される。
前記第４のＡＮＤ素子４３６には前記ロウアドレスラッ
チ信号ＡＸ１，前記第１０のインバータ４３２の出力が
入力され、前記第４のＡＮＤ素子４３６の出力は前記第
２０のＮＡＮＤ素子４４０に入力される。
【００４４】前記第５のＡＮＤ素子４３７には前記ロウ
アドレスラッチ信号ＡＸ０，１が入力され、前記第５の
ＡＮＤ素子４３７の出力は前記第２１のＮＡＮＤ素子４
４１に入力される。前記第１のＡＮＤ素子４０８の出力
は前記第１８〜２１のＮＡＮＤ素子４３８〜４４１に入
力され、前記第１８〜２１のＮＡＮＤ素子４３８〜４４
１の出力はワード線プリデコード信号ＸＰＷ０〜３であ
る。
アドレスラッチ信号ＡＸ０，１が入力され、前記第５の
ＡＮＤ素子４３７の出力は前記第２１のＮＡＮＤ素子４
４１に入力される。前記第１のＡＮＤ素子４０８の出力
は前記第１８〜２１のＮＡＮＤ素子４３８〜４４１に入
力され、前記第１８〜２１のＮＡＮＤ素子４３８〜４４
１の出力はワード線プリデコード信号ＸＰＷ０〜３であ
る。
【００４５】図５は同実施の形態１におけるカラムコン
トローラの回路構成図である。図５において、前記カラ
ムコントローラは、第１２〜１４のインバータ５０１〜
５０３、第１５のインバータ５０７、第１６、１７のイ
ンバータ５１０，５１１、第１８、１９のインバータ５
２０，５２１、第２０、２１のインバータ５３０，５３
１、第４の遅延素子５０４、第６、７のＡＮＤ素子５０
５、５０６、第８，９のＡＮＤ素子５０８，５０９、第
１０〜１７のＡＮＤ素子５１２〜５１９、第１８〜２５
のＡＮＤ素子５２２〜５２９、第２６〜３３のＡＮＤ素
子５３２〜５３９から構成される。
トローラの回路構成図である。図５において、前記カラ
ムコントローラは、第１２〜１４のインバータ５０１〜
５０３、第１５のインバータ５０７、第１６、１７のイ
ンバータ５１０，５１１、第１８、１９のインバータ５
２０，５２１、第２０、２１のインバータ５３０，５３
１、第４の遅延素子５０４、第６、７のＡＮＤ素子５０
５、５０６、第８，９のＡＮＤ素子５０８，５０９、第
１０〜１７のＡＮＤ素子５１２〜５１９、第１８〜２５
のＡＮＤ素子５２２〜５２９、第２６〜３３のＡＮＤ素
子５３２〜５３９から構成される。
【００４６】前記カラムコントローラに入力される前記
ロウアドレスストローブ信号／ＲＡＳは前記第１２のイ
ンバータ５０１に入力される。前記第１２のインバータ
５０１の出力は前記第７のＡＮＤ素子５０６および前記
第８，９のＡＮＤ素子５０８，５０９に入力される。
ロウアドレスストローブ信号／ＲＡＳは前記第１２のイ
ンバータ５０１に入力される。前記第１２のインバータ
５０１の出力は前記第７のＡＮＤ素子５０６および前記
第８，９のＡＮＤ素子５０８，５０９に入力される。
【００４７】また、前記カラムコントローラに入力され
る前記カラムアドレスストローブ信号／ＣＡＳは前記第
１３のインバータ５０２に入力される。前記第１３のイ
ンバータ５０２の出力は前記第４の遅延素子５０４、第
６、７のＡＮＤ素子５０５、５０６に入力される。
る前記カラムアドレスストローブ信号／ＣＡＳは前記第
１３のインバータ５０２に入力される。前記第１３のイ
ンバータ５０２の出力は前記第４の遅延素子５０４、第
６、７のＡＮＤ素子５０５、５０６に入力される。
【００４８】また、前記カラムコントローラに入力され
る前記ライトイネーブル信号／ＷＥは前記第１４のイン
バータ５０３に入力される。前記第１４のインバータ５
０３の出力は前記第８のＡＮＤ素子５０８、第１５のイ
ンバータ５０７に入力される。
る前記ライトイネーブル信号／ＷＥは前記第１４のイン
バータ５０３に入力される。前記第１４のインバータ５
０３の出力は前記第８のＡＮＤ素子５０８、第１５のイ
ンバータ５０７に入力される。
【００４９】前記第６のＡＮＤ素子５０５の出力は前記
第８のＡＮＤ素子５０８に入力され、前記第１５のイン
バータ５０７の出力は前記第９のＡＮＤ素子５０９に入
力される。前記第８のＡＮＤ素子５０８の出力はライト
アンプ活性化信号ＷＥＮであり、前記第９のＡＮＤ素子
５０９の出力はリードアンプ活性化信号ＲＥＮである。
第８のＡＮＤ素子５０８に入力され、前記第１５のイン
バータ５０７の出力は前記第９のＡＮＤ素子５０９に入
力される。前記第８のＡＮＤ素子５０８の出力はライト
アンプ活性化信号ＷＥＮであり、前記第９のＡＮＤ素子
５０９の出力はリードアンプ活性化信号ＲＥＮである。
【００５０】また、前記第１６のインバータ５１０には
前記カラムアドレスラッチ信号ＡＹ０が入力され、前記
第１７のインバータ５１１には前記カラムアドレスラッ
チ信号ＡＹ１が入力される。
前記カラムアドレスラッチ信号ＡＹ０が入力され、前記
第１７のインバータ５１１には前記カラムアドレスラッ
チ信号ＡＹ１が入力される。
【００５１】前記第１０のＡＮＤ素子５１２には第１
６，１７のインバータ５１０，５１１の出力が入力さ
れ、前記第１１のＡＮＤ素子５１３には第１７のインバ
ータ５１１の出力および前記カラムアドレスラッチ信号
ＡＹ０が入力され、前記第１２のＡＮＤ素子５１４には
第１６のインバータ５１０の出力および前記カラムアド
レスラッチ信号ＡＹ１が入力され、前記第１３のＡＮＤ
素子５１５には前記カラムアドレスラッチ信号ＡＹ０、
１が入力される。
６，１７のインバータ５１０，５１１の出力が入力さ
れ、前記第１１のＡＮＤ素子５１３には第１７のインバ
ータ５１１の出力および前記カラムアドレスラッチ信号
ＡＹ０が入力され、前記第１２のＡＮＤ素子５１４には
第１６のインバータ５１０の出力および前記カラムアド
レスラッチ信号ＡＹ１が入力され、前記第１３のＡＮＤ
素子５１５には前記カラムアドレスラッチ信号ＡＹ０、
１が入力される。
【００５２】また、前記第１４〜１７のＡＮＤ素子５１
６〜５１９にはそれぞれ前記第１０〜１３のＡＮＤ素子
５１２〜５１５の出力が入力され、さらに前記第１４〜
１７のＡＮＤ素子５１６〜５１９には前記第７のＡＮＤ
素子５０６の出力が入力される。これら前記第１４〜１
７のＡＮＤ素子５１６〜５１９の出力はカラムプリデコ
ード信号ＹＰＡ０〜３である。
６〜５１９にはそれぞれ前記第１０〜１３のＡＮＤ素子
５１２〜５１５の出力が入力され、さらに前記第１４〜
１７のＡＮＤ素子５１６〜５１９には前記第７のＡＮＤ
素子５０６の出力が入力される。これら前記第１４〜１
７のＡＮＤ素子５１６〜５１９の出力はカラムプリデコ
ード信号ＹＰＡ０〜３である。
【００５３】また、前記第１８のインバータ５２０には
前記カラムアドレスラッチ信号ＡＹ２が入力され、前記
第１９のインバータ５２１には前記カラムアドレスラッ
チ信号ＡＹ３が入力される。
前記カラムアドレスラッチ信号ＡＹ２が入力され、前記
第１９のインバータ５２１には前記カラムアドレスラッ
チ信号ＡＹ３が入力される。
【００５４】前記第１８のＡＮＤ素子５２２には第１
８，１９のインバータ５２０，５２１の出力が入力さ
れ、前記第１９のＡＮＤ素子５２３には第１９のインバ
ータ５２１の出力および前記カラムアドレスラッチ信号
ＡＹ２が入力され、前記第２０のＡＮＤ素子５２４には
第１８のインバータ５２０の出力および前記カラムアド
レスラッチ信号ＡＹ３が入力され、前記第２１のＡＮＤ
素子５２５には前記カラムアドレスラッチ信号ＡＹ２、
３が入力される。
８，１９のインバータ５２０，５２１の出力が入力さ
れ、前記第１９のＡＮＤ素子５２３には第１９のインバ
ータ５２１の出力および前記カラムアドレスラッチ信号
ＡＹ２が入力され、前記第２０のＡＮＤ素子５２４には
第１８のインバータ５２０の出力および前記カラムアド
レスラッチ信号ＡＹ３が入力され、前記第２１のＡＮＤ
素子５２５には前記カラムアドレスラッチ信号ＡＹ２、
３が入力される。
【００５５】また、前記第２２〜２５のＡＮＤ素子５２
６〜５２９にはそれぞれ前記第１８〜２１のＡＮＤ素子
５２２〜５２５の出力が入力され、さらに前記第２２〜
２５のＡＮＤ素子５２６〜５２９には前記第７のＡＮＤ
素子５０６の出力が入力される。これら前記第２２〜２
５のＡＮＤ素子５２６〜５２９の出力はカラムプリデコ
ード信号ＹＰＡ４〜７である。
６〜５２９にはそれぞれ前記第１８〜２１のＡＮＤ素子
５２２〜５２５の出力が入力され、さらに前記第２２〜
２５のＡＮＤ素子５２６〜５２９には前記第７のＡＮＤ
素子５０６の出力が入力される。これら前記第２２〜２
５のＡＮＤ素子５２６〜５２９の出力はカラムプリデコ
ード信号ＹＰＡ４〜７である。
【００５６】また、前記第２０のインバータ５３０には
前記カラムアドレスラッチ信号ＡＹ４が入力され、前記
第２１のインバータ５３１には前記カラムアドレスラッ
チ信号ＡＹ５が入力される。
前記カラムアドレスラッチ信号ＡＹ４が入力され、前記
第２１のインバータ５３１には前記カラムアドレスラッ
チ信号ＡＹ５が入力される。
【００５７】前記第２６のＡＮＤ素子５３２には第２
０，２１のインバータ５３０，５３１の出力が入力さ
れ、前記第２７のＡＮＤ素子５３３には第２１のインバ
ータ５３１の出力および前記カラムアドレスラッチ信号
ＡＹ４が入力され、前記第２８のＡＮＤ素子５３４には
第２０のインバータ５３０の出力および前記カラムアド
レスラッチ信号ＡＹ５が入力され、前記第２９のＡＮＤ
素子５３５には前記カラムアドレスラッチ信号ＡＹ４、
５が入力される。
０，２１のインバータ５３０，５３１の出力が入力さ
れ、前記第２７のＡＮＤ素子５３３には第２１のインバ
ータ５３１の出力および前記カラムアドレスラッチ信号
ＡＹ４が入力され、前記第２８のＡＮＤ素子５３４には
第２０のインバータ５３０の出力および前記カラムアド
レスラッチ信号ＡＹ５が入力され、前記第２９のＡＮＤ
素子５３５には前記カラムアドレスラッチ信号ＡＹ４、
５が入力される。
【００５８】また、前記第３０〜３３のＡＮＤ素子５３
６〜５３９にはそれぞれ前記第２６〜２９のＡＮＤ素子
５３２〜５３５の出力が入力され、さらに前記第３０〜
３３のＡＮＤ素子５３６〜５３９には前記第７のＡＮＤ
素子５０６の出力が入力される。これら前記第３０〜３
３のＡＮＤ素子５３６〜５３９の出力はカラムプリデコ
ード信号ＹＰＡ８〜１１である。
６〜５３９にはそれぞれ前記第２６〜２９のＡＮＤ素子
５３２〜５３５の出力が入力され、さらに前記第３０〜
３３のＡＮＤ素子５３６〜５３９には前記第７のＡＮＤ
素子５０６の出力が入力される。これら前記第３０〜３
３のＡＮＤ素子５３６〜５３９の出力はカラムプリデコ
ード信号ＹＰＡ８〜１１である。
【００５９】図６は同実施の形態１におけるメモリアレ
イとセンスアンプブロックの回路構成図である。図６に
おいて、前記メモリアレイは、複数のワード線ＷＬｎ
（本実施の形態ではｎ＝０〜２５５）と、交差する複数
のビット線対ＢＬｎおよび／ＢＬｎ（本実施の形態では
ｎ＝０〜１０２４）の交点に配置される複数のメモリセ
ル６０１から構成される。
イとセンスアンプブロックの回路構成図である。図６に
おいて、前記メモリアレイは、複数のワード線ＷＬｎ
（本実施の形態ではｎ＝０〜２５５）と、交差する複数
のビット線対ＢＬｎおよび／ＢＬｎ（本実施の形態では
ｎ＝０〜１０２４）の交点に配置される複数のメモリセ
ル６０１から構成される。
【００６０】前記メモリセル６０１はＮチャネルトラン
ジスタであるメモリセルトランジスタ６０２およびキャ
パシタ６０３から構成される。前記メモリセルトランジ
スタ６０２のゲートには前記ワード線ＷＬｎが、ソース
には前記ビット線ＢＬｎ、ドレインには前記キャパシタ
６０３が接続される。前記キャパシタ６０３の他方のノ
ードには前記ＤＲＡＭの第１の電源であるＶＤＤの１／
２の電圧が供給される。
ジスタであるメモリセルトランジスタ６０２およびキャ
パシタ６０３から構成される。前記メモリセルトランジ
スタ６０２のゲートには前記ワード線ＷＬｎが、ソース
には前記ビット線ＢＬｎ、ドレインには前記キャパシタ
６０３が接続される。前記キャパシタ６０３の他方のノ
ードには前記ＤＲＡＭの第１の電源であるＶＤＤの１／
２の電圧が供給される。
【００６１】前記センスアンプブロックは複数のセンス
アンプ６０４および複数のプリチャージ回路６０５から
構成される。前記センスアンプ６０４には、前記ビット
線対ＢＬｎおよび／ＢＬｎが接続される。前記センスア
ンプ６０４は、Ｎチャネルトランジスタ６１２，６０６
およびＰチャネルトランジスタ６０７、６０８より構成
されるＣＭＯＳカップリング型センスアンプ回路であ
る。
アンプ６０４および複数のプリチャージ回路６０５から
構成される。前記センスアンプ６０４には、前記ビット
線対ＢＬｎおよび／ＢＬｎが接続される。前記センスア
ンプ６０４は、Ｎチャネルトランジスタ６１２，６０６
およびＰチャネルトランジスタ６０７、６０８より構成
されるＣＭＯＳカップリング型センスアンプ回路であ
る。
【００６２】前記Ｎチャネルトランジスタ６１２のソー
スには前記ビット線ＢＬｎ、ゲートには前記ビット線／
ＢＬｎ、ドレインにはセンスアンプグランドＳＡＮが接
続される。前記Ｎチャネルトランジスタ６０６のソース
には前記ビット線／ＢＬｎ、ゲートには前記ビット線Ｂ
Ｌｎ、ドレインにはセンスアンプグランドＳＡＮが接続
される。
スには前記ビット線ＢＬｎ、ゲートには前記ビット線／
ＢＬｎ、ドレインにはセンスアンプグランドＳＡＮが接
続される。前記Ｎチャネルトランジスタ６０６のソース
には前記ビット線／ＢＬｎ、ゲートには前記ビット線Ｂ
Ｌｎ、ドレインにはセンスアンプグランドＳＡＮが接続
される。
【００６３】前記Ｐチャネルトランジスタ６０７のソー
スには前記ビット線ＢＬｎ、ゲートには前記ビット線／
ＢＬｎ、ドレインにはセンスアンプ電源ＳＡＰが接続さ
れる。前記Ｐチャネルトランジスタ６０８のソースには
前記ビット線／ＢＬｎ、ゲートには前記ビット線ＢＬ
ｎ、ドレインにはセンスアンプ電源ＳＡＰが接続され
る。
スには前記ビット線ＢＬｎ、ゲートには前記ビット線／
ＢＬｎ、ドレインにはセンスアンプ電源ＳＡＰが接続さ
れる。前記Ｐチャネルトランジスタ６０８のソースには
前記ビット線／ＢＬｎ、ゲートには前記ビット線ＢＬ
ｎ、ドレインにはセンスアンプ電源ＳＡＰが接続され
る。
【００６４】前記プリチャージ回路６０５は、Ｎチャネ
ルトランジスタ６０９〜６１１で構成される。前記Ｎチ
ャネルトランジスタ６０９のソースは前記ビット線ＢＬ
ｎに、ドレインはビット線プリチャージ電源ＶＢＰに、
ゲートはビット線プリチャージ信号ＥＱに接続される。
前記Ｎチャネルトランジスタ６１０のソースは前記ビッ
ト線／ＢＬｎに、ドレインは前記ビット線プリチャージ
電源ＶＢＰに、ゲートは前記ビット線プリチャージ信号
ＥＱに接続される。また前記Ｎチャネルトランジスタ６
１１のソースは前記ビット線ＢＬｎに、ドレインは前記
ビット線／ＢＬｎに、ゲートは前記ビット線プリチャー
ジ信号ＥＱに接続される。
ルトランジスタ６０９〜６１１で構成される。前記Ｎチ
ャネルトランジスタ６０９のソースは前記ビット線ＢＬ
ｎに、ドレインはビット線プリチャージ電源ＶＢＰに、
ゲートはビット線プリチャージ信号ＥＱに接続される。
前記Ｎチャネルトランジスタ６１０のソースは前記ビッ
ト線／ＢＬｎに、ドレインは前記ビット線プリチャージ
電源ＶＢＰに、ゲートは前記ビット線プリチャージ信号
ＥＱに接続される。また前記Ｎチャネルトランジスタ６
１１のソースは前記ビット線ＢＬｎに、ドレインは前記
ビット線／ＢＬｎに、ゲートは前記ビット線プリチャー
ジ信号ＥＱに接続される。
【００６５】前記ビット線プリチャージ信号ＥＱのハイ
レベルの電圧は、前記ＤＲＡＭの第２の電源であるＶＰ
Ｐと同じレベルが供給されるため、前記Ｎチャネルトラ
ンジスタ６０９〜６１１のゲート酸化膜は、それに耐え
うるだけの厚いものが使用される。
レベルの電圧は、前記ＤＲＡＭの第２の電源であるＶＰ
Ｐと同じレベルが供給されるため、前記Ｎチャネルトラ
ンジスタ６０９〜６１１のゲート酸化膜は、それに耐え
うるだけの厚いものが使用される。
【００６６】図７は同実施の形態１におけるワードドラ
イバブロックとロウデコーダの回路構成図である。図７
において、前記ワードドライバブロックは、第１〜４の
ワードドライバユニット７０１〜７０４から構成され
る。前記第１〜４のワードドライバユニット７０１〜７
０４には、それぞれ前記ワード線プリデコード信号ＸＰ
Ｗ０〜３が接続される。
イバブロックとロウデコーダの回路構成図である。図７
において、前記ワードドライバブロックは、第１〜４の
ワードドライバユニット７０１〜７０４から構成され
る。前記第１〜４のワードドライバユニット７０１〜７
０４には、それぞれ前記ワード線プリデコード信号ＸＰ
Ｗ０〜３が接続される。
【００６７】前記第１のワードドライバユニット７０１
には複数のワード線ＷＬ４ｎ（ｎ＝０〜６３）が接続さ
れる。また前記第２のワードドライバユニット７０２に
は複数のワード線ＷＬ４ｎ＋１（ｎ＝０〜６３）が接続
される。前記第３のワードドライバユニット７０３には
複数のワード線ＷＬ４ｎ＋２（ｎ＝０〜６３）が接続さ
れる。前記第４のワードドライバユニット７０４には複
数のワード線ＷＬ４ｎ＋３（ｎ＝０〜６３）が接続され
る。
には複数のワード線ＷＬ４ｎ（ｎ＝０〜６３）が接続さ
れる。また前記第２のワードドライバユニット７０２に
は複数のワード線ＷＬ４ｎ＋１（ｎ＝０〜６３）が接続
される。前記第３のワードドライバユニット７０３には
複数のワード線ＷＬ４ｎ＋２（ｎ＝０〜６３）が接続さ
れる。前記第４のワードドライバユニット７０４には複
数のワード線ＷＬ４ｎ＋３（ｎ＝０〜６３）が接続され
る。
【００６８】前記ロウデコーダにはＡＮＤ素子７０５お
よびその出力に接続されるインバータ７０６から構成さ
れるロウデコーダユニットが６４個配置される。前記ロ
ウデコーダユニットの前記ＡＮＤ素子７０５の入力に
は、前記７つのロウプリデコード信号ＸＰＡ０〜７から
１本と、前記７つのロウプリデコード信号ＸＰＢ０〜７
から１本の計２本の前記ロウプリデコード信号が接続さ
れる。
よびその出力に接続されるインバータ７０６から構成さ
れるロウデコーダユニットが６４個配置される。前記ロ
ウデコーダユニットの前記ＡＮＤ素子７０５の入力に
は、前記７つのロウプリデコード信号ＸＰＡ０〜７から
１本と、前記７つのロウプリデコード信号ＸＰＢ０〜７
から１本の計２本の前記ロウプリデコード信号が接続さ
れる。
【００６９】前記ロウプリデコード信号ＸＰＡ０とＸＰ
Ｂ０が接続される前記ロウデコーダユニットの前記ＡＮ
Ｄ素子７０５の出力はロウデコード信号ＡＤＸ０、前記
インバータ７０６の出力はロウデコード信号／ＡＤＸ０
である。同様に、前記ロウプリデコード信号ＸＰＡ１と
ＸＰＢ０接続される前記ロウデコーダユニットの出力は
ロウデコード信号ＡＤＸ１、／ＡＤＸ１である。
Ｂ０が接続される前記ロウデコーダユニットの前記ＡＮ
Ｄ素子７０５の出力はロウデコード信号ＡＤＸ０、前記
インバータ７０６の出力はロウデコード信号／ＡＤＸ０
である。同様に、前記ロウプリデコード信号ＸＰＡ１と
ＸＰＢ０接続される前記ロウデコーダユニットの出力は
ロウデコード信号ＡＤＸ１、／ＡＤＸ１である。
【００７０】このようにＸＰＡ（０〜７）を下位とし
て、前記ロウデコード信号はＡＤＸｎ（ｎ＝０〜６３）
まで出力される。この前記ロウデコード信号はＡＤＸｎ
（ｎ＝０〜６３）はそれぞれ、前記第１〜４のワードド
ライバユニット７０１〜７０４に入力される。
て、前記ロウデコード信号はＡＤＸｎ（ｎ＝０〜６３）
まで出力される。この前記ロウデコード信号はＡＤＸｎ
（ｎ＝０〜６３）はそれぞれ、前記第１〜４のワードド
ライバユニット７０１〜７０４に入力される。
【００７１】図８は同実施の形態１におけるワードドラ
イバユニットの回路構成図である。図８において、８０
１はワードドライバ、８０２はレベルシフタ、ＶＰＰＬ
は金属配線、８０３はＮチャネルトランジスタ、８０４
はＰチャネルトランジスタ、８０５はＮチャネルトラン
ジスタ、８０６はＰチャネルトランジスタ、８０７はＮ
チャネルトランジスタ、８０８はＰチャネルトランジス
タ、／ＷＬＣはノード、ＷＤおよび／ＷＤはワード線セ
レクト信号、８０９はＰチャネルトランジスタ、８１０
はＰチャネルトランジスタ、８１１はＮチャネルトラン
ジスタ、８１３はＮチャネルトランジスタ、８１２はイ
ンバータ、８１５はインバータ、８１４はバッファであ
る。
イバユニットの回路構成図である。図８において、８０
１はワードドライバ、８０２はレベルシフタ、ＶＰＰＬ
は金属配線、８０３はＮチャネルトランジスタ、８０４
はＰチャネルトランジスタ、８０５はＮチャネルトラン
ジスタ、８０６はＰチャネルトランジスタ、８０７はＮ
チャネルトランジスタ、８０８はＰチャネルトランジス
タ、／ＷＬＣはノード、ＷＤおよび／ＷＤはワード線セ
レクト信号、８０９はＰチャネルトランジスタ、８１０
はＰチャネルトランジスタ、８１１はＮチャネルトラン
ジスタ、８１３はＮチャネルトランジスタ、８１２はイ
ンバータ、８１５はインバータ、８１４はバッファであ
る。
【００７２】前記ワードドライバユニット７０１〜７０
４は、６４個のワードドライバ８０１と、１個のレベル
シフタ８０２、および前記第２の電源ＶＰＰが供給さ
れ、十分インピーダンスが小さい太い金属配線ＶＰＰＬ
で構成される。
４は、６４個のワードドライバ８０１と、１個のレベル
シフタ８０２、および前記第２の電源ＶＰＰが供給さ
れ、十分インピーダンスが小さい太い金属配線ＶＰＰＬ
で構成される。
【００７３】前記ワードドライバ８０１は、Ｎチャネル
トランジスタ８０３、Ｎチャネルトランジスタ８０５、
Ｎチャネルトランジスタ８０７、Ｐチャネルトランジス
タ８０４、Ｐチャネルトランジスタ８０６、Ｐチャネル
トランジスタ８０８で構成される。
トランジスタ８０３、Ｎチャネルトランジスタ８０５、
Ｎチャネルトランジスタ８０７、Ｐチャネルトランジス
タ８０４、Ｐチャネルトランジスタ８０６、Ｐチャネル
トランジスタ８０８で構成される。
【００７４】前記Ｐチャネルトランジスタ８０４のソー
スは前記金属配線ＶＰＰＬに接続され、ゲートはノード
／ＷＬＣに、ドレインは所定のワード線ＷＬｎに、基板
ノードは前記第２の電源ＶＰＰに接続される。また前記
Ｐチャネルトランジスタ８０６のソースは前記金属配線
ＶＰＰＬに接続され、ゲートは所定のワード線ＷＬｎ
に、ドレインはノード／ＷＬＣに、基板ノードは前記第
２の電源ＶＰＰに接続される。また前記Ｐチャネルトラ
ンジスタ８０８のソースは前記金属配線ＶＰＰＬに接続
され、ゲートはワード線セレクト信号ＷＤに、ドレイン
はノード／ＷＬＣに、基板ノードは前記第２の電源ＶＰ
Ｐに接続される。
スは前記金属配線ＶＰＰＬに接続され、ゲートはノード
／ＷＬＣに、ドレインは所定のワード線ＷＬｎに、基板
ノードは前記第２の電源ＶＰＰに接続される。また前記
Ｐチャネルトランジスタ８０６のソースは前記金属配線
ＶＰＰＬに接続され、ゲートは所定のワード線ＷＬｎ
に、ドレインはノード／ＷＬＣに、基板ノードは前記第
２の電源ＶＰＰに接続される。また前記Ｐチャネルトラ
ンジスタ８０８のソースは前記金属配線ＶＰＰＬに接続
され、ゲートはワード線セレクト信号ＷＤに、ドレイン
はノード／ＷＬＣに、基板ノードは前記第２の電源ＶＰ
Ｐに接続される。
【００７５】また、前記Ｎチャネルトランジスタ８０３
のソースは所定のワード線ＷＬｎに接続され、ゲートは
前記ロウデコード信号／ＡＤＸｎに、ドレインはグラン
ド（接地電位）に、基板ノードはグランド（接地電位）
に接続される。また前記Ｎチャネルトランジスタ８０５
のソースは所定のワード線ＷＬｎに接続され、ゲートは
ワード線セレクト信号／ＷＤに、ドレインはグランド
（接地電位）に、基板ノードはグランド（接地電位）に
接続される。また前記Ｎチャネルトランジスタ８０７の
ソースはノード／ＷＬＣに接続され、ゲートは前記ロウ
デコード信号ＡＤＸｎに、ドレインは前記ワード線セレ
クト信号／ＷＤに、基板ノードはグランド（接地電位）
に接続される。
のソースは所定のワード線ＷＬｎに接続され、ゲートは
前記ロウデコード信号／ＡＤＸｎに、ドレインはグラン
ド（接地電位）に、基板ノードはグランド（接地電位）
に接続される。また前記Ｎチャネルトランジスタ８０５
のソースは所定のワード線ＷＬｎに接続され、ゲートは
ワード線セレクト信号／ＷＤに、ドレインはグランド
（接地電位）に、基板ノードはグランド（接地電位）に
接続される。また前記Ｎチャネルトランジスタ８０７の
ソースはノード／ＷＬＣに接続され、ゲートは前記ロウ
デコード信号ＡＤＸｎに、ドレインは前記ワード線セレ
クト信号／ＷＤに、基板ノードはグランド（接地電位）
に接続される。
【００７６】前記ワード線ＷＬｎには、１０２４個の前
記メモリセルが接続され、配線が長くなり、負荷が大き
い。前記Ｐチャネルトランジスタ８０４は、負荷の大き
い前記ワード線ＷＬｎを前記第２の電源ＶＰＰを所定の
期間にチャージするために、大きなゲート幅（約１０μ
ｍ）のものが使用される。
記メモリセルが接続され、配線が長くなり、負荷が大き
い。前記Ｐチャネルトランジスタ８０４は、負荷の大き
い前記ワード線ＷＬｎを前記第２の電源ＶＰＰを所定の
期間にチャージするために、大きなゲート幅（約１０μ
ｍ）のものが使用される。
【００７７】また、前記Ｎチャネルトランジスタ８０５
は、負荷の大きい前記ワード線ＷＬｎを所定の期間でグ
ランド電位にチャージするために大きなゲート幅のもの
（約５μｍ）が使用される。また前記Ｎチャネルトラン
ジスタ８０３は、前記ワード線ＷＬｎをグランド電位に
保持し、隣接のワード線の動作に対してもカップリング
ノイズを抑えられる程度のゲート幅のものが使用され
る。
は、負荷の大きい前記ワード線ＷＬｎを所定の期間でグ
ランド電位にチャージするために大きなゲート幅のもの
（約５μｍ）が使用される。また前記Ｎチャネルトラン
ジスタ８０３は、前記ワード線ＷＬｎをグランド電位に
保持し、隣接のワード線の動作に対してもカップリング
ノイズを抑えられる程度のゲート幅のものが使用され
る。
【００７８】前記Ｐチャネルトランジスタ８０６、８０
８、Ｎチャネルトランジスタ８０７は、前記ノード／Ｗ
ＬＣを所定の期間にチャージするために必要な小さいゲ
ート幅のものが使用される。とくに前記Ｐチャネルトラ
ンジスタ８０６、８０８は最小のもの（最大でも０．５
μｍ）が使用される。
８、Ｎチャネルトランジスタ８０７は、前記ノード／Ｗ
ＬＣを所定の期間にチャージするために必要な小さいゲ
ート幅のものが使用される。とくに前記Ｐチャネルトラ
ンジスタ８０６、８０８は最小のもの（最大でも０．５
μｍ）が使用される。
【００７９】前記レベルシフタ８０２は、Ｐチャネルト
ランジスタ８０９，８１０、Ｎチャネルトランジスタ８
１１，８１３、インバータ８１２、８１５、バッファ８
１４で構成される。入力される前記ワード線プリデコー
ド信号ＸＰＷｎ（ｎ＝０〜３）が前記Ｎチャネルトラン
ジスタ８１１のゲートおよび前記インバータ８１２に入
力される。前記インバータ８１２の出力は前記Ｎチャネ
ルトランジスタ８１３のゲートに入力される。
ランジスタ８０９，８１０、Ｎチャネルトランジスタ８
１１，８１３、インバータ８１２、８１５、バッファ８
１４で構成される。入力される前記ワード線プリデコー
ド信号ＸＰＷｎ（ｎ＝０〜３）が前記Ｎチャネルトラン
ジスタ８１１のゲートおよび前記インバータ８１２に入
力される。前記インバータ８１２の出力は前記Ｎチャネ
ルトランジスタ８１３のゲートに入力される。
【００８０】前記Ｎチャネルトランジスタ８１１のソー
スは前記Ｐチャネルトランジスタ８０９のドレインおよ
び前記Ｐチャネルトランジスタ８１０のゲートに入力さ
れる。また前記Ｎチャネルトランジスタ８１１のドレイ
ンはグランドに接続される。
スは前記Ｐチャネルトランジスタ８０９のドレインおよ
び前記Ｐチャネルトランジスタ８１０のゲートに入力さ
れる。また前記Ｎチャネルトランジスタ８１１のドレイ
ンはグランドに接続される。
【００８１】前記Ｎチャネルトランジスタ８１３のソー
スは前記Ｐチャネルトランジスタ８１０のドレインおよ
び前記Ｐチャネルトランジスタ８０９のゲートおよび前
記バッファ８１４に接続される。また前記Ｎチャネルト
ランジスタ８１３のドレインはグランドに接続される。
スは前記Ｐチャネルトランジスタ８１０のドレインおよ
び前記Ｐチャネルトランジスタ８０９のゲートおよび前
記バッファ８１４に接続される。また前記Ｎチャネルト
ランジスタ８１３のドレインはグランドに接続される。
【００８２】前記Ｐチャネルトランジスタ８０９，８１
０のソースは前記金属配線ＶＰＰＬに接続される。前記
バッファ８１４の出力は前記ワード線セレクト信号ＷＤ
であり、前記インバータ８１５に入力される。前記イン
バータ８１５の出力は前記ワード線セレクト信号／ＷＤ
である。またこれらバッファ８１４およびインバータ８
１５にはハイレベル側の電源として前記第２の電源ＶＰ
Ｐが供給される。
０のソースは前記金属配線ＶＰＰＬに接続される。前記
バッファ８１４の出力は前記ワード線セレクト信号ＷＤ
であり、前記インバータ８１５に入力される。前記イン
バータ８１５の出力は前記ワード線セレクト信号／ＷＤ
である。またこれらバッファ８１４およびインバータ８
１５にはハイレベル側の電源として前記第２の電源ＶＰ
Ｐが供給される。
【００８３】図９は同実施の形態１におけるセンスアン
プドライバの回路構成図である。図９において、前記セ
ンスアンプドライバは、Ｎチャネルトランジスタ９０
１，９０３、インバータ９０２、Ｐチャネルトランジス
タ９０４，９０５、バッファ９０６、Ｐチャネルトラン
ジスタ９０７、Ｎチャネルトランジスタ９０８〜９１１
で構成される。前記Ｎチャネルトランジスタ９０１，９
０３、Ｐチャネルトランジスタ９０４，９０５、Ｎチャ
ネルトランジスタ９０９〜９１１は、ゲート酸化膜が厚
いもので構成される。
プドライバの回路構成図である。図９において、前記セ
ンスアンプドライバは、Ｎチャネルトランジスタ９０
１，９０３、インバータ９０２、Ｐチャネルトランジス
タ９０４，９０５、バッファ９０６、Ｐチャネルトラン
ジスタ９０７、Ｎチャネルトランジスタ９０８〜９１１
で構成される。前記Ｎチャネルトランジスタ９０１，９
０３、Ｐチャネルトランジスタ９０４，９０５、Ｎチャ
ネルトランジスタ９０９〜９１１は、ゲート酸化膜が厚
いもので構成される。
【００８４】前記センスアンプドライバには、前記プリ
ビット線イコライズ信号ＰＥＱ、前記Ｐｃｈセンスアン
プ起動信号／ＳＥ、前記Ｎｃｈセンスアンプ起動信号Ｓ
Ｅが入力される。前記Ｎチャネルトランジスタ９０１お
よびインバータ９０２のゲートには前記プリビット線イ
コライズ信号ＰＥＱが入力される。
ビット線イコライズ信号ＰＥＱ、前記Ｐｃｈセンスアン
プ起動信号／ＳＥ、前記Ｎｃｈセンスアンプ起動信号Ｓ
Ｅが入力される。前記Ｎチャネルトランジスタ９０１お
よびインバータ９０２のゲートには前記プリビット線イ
コライズ信号ＰＥＱが入力される。
【００８５】前記Ｎチャネルトランジスタ９０１のドレ
インはグランドに接続され、前記Ｎチャネルトランジス
タ９０１のソースは前記Ｐチャネルトランジスタ９０５
のドレインおよび前記Ｐチャネルトランジスタ９０４の
ゲートに接続される。前記インバータ９０２の出力は前
記Ｎチャネルトランジスタ９０３のゲートに入力され
る。
インはグランドに接続され、前記Ｎチャネルトランジス
タ９０１のソースは前記Ｐチャネルトランジスタ９０５
のドレインおよび前記Ｐチャネルトランジスタ９０４の
ゲートに接続される。前記インバータ９０２の出力は前
記Ｎチャネルトランジスタ９０３のゲートに入力され
る。
【００８６】前記Ｎチャネルトランジスタ９０３のソー
スは前記Ｐチャネルトランジスタ９０４のドレインおよ
び前記Ｐチャネルトランジスタ９０５のゲート、バッフ
ァ９０６に接続される。前記Ｐチャネルトランジスタ９
０４、９０５のソースは前記第２の電源ＶＰＰに接続さ
れる。バッファ９０６には前記第２の電源ＶＰＰが供給
され、出力は前記ビット線プリチャージ信号ＥＱであ
る。
スは前記Ｐチャネルトランジスタ９０４のドレインおよ
び前記Ｐチャネルトランジスタ９０５のゲート、バッフ
ァ９０６に接続される。前記Ｐチャネルトランジスタ９
０４、９０５のソースは前記第２の電源ＶＰＰに接続さ
れる。バッファ９０６には前記第２の電源ＶＰＰが供給
され、出力は前記ビット線プリチャージ信号ＥＱであ
る。
【００８７】前記Ｐチャネルトランジスタ９０７のゲー
トには前記Ｐｃｈセンスアンプ起動信号／ＳＥが接続さ
れ、前記Ｐチャネルトランジスタ９０７のソースには前
記第１の電源ＶＤＤ、ドレインは前記センスアンプ電源
ＳＡＰに接続される。前記Ｎチャネルトランジスタ９０
８のゲートには前記Ｎｃｈセンスアンプ起動信号ＳＥが
接続され、前記Ｎチャネルトランジスタ９０８のドレイ
ンはグランド、ドレインには前記センスアンプグランド
ＳＡＮに接続される。
トには前記Ｐｃｈセンスアンプ起動信号／ＳＥが接続さ
れ、前記Ｐチャネルトランジスタ９０７のソースには前
記第１の電源ＶＤＤ、ドレインは前記センスアンプ電源
ＳＡＰに接続される。前記Ｎチャネルトランジスタ９０
８のゲートには前記Ｎｃｈセンスアンプ起動信号ＳＥが
接続され、前記Ｎチャネルトランジスタ９０８のドレイ
ンはグランド、ドレインには前記センスアンプグランド
ＳＡＮに接続される。
【００８８】前記Ｎチャネルトランジスタ９０９のソー
スには前記センスアンプ電源ＳＡＰが、ドレインには前
記センスアンプグランドＳＡＮが接続され、ゲートには
前記ビット線プリチャージ信号ＥＱが接続される。前記
Ｎチャネルトランジスタ９１０のソースには前記センス
アンプ電源ＳＡＰが、ドレインには前記ビット線プリチ
ャージ電源ＶＢＰ、ゲートには前記ビット線プリチャー
ジ信号ＥＱが接続される。前記Ｎチャネルトランジスタ
９１１のソースには前記センスアンプグランドＳＡＮ
が、ドレインには前記ビット線プリチャージ電源ＶＢ
Ｐ、ゲートには前記ビット線プリチャージ信号ＥＱが接
続される。
スには前記センスアンプ電源ＳＡＰが、ドレインには前
記センスアンプグランドＳＡＮが接続され、ゲートには
前記ビット線プリチャージ信号ＥＱが接続される。前記
Ｎチャネルトランジスタ９１０のソースには前記センス
アンプ電源ＳＡＰが、ドレインには前記ビット線プリチ
ャージ電源ＶＢＰ、ゲートには前記ビット線プリチャー
ジ信号ＥＱが接続される。前記Ｎチャネルトランジスタ
９１１のソースには前記センスアンプグランドＳＡＮ
が、ドレインには前記ビット線プリチャージ電源ＶＢ
Ｐ、ゲートには前記ビット線プリチャージ信号ＥＱが接
続される。
【００８９】図１０は同実施の形態１におけるカラムデ
コーダのブロック構成図である。図１０において、前記
カラムデコーダは、カラムデコーダユニット１００１が
１６個配置された構成をなす。各カラムデコーダユニッ
ト１００１には前記データ入力ＤＩｎの１本、前記デー
タ出力ＤＯｎの１本が接続される。
コーダのブロック構成図である。図１０において、前記
カラムデコーダは、カラムデコーダユニット１００１が
１６個配置された構成をなす。各カラムデコーダユニッ
ト１００１には前記データ入力ＤＩｎの１本、前記デー
タ出力ＤＯｎの１本が接続される。
【００９０】前記データ入力ＤＩ０および前記データ出
力ＤＯ０が接続される前記カラムデコーダユニット１０
０１には、ビット線対ＢＬ０〜ＢＬ６３、／ＢＬ０〜／
ＢＬ６３が接続される。また前記データ入力ＤＩ１およ
び前記データ出力ＤＯ１が接続される前記カラムデコー
ダユニット１００１には、ビット線対ＢＬ６４〜ＢＬ１
２７、／ＢＬ６４〜／ＢＬ１２７が接続される。
力ＤＯ０が接続される前記カラムデコーダユニット１０
０１には、ビット線対ＢＬ０〜ＢＬ６３、／ＢＬ０〜／
ＢＬ６３が接続される。また前記データ入力ＤＩ１およ
び前記データ出力ＤＯ１が接続される前記カラムデコー
ダユニット１００１には、ビット線対ＢＬ６４〜ＢＬ１
２７、／ＢＬ６４〜／ＢＬ１２７が接続される。
【００９１】同様に全ビット線対ＢＬ０〜ＢＬ１０２
３、／ＢＬ０〜／ＢＬ１０２３と、前記データ入力ＤＩ
０〜１５および前記データ出力ＤＯ０〜１５が前記カラ
ムデコーダユニット１００１を介して接続される。
３、／ＢＬ０〜／ＢＬ１０２３と、前記データ入力ＤＩ
０〜１５および前記データ出力ＤＯ０〜１５が前記カラ
ムデコーダユニット１００１を介して接続される。
【００９２】図１１は同実施の形態１におけるカラムデ
コーダユニットの回路構成図である。ここでは、一般的
にｍ番（ｍ＝０，１、・・・、１５）の回路図を示して
いる。図１１において、１１０１は１／６４セレクタ、
１１０２〜１１０４はトライステートバッファ、１１０
５は第２２のインバータ、ＳＡＯｍ、／ＳＡＯｍはデー
タノード、１１０６、１１０７はＰチャネルトランジス
タ、１１０８，１１０９はＮチャネルトランジスタであ
る。
コーダユニットの回路構成図である。ここでは、一般的
にｍ番（ｍ＝０，１、・・・、１５）の回路図を示して
いる。図１１において、１１０１は１／６４セレクタ、
１１０２〜１１０４はトライステートバッファ、１１０
５は第２２のインバータ、ＳＡＯｍ、／ＳＡＯｍはデー
タノード、１１０６、１１０７はＰチャネルトランジス
タ、１１０８，１１０９はＮチャネルトランジスタであ
る。
【００９３】前記トライステートバッファ１１０２は、
Ｐチャネルトランジスタ１１０６、１１０７、Ｎチャネ
ルトランジスタ１１０８、１１０９、第２３のインバー
タ１１１０で構成される。前記Ｐチャネルトランジスタ
１１０６のソースには前記第１の電源ＶＤＤが、ゲート
には前記第２３のインバータ１１１０の出力が、ドレイ
ンに前記Ｐチャネルトランジスタ１１０７のソースが接
続され、前記Ｐチャネルトランジスタ１１０７のゲート
は前記トライステートバッファ１１０２の入力が接続さ
れ、ドレインは前記トライステートバッファ１１０２の
出力である。
Ｐチャネルトランジスタ１１０６、１１０７、Ｎチャネ
ルトランジスタ１１０８、１１０９、第２３のインバー
タ１１１０で構成される。前記Ｐチャネルトランジスタ
１１０６のソースには前記第１の電源ＶＤＤが、ゲート
には前記第２３のインバータ１１１０の出力が、ドレイ
ンに前記Ｐチャネルトランジスタ１１０７のソースが接
続され、前記Ｐチャネルトランジスタ１１０７のゲート
は前記トライステートバッファ１１０２の入力が接続さ
れ、ドレインは前記トライステートバッファ１１０２の
出力である。
【００９４】前記Ｎチャネルトランジスタ１１０９のド
レインにはグランドが、ゲートには前記トライステート
バッファ１１０２の制御入力が、ソースに前記Ｎチャネ
ルトランジスタ１１０８のドレインが接続され、前記Ｎ
チャネルトランジスタ１１０８のゲートは前記トライス
テートバッファ１１０２の入力が接続され、ドレインは
前記トライステートバッファ１１０２の出力である。
レインにはグランドが、ゲートには前記トライステート
バッファ１１０２の制御入力が、ソースに前記Ｎチャネ
ルトランジスタ１１０８のドレインが接続され、前記Ｎ
チャネルトランジスタ１１０８のゲートは前記トライス
テートバッファ１１０２の入力が接続され、ドレインは
前記トライステートバッファ１１０２の出力である。
【００９５】上記構成の前記トライステートバッファ１
１０２の入力は前記第２２のインバータ１１０５の出力
が接続され、出力はデータノードＳＡＯに、制御入力は
前記ライトアンプ活性化信号ＷＥＮに接続される。
１０２の入力は前記第２２のインバータ１１０５の出力
が接続され、出力はデータノードＳＡＯに、制御入力は
前記ライトアンプ活性化信号ＷＥＮに接続される。
【００９６】前記第２２のインバータ１１０５の入力に
は前記データ入力ＤＩｍ（ｍ＝０，１、・・・、１５）
が接続される。前記トライステートバッファ１１０３は
前記トライステートバッファ１１０２と同様の構成で、
出力はデータノード／ＳＡＯｍ（ｍ＝０，１、・・・、
１５）に、入力は前記データ入力ＤＩｍ（ｍ＝０，１、
・・・、１５）に、制御入力は前記ライトアンプ活性化
信号ＷＥＮに接続される。
は前記データ入力ＤＩｍ（ｍ＝０，１、・・・、１５）
が接続される。前記トライステートバッファ１１０３は
前記トライステートバッファ１１０２と同様の構成で、
出力はデータノード／ＳＡＯｍ（ｍ＝０，１、・・・、
１５）に、入力は前記データ入力ＤＩｍ（ｍ＝０，１、
・・・、１５）に、制御入力は前記ライトアンプ活性化
信号ＷＥＮに接続される。
【００９７】前記トライステートバッファ１１０４は、
前記トライステートバッファ１１０２と同様の構成で、
出力はデータ出力ＤＯｍ（ｍ＝０，１、・・・、１５）
に、入力は前記データ入力データノード／ＳＡＯｍ（ｍ
＝０，１、・・・、１５）に、制御入力は前記リードア
ンプ活性化信号ＲＥＮに接続される。
前記トライステートバッファ１１０２と同様の構成で、
出力はデータ出力ＤＯｍ（ｍ＝０，１、・・・、１５）
に、入力は前記データ入力データノード／ＳＡＯｍ（ｍ
＝０，１、・・・、１５）に、制御入力は前記リードア
ンプ活性化信号ＲＥＮに接続される。
【００９８】前記１／６４セレクタ１１０１にはビット
線対ＢＬ６４＊ｍ〜ＢＬ（６４＊ｍ＋６３）、／ＢＬ６
４＊ｍ〜／ＢＬ（６４＊ｍ＋６３）（ｍ＝０，１、・・
・、１５）、および前記データノードＳＡＯｍ、／ＳＡ
Ｏｍが接続される。
線対ＢＬ６４＊ｍ〜ＢＬ（６４＊ｍ＋６３）、／ＢＬ６
４＊ｍ〜／ＢＬ（６４＊ｍ＋６３）（ｍ＝０，１、・・
・、１５）、および前記データノードＳＡＯｍ、／ＳＡ
Ｏｍが接続される。
【００９９】図１２は同実施の形態１における１／６４
セレクタの回路構成図である。ここでは、一般的にｍ番
（ｍ＝０，１、・・・、１５）の回路図を示している。
図１２において、前記１／６４セレクタ１１０１内は１
個の１／４セレクタ１２０１と４個の１／１６セレクタ
１２０２とから構成される。各前記１／１６セレクタ１
２０２には１６ペアのビット線対ＢＬ（６４＊ｍ）〜Ｂ
Ｌ（６４＊ｍ＋１５）、／ＢＬ（６４＊ｍ）〜／ＢＬ
（６４＊ｍ＋１５）（ｍ＝０，１、・・・、１５）が入
力される。また前記各１／１６セレクタ１２０２の出力
は前記１／４セレクタ１２０１に入力される。
セレクタの回路構成図である。ここでは、一般的にｍ番
（ｍ＝０，１、・・・、１５）の回路図を示している。
図１２において、前記１／６４セレクタ１１０１内は１
個の１／４セレクタ１２０１と４個の１／１６セレクタ
１２０２とから構成される。各前記１／１６セレクタ１
２０２には１６ペアのビット線対ＢＬ（６４＊ｍ）〜Ｂ
Ｌ（６４＊ｍ＋１５）、／ＢＬ（６４＊ｍ）〜／ＢＬ
（６４＊ｍ＋１５）（ｍ＝０，１、・・・、１５）が入
力される。また前記各１／１６セレクタ１２０２の出力
は前記１／４セレクタ１２０１に入力される。
【０１００】前記１／４セレクタ１２０１の出力は、前
記データノードＳＡＯｍ、／ＳＡＯｍ（ｍ＝０，１、・
・・、１５）である。また前記１／４セレクタ１２０１
には制御信号として前記カラムプリデコード信号ＹＰＡ
８〜１１が入力される。
記データノードＳＡＯｍ、／ＳＡＯｍ（ｍ＝０，１、・
・・、１５）である。また前記１／４セレクタ１２０１
には制御信号として前記カラムプリデコード信号ＹＰＡ
８〜１１が入力される。
【０１０１】一方、前記１／１６セレクタ１２０２は１
つの１／４セレクタ１２０３および４つの１／４セレク
タ１２０４で構成される。各１／４セレクタ１２０４に
は４対のビット線対ＢＬ（６４＊ｍ＋ｋ）〜ＢＬ（６４
＊ｍ＋３＋ｋ）、／ＢＬ（６４＊ｍ＋ｋ）〜／ＢＬ（６
４＊ｍ＋３＋ｋ）（ｋ＝０，４，８、１２）が入力され
る。
つの１／４セレクタ１２０３および４つの１／４セレク
タ１２０４で構成される。各１／４セレクタ１２０４に
は４対のビット線対ＢＬ（６４＊ｍ＋ｋ）〜ＢＬ（６４
＊ｍ＋３＋ｋ）、／ＢＬ（６４＊ｍ＋ｋ）〜／ＢＬ（６
４＊ｍ＋３＋ｋ）（ｋ＝０，４，８、１２）が入力され
る。
【０１０２】これら４つの１／４セレクタ１２０４の出
力が前記１／４セレクタ１２０３に入力される階層構造
をなす。また前記１／４セレクタ１２０４には制御信号
として前記カラムプリデコード信号ＹＰＡ０〜３が入力
され、また前記１／４セレクタ１２０３には制御信号と
して前記カラムプリデコード信号ＹＰＡ４〜７が入力さ
れる。
力が前記１／４セレクタ１２０３に入力される階層構造
をなす。また前記１／４セレクタ１２０４には制御信号
として前記カラムプリデコード信号ＹＰＡ０〜３が入力
され、また前記１／４セレクタ１２０３には制御信号と
して前記カラムプリデコード信号ＹＰＡ４〜７が入力さ
れる。
【０１０３】図１３は同実施の形態１における１／４セ
レクタの回路構成図である。図１３において、２つのＮ
チャネルトランジスタと２つのＰチャネルトランジスタ
によって構成されるペアＣＭＯＳゲート１３０１が４つ
配置される構成である。各ペアＣＭＯＳゲート１３０１
は２端子の入力および２端子の出力を有する。
レクタの回路構成図である。図１３において、２つのＮ
チャネルトランジスタと２つのＰチャネルトランジスタ
によって構成されるペアＣＭＯＳゲート１３０１が４つ
配置される構成である。各ペアＣＭＯＳゲート１３０１
は２端子の入力および２端子の出力を有する。
【０１０４】前記各ペアＣＭＯＳゲート１３０１の一方
の端子は、前記１／４セレクタ１２０１の２端子出力に
並列に接続され、他方の端子は別々に前記１／４セレク
タ１２０１の入力端子に接続される。
の端子は、前記１／４セレクタ１２０１の２端子出力に
並列に接続され、他方の端子は別々に前記１／４セレク
タ１２０１の入力端子に接続される。
【０１０５】各ペアＣＭＯＳゲート１３０１には、Ｎチ
ャネルトランジスタ制御用に前記カラムプリデコード信
号ＹＰＡｎ〜ｎ＋３が接続され、Ｐチャネルトランジス
タ制御用にインバータを介して前記カラムプリデコード
信号ＹＰＡｎ〜ｎ＋３が接続される。
ャネルトランジスタ制御用に前記カラムプリデコード信
号ＹＰＡｎ〜ｎ＋３が接続され、Ｐチャネルトランジス
タ制御用にインバータを介して前記カラムプリデコード
信号ＹＰＡｎ〜ｎ＋３が接続される。
【０１０６】図１４は同実施の形態１におけるワードド
ライバの配置構成図である。図１４において、ワードド
ライバユニット７０１には、ワード線ＷＬｎ（ｎ＝０、
４、８、・・・・、６０）を駆動する６４個のワードド
ライバ８０１を含み、同様にワードドライバユニット７
０２〜７０４には、ワード線ＷＬｎ（ｎ＝１、５、・・
・・、６１）〜（ｎ＝３、７、・・・・、６３）を駆動
する６４個のワードドライバ８０１を含む。ワードドラ
イバユニット７０１〜７０４内のワード線セレクト信号
ＷＤを、ＷＤ０〜ＷＤ３とする。
ライバの配置構成図である。図１４において、ワードド
ライバユニット７０１には、ワード線ＷＬｎ（ｎ＝０、
４、８、・・・・、６０）を駆動する６４個のワードド
ライバ８０１を含み、同様にワードドライバユニット７
０２〜７０４には、ワード線ＷＬｎ（ｎ＝１、５、・・
・・、６１）〜（ｎ＝３、７、・・・・、６３）を駆動
する６４個のワードドライバ８０１を含む。ワードドラ
イバユニット７０１〜７０４内のワード線セレクト信号
ＷＤを、ＷＤ０〜ＷＤ３とする。
【０１０７】前記２５６個のワードドライバ８０１は、
ワード線ＷＬ０を駆動するワードドライバ８０１、ワー
ド線ＷＬ１を駆動するドライバ８０１、・・・の順のよ
うに同一のワード線セレクト信号ＷＤｎ（ｎ＝０，１，
２，３）に駆動されるワードドライバ８０１をと取り合
わないように配置される。
ワード線ＷＬ０を駆動するワードドライバ８０１、ワー
ド線ＷＬ１を駆動するドライバ８０１、・・・の順のよ
うに同一のワード線セレクト信号ＷＤｎ（ｎ＝０，１，
２，３）に駆動されるワードドライバ８０１をと取り合
わないように配置される。
【０１０８】以上のように構成された実施の形態１の半
導体記憶装置について、その動作を以下に説明する。図
１５は同実施の形態１の半導体記憶装置における動作を
示すタイミングチャートである。図１５に示すように、
まず、前記ロウアドレスストローブ信号／ＲＡＳの立下
りエッジにおいて、前記ロウアドレス信号Ｘａｄが、前
記Ｄ−フリップフロップ３０１〜３０８にラッチされ、
前記ロウアドレスラッチ信号ＡＸ０〜７に所定のロウア
ドレスが出力される。
導体記憶装置について、その動作を以下に説明する。図
１５は同実施の形態１の半導体記憶装置における動作を
示すタイミングチャートである。図１５に示すように、
まず、前記ロウアドレスストローブ信号／ＲＡＳの立下
りエッジにおいて、前記ロウアドレス信号Ｘａｄが、前
記Ｄ−フリップフロップ３０１〜３０８にラッチされ、
前記ロウアドレスラッチ信号ＡＸ０〜７に所定のロウア
ドレスが出力される。
【０１０９】次に、前記ロウアドレスラッチ信号ＡＸ０
〜７を受けて、前記ロウコントローラよりロウプリデコ
ード信号ＸＰＡ、ＸＰＢが出力される。前記ロウプリデ
コード信号ＸＰＡのうち前記ロウアドレスラッチ信号Ａ
Ｘ２〜４で決まる１本がハイレベルに、その他がローレ
ベルにされる。また前記ロウプリデコード信号ＸＰＢの
うち前記ロウアドレスラッチ信号ＡＸ５〜７で決まる１
本がハイレベルに、その他がローレベルにされる。また
前記ロウアドレスストローブ信号／ＲＡＳの立下りエッ
ジを受けて、前記プリビット線イコライズ信号ＰＥＱが
ローレベルにセットされる。
〜７を受けて、前記ロウコントローラよりロウプリデコ
ード信号ＸＰＡ、ＸＰＢが出力される。前記ロウプリデ
コード信号ＸＰＡのうち前記ロウアドレスラッチ信号Ａ
Ｘ２〜４で決まる１本がハイレベルに、その他がローレ
ベルにされる。また前記ロウプリデコード信号ＸＰＢの
うち前記ロウアドレスラッチ信号ＡＸ５〜７で決まる１
本がハイレベルに、その他がローレベルにされる。また
前記ロウアドレスストローブ信号／ＲＡＳの立下りエッ
ジを受けて、前記プリビット線イコライズ信号ＰＥＱが
ローレベルにセットされる。
【０１１０】前記プリビット線イコライズ信号ＰＥＱが
ローレベルにされると、前記センスアンプドライバ内か
らビット線プリチャージ信号ＥＱがローレベルにされ
る。前記ビット線プリチャージ信号ＥＱがローレベルに
されると、前記センスアンプ電源ＳＡＰおよびセンスア
ンプグランドＳＡＮがフローティングにされる。またビ
ット線対ＢＬｎ、／ＢＬｎに接続されるプリチャージ回
路６０５が非活性となる。
ローレベルにされると、前記センスアンプドライバ内か
らビット線プリチャージ信号ＥＱがローレベルにされ
る。前記ビット線プリチャージ信号ＥＱがローレベルに
されると、前記センスアンプ電源ＳＡＰおよびセンスア
ンプグランドＳＡＮがフローティングにされる。またビ
ット線対ＢＬｎ、／ＢＬｎに接続されるプリチャージ回
路６０５が非活性となる。
【０１１１】また、前記ロウプリデコード信号ＸＰＡ、
ＸＰＢにより、所定のロウデコード信号ＡＤＸｎがハイ
レベル、所定のロウデコード信号／ＡＤＸｎがローレベ
ルになる。このロウデコード信号に接続される４つの前
記ワードドライバ８０１の、Ｎチャネルトランジスタ８
０７のゲートが前記第１の電源ＶＤＤの電位まで上昇す
る。また、Ｎチャネルトランジスタ８０３のゲートがグ
ランドレベルとなり、前記Ｎチャネルトランジスタ８０
３はオフする。
ＸＰＢにより、所定のロウデコード信号ＡＤＸｎがハイ
レベル、所定のロウデコード信号／ＡＤＸｎがローレベ
ルになる。このロウデコード信号に接続される４つの前
記ワードドライバ８０１の、Ｎチャネルトランジスタ８
０７のゲートが前記第１の電源ＶＤＤの電位まで上昇す
る。また、Ｎチャネルトランジスタ８０３のゲートがグ
ランドレベルとなり、前記Ｎチャネルトランジスタ８０
３はオフする。
【０１１２】一方、前記ワード線プリデコード信号ＸＰ
Ｗ０〜３は、ローレベルにあるため、前記Ｎチャネルト
ランジスタ８１１はオフ、前記Ｎチャネルトランジスタ
８１３はオンしており、前記Ｎチャネルトランジスタ８
１３のソースはグランドレベルにある。そのため、前記
Ｐチャネルトランジスタ８１０のドレイン、すなわちバ
ッファ８１４の入力はグランドのレベルにある。この場
合前記ワード線セレクト信号ＷＤはグランドレベル、前
記ワード線セレクト信号／ＷＤは前記第２の電源ＶＰＰ
の電位にある。
Ｗ０〜３は、ローレベルにあるため、前記Ｎチャネルト
ランジスタ８１１はオフ、前記Ｎチャネルトランジスタ
８１３はオンしており、前記Ｎチャネルトランジスタ８
１３のソースはグランドレベルにある。そのため、前記
Ｐチャネルトランジスタ８１０のドレイン、すなわちバ
ッファ８１４の入力はグランドのレベルにある。この場
合前記ワード線セレクト信号ＷＤはグランドレベル、前
記ワード線セレクト信号／ＷＤは前記第２の電源ＶＰＰ
の電位にある。
【０１１３】この際、前記所定のロウデコード信号ＡＤ
Ｘｎ、／ＡＤＸｎに接続される４つの前記ワードドライ
バ８０１に接続される４つのワード線ＷＬｎ〜ｎ＋３を
グランドレベルに保持しているのは前記ワード線セレク
ト信号／ＷＤにゲートが接続されている前記Ｎチャネル
トランジスタ８０５である。
Ｘｎ、／ＡＤＸｎに接続される４つの前記ワードドライ
バ８０１に接続される４つのワード線ＷＬｎ〜ｎ＋３を
グランドレベルに保持しているのは前記ワード線セレク
ト信号／ＷＤにゲートが接続されている前記Ｎチャネル
トランジスタ８０５である。
【０１１４】次に前記プリビット線イコライズ信号ＰＥ
Ｑがローレベルにされた時点から、第３の遅延素子４０
７で決まる時間の後に、前記ワード線プリデコード信号
ＸＰＷ０〜３のうち前記ロウアドレスラッチ信号ＡＸ０
〜１で決まる１本がハイレベルに、その他がローレベル
にされる。
Ｑがローレベルにされた時点から、第３の遅延素子４０
７で決まる時間の後に、前記ワード線プリデコード信号
ＸＰＷ０〜３のうち前記ロウアドレスラッチ信号ＡＸ０
〜１で決まる１本がハイレベルに、その他がローレベル
にされる。
【０１１５】この前記ワード線プリデコード信号ＸＰＷ
０〜３のうちハイレベルにされる１本に接続されるレベ
ルシフタ８０２の出力である前記ワード線セレクト信号
／ＷＤおよび前記ワード線セレクト信号ＷＤは、それぞ
れグランドレベル、前記第２の電源ＶＰＰのレベルにチ
ャージされる。
０〜３のうちハイレベルにされる１本に接続されるレベ
ルシフタ８０２の出力である前記ワード線セレクト信号
／ＷＤおよび前記ワード線セレクト信号ＷＤは、それぞ
れグランドレベル、前記第２の電源ＶＰＰのレベルにチ
ャージされる。
【０１１６】この際、前記ワード線セレクト信号ＷＤに
接続されている６４個のＰチャネルトランジスタ８０８
のゲートをハイレベルにチャージする期間が必要となる
が、前記Ｐチャネルトランジスタ８０８は、そのサイズ
としてゲート幅が小さくゲート酸化膜は厚いものが使用
されるため、高速（最長でも０．１ｎｓ程度）で駆動す
ることができる。
接続されている６４個のＰチャネルトランジスタ８０８
のゲートをハイレベルにチャージする期間が必要となる
が、前記Ｐチャネルトランジスタ８０８は、そのサイズ
としてゲート幅が小さくゲート酸化膜は厚いものが使用
されるため、高速（最長でも０．１ｎｓ程度）で駆動す
ることができる。
【０１１７】また、前記ワード線セレクト信号／ＷＤに
接続されている６４個のＮチャネルトランジスタ８０５
のゲートおよび６４個のＮチャネルトランジスタ８０７
のドレインをローレベルにチャージする期間が必要とな
るが、前記Ｎチャネルトランジスタ８０５のゲート酸化
膜は厚いものが使用されるため、高速（最長でも０．２
ｎｓ程度）で駆動することができる。
接続されている６４個のＮチャネルトランジスタ８０５
のゲートおよび６４個のＮチャネルトランジスタ８０７
のドレインをローレベルにチャージする期間が必要とな
るが、前記Ｎチャネルトランジスタ８０５のゲート酸化
膜は厚いものが使用されるため、高速（最長でも０．２
ｎｓ程度）で駆動することができる。
【０１１８】前記ワード線セレクト信号／ＷＤがローレ
ベルにされると、前記Ｎチャネルトランジスタ８０７は
オンしているため、所定のロウデコード信号ＡＤＸｎ、
／ＡＤＸｎに接続される１つの前記ワードドライバ８０
１のノード／ＷＬＣがローレベルにされる。これにより
Ｐチャネルトランジスタ８０４はオンし、ワード線ＷＬ
ｎを前記第２の電源ＶＰＰの電位にチャージする。この
際、前記Ｐチャネルトランジスタ８０４のゲート幅は比
較的大きく、またソースには金属配線で供給されている
ことなどから、インピーダンスは低く、高速にチャージ
することができる。
ベルにされると、前記Ｎチャネルトランジスタ８０７は
オンしているため、所定のロウデコード信号ＡＤＸｎ、
／ＡＤＸｎに接続される１つの前記ワードドライバ８０
１のノード／ＷＬＣがローレベルにされる。これにより
Ｐチャネルトランジスタ８０４はオンし、ワード線ＷＬ
ｎを前記第２の電源ＶＰＰの電位にチャージする。この
際、前記Ｐチャネルトランジスタ８０４のゲート幅は比
較的大きく、またソースには金属配線で供給されている
ことなどから、インピーダンスは低く、高速にチャージ
することができる。
【０１１９】これら前記ロウアドレスストローブ信号／
ＲＡＳの立下りからワード線ＷＬｎの電位確定まで３ｎ
ｓ以内で行うことができる。前記ワード線ＷＬｎが前記
第２の電源ＶＰＰの電位にチャージされると、接続され
る所定の前記メモリセル６０１のＮチャネルトランジス
タ６０２がオンし、キャパシタ６０３の電位が本メモリ
セル６０１に接続されるビット線ＢＬｎに読み出され
る。
ＲＡＳの立下りからワード線ＷＬｎの電位確定まで３ｎ
ｓ以内で行うことができる。前記ワード線ＷＬｎが前記
第２の電源ＶＰＰの電位にチャージされると、接続され
る所定の前記メモリセル６０１のＮチャネルトランジス
タ６０２がオンし、キャパシタ６０３の電位が本メモリ
セル６０１に接続されるビット線ＢＬｎに読み出され
る。
【０１２０】前記ロウアドレスストローブ信号／ＲＡＳ
の立ち下りから、前記第１の遅延素子４０２および前記
第２の遅延素子４０４で決まる時間の後に、前記Ｐｃｈ
センスアンプ起動信号／ＳＥがローレベルに、前記Ｎｃ
ｈセンスアンプ起動信号ＳＥがハイレベルにされる。
の立ち下りから、前記第１の遅延素子４０２および前記
第２の遅延素子４０４で決まる時間の後に、前記Ｐｃｈ
センスアンプ起動信号／ＳＥがローレベルに、前記Ｎｃ
ｈセンスアンプ起動信号ＳＥがハイレベルにされる。
【０１２１】前記第１の遅延素子４０２および前記第２
の遅延素子４０４の合計の遅延時間は、前記ロウアドレ
スストローブ信号／ＲＡＳの立ち下りから、ワード線Ｗ
Ｌｎの電位確定、さらに前記ビット線ＢＬｎにデータが
十分に読み出されるまでの期間に設定される。
の遅延素子４０４の合計の遅延時間は、前記ロウアドレ
スストローブ信号／ＲＡＳの立ち下りから、ワード線Ｗ
Ｌｎの電位確定、さらに前記ビット線ＢＬｎにデータが
十分に読み出されるまでの期間に設定される。
【０１２２】前記Ｐｃｈセンスアンプ起動信号／ＳＥが
ローレベル、前記Ｎｃｈセンスアンプ起動信号ＳＥがハ
イレベルにされると、センスアンプドライバ内のＰチャ
ネルトランジスタ９０７およびＮチャネルトランジスタ
９０８がオンし、前記第１の電源ＶＤＤの電圧が前記セ
ンスアンプ電源ＳＡＰにされ、前記センスアンプグラン
ドＳＡＮがグランドレベルにされる。これを受けて全セ
ンスアンプ６０４が活性化される。
ローレベル、前記Ｎｃｈセンスアンプ起動信号ＳＥがハ
イレベルにされると、センスアンプドライバ内のＰチャ
ネルトランジスタ９０７およびＮチャネルトランジスタ
９０８がオンし、前記第１の電源ＶＤＤの電圧が前記セ
ンスアンプ電源ＳＡＰにされ、前記センスアンプグラン
ドＳＡＮがグランドレベルにされる。これを受けて全セ
ンスアンプ６０４が活性化される。
【０１２３】活性化された前記センスアンプ６０４は、
接続されたビット線ＢＬｎ、／ＢＬｎの読み出し電位に
基づいて、接続されたビット線ＢＬｎ、／ＢＬｎを第１
の電源ＶＤＤの電位、もしくはグランドレベルにチャー
ジする。
接続されたビット線ＢＬｎ、／ＢＬｎの読み出し電位に
基づいて、接続されたビット線ＢＬｎ、／ＢＬｎを第１
の電源ＶＤＤの電位、もしくはグランドレベルにチャー
ジする。
【０１２４】次に、前記カラムアドレスストローブ信号
／ＣＡＳの立ち下りエッジにおいて、前記カラムアドレ
ス信号Ｙａｄが、前記Ｄ−フリップフロップ３０９〜３
１４にラッチされ、前記カラムアドレスラッチ信号ＡＹ
０〜５に所定のカラムアドレスが出力される。
／ＣＡＳの立ち下りエッジにおいて、前記カラムアドレ
ス信号Ｙａｄが、前記Ｄ−フリップフロップ３０９〜３
１４にラッチされ、前記カラムアドレスラッチ信号ＡＹ
０〜５に所定のカラムアドレスが出力される。
【０１２５】出力された前記カラムアドレスラッチ信号
ＡＹ０〜５に基づいて、前記カラムコントローラよりカ
ラムプリデコード信号ＹＰＡ０〜１１が出力される。出
力されたカラムプリデコード信号ＹＰＡ０〜１１により
決まる所定の１６対のビット線ＢＬｎ、／ＢＬｎが、１
６本の前記データ入力ＤＩｎおよびデータ出力ＤＯｎと
接続される。
ＡＹ０〜５に基づいて、前記カラムコントローラよりカ
ラムプリデコード信号ＹＰＡ０〜１１が出力される。出
力されたカラムプリデコード信号ＹＰＡ０〜１１により
決まる所定の１６対のビット線ＢＬｎ、／ＢＬｎが、１
６本の前記データ入力ＤＩｎおよびデータ出力ＤＯｎと
接続される。
【０１２６】前記ライトイネーブル信号／ＷＥがローレ
ベルの場合、書き込み動作モードであり、前記カラムア
ドレスストローブ信号／ＣＡＳ立ち下りエッジから第４
の遅延素子５０４の期間の後に、前記ライトアンプ活性
化信号ＷＥＮがハイレベルにされる。前記ライトアンプ
活性化信号ＷＥＮがハイレベルにされると、トライステ
ートバッファ１１０２，１１０３が活性化され、前記デ
ータ入力ＤＩｎに基づいてメモリセルにデータが書き込
まれる。
ベルの場合、書き込み動作モードであり、前記カラムア
ドレスストローブ信号／ＣＡＳ立ち下りエッジから第４
の遅延素子５０４の期間の後に、前記ライトアンプ活性
化信号ＷＥＮがハイレベルにされる。前記ライトアンプ
活性化信号ＷＥＮがハイレベルにされると、トライステ
ートバッファ１１０２，１１０３が活性化され、前記デ
ータ入力ＤＩｎに基づいてメモリセルにデータが書き込
まれる。
【０１２７】前記ライトイネーブル信号／ＷＥがハイレ
ベルの場合、読み出し動作モードであり、前記カラムア
ドレスストローブ信号／ＣＡＳ立ち下りエッジから第４
の遅延素子５０４の期間の後に、前記リードアンプ活性
化信号ＲＥＮがハイレベルにされる。前記リードアンプ
活性化信号ＲＥＮがハイレベルにされると、トライステ
ートバッファ１１０４が活性化され、前記データ出力Ｄ
Ｏｎにメモリセルデータが出力される。
ベルの場合、読み出し動作モードであり、前記カラムア
ドレスストローブ信号／ＣＡＳ立ち下りエッジから第４
の遅延素子５０４の期間の後に、前記リードアンプ活性
化信号ＲＥＮがハイレベルにされる。前記リードアンプ
活性化信号ＲＥＮがハイレベルにされると、トライステ
ートバッファ１１０４が活性化され、前記データ出力Ｄ
Ｏｎにメモリセルデータが出力される。
【０１２８】前記ロウアドレスストローブ信号／ＲＡＳ
および前記カラムアドレスストローブ信号／ＣＡＳがハ
イレベルとなると、前記カラムプリデコード信号ＹＰＡ
０〜１１がローレベルとなり、前記データ入力ＤＩｎお
よびデータ出力ＤＯｎとビット線ＢＬｎ、／ＢＬｎが切
断される。また、前記ワード線プリデコード信号ＸＰＷ
０〜３がすべてローレベルとなる。
および前記カラムアドレスストローブ信号／ＣＡＳがハ
イレベルとなると、前記カラムプリデコード信号ＹＰＡ
０〜１１がローレベルとなり、前記データ入力ＤＩｎお
よびデータ出力ＤＯｎとビット線ＢＬｎ、／ＢＬｎが切
断される。また、前記ワード線プリデコード信号ＸＰＷ
０〜３がすべてローレベルとなる。
【０１２９】前記ワード線プリデコード信号ＸＰＷ０〜
３がローレベルにされると、接続されるレベルシフタ８
０２の出力である前記ワード線セレクト信号ＷＤはグラ
ンドレベル、前記ワード線セレクト信号／ＷＤは前記第
２の電源ＶＰＰの電圧にチャージされる。
３がローレベルにされると、接続されるレベルシフタ８
０２の出力である前記ワード線セレクト信号ＷＤはグラ
ンドレベル、前記ワード線セレクト信号／ＷＤは前記第
２の電源ＶＰＰの電圧にチャージされる。
【０１３０】前記ワード線セレクト信号ＷＤがグランド
レベルにされると、前記Ｐチャネルトランジスタ８０８
がオンし、ノード／ＷＬＣがハイレベルになる。前記ノ
ード／ＷＬＣがハイレベルになると、前記Ｐチャネルト
ランジスタ８０４がオフする。
レベルにされると、前記Ｐチャネルトランジスタ８０８
がオンし、ノード／ＷＬＣがハイレベルになる。前記ノ
ード／ＷＬＣがハイレベルになると、前記Ｐチャネルト
ランジスタ８０４がオフする。
【０１３１】前記ワード線セレクト信号／ＷＤが前記第
２の電源ＶＰＰの電圧にチャージされると、前記Ｎチャ
ネルトランジスタ８０５がオンし、活性化されていた前
記ワード線ＷＬｎをグランドレベルに放電する。
２の電源ＶＰＰの電圧にチャージされると、前記Ｎチャ
ネルトランジスタ８０５がオンし、活性化されていた前
記ワード線ＷＬｎをグランドレベルに放電する。
【０１３２】前記ワード線ＷＬｎがグランドレベルにな
ると、前記ワード線ＷＬｎに接続されているメモリセル
６０１のＮチャネルトランジスタ６０２がオフし、電荷
がキャパシタ６０３に保持される。
ると、前記ワード線ＷＬｎに接続されているメモリセル
６０１のＮチャネルトランジスタ６０２がオフし、電荷
がキャパシタ６０３に保持される。
【０１３３】前記ロウアドレスストローブ信号／ＲＡＳ
の立ち上がりエッジから第１の遅延素子４０２で決まる
時間の後に、前記プリビット線イコライズ信号ＰＥＱが
ハイレベルにされ、前記センスアンプドライバ内からビ
ット線プリチャージ信号ＥＱがハイレベルにされる。同
時に前記Ｐｃｈセンスアンプ起動信号／ＳＥがハイレベ
ル、前記Ｎｃｈセンスアンプ起動信号ＳＥがローレベル
にされ、センスアンプ６０４は非活性となる。また、ビ
ット線プリチャージ信号ＥＱがハイレベルにされると、
ビット線対ＢＬｎ、／ＢＬｎは、前記第１の電源ＶＤＤ
と、グランドレベルの中間の電位にされる。
の立ち上がりエッジから第１の遅延素子４０２で決まる
時間の後に、前記プリビット線イコライズ信号ＰＥＱが
ハイレベルにされ、前記センスアンプドライバ内からビ
ット線プリチャージ信号ＥＱがハイレベルにされる。同
時に前記Ｐｃｈセンスアンプ起動信号／ＳＥがハイレベ
ル、前記Ｎｃｈセンスアンプ起動信号ＳＥがローレベル
にされ、センスアンプ６０４は非活性となる。また、ビ
ット線プリチャージ信号ＥＱがハイレベルにされると、
ビット線対ＢＬｎ、／ＢＬｎは、前記第１の電源ＶＤＤ
と、グランドレベルの中間の電位にされる。
【０１３４】以上のように本実施の形態１の半導体記憶
装置は、ワード線ＷＬｎを駆動するワードドライバの構
成を、１段のロウデコーダと１段のワードドライバ群の
構成としており、さらにワードドライバを階層的に２段
配置した従来例に比べ、レベルシフタ８０２と１段のワ
ードドライバ８０１の構成としているため、前記第２の
電源ＶＰＰとワード線ＷＬｎとの間にＰチャネルトラン
ジスタ１段のみが配置され、インピーダンスが低い構成
となり、ワード線ＷＬｎのチャージを高速に行うことが
できる。
装置は、ワード線ＷＬｎを駆動するワードドライバの構
成を、１段のロウデコーダと１段のワードドライバ群の
構成としており、さらにワードドライバを階層的に２段
配置した従来例に比べ、レベルシフタ８０２と１段のワ
ードドライバ８０１の構成としているため、前記第２の
電源ＶＰＰとワード線ＷＬｎとの間にＰチャネルトラン
ジスタ１段のみが配置され、インピーダンスが低い構成
となり、ワード線ＷＬｎのチャージを高速に行うことが
できる。
【０１３５】また、本構成により、前記レベルシフタ８
０２の出力である前記ワード線セレクト信号ＷＤには、
ゲート幅の小さいサイズのＰチャネルトランジスタ８０
８のゲートのみが接続され、また前記ワード線セレクト
信号／ＷＤには、比較的小さいサイズのＮチャネルトラ
ンジスタ８０７のドレインおよびＮチャネルトランジス
タ８０５のゲートのみが接続されているため、負荷を軽
くすることができるため、前記ワード線プリデコード信
号ＸＰＷ０〜３が入力されてから、ワードドライバ８０
１を活性化する時間を高速にすることができる。
０２の出力である前記ワード線セレクト信号ＷＤには、
ゲート幅の小さいサイズのＰチャネルトランジスタ８０
８のゲートのみが接続され、また前記ワード線セレクト
信号／ＷＤには、比較的小さいサイズのＮチャネルトラ
ンジスタ８０７のドレインおよびＮチャネルトランジス
タ８０５のゲートのみが接続されているため、負荷を軽
くすることができるため、前記ワード線プリデコード信
号ＸＰＷ０〜３が入力されてから、ワードドライバ８０
１を活性化する時間を高速にすることができる。
【０１３６】また、同一の前記ワード線セレクト信号Ｗ
Ｄでセレクトされるワードドライバ８０１を隣り合わな
い構成とすることで、カップリングの影響を小さくで
き、Ｎチャネルトランジスタ８０３のサイズを小さくす
ることができる。そのため、それらのレイアウト面積を
抑えることができる。 （実施の形態２）本発明の実施の形態２の半導体記憶装
置を説明する。
Ｄでセレクトされるワードドライバ８０１を隣り合わな
い構成とすることで、カップリングの影響を小さくで
き、Ｎチャネルトランジスタ８０３のサイズを小さくす
ることができる。そのため、それらのレイアウト面積を
抑えることができる。 （実施の形態２）本発明の実施の形態２の半導体記憶装
置を説明する。
【０１３７】図１６は本実施の形態２の半導体記憶装置
を搭載した半導体集積回路のチップ構成図である。図１
６において、図１の構成と異なる点は、昇圧回路を設け
た点である。
を搭載した半導体集積回路のチップ構成図である。図１
６において、図１の構成と異なる点は、昇圧回路を設け
た点である。
【０１３８】以上のように構成された実施の形態２の半
導体記憶装置では、前記昇圧回路により、前記第１の電
源ＶＤＤから、前記第２の電源ＶＰＰが発生されるた
め、外部より供給する電源が１つでよいことになる。 （実施の形態３）本発明の実施の形態３の半導体記憶装
置を説明する。
導体記憶装置では、前記昇圧回路により、前記第１の電
源ＶＤＤから、前記第２の電源ＶＰＰが発生されるた
め、外部より供給する電源が１つでよいことになる。 （実施の形態３）本発明の実施の形態３の半導体記憶装
置を説明する。
【０１３９】図１７は本実施の形態３の半導体記憶装置
を搭載した半導体集積回路のチップ構成図である。図１
７において、図１の構成と異なる点は、前記第２の電源
ＶＰＰの供給を、前記パッドに供給されるパッドＩ／Ｏ
電源ＶＩＯと共通にしている点である。パッドＩ／Ｏ電
源ＶＩＯはＩ／Ｏパッドの入出力バッファ専用の電源を
供給するものである。
を搭載した半導体集積回路のチップ構成図である。図１
７において、図１の構成と異なる点は、前記第２の電源
ＶＰＰの供給を、前記パッドに供給されるパッドＩ／Ｏ
電源ＶＩＯと共通にしている点である。パッドＩ／Ｏ電
源ＶＩＯはＩ／Ｏパッドの入出力バッファ専用の電源を
供給するものである。
【０１４０】以上のように構成された実施の形態３の半
導体記憶装置では、前記第２の電源ＶＰＰが前記パッド
Ｉ／Ｏ電源ＶＩＯと共通のため、外部より供給する電源
を少なくすることができる。
導体記憶装置では、前記第２の電源ＶＰＰが前記パッド
Ｉ／Ｏ電源ＶＩＯと共通のため、外部より供給する電源
を少なくすることができる。
【０１４１】なお、上記の各実施の形態では、半導体記
憶装置を、ロジック（論理回路）、アナログ回路ととも
に、同一チップ上に配置される構成としたが、半導体記
憶装置のみがチップ上に配置され、データ出力ＤＯｍお
よびデータ入力ＤＩｍが直接パッドに接続される構成で
あってもよい。
憶装置を、ロジック（論理回路）、アナログ回路ととも
に、同一チップ上に配置される構成としたが、半導体記
憶装置のみがチップ上に配置され、データ出力ＤＯｍお
よびデータ入力ＤＩｍが直接パッドに接続される構成で
あってもよい。
【０１４２】また、半導体記憶装置とロジック（論理回
路）のみ、または半導体記憶装置とアナログ回路のみの
構成であってもよい。また、前記ロウアドレス信号を８
ビットの構成としたが、それ以上の構成であってもよ
い。この場合、さらに多くのワードドライバユニットを
配置すればよい。
路）のみ、または半導体記憶装置とアナログ回路のみの
構成であってもよい。また、前記ロウアドレス信号を８
ビットの構成としたが、それ以上の構成であってもよ
い。この場合、さらに多くのワードドライバユニットを
配置すればよい。
【０１４３】また前記データ入力ＤＩｍおよび前記デー
タ出力ＤＯｍを１６ビットとしたが、何ビットの構成で
あってもよい。その場合、必要に応じてカラムデコーダ
の構成と前記カラムアドレス信号のビット構成を変えれ
ばよい。
タ出力ＤＯｍを１６ビットとしたが、何ビットの構成で
あってもよい。その場合、必要に応じてカラムデコーダ
の構成と前記カラムアドレス信号のビット構成を変えれ
ばよい。
【０１４４】
【発明の効果】以上のように本発明によれば、ワード線
を駆動するワードドライバを、１段のロウデコーダと１
段のワードドライバ群とで構成し、ワード線セレクト信
号に対する負荷を小さくすることにより、高速なワード
線駆動を可能にすることができる。
を駆動するワードドライバを、１段のロウデコーダと１
段のワードドライバ群とで構成し、ワード線セレクト信
号に対する負荷を小さくすることにより、高速なワード
線駆動を可能にすることができる。
【０１４５】そのため、ワード線への駆動を従来に比べ
てより高速化することができるとともに、半導体集積回
路としてチップ化する場合のレイアウト面積を小さく抑
えて、そのチップを小型化することができる。
てより高速化することができるとともに、半導体集積回
路としてチップ化する場合のレイアウト面積を小さく抑
えて、そのチップを小型化することができる。
【図１】本発明の実施の形態１の半導体記憶装置を搭載
した半導体集積回路のチップ構成図
した半導体集積回路のチップ構成図
【図２】同実施の形態１の半導体記憶装置であるＤＲＡ
Ｍのブロック構成図
Ｍのブロック構成図
【図３】同実施の形態１におけるアドレスラッチの回路
構成図
構成図
【図４】同実施の形態１におけるロウコントローラの回
路構成図
路構成図
【図５】同実施の形態１におけるカラムコントローラの
回路構成図
回路構成図
【図６】同実施の形態１におけるメモリアレイとセンス
アンプブロックの回路構成図
アンプブロックの回路構成図
【図７】同実施の形態１におけるワードドライバブロッ
クとロウデコーダの回路構成図
クとロウデコーダの回路構成図
【図８】同実施の形態１におけるワードドライバユニッ
トの回路構成図
トの回路構成図
【図９】同実施の形態１におけるセンスアンプドライバ
の回路構成図
の回路構成図
【図１０】同実施の形態１におけるカラムデコーダのブ
ロック構成図
ロック構成図
【図１１】同実施の形態１におけるカラムデコーダユニ
ットの回路構成図
ットの回路構成図
【図１２】同実施の形態１における１／６４セレクタの
回路構成図
回路構成図
【図１３】同実施の形態１における１／４セレクタの回
路構成図
路構成図
【図１４】同実施の形態１におけるワードドライバの配
置構成図
置構成図
【図１５】同実施の形態１の半導体記憶装置における動
作を示すタイミングチャート
作を示すタイミングチャート
【図１６】本発明の実施の形態２の半導体記憶装置を搭
載した半導体集積回路のチップ構成図
載した半導体集積回路のチップ構成図
【図１７】本発明の実施の形態３の半導体記憶装置を搭
載した半導体集積回路のチップ構成図
載した半導体集積回路のチップ構成図
【図１８】従来の半導体記憶装置の回路構成図
ＤＯ データ出力
ＤＩ データ入力
／ＲＡＳ ロウアドレスストローブ信号
／ＣＡＳ カラムアドレスストローブ信号
／ＷＥ ライトイネーブル信号
Ｘａｄ ロウアドレス信号
Ｙａｄ カラムアドレス信号
ＶＤＤ 第１の電源
ＶＰＰ 第２の電源
ＡＸ０〜ＡＸ７ ロウアドレスラッチ信号
ＡＹ０〜ＡＹ５ カラムアドレスラッチ信号
３０１〜３１４ Ｄ−フリップフロップ
４０１ 第１のインバータ
４０３ 第２のインバータ
４０６ 第３のインバータ
４１０〜４１２ 第４〜６のインバータ
４２１〜４２３ 第７〜９のインバータ
４３２〜４３３ 第１０〜１１のインバータ
４０２ 第１の遅延素子
４０４ 第２の遅延素子
４０７ 第３の遅延素子
４０５ 第１のＮＡＮＤ素子
４１３〜４２０ 第２〜９のＮＡＮＤ素子
４２４〜４３１ 第１０〜１７のＮＡＮＤ素子
４３８〜４４１ 第１８〜２１のＮＡＮＤ素子
４０８ 第１のＡＮＤ素子
４３４〜４３７ 第２〜５のＡＮＤ素子
４０９ 第１のＳＲフリップフロップ
ＸＰＡ０〜７ ロウプリデコード信号
ＸＰＢ０〜７ ロウプリデコード信号
ＸＰＷ０〜３ ワード線プリデコード信号
ＰＥＱ プリビット線イコライズ信号
／ＳＥ Ｐｃｈセンスアンプ起動信号
ＳＥ Ｎｃｈセンスアンプ起動信号
５０１〜５０３ 第１２〜１４のインバータ
５０７ 第１５のインバータ
５１０，５１１ 第１６、１７のインバータ
５２０，５２１ 第１８、１９のインバータ
５３０，５３１ 第２０、２１のインバータ
５０４ 第４の遅延素子
５０５、５０６ 第６、７のＡＮＤ素子
５０８，５０９ 第８，９のＡＮＤ素子
５１２〜５１９ 第１０〜１７のＡＮＤ素子
５２２〜５２９ 第１８〜２５のＡＮＤ素子
５３２〜５３９ 第２６〜３３のＡＮＤ素子
ＷＥＮ ライトアンプ活性化信号
ＲＥＮ リードアンプ活性化信号
ＹＰＡ０〜１１ カラムプリデコード信号
６０１ メモリセル
６０２ メモリセルトランジスタ
６０３ キャパシタ
６０４ センスアンプ
６０５ プリチャージ回路
６１２，６０６ Ｎチャネルトランジスタ
６０７、６０８ Ｐチャネルトランジスタ
６０９〜６１１ Ｎチャネルトランジスタ
ＢＬｎ、／ＢＬｎ（ｎ＝０〜１０２３） ビット線対
ＷＬｎ（ｎ＝０〜２５５） ワード線
ＥＱ ビット線プリチャージ信号
ＶＢＰ ビット線プリチャージ電源
ＳＡＮ センスアンプグランド
ＳＡＰ センスアンプ電源
７０１〜７０４ 第１〜４のワードドライバユニット
７０５ ＡＮＤ素子
７０６ インバータ
ＡＤＸｎ（ｎ＝０〜６３） ロウデコード信号
８０１ ワードドライバ
８０２ レベルシフタ
ＶＰＰＬ 金属配線
８０３ Ｎチャネルトランジスタ
８０５ Ｎチャネルトランジスタ
８０７ Ｎチャネルトランジスタ
８０４ Ｐチャネルトランジスタ
８０６ Ｐチャネルトランジスタ
８０８ Ｐチャネルトランジスタ
／ＷＬＣ ノード
ＷＤ ワード線セレクト信号
／ＷＤ ワード線セレクト信号
８０９，８１０ Ｐチャネルトランジスタ
８１１，８１３ Ｎチャネルトランジスタ
８１２、８１５ インバータ
８１４ バッファ
９０１，９０３ Ｎチャネルトランジスタ
９０２ インバータ
９０４，９０５ Ｐチャネルトランジスタ
９０６ バッファ
９０７ Ｐチャネルトランジスタ
９０８〜９１１ Ｎチャネルトランジスタ
１００１ カラムデコーダ
１１０１ １／６４セレクタ
１１０２〜１１０４ トライステートインバータ
１１０５ 第２２のインバータ
ＳＡＯｍ、／ＳＡＯｍ データノード
１１０６、１１０７ Ｐチャネルトランジスタ
１１０８、１１０９ Ｎチャネルトランジスタ
１２０１ １／４セレクタ
１２０２ １／１６セレクタ
１２０３ １／４セレクタ
１２０４ １／４セレクタ
１３０１ ペアＣＭＯＳゲート
ＷＤ０〜３ ワード線セレクト信号
ＶＩＯ パッドＩ／Ｏ電源
１ メモリアレイ
２ ワードドライバ
３ レベルシフタ
４ １段目のドライバ
５ ２段目のドライバ
６ ワード線
７ メモリセル
８ センスアンプ
９ センスアンプドライバ
Ａ１ 第１のアドレス信号
Ａ２ 第２のアドレス信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−297972（ＪＰ，Ａ)
特開 平７−192491（ＪＰ，Ａ)
特開 平４−195992（ＪＰ，Ａ)
特開 平９−73789（ＪＰ，Ａ)
特開 平10−112181（ＪＰ，Ａ)
特開 平９−205357（ＪＰ，Ａ)
特開 平６−215567（ＪＰ，Ａ)
特開 平５−274875（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/40 - 11/4197
Claims (8)
- 【請求項１】 半導体集積回路によりチップ化され、デ
ータに基づく信号により駆動される複数のビット線対
と、アドレスに基づく信号により駆動される複数のワー
ド線と、それらの交点に配置されたメモリセルとからな
るメモリアレイに対し、前記データおよびアドレスに基
づく信号を供給し、前記複数のビット線対および複数の
ワード線を駆動して、前記複数のビット線対を通じて前
記メモリセルに前記データを書き込むよう構成した半導
体記憶装置において、前記アドレスに基づく信号により
前記ワード線を選択するためのセレクト信号および第１
の電源に等しい電圧レベルを有する前記セレクト信号の
逆相出力を生成する複数のレベルシフタと、前記レベル
シフタからのセレクト信号に基づいて、そのセレクト信
号に対応して選択された前記ワード線を駆動する複数の
ワードドライバとを有し、前記レベルシフタには、セレ
クト信号生成のためのアドレスが第１のアドレスとして
入力され、前記ワードドライバは、前記第１の電源と前
記ワード線との間に挿入されたＰチャネルトランジスタ
と、前記ワード線とグランドとの間に挿入されたＮチャ
ネルトランジスタとを備え、前記Ｐチャネルトランジス
タのゲートには、前記第１のアドレスとは別の第２のア
ドレスによって制御されるスイッチ手段を介して前記セ
レクト信号の逆相出力が入力され、前記Ｎチャネルトラ
ンジスタのゲートには、前記セレクト信号の逆相出力が
入力されるよう構成したことを特徴とする半導体記憶装
置。 - 【請求項２】 半導体集積回路によりチップ化され、デ
ータに基づく信号により駆動される複数のビット線対
と、アドレスに基づく信号により駆動される複数のワー
ド線と、それらの交点に配置されたメモリセルとからな
るメモリアレイに対し、前記データおよびアドレスに基
づく信号を供給し、前記複数のビット線対および複数の
ワード線を駆動して、前記複数のビット線対を通じて前
記メモリセルに前記データを書き込むよう構成した半導
体記憶装置において、前記アドレスに基づく信号により
前記ワード線を選択するためのセレクト信号を生成する
複数のレベルシフタと、前記レベルシフタからのセレク
ト信号に基づいて、そのセレクト信号に対応して選択さ
れた前記ワード線を駆動する複数のワードドライバとを
有し、前記ワードドライバを、前記ワード線に供給され
る第１の電源により、１つのトランジスタのみを通じて
前記ワード線を駆動するよう構成し、前記レベルシフタ
のセレクト信号生成のためのアドレスを第１のアドレス
信号として入力し、前記ワードドライバを、ソースが前
記第１の電源に、ドレインが前記ワード線に、ゲートが
第１のノードにそれぞれ接続された第１のＰチャネルト
ランジスタと、ソースが前記第１の電源に、ドレインが
前記第１のノードに、ゲートが前記ワード線にそれぞれ
接続された第２のＰチャネルトランジスタと、ソースが
前記第１の電源に、ドレインが前記第１のノードに、ゲ
ートが前記レベルシフタのセレクト信号出力にそれぞれ
接続された第３のＰチャネルトランジスタと、ソースが
前記第１のノードに、ドレインが前記セレクト信号の逆
相出力に、ゲートが前記第１のアドレス信号とは別の第
２のアドレス信号入力にそれぞれ接続された第１のＮチ
ャネルトランジスタと、ソースが前記ワード線に、ドレ
インがグランドに、ゲートが前記セレクト信号の逆相出
力にそれぞれ接続された第２のＮチャネルトランジスタ
と、ソースが前記ワード線に、ドレインが前記グランド
に、ゲートが前記第２のアドレス信号の逆相入力にそれ
ぞれ接続された第３のＮチャネルトランジスタとで構成
したことを特徴とする半導体記憶装置。 - 【請求項３】 前記第２のＰチャネルトランジスタのゲ
ート幅をゲート長で割った値が、前記第１のＰチャネル
トランジスタのゲート幅をゲート長で割った値の１０分
の１以下であることを特徴とする請求項２に記載の半導
体記憶装置。 - 【請求項４】 前記第３のＰチャネルトランジスタのゲ
ート幅をゲート長で割った値が、前記第１のＰチャネル
トランジスタのゲート幅をゲート長で割った値の１０分
の１以下であることを特徴とする請求項２に記載の半導
体記憶装置。 - 【請求項５】 前記複数のワードドライバを、前記複数
のレベルシフタのうち同一のレベルシフタにより選択さ
れて駆動するワード線が隣り合わないように配置したこ
とを特徴とする請求項１または請求項２に記載の半導体
記憶装置。 - 【請求項６】 前記第１の電源を、チップ外部より専用
的に供給するよう構成したことを特徴とする請求項１ま
たは請求項２に記載の半導体記憶装置。 - 【請求項７】 前記第１の電源を、制御回路等の他回路
に前記第１の電源より低い電圧を供給する第２の電源を
前記チップ内に設けられた昇圧回路により昇圧して供給
するよう構成したことを特徴とする請求項１または請求
項２に記載の半導体記憶装置。 - 【請求項８】 前記第１の電源が、Ｉ／Ｏパッドに供給
される電源と同一であることを特徴とする請求項１また
は請求項２に記載の半導体記憶装置。
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