JP2000187977A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 高速動作が可能な半導体記憶装置を提供する
ことを目的とする。 【解決手段】 ロウデコーダＲＤのそれぞれは、メモリ
ブロックのそれぞれに対応して設けられる。ロウデコー
ダＲＤのそれぞれは、メイン電源線とサブ電源線とから
構成される階層電源システムにより動作電源電圧を受け
て動作する。バンク活性化信号ＡＣＴを用いて、全ての
階層電源システムにおけるメイン電源線とサブ電源線と
をショートさせ、サブ電源線の電圧を回復させる。その
後、デコード動作により出力されるブロック選択信号Ｂ
Ｓにより、非選択のメモリブロックに対するロウデコー
ダＲＤに対しては、メイン電源線とサブ電源線とをカッ
トオフさせる。
ことを目的とする。 【解決手段】 ロウデコーダＲＤのそれぞれは、メモリ
ブロックのそれぞれに対応して設けられる。ロウデコー
ダＲＤのそれぞれは、メイン電源線とサブ電源線とから
構成される階層電源システムにより動作電源電圧を受け
て動作する。バンク活性化信号ＡＣＴを用いて、全ての
階層電源システムにおけるメイン電源線とサブ電源線と
をショートさせ、サブ電源線の電圧を回復させる。その
後、デコード動作により出力されるブロック選択信号Ｂ
Ｓにより、非選択のメモリブロックに対するロウデコー
ダＲＤに対しては、メイン電源線とサブ電源線とをカッ
トオフさせる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にアドレスをデコードした結果に基づきメモリア
レイの動作を制御する回路を有する半導体記憶装置に関
する。
し、特にアドレスをデコードした結果に基づきメモリア
レイの動作を制御する回路を有する半導体記憶装置に関
する。
【０００２】
【従来の技術】従来の半導体記憶装置について、図１９
を用いて説明する。図１９は、従来の半導体記憶装置の
主要部の構成を示す図である。図１９を参照して、従来
の半導体記憶装置は、アドレスをデコードするデコーダ
９０１、内部回路９０２♯０〜９０２♯ｎおよび電源制
御回路９０４♯０〜９０４♯ｎを備える。
を用いて説明する。図１９は、従来の半導体記憶装置の
主要部の構成を示す図である。図１９を参照して、従来
の半導体記憶装置は、アドレスをデコードするデコーダ
９０１、内部回路９０２♯０〜９０２♯ｎおよび電源制
御回路９０４♯０〜９０４♯ｎを備える。
【０００３】デコーダ９０１は、バンク活性化信号ＡＣ
Ｔに応答してアドレスをデコードして、デコード信号Ｂ
１（０）〜Ｂ１（ｎ）およびＢ２（０）〜Ｂ２（ｍ）
（図中ｍ＝２）を出力する（以下総称的に、デコード信
号Ｂ１（０）〜Ｂ１（ｎ）をデコード信号Ｂ１と、デコ
ード信号Ｂ２（０）〜Ｂ２（ｍ）をデコード信号Ｂ２と
称す）。電源制御回路９０４♯０〜９０４♯ｎのそれぞ
れは、内部回路９０２♯０〜９０２♯ｎのそれぞれに対
応して設けられる。電源制御回路９０４♯０〜９０４♯
ｎのそれぞれはデコード信号Ｂ１に応答して活性化す
る。デコード信号Ｂ１に基づき、電源制御回路９０４♯
０〜９０４♯ｎから出力される電源信号Ｖ（０）〜Ｖ
（ｎ）のうちのいずれか１つが活性化する（以下総称的
に、電源信号Ｖ（０）〜Ｖ（ｎ）を電源信号Ｖと称
す）。
Ｔに応答してアドレスをデコードして、デコード信号Ｂ
１（０）〜Ｂ１（ｎ）およびＢ２（０）〜Ｂ２（ｍ）
（図中ｍ＝２）を出力する（以下総称的に、デコード信
号Ｂ１（０）〜Ｂ１（ｎ）をデコード信号Ｂ１と、デコ
ード信号Ｂ２（０）〜Ｂ２（ｍ）をデコード信号Ｂ２と
称す）。電源制御回路９０４♯０〜９０４♯ｎのそれぞ
れは、内部回路９０２♯０〜９０２♯ｎのそれぞれに対
応して設けられる。電源制御回路９０４♯０〜９０４♯
ｎのそれぞれはデコード信号Ｂ１に応答して活性化す
る。デコード信号Ｂ１に基づき、電源制御回路９０４♯
０〜９０４♯ｎから出力される電源信号Ｖ（０）〜Ｖ
（ｎ）のうちのいずれか１つが活性化する（以下総称的
に、電源信号Ｖ（０）〜Ｖ（ｎ）を電源信号Ｖと称
す）。
【０００４】内部回路９０２♯０〜９０２♯ｎのそれぞ
れは、対応するデコード信号Ｂ１およびＢ２、ならびに
対応する電源信号Ｖのすべてが活性した場合に活性化さ
れる。電源制御回路は、内部回路の一部に電源を供給す
る回路であり、内部回路の待機電流の低減ならびに内部
回路の素子数の低減のために用いられている。
れは、対応するデコード信号Ｂ１およびＢ２、ならびに
対応する電源信号Ｖのすべてが活性した場合に活性化さ
れる。電源制御回路は、内部回路の一部に電源を供給す
る回路であり、内部回路の待機電流の低減ならびに内部
回路の素子数の低減のために用いられている。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来の半導体記憶装置の構成では、以下に示す問題があ
る。従来の半導体記憶装置の問題点を、タイミングチャ
ートである図２０を用いて説明する。図２０は、従来の
半導体記憶装置における問題点を説明するためのタイミ
ングチャートである。図２０において、記号Ｂは、デコ
ード信号（図１９におけるデコーダ９０１の出力に対
応）を、記号ＡＣＴは、メモリセルアレイを活性化させ
るためのバンク活性信号を、記号Ｖは、電源信号（図１
９における電源信号Ｖ（０）〜Ｖ（ｎ）のいずれかに対
応）を、記号ＳＴＡＴＥは、デコード信号Ｂに基づき動
作する内部回路（図１９における内部回路９０２♯０、
…、９０２♯ｎのいずれかに対応）の状態をそれぞれ表
わしている。
来の半導体記憶装置の構成では、以下に示す問題があ
る。従来の半導体記憶装置の問題点を、タイミングチャ
ートである図２０を用いて説明する。図２０は、従来の
半導体記憶装置における問題点を説明するためのタイミ
ングチャートである。図２０において、記号Ｂは、デコ
ード信号（図１９におけるデコーダ９０１の出力に対
応）を、記号ＡＣＴは、メモリセルアレイを活性化させ
るためのバンク活性信号を、記号Ｖは、電源信号（図１
９における電源信号Ｖ（０）〜Ｖ（ｎ）のいずれかに対
応）を、記号ＳＴＡＴＥは、デコード信号Ｂに基づき動
作する内部回路（図１９における内部回路９０２♯０、
…、９０２♯ｎのいずれかに対応）の状態をそれぞれ表
わしている。
【０００６】図２０では、時刻ｔ１においてスタンバイ
サイクルからアクティブサイクルへ遷移する。バンク活
性化信号ＡＣＴは、アクティブサイクルでＨレベル（Ｖ
ＣＣ）、スタンバイサイクルにおいてＬレベル（ＧＮ
Ｄ）に設定される。スタンバイサイクルでは、全てのデ
コード信号ＢはＬレベルであり、内部回路は、動作停止
状態にある（状態ＳＴＡＴＥがＬレベル）。
サイクルからアクティブサイクルへ遷移する。バンク活
性化信号ＡＣＴは、アクティブサイクルでＨレベル（Ｖ
ＣＣ）、スタンバイサイクルにおいてＬレベル（ＧＮ
Ｄ）に設定される。スタンバイサイクルでは、全てのデ
コード信号ＢはＬレベルであり、内部回路は、動作停止
状態にある（状態ＳＴＡＴＥがＬレベル）。
【０００７】図２０を参照して、アクティブサイクルに
おいて、バンク活性化信号ＡＣＴがＨレベルに立上が
る。これに応答して、時刻ｔ２（＞ｔ１）にデコード信
号ＢがＨレベルに立上がる。これに応答して、時刻ｔ３
（＞ｔ２）において電源信号Ｖが活性化する。これに応
答して、時刻ｔ４（＞ｔ４）において内部回路が活性化
する（状態ＳＴＡＴＥがＨレベル）。
おいて、バンク活性化信号ＡＣＴがＨレベルに立上が
る。これに応答して、時刻ｔ２（＞ｔ１）にデコード信
号ＢがＨレベルに立上がる。これに応答して、時刻ｔ３
（＞ｔ２）において電源信号Ｖが活性化する。これに応
答して、時刻ｔ４（＞ｔ４）において内部回路が活性化
する（状態ＳＴＡＴＥがＨレベル）。
【０００８】上述したように、電源信号Ｖはデコード信
号Ｂ１に応答して活性化する。このため、電源信号Ｖは
デコード信号Ｂ１の活性化時刻ｔ２よりも遅い時刻ｔ３
にならなければ活性化されない。したがって、内部回路
の状態ＳＴＡＴＥが決定するのは、時刻ｔ３以降の時刻
ｔ４になる。
号Ｂ１に応答して活性化する。このため、電源信号Ｖは
デコード信号Ｂ１の活性化時刻ｔ２よりも遅い時刻ｔ３
にならなければ活性化されない。したがって、内部回路
の状態ＳＴＡＴＥが決定するのは、時刻ｔ３以降の時刻
ｔ４になる。
【０００９】すなわち、従来の半導体記憶装置の構成で
は、内部回路を所望の状態にする（状態ＳＴＡＴＥをＨ
レベルにする）ためには少なくとも（ｔ４−ｔ２）の時
間が必要であり、高速動作が実現できないという問題が
あった。
は、内部回路を所望の状態にする（状態ＳＴＡＴＥをＨ
レベルにする）ためには少なくとも（ｔ４−ｔ２）の時
間が必要であり、高速動作が実現できないという問題が
あった。
【００１０】そこで、本発明は、このような問題を解決
するためになされたものであり、その目的はデコード信
号を用いて動作する電源制御回路に起因する遅延を回避
し、高速動作が可能な半導体記憶装置を提供することで
ある。
するためになされたものであり、その目的はデコード信
号を用いて動作する電源制御回路に起因する遅延を回避
し、高速動作が可能な半導体記憶装置を提供することで
ある。
【００１１】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のメモリブロックを備え、複数のメモリ
ブロックのの各々は複数のメモリセルを含み、外部アド
レスに応答して、複数のメモリブロックのうち特定のメ
モリブロックを選択するためのデコード信号を出力する
デコード手段と、複数の内部回路とをさらに備え、複数
の内部回路のそれぞれは、複数のメモリブロックのそれ
ぞれに対応して設けられ、デコード手段から出力される
対応するデコード信号に基づき選択的に対応するメモリ
ブロックの動作を制御し、アクティブサイクルにおい
て、複数の内部回路のそれぞれが、デコード手段におけ
るデコード動作に先行して活性状態となり、デコード信
号に基づき選択的に活性状態を維持し、または非活性状
態になるように制御する制御手段をさらに備える。
憶装置は、複数のメモリブロックを備え、複数のメモリ
ブロックのの各々は複数のメモリセルを含み、外部アド
レスに応答して、複数のメモリブロックのうち特定のメ
モリブロックを選択するためのデコード信号を出力する
デコード手段と、複数の内部回路とをさらに備え、複数
の内部回路のそれぞれは、複数のメモリブロックのそれ
ぞれに対応して設けられ、デコード手段から出力される
対応するデコード信号に基づき選択的に対応するメモリ
ブロックの動作を制御し、アクティブサイクルにおい
て、複数の内部回路のそれぞれが、デコード手段におけ
るデコード動作に先行して活性状態となり、デコード信
号に基づき選択的に活性状態を維持し、または非活性状
態になるように制御する制御手段をさらに備える。
【００１２】請求項２に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、複数の内部回路のそ
れぞれは、動作電源電圧の供給を受けて動作する論理回
路を含み、制御手段は、複数の電源制御手段を含み、複
数の電源制御手段のそれぞれは、複数の内部回路のそれ
ぞれに対応して設けられ、アクティブサイクルにおい
て、対応する論理回路に対して、対応するデコード信号
より速いタイミングで活性化する特定の活性化信号に応
答して動作電源電圧を供給し、対応するデコード信号に
基づき選択的に動作電源電圧の供給を停止する。
１に係る半導体記憶装置であって、複数の内部回路のそ
れぞれは、動作電源電圧の供給を受けて動作する論理回
路を含み、制御手段は、複数の電源制御手段を含み、複
数の電源制御手段のそれぞれは、複数の内部回路のそれ
ぞれに対応して設けられ、アクティブサイクルにおい
て、対応する論理回路に対して、対応するデコード信号
より速いタイミングで活性化する特定の活性化信号に応
答して動作電源電圧を供給し、対応するデコード信号に
基づき選択的に動作電源電圧の供給を停止する。
【００１３】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、複数の電源制御手段
のそれぞれは、高電位側の動作電源電圧を受ける第１の
メイン電源線と、第１のサブ電源線と、低電位側の動作
電源電圧を受ける第２のメイン電源線と、第２のサブ電
源線と、第１のメイン電源線と第１のサブ電源線とを接
続する第１のスイッチ段と、第２のメイン電源線と第２
のサブ電源線とを接続する第２のスイッチ手段と、アク
ティブサイクルにおいて、第１のスイッチ手段および第
２のスイッチ手段を、特定の活性化信号に応答してオン
し、非活性状態の対応するデコード信号に応答してオフ
する手段とを含み、論理回路は、第１のメイン電源線お
よび第２のサブ電源線から受ける動作電源電圧に基づき
動作し、与えられた入力に対して所定の論理処理を施し
て出力する第１の論理ゲートと、第１のサブ電源線およ
び第２のメイン電源線から受ける動作電源電圧電圧に基
づき動作し、与えられた入力に対して所定の論理処理を
施して出力する第２の論理ゲートとを含む。
２に係る半導体記憶装置であって、複数の電源制御手段
のそれぞれは、高電位側の動作電源電圧を受ける第１の
メイン電源線と、第１のサブ電源線と、低電位側の動作
電源電圧を受ける第２のメイン電源線と、第２のサブ電
源線と、第１のメイン電源線と第１のサブ電源線とを接
続する第１のスイッチ段と、第２のメイン電源線と第２
のサブ電源線とを接続する第２のスイッチ手段と、アク
ティブサイクルにおいて、第１のスイッチ手段および第
２のスイッチ手段を、特定の活性化信号に応答してオン
し、非活性状態の対応するデコード信号に応答してオフ
する手段とを含み、論理回路は、第１のメイン電源線お
よび第２のサブ電源線から受ける動作電源電圧に基づき
動作し、与えられた入力に対して所定の論理処理を施し
て出力する第１の論理ゲートと、第１のサブ電源線およ
び第２のメイン電源線から受ける動作電源電圧電圧に基
づき動作し、与えられた入力に対して所定の論理処理を
施して出力する第２の論理ゲートとを含む。
【００１４】請求項４に係る半導体記憶装置は、請求項
１に係る半導体記憶装置であって、複数の内部回路のそ
れぞれは、アクティブサイクルにおいて、デコード信号
より速いタイミングで活性化する特定の活性化信号に応
答して動作可能な状態となり、対応するデコード信号が
非活性状態であればリセット状態になるワード線駆動手
段を含む。
１に係る半導体記憶装置であって、複数の内部回路のそ
れぞれは、アクティブサイクルにおいて、デコード信号
より速いタイミングで活性化する特定の活性化信号に応
答して動作可能な状態となり、対応するデコード信号が
非活性状態であればリセット状態になるワード線駆動手
段を含む。
【００１５】請求項５に係る半導体記憶装置は、請求項
４に係る半導体記憶装置であって、複数のメモリブロッ
クのそれぞれは、複数のメモリセルのうち、行方向に並
ぶ複数のメモリセルを選択するための複数のワード線を
さらに含み、ワード線駆動手段は、複数のワード線のう
ち対応するワード線を選択状態／非選択状態とし、制御
手段は、複数のリセット制御手段を含み、複数のリセッ
ト制御手段のそれぞれは、複数の内部回路のそれぞれに
対応して設けられ、アクティブサイクルにおいて、対応
するワード線駆動手段を、対応するデコード信号より速
いタイミングで活性化する特定の活性化信号に応答して
立上げ可能な状態とし、対応するデコード信号に基づき
リセット状態にする。
４に係る半導体記憶装置であって、複数のメモリブロッ
クのそれぞれは、複数のメモリセルのうち、行方向に並
ぶ複数のメモリセルを選択するための複数のワード線を
さらに含み、ワード線駆動手段は、複数のワード線のう
ち対応するワード線を選択状態／非選択状態とし、制御
手段は、複数のリセット制御手段を含み、複数のリセッ
ト制御手段のそれぞれは、複数の内部回路のそれぞれに
対応して設けられ、アクティブサイクルにおいて、対応
するワード線駆動手段を、対応するデコード信号より速
いタイミングで活性化する特定の活性化信号に応答して
立上げ可能な状態とし、対応するデコード信号に基づき
リセット状態にする。
【００１６】
【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における半導体記憶装置の全体構成について、図
１を用いて説明する。図１は、本発明の実施の形態１に
おける半導体記憶装置１０００の全体構成を示すブロッ
ク図である。
形態１における半導体記憶装置の全体構成について、図
１を用いて説明する。図１は、本発明の実施の形態１に
おける半導体記憶装置１０００の全体構成を示すブロッ
ク図である。
【００１７】図１を参照して、半導体記憶装置１０００
は、タイミングレジスタ１、ロウアドレスバッファ２、
ロウプリデコーダ３、階層電源コントローラ１０、ロウ
デコーダユニット１１、ワードドライバ１４♯０、１４
♯１、…、１４♯ｎ、アレイ部、コラムデコーダ４、お
よびデータ入出力バッファ５を備える。
は、タイミングレジスタ１、ロウアドレスバッファ２、
ロウプリデコーダ３、階層電源コントローラ１０、ロウ
デコーダユニット１１、ワードドライバ１４♯０、１４
♯１、…、１４♯ｎ、アレイ部、コラムデコーダ４、お
よびデータ入出力バッファ５を備える。
【００１８】タイミングレジスタ１は、外部信号（外部
ロウアドレスストローブ信号／ＲＡＳ、外部コラムアド
レスストローブ信号／ＣＡＳ、外部チップセレクト信号
／ＣＳ、外部ライトイネーブル信号／ＷＥ等）を受け
て、内部制御信号を出力する。具体例として、タイミン
グレジスタ１は、アレイ部を活性化させるバンク活性化
信号ＡＣＴを出力する。ロウアドレスバッファ２は、外
部アドレス信号Ａ０〜Ａｉに応答して、内部ロウアドレ
ス信号を出力する。
ロウアドレスストローブ信号／ＲＡＳ、外部コラムアド
レスストローブ信号／ＣＡＳ、外部チップセレクト信号
／ＣＳ、外部ライトイネーブル信号／ＷＥ等）を受け
て、内部制御信号を出力する。具体例として、タイミン
グレジスタ１は、アレイ部を活性化させるバンク活性化
信号ＡＣＴを出力する。ロウアドレスバッファ２は、外
部アドレス信号Ａ０〜Ａｉに応答して、内部ロウアドレ
ス信号を出力する。
【００１９】アレイ部は、複数のメモリブロック１２♯
１〜１２♯ｎから構成され、複数のメモリブロック１２
♯１〜１２♯ｎ（以下、総称的にメモリブロック１２と
記す）の各々を挟むようにセンスアンプブロック１３を
配置する。隣接するメモリブロック１２同士は、センス
アンプブロック１３を共有する。
１〜１２♯ｎから構成され、複数のメモリブロック１２
♯１〜１２♯ｎ（以下、総称的にメモリブロック１２と
記す）の各々を挟むようにセンスアンプブロック１３を
配置する。隣接するメモリブロック１２同士は、センス
アンプブロック１３を共有する。
【００２０】データ入出力バッファ５は、データ入出力
ピンＤＱ０〜ＤＱｎとアレイ部との間で信号の授受を行
なう。コラムデコーダ４は、データ入出力バッファ５と
アレイ部との間に配置される。
ピンＤＱ０〜ＤＱｎとアレイ部との間で信号の授受を行
なう。コラムデコーダ４は、データ入出力バッファ５と
アレイ部との間に配置される。
【００２１】ロウプリデコーダ３は、ロウアドレスバッ
ファ２の出力をプリデコードしてデコード信号を出力す
る。ロウプリデコーダ３から、メモリブロックを選択す
るためのブロック選択信号ＢＳ（０）、ＢＳ（１）…が
出力される（以下、総称的にブロック選択信号ＢＳと記
す）。
ファ２の出力をプリデコードしてデコード信号を出力す
る。ロウプリデコーダ３から、メモリブロックを選択す
るためのブロック選択信号ＢＳ（０）、ＢＳ（１）…が
出力される（以下、総称的にブロック選択信号ＢＳと記
す）。
【００２２】ロウデコーダユニット１１は、複数のロウ
デコーダＲＤ♯０、ＲＤ♯１、…、ＲＤ♯ｎを含む（以
下総称的にロウデコーダＲＤと記す）。ロウデコーダＲ
Ｄのそれぞれは、メモリブロックのそれぞれに対応して
配置される。ワードドライバ１４♯０、１４♯１、…、
１４♯ｎのそれぞれ（以下総称的にワードドライバ１４
と記す）は、メモリブロック１２のそれぞれに対応して
配置される。ワードドライバ１４のそれぞれは、対応す
るロウデコーダＲＤの出力（図中記号ＲＸ）を受けて、
対応するメモリブロック１２のワード線ＷＬを活性化す
る。
デコーダＲＤ♯０、ＲＤ♯１、…、ＲＤ♯ｎを含む（以
下総称的にロウデコーダＲＤと記す）。ロウデコーダＲ
Ｄのそれぞれは、メモリブロックのそれぞれに対応して
配置される。ワードドライバ１４♯０、１４♯１、…、
１４♯ｎのそれぞれ（以下総称的にワードドライバ１４
と記す）は、メモリブロック１２のそれぞれに対応して
配置される。ワードドライバ１４のそれぞれは、対応す
るロウデコーダＲＤの出力（図中記号ＲＸ）を受けて、
対応するメモリブロック１２のワード線ＷＬを活性化す
る。
【００２３】ロウデコーダＲＤは、メイン電源線および
サブ電源線の２つ電源線から構成される階層電源システ
ムにより動作電源電圧を受けて動作する。ここで、ロウ
デコーダＲＤと階層電源システムとの関係を、図２を用
いて説明する。図２は、ロウデコーダＲＤと階層電源シ
ステムとの関係を説明するための図である。
サブ電源線の２つ電源線から構成される階層電源システ
ムにより動作電源電圧を受けて動作する。ここで、ロウ
デコーダＲＤと階層電源システムとの関係を、図２を用
いて説明する。図２は、ロウデコーダＲＤと階層電源シ
ステムとの関係を説明するための図である。
【００２４】図２を参照して、ロウデコーダＲＤは、Ｎ
ＡＮＤ回路６１、ならびにインバータ６２および６３を
含む。ＮＡＮＤ回路６１、ならびにインバータ６２およ
び６３は、直列に接続される。
ＡＮＤ回路６１、ならびにインバータ６２および６３を
含む。ＮＡＮＤ回路６１、ならびにインバータ６２およ
び６３は、直列に接続される。
【００２５】ＮＡＮＤ回路６１およびインバータ６３
は、メイン電源電圧線Ｌ１およびサブ接地電圧線Ｌ４か
ら動作電源電圧（ＶＣＣ、ＳｕｂＶＳＳ）を受けて論理
処理を行なう。インバータ６２は、サブ電源電圧線Ｌ２
およびメイン接地電圧線Ｌ３から動作電源電圧（Ｓｕｂ
ＶＣＣ、ＶＳＳ）を受けて論理処理を行なう。以下、総
称的に、メイン電源電圧線Ｌ１およびメイン接地電圧線
Ｌ３をメイン電源線と、サブ電源電圧線Ｌ２およびサブ
接地電圧線Ｌ４をサブ電源線と称す。ＮＡＮＤ回路６１
は、ロウプリデコーダ３からプリデコード信号を受け
る。インバータ６３の出力に基づき、対応するワードド
ライバ１４が駆動される。
は、メイン電源電圧線Ｌ１およびサブ接地電圧線Ｌ４か
ら動作電源電圧（ＶＣＣ、ＳｕｂＶＳＳ）を受けて論理
処理を行なう。インバータ６２は、サブ電源電圧線Ｌ２
およびメイン接地電圧線Ｌ３から動作電源電圧（Ｓｕｂ
ＶＣＣ、ＶＳＳ）を受けて論理処理を行なう。以下、総
称的に、メイン電源電圧線Ｌ１およびメイン接地電圧線
Ｌ３をメイン電源線と、サブ電源電圧線Ｌ２およびサブ
接地電圧線Ｌ４をサブ電源線と称す。ＮＡＮＤ回路６１
は、ロウプリデコーダ３からプリデコード信号を受け
る。インバータ６３の出力に基づき、対応するワードド
ライバ１４が駆動される。
【００２６】図１を参照して、階層電源コントローラ１
０は、ロウデコーダＲＤのそれぞれにおけるサブ電源線
の電圧をコントロールする。より具体的には、ロウデコ
ーダＲＤ♯０に対するサブ電源電圧線の電圧ＳｕｂＶＣ
Ｃ（０）およびサブ接地電圧線の電圧ＳｕｂＶＳＳ
（０）、ロウデコーダＲＤ♯１に対するサブ電源電圧線
の電圧ＳｕｂＶＣＣ（１）およびサブ接地電圧線の電圧
ＳｕｂＶＳＳ（１）、そしてロウデコーダＲＤ♯ｎに対
するサブ電源電圧線の電圧ＳｕｂＶＣＣ（ｎ）およびサ
ブ接地線電圧ＳｕｂＶＳＳ（ｎ）等をコントロールす
る。
０は、ロウデコーダＲＤのそれぞれにおけるサブ電源線
の電圧をコントロールする。より具体的には、ロウデコ
ーダＲＤ♯０に対するサブ電源電圧線の電圧ＳｕｂＶＣ
Ｃ（０）およびサブ接地電圧線の電圧ＳｕｂＶＳＳ
（０）、ロウデコーダＲＤ♯１に対するサブ電源電圧線
の電圧ＳｕｂＶＣＣ（１）およびサブ接地電圧線の電圧
ＳｕｂＶＳＳ（１）、そしてロウデコーダＲＤ♯ｎに対
するサブ電源電圧線の電圧ＳｕｂＶＣＣ（ｎ）およびサ
ブ接地線電圧ＳｕｂＶＳＳ（ｎ）等をコントロールす
る。
【００２７】ここで、図１に示す階層電源コントローラ
１０とサブ電源線の電圧との関係について、図３を用い
て説明する。図３は、図１に示す階層電源コントローラ
１０の概要を示すブロック図である。
１０とサブ電源線の電圧との関係について、図３を用い
て説明する。図３は、図１に示す階層電源コントローラ
１０の概要を示すブロック図である。
【００２８】図３を参照して階層電源コントローラ１０
は、電源制御回路１８♯０、１８♯１、…、１８♯ｎを
備える（以下、総称的に電源制御回路１８と記す）。電
源制御回路１８のそれぞれは、メモリブロック１２のそ
れぞれ対応して配置される。
は、電源制御回路１８♯０、１８♯１、…、１８♯ｎを
備える（以下、総称的に電源制御回路１８と記す）。電
源制御回路１８のそれぞれは、メモリブロック１２のそ
れぞれ対応して配置される。
【００２９】電源制御回路１８は、タイミングレジスタ
１から受けるバンク活性化信号ＡＣＴと、ロウプリデコ
ーダ３から受けるブロック選択信号ＢＳとに基づき、対
応するサブ電源線の電圧を制御する。
１から受けるバンク活性化信号ＡＣＴと、ロウプリデコ
ーダ３から受けるブロック選択信号ＢＳとに基づき、対
応するサブ電源線の電圧を制御する。
【００３０】たとえば、電源制御回路１８♯０は、バン
ク活性化信号ＡＣＴとブロック選択信号ＢＳ（０）とに
基づき、ロウデコーダＲＤ♯０におけるサブ電源線の電
圧（電圧ＳｕｂＶＣＣ（０）および電圧ＳｕｂＶＳＳ
（０））を制御する。
ク活性化信号ＡＣＴとブロック選択信号ＢＳ（０）とに
基づき、ロウデコーダＲＤ♯０におけるサブ電源線の電
圧（電圧ＳｕｂＶＣＣ（０）および電圧ＳｕｂＶＳＳ
（０））を制御する。
【００３１】ここで、電源制御回路１８♯０〜１８♯ｎ
の具体的構成を、図４および図５を用いて説明する。図
４および図５は、図３に示す電源制御回路の具体的構成
を説明するための回路図である。図５には、参考のため
ロウデコーダＲＤを併せて記載してある。
の具体的構成を、図４および図５を用いて説明する。図
４および図５は、図３に示す電源制御回路の具体的構成
を説明するための回路図である。図５には、参考のため
ロウデコーダＲＤを併せて記載してある。
【００３２】図４を参照して、電源制御回路は、遅延回
路２０、インバータ２１、２３および２５、ＮＯＲ回路
２２、ならびにＮＡＮＤ回路２４を含む。遅延回路２０
は、バンク活性化信号ＡＣＴを遅延して出力する。イン
バータ２１は、遅延回路２０の出力を反転する。ＮＯＲ
回路２２は、インバータ２１の出力と対応するブロック
選択信号ＢＳとを受ける。インバータ２３は、ＮＯＲ回
路２２の出力を反転する。ＮＡＮＤ回路２４は、バンク
活性化信号ＡＣＴとインバータ２３の出力とを受ける。
インバータ２５は、ＮＯＲ回路２４の出力を反転して電
源制御信号ＳＶｃｎｔを出力する。
路２０、インバータ２１、２３および２５、ＮＯＲ回路
２２、ならびにＮＡＮＤ回路２４を含む。遅延回路２０
は、バンク活性化信号ＡＣＴを遅延して出力する。イン
バータ２１は、遅延回路２０の出力を反転する。ＮＯＲ
回路２２は、インバータ２１の出力と対応するブロック
選択信号ＢＳとを受ける。インバータ２３は、ＮＯＲ回
路２２の出力を反転する。ＮＡＮＤ回路２４は、バンク
活性化信号ＡＣＴとインバータ２３の出力とを受ける。
インバータ２５は、ＮＯＲ回路２４の出力を反転して電
源制御信号ＳＶｃｎｔを出力する。
【００３３】図５を参照して、電源制御回路はさらに、
インバータ２６、ならびにスイッチトランジスタ２７お
よび２８を含む。スイッチトランジスタ２７は、ＰＭＯ
Ｓトランジスタであり、スイッチトランジスタ２８は、
ＮＭＯＳトランジスタで構成される。
インバータ２６、ならびにスイッチトランジスタ２７お
よび２８を含む。スイッチトランジスタ２７は、ＰＭＯ
Ｓトランジスタであり、スイッチトランジスタ２８は、
ＮＭＯＳトランジスタで構成される。
【００３４】インバータ２６は、電源制御信号ＳＶｃｎ
ｔを反転して、電源制御信号／ＳＶｃｎｔを出力する。
スイッチトランジスタ２７は、電源制御信号／ＳＶｃｎ
ｔに応答してオンする。スイッチトランジスタ２８は、
電源制御信号ＳＶｃｎｔに応答してオンする。スイッチ
トランジスタ２７がオンすると、電源電圧ＶＣＣを供給
するメイン電源電圧線Ｌ１とサブ電源電圧線Ｌ２とが電
気的に接続状態になる。スイッチトランジスタ２８がオ
ンすると、接地電圧ＶＳＳを供給するメイン接地電圧線
Ｌ３とサブ接地電圧線Ｌ４とが電気的に接続状態にな
る。
ｔを反転して、電源制御信号／ＳＶｃｎｔを出力する。
スイッチトランジスタ２７は、電源制御信号／ＳＶｃｎ
ｔに応答してオンする。スイッチトランジスタ２８は、
電源制御信号ＳＶｃｎｔに応答してオンする。スイッチ
トランジスタ２７がオンすると、電源電圧ＶＣＣを供給
するメイン電源電圧線Ｌ１とサブ電源電圧線Ｌ２とが電
気的に接続状態になる。スイッチトランジスタ２８がオ
ンすると、接地電圧ＶＳＳを供給するメイン接地電圧線
Ｌ３とサブ接地電圧線Ｌ４とが電気的に接続状態にな
る。
【００３５】図５に示す回路のスタンバイサイクルでの
動作を図６を用いて説明する。図６は、図５に示す回路
のスタンバイサイクルでの動作を説明するための図であ
る。図中記号（Ｈ）、（Ｌ）は、スタンバイサイクルで
の各ノードの状態を表わしている。
動作を図６を用いて説明する。図６は、図５に示す回路
のスタンバイサイクルでの動作を説明するための図であ
る。図中記号（Ｈ）、（Ｌ）は、スタンバイサイクルで
の各ノードの状態を表わしている。
【００３６】図６を参照して、インバータ６２は、ＰＭ
ＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１
２２を含む。インバータ６３は、ＰＭＯＳトランジスタ
１２５およびＮＭＯＳトランジスタ１２６を含む。ＰＭ
ＯＳトランジスタ１２５は、メイン電源電圧線Ｌ１と接
続され、ＮＭＯＳトランジスタ１２６は、サブ接地電圧
線Ｌ４と接続される。ＰＭＯＳトランジスタ１２１は、
サブ電源電圧線Ｌ２と接続され、ＮＭＯＳトランジスタ
１２２は、メイン接地電圧線Ｌ３と接続される。
ＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１
２２を含む。インバータ６３は、ＰＭＯＳトランジスタ
１２５およびＮＭＯＳトランジスタ１２６を含む。ＰＭ
ＯＳトランジスタ１２５は、メイン電源電圧線Ｌ１と接
続され、ＮＭＯＳトランジスタ１２６は、サブ接地電圧
線Ｌ４と接続される。ＰＭＯＳトランジスタ１２１は、
サブ電源電圧線Ｌ２と接続され、ＮＭＯＳトランジスタ
１２２は、メイン接地電圧線Ｌ３と接続される。
【００３７】スタンバイサイクルにおいて、インバータ
６２の入力ノードはＨレベル、インバータ６３の入力ノ
ードはＬレベルの状態にある。この場合、スイッチトラ
ンジスタ２７および２８をオフして、メイン電源線とサ
ブ電源線とをカットオフ状態にする。サブ電源線はフロ
ーティング状態になる。これにより、ＰＭＯＳトランジ
スタ１２１を通じて流れるリーク電流およびＮＭＯＳト
ランジスタ１２６を通じて流れるリーク電流が抑えられ
る。
６２の入力ノードはＨレベル、インバータ６３の入力ノ
ードはＬレベルの状態にある。この場合、スイッチトラ
ンジスタ２７および２８をオフして、メイン電源線とサ
ブ電源線とをカットオフ状態にする。サブ電源線はフロ
ーティング状態になる。これにより、ＰＭＯＳトランジ
スタ１２１を通じて流れるリーク電流およびＮＭＯＳト
ランジスタ１２６を通じて流れるリーク電流が抑えられ
る。
【００３８】ここで、本発明の実施の形態１における階
層電源コントローラ１０による制御の効果を、図７〜図
１０を用いて説明する。図７は、階層電源システムをデ
コード信号で制御した場合の全体構成図であり、図８
は、図７における階層電源システムを説明するための図
である。
層電源コントローラ１０による制御の効果を、図７〜図
１０を用いて説明する。図７は、階層電源システムをデ
コード信号で制御した場合の全体構成図であり、図８
は、図７における階層電源システムを説明するための図
である。
【００３９】図７に示す半導体記憶装置１５００は、半
導体記憶装置１０００の階層電源コントローラ１０に代
わって、階層電源コントローラ７０を備える。階層電源
コントローラ７０は、ロウプリデコーダ３から受けるブ
ロック選択信号ＢＳ（０）、ＢＳ（１）…に基づき、各
サブ電源線の電圧をコントロールする。より具体的に
は、ブロック選択信号ＢＳに基づき電源制御信号を発生
する（電源制御信号をＤＳＶと記す）。図８に示すよう
に、スイッチトランジスタ２７および２８のオン／オフ
は、この電源制御信号ＤＳＶに基づき行う。
導体記憶装置１０００の階層電源コントローラ１０に代
わって、階層電源コントローラ７０を備える。階層電源
コントローラ７０は、ロウプリデコーダ３から受けるブ
ロック選択信号ＢＳ（０）、ＢＳ（１）…に基づき、各
サブ電源線の電圧をコントロールする。より具体的に
は、ブロック選択信号ＢＳに基づき電源制御信号を発生
する（電源制御信号をＤＳＶと記す）。図８に示すよう
に、スイッチトランジスタ２７および２８のオン／オフ
は、この電源制御信号ＤＳＶに基づき行う。
【００４０】図９は、本発明の実施の形態１における階
層電源コントローラ１０の効果を説明するためのタイミ
ングチャートである。図１０は、デコード信号を用いて
サブ電源線の電圧を制御した場合の効果を説明するため
のタイミングチャートであり、図７の半導体記憶装置に
対応している。
層電源コントローラ１０の効果を説明するためのタイミ
ングチャートである。図１０は、デコード信号を用いて
サブ電源線の電圧を制御した場合の効果を説明するため
のタイミングチャートであり、図７の半導体記憶装置に
対応している。
【００４１】図９および図１０において、記号ＲＸｉ
（０）は、ロウデコーダＲＤ♯０から出力されるデコー
ド信号を、記号ＷＬｊ（０）は、デコード信号ＲＸｉ
（０）により駆動されるワード線をそれぞれ表わしてい
る。
（０）は、ロウデコーダＲＤ♯０から出力されるデコー
ド信号を、記号ＷＬｊ（０）は、デコード信号ＲＸｉ
（０）により駆動されるワード線をそれぞれ表わしてい
る。
【００４２】図９において、記号ＳＶｃｎｔ（０）は、
ロウデコーダＲＤ♯０に対応する電源制御信号を、記号
ＳＶｃｎｔ（１）は、ロウデコーダＲＤ♯１に対応する
電源制御信号をそれぞれ表わしている。図１０におい
て、記号ＤＳＶ（０）は、ロウデコーダＲＤ♯０に対応
する電源制御信号を、記号ＤＳＶ（１）は、ロウデコー
ダＲＤ♯１に対応する電源制御信号をそれぞれ表わして
いる。
ロウデコーダＲＤ♯０に対応する電源制御信号を、記号
ＳＶｃｎｔ（１）は、ロウデコーダＲＤ♯１に対応する
電源制御信号をそれぞれ表わしている。図１０におい
て、記号ＤＳＶ（０）は、ロウデコーダＲＤ♯０に対応
する電源制御信号を、記号ＤＳＶ（１）は、ロウデコー
ダＲＤ♯１に対応する電源制御信号をそれぞれ表わして
いる。
【００４３】図９および図１０では、時刻ｔ０およびｔ
２において、アクティブサイクルからスタンバイサイク
ルへ遷移し、時刻ｔ１においてスタンバイサイクルから
アクティブサイクルへ遷移する。バンク活性化信号ＡＣ
Ｔは、アクティブサイクルでＨレベル（ＶＣＣ）、スタ
ンバイサイクルにおいてＬレベル（ＧＮＤ）に設定され
る。スタンバイサイクルでは、全てのブロック選択信号
ＢＳ（０）、ＢＳ（１）は、Ｌレベルであり、全ての電
源制御信号ＳＶｃｎｔ（０）、ＳＶｃｎｔ（１）、ＤＳ
Ｖ（０）、ＤＳＶ（１）は、Ｌレベルである。
２において、アクティブサイクルからスタンバイサイク
ルへ遷移し、時刻ｔ１においてスタンバイサイクルから
アクティブサイクルへ遷移する。バンク活性化信号ＡＣ
Ｔは、アクティブサイクルでＨレベル（ＶＣＣ）、スタ
ンバイサイクルにおいてＬレベル（ＧＮＤ）に設定され
る。スタンバイサイクルでは、全てのブロック選択信号
ＢＳ（０）、ＢＳ（１）は、Ｌレベルであり、全ての電
源制御信号ＳＶｃｎｔ（０）、ＳＶｃｎｔ（１）、ＤＳ
Ｖ（０）、ＤＳＶ（１）は、Ｌレベルである。
【００４４】図９を参照して、アクティブサイクルから
スタンバイサイクルへの遷移時点（時刻ｔ０、ｔ２）に
おいて、バンク活性化信号ＡＣＴがＬレベルに立下が
る。電源制御信号ＳＶｃｎｔ（０）およびＳＶｃｎｔ
（１）がＬレベルになる。全てのスイッチトランジスタ
２７および２８はオフする。全てのロウデコーダＲＤに
対して、メイン電源電圧線とサブ電源電圧線Ｌ２とがカ
ットオフ状態になり、またメイン接地電圧線Ｌ３とサブ
接地電圧線Ｌ４とがカットオフ状態になる。サブ電源線
はフローティング状態になる。
スタンバイサイクルへの遷移時点（時刻ｔ０、ｔ２）に
おいて、バンク活性化信号ＡＣＴがＬレベルに立下が
る。電源制御信号ＳＶｃｎｔ（０）およびＳＶｃｎｔ
（１）がＬレベルになる。全てのスイッチトランジスタ
２７および２８はオフする。全てのロウデコーダＲＤに
対して、メイン電源電圧線とサブ電源電圧線Ｌ２とがカ
ットオフ状態になり、またメイン接地電圧線Ｌ３とサブ
接地電圧線Ｌ４とがカットオフ状態になる。サブ電源線
はフローティング状態になる。
【００４５】これにより、サブ電源電圧線の電圧Ｓｕｂ
ＶＣＣ（０）およびＳｕｂＶＣＣ（１）は、電源電圧Ｖ
ＣＣから電圧値αだけ低下した（ＶＣＣ−α）レベルに
なる。サブ接地電圧線の電圧ＳｕｂＶＳＳ（０）、Ｓｕ
ｂＶＳＳ（１）は、接地電圧ＶＳＳから電圧値βだけ高
い（ＶＳＳ＋β）レベルになる。これによりスタンバイ
サイクルにおけるリーク電流が抑制される。
ＶＣＣ（０）およびＳｕｂＶＣＣ（１）は、電源電圧Ｖ
ＣＣから電圧値αだけ低下した（ＶＣＣ−α）レベルに
なる。サブ接地電圧線の電圧ＳｕｂＶＳＳ（０）、Ｓｕ
ｂＶＳＳ（１）は、接地電圧ＶＳＳから電圧値βだけ高
い（ＶＳＳ＋β）レベルになる。これによりスタンバイ
サイクルにおけるリーク電流が抑制される。
【００４６】スタンバイサイクルからアクティブサイク
ルへの遷移時点（時刻ｔ１）において、バンク活性化信
号ＡＣＴがＨレベルに立上がる。直後に、電源制御信号
ＳＶｃｎｔ（０）およびＳＶｃｎｔ（１）がＨレベルに
立上がる。スイッチトランジスタ２７および２８がオン
する。全てのロウデコーダＲＤに対して、メイン電源電
圧線Ｌ１とサブ電源電圧線Ｌ２とがショート状態にな
り、またメイン接地電圧線Ｌ３とサブ接地電圧線Ｌ４と
がショート状態になる。
ルへの遷移時点（時刻ｔ１）において、バンク活性化信
号ＡＣＴがＨレベルに立上がる。直後に、電源制御信号
ＳＶｃｎｔ（０）およびＳＶｃｎｔ（１）がＨレベルに
立上がる。スイッチトランジスタ２７および２８がオン
する。全てのロウデコーダＲＤに対して、メイン電源電
圧線Ｌ１とサブ電源電圧線Ｌ２とがショート状態にな
り、またメイン接地電圧線Ｌ３とサブ接地電圧線Ｌ４と
がショート状態になる。
【００４７】ショートした直後のサブ電源電圧線Ｌ２の
電圧レベルは、メイン電源電圧線Ｌ１の電圧レベルより
低く、サブ接地電圧線Ｌ４の電圧レベルはメイン接地電
圧線Ｌ３の電圧レベルよりも高くなっており、論理回路
（インバータ）の電源−グランド間の電位差は通常状態
よりも低い。したがって、各電源線の電圧レベルが所望
の値に回復するにはある程度の時間が必要とされる。
電圧レベルは、メイン電源電圧線Ｌ１の電圧レベルより
低く、サブ接地電圧線Ｌ４の電圧レベルはメイン接地電
圧線Ｌ３の電圧レベルよりも高くなっており、論理回路
（インバータ）の電源−グランド間の電位差は通常状態
よりも低い。したがって、各電源線の電圧レベルが所望
の値に回復するにはある程度の時間が必要とされる。
【００４８】時刻ｔｘ（ただし、ｔ１＜ｔｘ＜ｔ２）に
おいて、ロウプリデコーダ３からデコード結果が出力さ
れる。この時点で、電圧ＳｕｂＶＣＣ（０）およびＳｕ
ｂＶＣＣ（１）は、（ＶＣＣ−α）レベルから、電源電
圧レベルＶＣＣになる。電圧ＳｕｂＶＳＳ（０）および
ＳｕｂＶＳＳ（１）は、（ＶＳＳ＋β）レベルから接地
電圧レベルＶＳＳになる。すなわち、サブ電源線の電圧
が回復している。内部回路であるロウデコーダＲＤは、
デコード動作より先行して動作可能な状態になってい
る。
おいて、ロウプリデコーダ３からデコード結果が出力さ
れる。この時点で、電圧ＳｕｂＶＣＣ（０）およびＳｕ
ｂＶＣＣ（１）は、（ＶＣＣ−α）レベルから、電源電
圧レベルＶＣＣになる。電圧ＳｕｂＶＳＳ（０）および
ＳｕｂＶＳＳ（１）は、（ＶＳＳ＋β）レベルから接地
電圧レベルＶＳＳになる。すなわち、サブ電源線の電圧
が回復している。内部回路であるロウデコーダＲＤは、
デコード動作より先行して動作可能な状態になってい
る。
【００４９】時刻ｔｘに、ブロック選択信号ＢＳ（０）
がＨレベルに立上がる。その他のブロック選択信号（た
とえば、ブロック選択信号ＢＳ（１））はＬレベルを保
持する。ロウデコーダＲＤ♯０からは、デコード結果を
受けた直後にＨレベルのデコード信号ＲＸｉ（０）が出
力される。この結果、対応するワード線ＷＬｊ（０）の
電圧が昇圧電源電圧ＶＰＰに立上がる。
がＨレベルに立上がる。その他のブロック選択信号（た
とえば、ブロック選択信号ＢＳ（１））はＬレベルを保
持する。ロウデコーダＲＤ♯０からは、デコード結果を
受けた直後にＨレベルのデコード信号ＲＸｉ（０）が出
力される。この結果、対応するワード線ＷＬｊ（０）の
電圧が昇圧電源電圧ＶＰＰに立上がる。
【００５０】一方、ロウデコーダＲＤ♯０を除く他のロ
ウデコーダＲＤの電源制御信号（ロウデコーダＲＤ♯１
に対する電源制御信号ＳＶｃｎｔ（１））は、デコード
結果に基づきＬレベルに立下がる。したがって、電圧Ｓ
Ｖｃｎｔ（１）は、電源電圧ＶＣＣから電圧値αだけ低
下した（ＶＣＣ−α）レベルに、電圧ＳｕｂＶＳＳ
（１）は、接地電圧ＶＳＳから電圧値βだけ高い（ＶＳ
Ｓ＋β）レベルになる。非選択のメモリブロックについ
ての内部回路に関しては、リーク電流が抑制される。
ウデコーダＲＤの電源制御信号（ロウデコーダＲＤ♯１
に対する電源制御信号ＳＶｃｎｔ（１））は、デコード
結果に基づきＬレベルに立下がる。したがって、電圧Ｓ
Ｖｃｎｔ（１）は、電源電圧ＶＣＣから電圧値αだけ低
下した（ＶＣＣ−α）レベルに、電圧ＳｕｂＶＳＳ
（１）は、接地電圧ＶＳＳから電圧値βだけ高い（ＶＳ
Ｓ＋β）レベルになる。非選択のメモリブロックについ
ての内部回路に関しては、リーク電流が抑制される。
【００５１】図１０を参照して、デコード信号に基づき
サブ電源線の電圧を回復させた場合、電源制御信号ＤＳ
Ｖ（０）は、ブロック選択信号ＢＳ（０）の立上がりの
後（時刻ｔｘ以降）にＨレベルに立上がる。これに基づ
き、サブ電源線とメイン電源線とがショートする。
サブ電源線の電圧を回復させた場合、電源制御信号ＤＳ
Ｖ（０）は、ブロック選択信号ＢＳ（０）の立上がりの
後（時刻ｔｘ以降）にＨレベルに立上がる。これに基づ
き、サブ電源線とメイン電源線とがショートする。
【００５２】ところが、上述したように、各電源線の電
圧レベルが所望の値に回復するにはある程度の時間が必
要とされる。したがって、時刻ｔｘからさらにｔ０時間
経過した後でなければ、ロウデコーダＲＤは所望の動作
電源電圧を受けることができない。これにより、ロウデ
コーダＲＤにおけるデコード動作が遅れる。
圧レベルが所望の値に回復するにはある程度の時間が必
要とされる。したがって、時刻ｔｘからさらにｔ０時間
経過した後でなければ、ロウデコーダＲＤは所望の動作
電源電圧を受けることができない。これにより、ロウデ
コーダＲＤにおけるデコード動作が遅れる。
【００５３】したがって、デコード信号に基づきロウデ
コーダＲＤに動作電源電圧を供給する構成に対し、デコ
ード動作に先行してロウデコーダＲＤに動作電源電圧を
供給する構成をとることにより、ロウデコーダの動作が
高速化する。
コーダＲＤに動作電源電圧を供給する構成に対し、デコ
ード動作に先行してロウデコーダＲＤに動作電源電圧を
供給する構成をとることにより、ロウデコーダの動作が
高速化する。
【００５４】なお、非選択のメモリブロックに対するサ
ブ電源線およびサブ接地線については、一旦活性化した
後すぐに非活性化することによりリーク電流は低減され
る。
ブ電源線およびサブ接地線については、一旦活性化した
後すぐに非活性化することによりリーク電流は低減され
る。
【００５５】このように、本発明の実施の形態１におけ
る半導体記憶装置では、サブ電源線電圧の回復を高速化
し、当該回復の期間とロウデコーダＲＤでのデコード動
作とが重なることによる遅延を回避する構成について説
明したが、本構成は、ロウデコーダＲＤのみならず、ワ
ードドライバ等のその他の内部回路における階層電源シ
ステムについても適用可能である。
る半導体記憶装置では、サブ電源線電圧の回復を高速化
し、当該回復の期間とロウデコーダＲＤでのデコード動
作とが重なることによる遅延を回避する構成について説
明したが、本構成は、ロウデコーダＲＤのみならず、ワ
ードドライバ等のその他の内部回路における階層電源シ
ステムについても適用可能である。
【００５６】［実施の形態２］本発明の実施の形態２に
おける半導体記憶装置について説明する。本発明の実施
の形態２における半導体記憶装置は、バンク活性化信号
に応答して全てのワードドライバを立上げ可能な状態に
設定し、その後、非選択のメモリブロックに対するワー
ドドライバをリセット状態に戻すことにより、高速動作
を可能とするものである。
おける半導体記憶装置について説明する。本発明の実施
の形態２における半導体記憶装置は、バンク活性化信号
に応答して全てのワードドライバを立上げ可能な状態に
設定し、その後、非選択のメモリブロックに対するワー
ドドライバをリセット状態に戻すことにより、高速動作
を可能とするものである。
【００５７】本発明の実施の形態２における半導体記憶
装置２０００について、図１１を用いて説明する。図１
１は、本発明の実施の形態２における半導体記憶装置２
０００の主要部の構成を示すブロック図である。図１に
示す半導体記憶装置１０００と同じ構成要素には、同じ
記号および符号を付しその説明を省略する。
装置２０００について、図１１を用いて説明する。図１
１は、本発明の実施の形態２における半導体記憶装置２
０００の主要部の構成を示すブロック図である。図１に
示す半導体記憶装置１０００と同じ構成要素には、同じ
記号および符号を付しその説明を省略する。
【００５８】図１１を参照して、半導体記憶装置２００
０は、タイミングレジスタ１、ロウアドレスバッファ
２、ロウプリデコーダ３、メモリブロック１２♯０およ
び１２♯１、センスアンプブロック１３、ならびにワー
ドドライバ２４♯０および２４♯１を備える。
０は、タイミングレジスタ１、ロウアドレスバッファ
２、ロウプリデコーダ３、メモリブロック１２♯０およ
び１２♯１、センスアンプブロック１３、ならびにワー
ドドライバ２４♯０および２４♯１を備える。
【００５９】ワードドライバ２４♯０、２４♯１のそれ
ぞれは、メモリブロックのそれぞれに対応して設けられ
る（以下総称的に、ワードドライバ２４と記す）。ワー
ドドライバ２４♯０は、バンク活性化信号ＡＣＴとロウ
プリデコーダ３から出力されるデコード信号ＲＸ３
（０）、ＲＸ１、およびＲＸ２とに応答してメモリブロ
ック１２♯０におけるワード線ＷＬを選択状態にする。
ワードドライバ２４♯１は、バンク活性化信号ＡＣＴと
ロウプリデコーダ３から出力されるデコード信号ＲＸ３
（１）、ＲＸ１、およびＲＸ２とに応答してメモリブロ
ック１２♯１におけるワード線ＷＬを選択状態にする。
ぞれは、メモリブロックのそれぞれに対応して設けられ
る（以下総称的に、ワードドライバ２４と記す）。ワー
ドドライバ２４♯０は、バンク活性化信号ＡＣＴとロウ
プリデコーダ３から出力されるデコード信号ＲＸ３
（０）、ＲＸ１、およびＲＸ２とに応答してメモリブロ
ック１２♯０におけるワード線ＷＬを選択状態にする。
ワードドライバ２４♯１は、バンク活性化信号ＡＣＴと
ロウプリデコーダ３から出力されるデコード信号ＲＸ３
（１）、ＲＸ１、およびＲＸ２とに応答してメモリブロ
ック１２♯１におけるワード線ＷＬを選択状態にする。
【００６０】ここで、ワードドライバ２４♯０、２４♯
１の具体的構成を、図１２を用いて説明する。図１２
は、図１１に示すワードドライバの構成を説明するため
の回路図である。なお、参考のためのロウプリデコーダ
３を併せて記載している。
１の具体的構成を、図１２を用いて説明する。図１２
は、図１１に示すワードドライバの構成を説明するため
の回路図である。なお、参考のためのロウプリデコーダ
３を併せて記載している。
【００６１】図１２を参照して、ワードドライバ２４
は、レベル変換回路３２、インバータ３３、３８、３９
および４０、ＰＭＯＳトランジスタ３４および３５、な
らびにＮＭＯＳトランジスタ３６および３７を備える。
は、レベル変換回路３２、インバータ３３、３８、３９
および４０、ＰＭＯＳトランジスタ３４および３５、な
らびにＮＭＯＳトランジスタ３６および３７を備える。
【００６２】ロウプリデコーダ３はロウアドレスバッフ
ァ２から受けるロウアドレスに基づき、デコード信号Ｒ
Ｘ１、ＲＸ２、およびＲＸ３を出力する。ここで、デコ
ード信号ＲＸ３は、図１１におけるデコード信号ＲＸ３
（０）、ＲＸ３（１）に相当する。なお、信号ＲＸ３
は、ロウアドレスの最上位に対応している。
ァ２から受けるロウアドレスに基づき、デコード信号Ｒ
Ｘ１、ＲＸ２、およびＲＸ３を出力する。ここで、デコ
ード信号ＲＸ３は、図１１におけるデコード信号ＲＸ３
（０）、ＲＸ３（１）に相当する。なお、信号ＲＸ３
は、ロウアドレスの最上位に対応している。
【００６３】レベル変換回路３２は、バンク活性化信号
ＡＣＴとデコード信号ＲＸ３とに応じて、ワード線リセ
ット信号ＲＳＴを出力する。インバータ３３は、ロウプ
リデコーダ３の出力ノードとノードＮＢとの間に接続さ
れる。インバータ３３は、デコード信号ＲＸ３を反転し
て、デコード信号／ＲＸ３を出力する。
ＡＣＴとデコード信号ＲＸ３とに応じて、ワード線リセ
ット信号ＲＳＴを出力する。インバータ３３は、ロウプ
リデコーダ３の出力ノードとノードＮＢとの間に接続さ
れる。インバータ３３は、デコード信号ＲＸ３を反転し
て、デコード信号／ＲＸ３を出力する。
【００６４】ＰＭＯＳトランジスタ３４は、昇圧電源電
圧ＶＰＰとノードＮＡとの間に接続され、ゲート電極は
ワード線リセット信号ＲＳＴを受ける。ＮＭＯＳトラン
ジスタ３６および３７は、ノードＮＡとノードＮＢとの
間に直列に接続される。ＮＭＯＳトランジスタ３６のゲ
ート電極は、デコード信号ＲＸ１を受ける。ＮＭＯＳト
ランジスタ３７のゲート電極は、デコード信号ＲＸ２を
受ける。
圧ＶＰＰとノードＮＡとの間に接続され、ゲート電極は
ワード線リセット信号ＲＳＴを受ける。ＮＭＯＳトラン
ジスタ３６および３７は、ノードＮＡとノードＮＢとの
間に直列に接続される。ＮＭＯＳトランジスタ３６のゲ
ート電極は、デコード信号ＲＸ１を受ける。ＮＭＯＳト
ランジスタ３７のゲート電極は、デコード信号ＲＸ２を
受ける。
【００６５】ＰＭＯＳトランジスタ３５は、昇圧電源電
圧ＶＰＰとノードＮＡとの間に接続される。インバータ
３８は、ノードＮＡとＰＭＯＳトランジスタ３５のゲー
ト電極との間に接続される。インバータ３８は、ノード
ＮＡの信号を反転して、接地電位レベルまたは昇圧電源
電圧レベルＶＰＰの信号を出力する。インバータ３９
は、インバータ３８の出力を反転して、接地電位レベル
または昇圧電源電圧レベルＶＰＰの信号を出力する。イ
ンバータ４０は、インバータ３９の出力を反転して、接
地電位レベルまたは昇圧電源電圧レベルＶＰＰの信号を
ワード線ＷＬに供給する。
圧ＶＰＰとノードＮＡとの間に接続される。インバータ
３８は、ノードＮＡとＰＭＯＳトランジスタ３５のゲー
ト電極との間に接続される。インバータ３８は、ノード
ＮＡの信号を反転して、接地電位レベルまたは昇圧電源
電圧レベルＶＰＰの信号を出力する。インバータ３９
は、インバータ３８の出力を反転して、接地電位レベル
または昇圧電源電圧レベルＶＰＰの信号を出力する。イ
ンバータ４０は、インバータ３９の出力を反転して、接
地電位レベルまたは昇圧電源電圧レベルＶＰＰの信号を
ワード線ＷＬに供給する。
【００６６】ワード線リセット信号ＲＳＴをＬレベルに
設定すると、ノードＮＡはＨレベルになる。ノードＮＡ
をＨレベルに固定すると、インバータ４０の出力がＬレ
ベルに維持される。すなわち、ワードドライバ２４はリ
セット状態を維持する。
設定すると、ノードＮＡはＨレベルになる。ノードＮＡ
をＨレベルに固定すると、インバータ４０の出力がＬレ
ベルに維持される。すなわち、ワードドライバ２４はリ
セット状態を維持する。
【００６７】ワード線リセット信号ＲＳＴをＨレベルに
立上げると、ＰＭＯＳトランジスタ３４からのノードＮ
Ａへの充電が停止する。この状態でデコード信号ＲＸ３
がＨレベル（ノードＮＢがＬレベル）であれば、デコー
ド信号ＲＸ１およびＲＸ２によって、ノードＮＡを接地
電圧レベルに落とせる状態となる。すなわち、ワードド
ライバが立上げ可能な状態となる。
立上げると、ＰＭＯＳトランジスタ３４からのノードＮ
Ａへの充電が停止する。この状態でデコード信号ＲＸ３
がＨレベル（ノードＮＢがＬレベル）であれば、デコー
ド信号ＲＸ１およびＲＸ２によって、ノードＮＡを接地
電圧レベルに落とせる状態となる。すなわち、ワードド
ライバが立上げ可能な状態となる。
【００６８】ここで、図１２に示すレベル変換回路３２
の具体的構成を、図１３を用いて説明する。図１３は、
図１２に示すレベル変換回路３２の具体的構成を示す回
路図である。図１３を参照して、レベル変換回路３２
は、遅延回路４０、インバータ４１、４３および４５、
ＮＯＲ回路４２ならびにＮＡＮＤ回路４４を含む。
の具体的構成を、図１３を用いて説明する。図１３は、
図１２に示すレベル変換回路３２の具体的構成を示す回
路図である。図１３を参照して、レベル変換回路３２
は、遅延回路４０、インバータ４１、４３および４５、
ＮＯＲ回路４２ならびにＮＡＮＤ回路４４を含む。
【００６９】遅延回路４０は、バンク活性化信号ＡＣＴ
を遅延して出力する。インバータ４１は、遅延回路４０
の出力を反転する。ＮＯＲ回路４２は、インバータ４１
の出力とデコード信号ＲＸ３とを受ける。インバータ４
３は、ＮＯＲ回路４２の出力を反転する。ＮＡＮＤ回路
４４は、バンク活性化信号ＡＣＴとインバータ４３の出
力とを受ける。インバータ４５は、ＮＡＮＤ回路４４の
出力を反転して、接地電位レベルまたは昇圧電源電圧レ
ベルＶＰＰのワード線リセット信号ＲＳＴを出力する。
を遅延して出力する。インバータ４１は、遅延回路４０
の出力を反転する。ＮＯＲ回路４２は、インバータ４１
の出力とデコード信号ＲＸ３とを受ける。インバータ４
３は、ＮＯＲ回路４２の出力を反転する。ＮＡＮＤ回路
４４は、バンク活性化信号ＡＣＴとインバータ４３の出
力とを受ける。インバータ４５は、ＮＡＮＤ回路４４の
出力を反転して、接地電位レベルまたは昇圧電源電圧レ
ベルＶＰＰのワード線リセット信号ＲＳＴを出力する。
【００７０】次に、図１３に示すレベル変換回路３２の
動作を、タイミングチャートである図１４および図１５
を用いて説明する。図１４および図１５は、図１３に示
すレベル変換回路３２の動作を説明するためのタイミン
グチャートである。図１４および図１５では、時刻ｔ０
およびｔ２において、アクティブサイクルからスタンバ
イサイクルへ遷移し、時刻ｔ１においてスタンバイサイ
クルからアクティブサイクルへ遷移する。バンク活性化
信号ＡＣＴは、アクティブサイクルでＨレベル（ＶＣ
Ｃ）、スタンバイサイクルにおいてＬレベル（ＧＮＤ）
に設定される。スタンバイサイクルでは、全てのワード
ドライバにおいてワード線リセット信号ＲＳＴはＬレベ
ルの状態にある。
動作を、タイミングチャートである図１４および図１５
を用いて説明する。図１４および図１５は、図１３に示
すレベル変換回路３２の動作を説明するためのタイミン
グチャートである。図１４および図１５では、時刻ｔ０
およびｔ２において、アクティブサイクルからスタンバ
イサイクルへ遷移し、時刻ｔ１においてスタンバイサイ
クルからアクティブサイクルへ遷移する。バンク活性化
信号ＡＣＴは、アクティブサイクルでＨレベル（ＶＣ
Ｃ）、スタンバイサイクルにおいてＬレベル（ＧＮＤ）
に設定される。スタンバイサイクルでは、全てのワード
ドライバにおいてワード線リセット信号ＲＳＴはＬレベ
ルの状態にある。
【００７１】図１４を参照して、時刻ｔ１においてスタ
ンバイサイクルからアクティブサイクルに遷移した後、
時刻ｔｘ（＜ｔ２）でデコード信号ＲＸ３がＨレベルに
立上がった場合を説明する。この場合、ワード線リセッ
ト信号ＲＳＴは、時刻ｔ１の直後に、Ｈレベルに立上が
る。そして、時刻ｔ２においてアクティブサイクルから
スタンバイサイクルに遷移すると、ワード線リセット信
号ＲＳＴはＬレベルに立下がる。
ンバイサイクルからアクティブサイクルに遷移した後、
時刻ｔｘ（＜ｔ２）でデコード信号ＲＸ３がＨレベルに
立上がった場合を説明する。この場合、ワード線リセッ
ト信号ＲＳＴは、時刻ｔ１の直後に、Ｈレベルに立上が
る。そして、時刻ｔ２においてアクティブサイクルから
スタンバイサイクルに遷移すると、ワード線リセット信
号ＲＳＴはＬレベルに立下がる。
【００７２】図１５を参照して、時刻ｔ１においてスタ
ンバイサイクルからアクティブサイクルに遷移した後、
デコード信号ＲＸ３がＬレベルを保持した場合を説明す
る。この場合、ワード線リセット信号ＲＳＴは、時刻ｔ
１の直後に一旦Ｈレベルに立上がり、所定期間経過後
（時刻ｔｘ以降）にＬレベルに立下がる。
ンバイサイクルからアクティブサイクルに遷移した後、
デコード信号ＲＸ３がＬレベルを保持した場合を説明す
る。この場合、ワード線リセット信号ＲＳＴは、時刻ｔ
１の直後に一旦Ｈレベルに立上がり、所定期間経過後
（時刻ｔｘ以降）にＬレベルに立下がる。
【００７３】次に、本発明の実施の形態２におけるワー
ド線の立上げタイミングの効果について、図１６〜図１
８を用いて説明する。
ド線の立上げタイミングの効果について、図１６〜図１
８を用いて説明する。
【００７４】図１６は、図１２に示すＰＭＯＳトランジ
スタ３４を、デコード信号で駆動した場合の回路図であ
る。図１６に示すワードドライバ４６は、レベル変換回
路３２に代わって、レベル変換回路１３０１を備える。
レベル変換回路１３０１は、昇圧電源電圧ＶＰＰを動作
電源とし、ロウプリデコーダ３から出力されるデコード
信号ＲＸ３のレベルを変換してワード線リセット信号Ｒ
ＳＴを出力する。
スタ３４を、デコード信号で駆動した場合の回路図であ
る。図１６に示すワードドライバ４６は、レベル変換回
路３２に代わって、レベル変換回路１３０１を備える。
レベル変換回路１３０１は、昇圧電源電圧ＶＰＰを動作
電源とし、ロウプリデコーダ３から出力されるデコード
信号ＲＸ３のレベルを変換してワード線リセット信号Ｒ
ＳＴを出力する。
【００７５】図１７は、本発明の実施の形態２に係るワ
ードドライバ２４の効果を説明するためのタイミングチ
ャートである。また図１８は、デコード信号を用いてワ
ードドライバを駆動させた場合の効果を説明するための
タイミングチャートであり、図１６に示すワードドライ
バ４６に対応している。
ードドライバ２４の効果を説明するためのタイミングチ
ャートである。また図１８は、デコード信号を用いてワ
ードドライバを駆動させた場合の効果を説明するための
タイミングチャートであり、図１６に示すワードドライ
バ４６に対応している。
【００７６】図１７において、記号ＲＸ３（０）は、ワ
ードドライバ１４♯０に対するデコード信号を、記号Ｒ
Ｘ３（１）は、ワードドライバ１４♯１に対するデコー
ド信号をそれぞれ表わす。また記号ＲＳＴ（０）は、ワ
ードドライバ１４♯０に対するワード線リセット信号
を、ＲＳＴ（１）は、ワードドライバ１４♯１に対する
ワード線リセット信号をそれぞれ表わす。さらに、記号
ＷＬｊ（０）は、ワードドライバ１４♯０が駆動するワ
ード線の状態を、記号ＷＬｊ（１）は、ワードドライバ
１４♯１が駆動するワード線の状態をそれぞれ表わして
いる。
ードドライバ１４♯０に対するデコード信号を、記号Ｒ
Ｘ３（１）は、ワードドライバ１４♯１に対するデコー
ド信号をそれぞれ表わす。また記号ＲＳＴ（０）は、ワ
ードドライバ１４♯０に対するワード線リセット信号
を、ＲＳＴ（１）は、ワードドライバ１４♯１に対する
ワード線リセット信号をそれぞれ表わす。さらに、記号
ＷＬｊ（０）は、ワードドライバ１４♯０が駆動するワ
ード線の状態を、記号ＷＬｊ（１）は、ワードドライバ
１４♯１が駆動するワード線の状態をそれぞれ表わして
いる。
【００７７】なお、図１８は、ワードドライバ１４♯
０、１４♯１のそれぞれにワードドライバ４６を適用し
た場合を表わしている。
０、１４♯１のそれぞれにワードドライバ４６を適用し
た場合を表わしている。
【００７８】図１７および図１８では、時刻ｔ０および
ｔ２において、アクティブサイクルからスタンバイサイ
クルへ遷移し、時刻ｔ１においてスタンバイサイクルか
らアクティブサイクルへ遷移する。バンク活性化信号Ａ
ＣＴは、アクティブサイクルでＨレベル（ＶＣＣ）、ス
タンバイサイクルにおいてＬレベル（ＧＮＤ）に設定さ
れる。スタンバイサイクルでは、全てのワードドライバ
においてワード線リセット信号（ＲＳＴ（０）、ＲＳＴ
（１））はＬレベルの状態にある。
ｔ２において、アクティブサイクルからスタンバイサイ
クルへ遷移し、時刻ｔ１においてスタンバイサイクルか
らアクティブサイクルへ遷移する。バンク活性化信号Ａ
ＣＴは、アクティブサイクルでＨレベル（ＶＣＣ）、ス
タンバイサイクルにおいてＬレベル（ＧＮＤ）に設定さ
れる。スタンバイサイクルでは、全てのワードドライバ
においてワード線リセット信号（ＲＳＴ（０）、ＲＳＴ
（１））はＬレベルの状態にある。
【００７９】図１７を参照して、アクティブサイクルに
おいて時刻ｔｘ（ｔ１＜ｔｘ＜ｔ２）にデコード信号Ｒ
Ｘ３（０）がＨレベルに立上がり、デコード信号ＲＸ３
（１）がＬレベルを維持したとする。時刻ｔ１において
スタンバイサイクルからアクティブサイクルに遷移した
直後に、ワード線リセット信号ＲＳＴ（０）、ＲＳＴ
（１）は、Ｈレベルに立上がる。これにより、ワードド
ライバ１４♯０および１４♯１が立上げ可能な状態にな
る。
おいて時刻ｔｘ（ｔ１＜ｔｘ＜ｔ２）にデコード信号Ｒ
Ｘ３（０）がＨレベルに立上がり、デコード信号ＲＸ３
（１）がＬレベルを維持したとする。時刻ｔ１において
スタンバイサイクルからアクティブサイクルに遷移した
直後に、ワード線リセット信号ＲＳＴ（０）、ＲＳＴ
（１）は、Ｈレベルに立上がる。これにより、ワードド
ライバ１４♯０および１４♯１が立上げ可能な状態にな
る。
【００８０】ワード線リセット信号ＲＳＴ（０）はその
後、Ｈレベルを維持する。ワードドライバ１４♯０は、
デコード信号ＲＸ１、ＲＸ２およびＲＸ３（０）に応答
して、対応するワード線ＷＬｊ（０）をＨレベル（ＶＰ
Ｐ）に立上げる。なお、時刻ｔ２においてアクティブサ
イクルからスタンバイサイクルへ遷移すると、ワード線
リセット信号ＲＳＴ（０）はＬレベルに立下がる。
後、Ｈレベルを維持する。ワードドライバ１４♯０は、
デコード信号ＲＸ１、ＲＸ２およびＲＸ３（０）に応答
して、対応するワード線ＷＬｊ（０）をＨレベル（ＶＰ
Ｐ）に立上げる。なお、時刻ｔ２においてアクティブサ
イクルからスタンバイサイクルへ遷移すると、ワード線
リセット信号ＲＳＴ（０）はＬレベルに立下がる。
【００８１】一方、ワード線リセット信号ＲＳＴ（１）
は、一旦Ｈレベルに立上がった後、デコード信号ＲＸ３
（１）に応答してＬレベルに立下がる。すなわち、リセ
ット状態になる。この結果、対応するワード線ＷＬｊ
（１）はＬレベルを維持する。
は、一旦Ｈレベルに立上がった後、デコード信号ＲＸ３
（１）に応答してＬレベルに立下がる。すなわち、リセ
ット状態になる。この結果、対応するワード線ＷＬｊ
（１）はＬレベルを維持する。
【００８２】図１８を参照して、デコード信号に応答し
てワード線リセット信号ＲＳＴ（０）およびＲＳＴ
（１）を生成した場合、ワード線リセット信号ＲＳＴ
（０）は、デコード信号の発生後（時刻ｔｘ以降）にＨ
レベルに立上がる。すなわち、デコード信号の発生後に
ワードドライバは立上げ可能な状態になる。したがっ
て、ワード線ＷＬｊ（０）は、デコード信号が発生した
時点（時刻ｔｘ）より遅い時刻ｔｙにＨレベルに立上が
ることになる。したがって、図１７の場合に比べて、ワ
ード線の立上がりタイミングが遅れる。
てワード線リセット信号ＲＳＴ（０）およびＲＳＴ
（１）を生成した場合、ワード線リセット信号ＲＳＴ
（０）は、デコード信号の発生後（時刻ｔｘ以降）にＨ
レベルに立上がる。すなわち、デコード信号の発生後に
ワードドライバは立上げ可能な状態になる。したがっ
て、ワード線ＷＬｊ（０）は、デコード信号が発生した
時点（時刻ｔｘ）より遅い時刻ｔｙにＨレベルに立上が
ることになる。したがって、図１７の場合に比べて、ワ
ード線の立上がりタイミングが遅れる。
【００８３】このように、本発明の実施の形態２に係る
ワードドライバ２４は、バンク活性化信号ＡＣＴによ
り、ＰＭＯＳトランジスタ３４のオフタイミングを高速
化させる。これにより、ワードドライバ２４は、スタン
バイサイクルからアクティブサイクルへ移行した直後に
立上げ可能な状態になるため、高速にワード線を駆動す
ることが可能となる。
ワードドライバ２４は、バンク活性化信号ＡＣＴによ
り、ＰＭＯＳトランジスタ３４のオフタイミングを高速
化させる。これにより、ワードドライバ２４は、スタン
バイサイクルからアクティブサイクルへ移行した直後に
立上げ可能な状態になるため、高速にワード線を駆動す
ることが可能となる。
【００８４】なお、バンク活性化信号ＡＣＴ以外の信号
であって、デコード信号ＲＸ１、ＲＸ２、ＲＸ３より速
いタイミングで発生する信号を用いてワードドライバ２
４を立上げ可能な状態にすることにより、ワード線の立
上げタイミングを高速化させることも可能である。
であって、デコード信号ＲＸ１、ＲＸ２、ＲＸ３より速
いタイミングで発生する信号を用いてワードドライバ２
４を立上げ可能な状態にすることにより、ワード線の立
上げタイミングを高速化させることも可能である。
【００８５】なお今回開示された実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。
【００８６】
【発明の効果】以上のように、請求項１に係る半導体記
憶装置によれば、デコード信号に基づき制御される内部
回路に対して、デコード動作に先行して活性状態とす
る。これにより、アドレスデコード直後に所望の動作を
実行させることが可能となる。
憶装置によれば、デコード信号に基づき制御される内部
回路に対して、デコード動作に先行して活性状態とす
る。これにより、アドレスデコード直後に所望の動作を
実行させることが可能となる。
【００８７】請求項２および請求項３に係る半導体記憶
装置は、請求項１に係る半導体記憶装置であって、デコ
ード信号より速いタイミングで活性化する信号を用いて
階層電源システムをすべて活性化して、内部回路に動作
電源電圧を供給する。そして、デコード結果に応答して
階層電源システムを選択的に非活性化させる。これによ
り、電源供給を受ける内部回路の動作速度が高速化し、
非選択の内部回路に対しては、消費電流が低減される。
装置は、請求項１に係る半導体記憶装置であって、デコ
ード信号より速いタイミングで活性化する信号を用いて
階層電源システムをすべて活性化して、内部回路に動作
電源電圧を供給する。そして、デコード結果に応答して
階層電源システムを選択的に非活性化させる。これによ
り、電源供給を受ける内部回路の動作速度が高速化し、
非選択の内部回路に対しては、消費電流が低減される。
【００８８】請求項４および請求項５に係る半導体記憶
装置は、請求項１に係る半導体記憶装置であって、デコ
ード信号より速いタイミングで活性化する信号を用いて
ワード線駆動手段（内部回路）を立上げ可能な状態と
し、デコード結果に応答して、選択的にリセット状態と
する。これにより、ワード線の立上げタイミングが高速
化する。
装置は、請求項１に係る半導体記憶装置であって、デコ
ード信号より速いタイミングで活性化する信号を用いて
ワード線駆動手段（内部回路）を立上げ可能な状態と
し、デコード結果に応答して、選択的にリセット状態と
する。これにより、ワード線の立上げタイミングが高速
化する。
【図１】 本発明の実施の形態１における半導体記憶装
置１０００の全体構成を示すブロック図である。
置１０００の全体構成を示すブロック図である。
【図２】 ロウデコーダＲＤと階層電源システムとの関
係を説明するための図である。
係を説明するための図である。
【図３】 図１に示す階層電源コントローラ１０の概要
を示すブロック図である。
を示すブロック図である。
【図４】 図３に示す電源制御回路の具体的構成を説明
するための回路図である。
するための回路図である。
【図５】 図３に示す電源制御回路の具体的構成を説明
するための回路図である。
するための回路図である。
【図６】 図５に示す回路のスタンバイサイクルでの動
作を説明するための図である。
作を説明するための図である。
【図７】 階層電源システムをデコード信号で制御した
場合の全体構成図である。
場合の全体構成図である。
【図８】 図７における階層電源システムを説明するた
めの図である。
めの図である。
【図９】 本発明の実施の形態１における階層電源コン
トローラ１０の効果を説明するためのタイミングチャー
トである。
トローラ１０の効果を説明するためのタイミングチャー
トである。
【図１０】 デコード信号を用いてサブ電源線の電圧を
制御した場合の効果を説明するためのタイミングチャー
トである。
制御した場合の効果を説明するためのタイミングチャー
トである。
【図１１】 本発明の実施の形態２における半導体記憶
装置２０００の主要部の構成を示すブロック図である。
装置２０００の主要部の構成を示すブロック図である。
【図１２】 図１１に示すワードドライバの構成を説明
するための回路図である。
するための回路図である。
【図１３】 図１２に示すレベル変換回路３２の具体的
構成を示す回路図である。
構成を示す回路図である。
【図１４】 図１３に示すレベル変換回路３２の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図１５】 図１３に示すレベル変換回路３２の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図１６】 デコード信号で動作させるワードドライバ
の構成の一例を示す回路図である。
の構成の一例を示す回路図である。
【図１７】 本発明の実施の形態２に係るワードドライ
バ２４の効果を説明するためのタイミングチャートであ
る。
バ２４の効果を説明するためのタイミングチャートであ
る。
【図１８】 デコード信号を用いてワードドライバを駆
動させた場合の効果を説明するためのタイミングチャー
トである。
動させた場合の効果を説明するためのタイミングチャー
トである。
【図１９】 従来の半導体記憶装置の主要部の構成を示
す図である。
す図である。
【図２０】 従来の半導体記憶装置における問題点を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
１ タイミングレジスタ、２ ロウアドレスバッファ、
３ ロウプリデコーダ、４ コラムデコーダ、５ デー
タ入出力バッファ、１０ 階層電源コントローラ、１１
ロウデコーダユニット、１４，２４，１４♯０〜１４
♯ｎ，２４♯０〜２４♯ｎ ワードドライバ、１８♯０
〜１８♯ｎ 電源制御回路、ＲＤ♯０〜ＲＤ♯ｎ ロウ
デコーダ、３２ レベル変換回路、１０００，２０００
半導体記憶装置。
３ ロウプリデコーダ、４ コラムデコーダ、５ デー
タ入出力バッファ、１０ 階層電源コントローラ、１１
ロウデコーダユニット、１４，２４，１４♯０〜１４
♯ｎ，２４♯０〜２４♯ｎ ワードドライバ、１８♯０
〜１８♯ｎ 電源制御回路、ＲＤ♯０〜ＲＤ♯ｎ ロウ
デコーダ、３２ レベル変換回路、１０００，２０００
半導体記憶装置。
フロントページの続き (72)発明者 大石 司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 石川 正敏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA01 AA15 BA13 BA18 BA21 BA23 BA27 CA11 CA16
Claims (5)
- 【請求項１】 複数のメモリブロックを備え、前記複数
のメモリブロックの各々は複数のメモリセルを含み、 外部アドレスに応答して、前記複数のメモリブロックの
うち特定のメモリブロックを選択するためのデコード信
号を出力するデコード手段と、 複数の内部回路とをさらに備え、前記複数の内部回路の
それぞれは、前記複数のメモリブロックのそれぞれに対
応して設けられ、前記デコード手段から出力される対応
するデコード信号に基づき選択的に対応するメモリブロ
ックの動作を制御し、 アクティブサイクルにおいて、前記複数の内部回路のそ
れぞれが、前記デコード手段におけるデコード動作に先
行して活性状態となり、前記デコード信号に基づき選択
的に前記活性状態を維持し、または非活性状態になるよ
うに制御する制御手段をさらに備える、半導体記憶装
置。 - 【請求項２】 前記複数の内部回路のそれぞれは、 動作電源電圧の供給を受けて動作する論理回路を含み、 前記制御手段は、 複数の電源制御手段を含み、 前記複数の電源制御手段のそれぞれは、前記複数の内部
回路のそれぞれに対応して設けられ、前記アクティブサ
イクルにおいて、対応する論理回路に対して、前記対応
するデコード信号より速いタイミングで活性化する特定
の活性化信号に応答して前記動作電源電圧を供給し、前
記対応するデコード信号に基づき選択的に前記動作電源
電圧の供給を停止する、請求項１記載の半導体記憶装
置。 - 【請求項３】 前記複数の電源制御手段のそれぞれは、 高電位側の前記動作電源電圧を受ける第１のメイン電源
線と、 第１のサブ電源線と、 低電位側の前記動作電源電圧を受ける第２のメイン電源
線と、 第２のサブ電源線と、 前記第１のメイン電源線と前記第１のサブ電源線とを接
続する第１のスイッチ段と、 前記第２のメイン電源線と前記第２のサブ電源線とを接
続する第２のスイッチ手段と、 前記アクティブサイクルにおいて、前記第１のスイッチ
手段および前記第２のスイッチ手段を、前記特定の活性
化信号に応答してオンし、非活性状態の前記対応するデ
コード信号に応答してオフする手段とを含み、 前記論理回路は、 前記第１のメイン電源線および前記第２のサブ電源線か
ら受ける前記動作電源電圧に基づき動作し、与えられた
入力に対して所定の論理処理を施して出力する第１の論
理ゲートと、 前記第１のサブ電源線および前記第２のメイン電源線か
ら受ける前記動作電源電圧電圧に基づき動作し、与えら
れた入力に対して所定の論理処理を施して出力する第２
の論理ゲートとを含む、請求項２記載の半導体記憶装
置。 - 【請求項４】 前記複数の内部回路のそれぞれは、 前記アクティブサイクルにおいて、前記デコード信号よ
り速いタイミングで活性化する特定の活性化信号に応答
して動作可能な状態となり、前記対応するデコード信号
が非活性状態であればリセット状態になるワード線駆動
手段を含む、請求項１記載の半導体記憶装置。 - 【請求項５】 前記複数のメモリブロックのそれぞれ
は、 前記複数のメモリセルのうち、行方向に並ぶ複数のメモ
リセルを選択するための複数のワード線をさらに含み、 前記ワード線駆動手段は、 前記複数のワード線のうち対応するワード線を選択状態
／非選択状態とし、 前記制御手段は、 複数のリセット制御手段を含み、 前記複数のリセット制御手段のそれぞれは、前記複数の
内部回路のそれぞれに対応して設けられ、前記アクティ
ブサイクルにおいて、対応するワード線駆動手段を、前
記対応するデコード信号より速いタイミングで活性化す
る特定の活性化信号に応答して立上げ可能な状態とし、
前記対応するデコード信号に基づきリセット状態にす
る、請求項４記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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