JP4984759B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、記憶素子を集積した半導体記憶部及びその記憶素子を選択するためのデコーダ回路を備える半導体記憶装置に関する。

半導体記憶装置の記憶素子を選択するためのデコーダ回路は、アドレス線又はアドレスの組合せによって表される信号を伝えるプリデコード線を受けて、上記の記憶素子に接続しているワード線を選択するための回路である。従って、デコーダ回路の高速化を実現できれば、半導体記憶装置の高速化が実現できる。

しかし、高速化に適したパルス信号を受信するデコーダ回路（例えば、特許文献１）においては、サイクル毎に信号線の充電、放電が必要になることから、デコーダ回路の高速化によって、デコーダ回路の消費電流は増加する。

一方、論理状態がサイクル内において一回の充電又は放電しか伴わないデータ型信号を受信するデコーダ回路（例えば、特許文献２）においては、一のデータ信号の論理が、十分に非選択状態となってから、他のデータ信号の論理を選択状態にしないと多重選択を起こすことになる。そのことは、一のデータ信号の選択状態から、他のデータ信号の選択状態に移行する場合に、タイミングをとる必要があることから、デコーダ回路のスピードが低下する原因となっている。
特開平１１−１０２５８６号公報 特開平７−７３６７４号公報

以上に述べた従来技術には、信号線の充電、放電が頻繁に行われることによる消費電流の増加、及び、ワード線選択時のスピードの低下という問題点がある。

本発明の半導体記憶装置は、メモリセルと、前記メモリセルに接続するワード線と、前記ワード線を駆動するワードドライバ回路と、前記ワードドライバ回路を選択するためのデコード信号を出力する複数のデコーダ回路からなるデコーダ回路群と、前記デコーダ回路と前記ワードドライバ回路を接続するデコーダ線と、前記デコーダ線を前記デコーダ回路と非導通電状態にするとともに、前記デコーダ回路群に属する前記デコーダ回路に対応する前記ワードドライバ回路の前記デコーダ線同士をイコライズするイコライズ回路と、を備えることを特徴とする。

本発明において、デコーダ線同士をイコライズする回路によって、Ｈレベルを有するデコーダ線から、他のデコーダ線に電荷が供給されるため、デコーダ信号のＬレベルの電圧が上昇する。従って、ワードドライバ回路を選択する際に変化する、デコーダ信号の論理振幅が減少するため、デコーダ線を駆動するデコーダ回路の消費電流が減少する。

以下、本発明の実施例１について説明する

実施例１は、記憶素子に接続するワード線を駆動するワードドライバ回路と、ワードドライバ回路を選択するためのデコーダ線と、を備える半導体記憶装置であって、デコーダ線をフローティング状態にした後、デコーダ線をイコライズする回路をさらに有するものに関する。そして、実施例１を図１乃至図５を用いて説明する。

図１は、実施例１の半導体記憶装置を示した図である。そして、図１は、メモリセルアレイ１、ワードドライバ２、ワード線３、メモリセル４、ビット線５、デコーダ線６、ロウデコーダ回路７、コントロール信号８、コントロール回路９、アドレス信号線１０、クロック信号１１、データ線１２、出力回路１３、データ出力線１４、及び、イコライズ及びフローティング回路３２を示す。

メモリセルアレイ１はメモリセル４が行列状に配置されているものである。

メモリセル４はＳＲＡＭ（Static Random Memory）の記憶素子である。例えば、上記の記憶素子は、６個のトランジスタによって構成されており、１ビットの情報を記憶する。そして、ワード線３とビット線５によって、上記の記憶素子は選択される。

ワード線３はメモリセルアレイ１の列方向に延在し、列方向に配置されているメモリセル４に接続している。また、メモリセルアレイ１の外側で、ワード線３を駆動するワードドライバ２と接続している。

ビット線５はメモリセルアレイ４の行方向に延在し、行方向に配置されているメモリセル４に接続している。

ワードドライバ２は、デコーダ線６が入力され、デコーダ線６に伝わる信号の論理レベルの組合せが所定の組合せになると選択状態となり、ワード線３を活性化する。

ロウデコーダ回路７は、複数のデコーダ群から構成されている。また、上記のデコーダ群は複数のデコーダから構成されている。そして、ロウデコーダ回路７は、アドレス信号１０が入力され、アドレス信号１０の論理レベルの組合せが所定の組合せになると、所定のデコーダを活性化し、上記のデコーダに接続されているデコーダ線６に信号を出力する。

デコーダ線６は、ロウデコーダ回路７を構成するデコーダ群の内の一つのデコーダ各々に接続する信号線である。

イコライズ及びフローティング回路３２は、コントロール信号８を受けて、デコーダ線６をデコーダからフローティング状態にし、同一のデコーダ群に属するデコーダ線６同士をイコライズする回路である。なお、図３において、イコライズ及びフローティング回路３２を詳細に説明する。

アドレス信号１０は、半導体記憶装置の外部端子を通じて入力される複数のアドレスから構成されている。そして、アドレスは、データを引き出したいメモリセル７を指定するための信号である。

コントロール回路９は、クロック信号１１が入力され、コントロール信号８を出力する。

クロック信号１１は、実施例１の半導体記憶装置を動作させるのに必要な同期信号である。

コントロール信号８は、クロック信号１１に同期した信号であり、ロウデコーダ回路７、イコライズ及びフローティング回路３２、及び、出力回路１３に対して出力される。そして、コントロール信号８はロウデコーダ回路７がデコーダ線６に信号を出力するための制御信号となる。さらに、コントロール信号８は、出力回路１３がデータ出力線８からデータを出力するための制御信号となる。加えて、コントロール信号８はイコライズ及びフローティング回路３２に動作をさせるためのイコライズ信号３３となる。

データ線１２は、メモリセルアレイ１中のメモリセル４から読み出されたデータを、出力回路１３へ伝達する信号線である。

出力回路１３は、データ出力線１４から、コントロール信号８に同期して、データ線１２から伝達されたデータを出力する回路である。

データ出力線１４は、データを半導体記憶装置の外部に出力するために、出力回路１３と外部端子とに接続されている。

図２は実施例１の半導体記憶装置のロウデコーダ回路７及びワードドライバ２の詳細を示す図である。図２は、ワードドライバ２、Ｐ型ＭＯＳトランジスタ２１、２２、インバータ２３、２４、２５、及び、Ｎ型ＭＯＳトランジスタ２６、２７、２８、を示す。また、図２はデコーダ線６、イコライズ及びフローティング回路３２、イコライズ信号３３、ロウデコーダ回路７、及び、デコーダ群３４、３５、３６を示す。

ワードドライバ２は、デコーダ線６を受けてワード線を活性化する活性化信号を出力する活性化信号出力部と、活性化信号出力部からの活性化信号を保持する信号保持部から構成されている。

デコード部は、高電位電源と低電位電源間に直列に接続されているＰ型ＭＯＳトランジスタ２１、Ｎ型ＭＯＳトランジスタ２６、Ｎ型ＭＯＳトランジスタ２７、及び、Ｎ型ＭＯＳトランジスタ２８から構成されている。そして、Ｐ型ＭＯＳトランジスタ２１とＮ型ＭＯＳトランジスタ２６は、ゲートへの信号線を共有しており、その信号線は、ロウデコータ回路７のデコーダ群３４から出力されるデコーダ線６と接続している。また、Ｎ型ＭＯＳトランジスタ２７、及び、Ｎ型ＭＯＳトランジスタ２８のゲートに接続する信号線は、それぞれ、デコード線と接続している。そして、Ｎ型ＭＯＳトランジスタ２７、２８のゲートは、デコーダ群３５、３６、それぞれから出力される、一本のデコード線６と接続する。

信号保持部は、デコード部のＰ型ＭＯＳトランジスタ２１とＮ型ＭＯＳトランジスタ２６の間から出力される信号を保持するＰ型ＭＯＳトランジスタ２２、及び、ワード線を駆動するためのインバータ２３、２４、２５から構成されている。

ロウデコーダ回路７は、複数のデコーダ群３４、３５、３６から構成されており、デコーダ群３４、３５、３６は複数のデコーダ、例えば、ｎ個のデコーダから構成されている。また、上記のデコーダはデコード線６と接続している。

そして、ロウデコーダ回路７にアドレス信号線１０からアドレスが入力されると、各デコーダ群において、複数のデコーダの内の一つが活性化し、上記のデコーダに接続されているデコーダ線６に信号が出力される。

なお、デコーダ群３４から出力される信号はパルス信号である。また、デコーダ群３５、３６から出力される信号はパルス信号又はデータ型信号である。

イコライズ及びフローティング回路３２は、イコライズ信号３３を受けて、デコーダ線６をデコーダからフローティング状態にし、同一のデコーダ群に属するデコーダ線６同士をイコライズする回路である。なお、図３において、イコライズ及びフローティング回路３２を詳細に説明する。

図３は、ロウデコーダ回路７のデコーダ群３５に接続されているイコライズ及びフローティング回路５６を示す図である。そして、図３は、デコーダ線６、ロウデコーダ回路７のデコーダ群３５に接続されているイコライズ及びフローティング回路５６、イコライズ信号３３、トランスファーゲート４１、４２、４３、４４、４５、４６、４７、及び、インバータ４０、４８、４９、５０、５１、５２、５３、５４、５５を示す。

すなわち、図３は、４個のデコーダを備えるデコーダ群３５に対するイコライズ及びフローティング回路５６が、ロウデコーダ回路７とデコーダ線６の間に配置されていることを示す図である。

イコライズ及びフローティング回路５６を構成するイコライズ回路はトランスファーゲート４１、４２、４３、及び、インバータ４０から構成されている。そして、イコライズ回路は、イコライズ信号３３を受けると、トランスファーゲート４１、４２、及び、４３が導通し、ロウデコーダ回路７の同一デコーダ群に属するデコード線６間をショートして、デコード線６間の電圧の平均化（イコライズ）を行う。

ここで、トランスファーゲート４１、４２、及び、４３は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが並列に接続されたものである。そして、トランスファーゲート４１、４２、及び、４３のＮ型ＭＯＳトランジスタのゲートには、イコライズ信号３３が供給されている。一方、トランスファーゲート４１、４２、及び、４３のＰ型ＭＯＳトランジスタのゲートには、インバータ４０によって、イコライズ信号３３の反転論理信号が供給されている。

なお、上記では、デコーダ線６間を導通させるため、トランスファーゲートを使用したが、イコライズ信号がＨレベルになったときに、オンするスイッチであってもよい。

また、イコライズ及びフローティング回路５６を構成するフローティング回路はトランスファーゲート４４、４５、４６、４７、及び、インバータ４０から構成されている。そして、フローティング回路は、イコライズ信号５６を受けると、トランスファーゲート４１、４２、及び、４３が非導通となり、デコーダ群３５のデコーダから出力されるデコード線３０を、そのデコーダから切り離して、フローティングにする回路である。

ここで、トランスファーゲート４４、４５、４６、及び、４７はＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが並列に接続されたものである。そして、トランスファーゲート４４、４５、４６、及び、４７のＰ型ＭＯＳトランジスタのゲートには、イコライズ信号３３が供給されている。一方、トランスファーゲート４４、４５、４６、及び、４７のＮ型ＭＯＳトランジスタのゲートには、インバータ４０によって、イコライズ信号３３の反転論理信号が供給されている。

なお、上記では、デコーダとデコーダ線６間を導通させるため、トランスファーゲートを使用したが、イコライズ信号がＬレベルになったときに、オンするスイッチであってもよい。

そして、インバータ４８、４９、５０、５１、５２、５３、５４、及び、５５はデコード線６を駆動するデコーダ群３５を構成するインバータである。

図４Ａ及び図４Ｂは、図３に示すイコライズ及びフローティング回路５６を使用しなかった場合、デコーダ線６及びワード線に伝わる信号線の波形を示す。また、上記の信号線が上記のような波形を示す場合の消費電流について示す図である。

そして、図４Ａ及び図４Ｂは、デコーダ群Ｐ０の０番デコーダ線の信号６０、デコーダ群Ｐ１の０番デコーダ線の信号６１、デコーダ群Ｐ１の１番デコーダ線の信号６２、デコーダ群Ｐ２の０番デコーダ線の信号６３、デコーダ群Ｐ２の１番デコーダ線の信号６４、０番ワード線６５、１番ワード線６６、及び、消費電流６７を示す。

図４Ａは、デコーダ群が発生する信号のすべてがパルス信号であることを示す。そして、
デコーダ群Ｐ０の０番デコーダ線の信号６０、デコーダ群Ｐ１の０番デコーダ線の信号６１、及び、デコーダ群Ｐ２の０番デコーダ線の信号６３が、時刻ｔ１から論理レベルがグランドレベルからＨレベルに変化し、時刻ｔ２に論理レベルがＨレベルからグランドレベルに変化する、パルス信号であることを示す。その結果、ワードドライバ回路が、０番ワード線６５に、時刻ｔ１から論理レベルがグランドレベルからＨレベルに変化し、時刻ｔ２に論理レベルがＨレベルからグランドレベルに変化するパルス信号を、発生することを示す。

ここで、グランドレベルは、Ｌ論理として認識されるが、グランドレベルの電位は接地電位である。一方、後に示すＬレベルは、Ｌ論理として認識されるが、Ｌレベルの電位は高電位電源の電位をデコーダ線の本数ｎで除した電位である。さらに、Ｈレベルは、Ｈ論理として認識されるが、Ｈレベルの電位は高電位電源の電位である。

なお、上記のデコーダ線の信号のすべてがパルス信号である場合には、ワードドライバ２において、パルスが重なった場合のみ、ワード線が立ち上がるため、デコーダ線の信号のパルス幅を確保しさえすれば、デコーダ線の信号間のマージンをとる必要がない。そうすると、デコーダ線の信号をパルス信号とする場合には、ワード線を立ち上げる周期を短くすることができるため、デコーダの高速な動作が可能である。

ここで、デコーダ線において論理レベルがＨレベルからグランドレベルに変化したことによる、ロウデコーダ回路の消費電流を「１」とする。そうすると、図４Ａは、時刻ｔ１において、３本のデコーダ線の信号が変化しているため、ロウデコーダ回路が消費する消費電流６７は「３」であることを示す。また、図４Ａは、時刻ｔ２において、３本のデコーダ線の信号が変化しているため、ロウデコーダ回路が消費する消費電流６７は「３」であることを示す。従って、時刻ｔ１から時刻ｔ２間にロウデコーダ回路が消費する消費電流は「６」である。

図４Ｂは、デコーダ群Ｐ０が発生する信号はパルス信号であるが、その他のデコーダ群が発生する信号はデータ型信号であることを示す。そして、デコーダ群Ｐ０の０番デコーダ線の信号６０が、時刻ｔ１から論理レベルがグランドレベルからＨレベルに変化し、時刻ｔ２に論理レベルがＨレベルからグランドレベルに変化する、パルス信号であることを示す。また、デコーダ群Ｐ１の０番デコード線の信号６１、及び、デコーダ群Ｐ２の０番デコーダ線の信号６３は、時刻ｔ０に、論理レベルがグランドレベルからＨレベルに変化するデータ信号であることを示す。さらに、デコーダ群Ｐ１の１番デコーダ線の信号６２、及び、デコーダ群Ｐ２の１番デコーダ線の信号６４は、時刻ｔ０に、論理レベルがＨレベルからグランドレベルに変化するデータ信号であることを示す。その結果、ワードドライバ回路は、０番目のワード線６５に、時刻ｔ１に、論理レベルがグランドレベルからＨレベルに変化し、時刻ｔ２に論理レベルがＨレベルからグランドレベルに変化するパルス信号を、発生することを示す。

なお、上記のようにデコーダ群Ｐ０が発生する信号はパルス信号であり、その他のデコーダ線の信号がデータ型信号である場合には、ワードドライバ２にデコーダ群Ｐ０が発生するパルスが到達するときに、他のデコーダ線の信号の論理が決定されていなければならない。そうすると、所定のワード線が立ち上がるためには、デコーダ群Ｐ０のデコーダ線の信号と、他のデコーダ線の信号との間にマージンをとる必要がある。従って、デコーダ線の信号の一つをパルス信号とし、他のデコーダ線の信号をデータ型信号とするときには、ワード線を立ち上げる周期を短くすることは容易ではない。従って、デコーダの高速な動作は容易ではない。

ここで、図４Ｂは、時刻ｔ０から時刻ｔ１において、５本のデコーダ線の信号が変化しているため、ロウデコーダ回路が消費する消費電流６７は「５」であることを示す。また、図４Ｂは、時刻ｔ２において、１本のデコーダ線の信号が変化しているため、ロウデコーダ回路が消費する消費電流６７は「１」であることを示す。従って、時刻ｔ０から時刻ｔ２間にロウデコーダ回路が消費する消費電流は「６」である。

図５Ａ及び図５Ｂは、図３に示すイコライズ及びフローティング回路５６を使用した場合、デコーダ線３０及びワード線に伝わる信号線の波形を示す。また、上記の信号線が上記のような波形を示す場合の消費電流について示す図である。

そして、図５Ａ及び図５Ｂは、デコーダ群Ｐ０の０番デコーダ線の信号７０、デコーダ群Ｐ１の０番デコーダ線の信号７１、デコーダ群Ｐ１の１番デコーダ線の信号７２、デコーダ群Ｐ２の０番デコーダ線の信号７３、デコーダ群Ｐ２の１番デコーダ線の信号７４、イコライズ信号７５、０番ワード線７６、１番ワード線７７、及び、消費電流７８を示す。

図５Ａは、０番ワード線７６が各デコード群のデコーダ線によって、選択されることを示す。

イコライズ信号７５はパルス幅ｔｗを有し、時刻ｔ２に入力される信号である。

すべてのデコーダ群のデコーダ線の信号はパルス信号である。すなわち、デコーダ群Ｐ０の０番デコーダ線の信号７０は、時刻ｔ１において、グランドレベルからＨレベルに変化し、時刻ｔ２において、Ｈレベルからグランドレベルに変化する信号である。また、デコーダ群Ｐ１の０番デコーダ線の信号７１、及び、デコーダ群Ｐ２の０番デコーダ線の信号７３は、時刻ｔ１において、グランドレベルからＨレベルに変化する信号であり、時刻ｔ２において、ＨレベルからＬレベルに変化する信号である。

なお、デコーダ群Ｐ０に属するデコーダは、パルス信号を発生する。一方、デコーダ群Ｐ１のデコーダ、及び、デコーダ群Ｐ２のデコーダはデータ型信号を発生する。しかし、上記のようにデコーダ線の信号がパルス信号となるのは、デコーダ群Ｐ０がワードドライバに対してパルス信号を出力した後、イコライズ回路とフローティング回路５６を使用すると、デコーダ群Ｐ１のデコーダ線、及び、デコーダ群Ｐ２のデコーダ線の電圧が平均化（イコライズ）するためである。

ここで、上記のＬレベルは、Ｈレベルの電圧をｎで除した電圧となる。なぜなら、イコライズ信号７５が入力されることにより、イコライズ回路とフローティング回路が動作すると、フローティング回路が各デコーダからデコーダ線をフローティング状態とするとともに、同一デコーダ群に属するｎ本のデコーダ線間がイコライズされる。同一のデコーダ群に属するｎ本のデコーダ線うち、Ｈレベルの電圧を有していた一本のデコーダ線に属する電荷がｎ本のデコーダ線で共有されることになるため、すべてのデコーダ線の電圧はＨレベルの電圧をｎで除した電圧となる。

その結果、各デコーダ群のデコーダ線によって選択された０番ワード線７６の論理レベルは、時刻ｔ１においてグランドレベルからＨレベルに変化し、時刻ｔ２においてＨレベルからグランドレベルに変化する。

さらに、図５Ａは、時刻ｔ１において、３本のデコーダ線の信号が変化しているため、ロウデコーダ回路が消費する消費電流７８は「３」であることを示す。

一方、図５Ａは、時刻ｔ２において、ロウデコーダ回路が消費する消費電流７８は「１」であることを示す。デコーダ群Ｐ０の０番デコーダ線の信号７０の論理レベルを、Ｈレベルからグランドレベルに変化させるために、ロウデコーダ回路は電流を消費するためである。なお、その他のデコーダ群のデコーダ線の論理レベルがＬレベルとなるのは、イコライズによってなされるため、そのことによって、ロウデコーダ回路は電流を消費しない。

図５Ｂは、１番ワード線７７が各デコード群のデコーダ線によって、選択されることを示す。

イコライズ信号７５は図５Ａのイコライズ信号７５と同様である。

すべてのデコーダ群のデコーダ線の信号はパルス信号である。すなわち、デコーダ群Ｐ０の０番デコーダ線の信号７０は、時刻ｔ１において、グランドレベルからＨレベルに変化し、時刻ｔ２において、Ｈレベルからグランドレベルに変化する信号である。

また、デコーダ群Ｐ１の０番デコーダ線の信号７１は、時刻ｔ１において、Ｌレベルからグランドレベルに変化し、時刻ｔ２において、グランドレベルからＬレベルに変化する信号である。デコーダ群Ｐ１の１番デコーダ線の信号７２は、時刻ｔ１において、ＬレベルからＨレベルに変化し、時刻ｔ２において、ＨレベルからＬレベルに変化する信号である。デコーダ群Ｐ２の０番デコーダ線の信号７３は、時刻ｔ１において、Ｌレベルからグランドレベルに変化する信号であり、時刻ｔ２において、グランドレベルからＬレベルに変化する信号である。デコーダ群Ｐ２の１番デコーダ線の信号７４は、時刻ｔ１において、ＬレベルからＨレベルに変化し、時刻ｔ２において、ＨレベルからＬレベルに変化する信号である。

なお、デコーダ群Ｐ０に属するデコーダは、パルス信号を発生する。一方、デコーダ群Ｐ１のデコーダ、及び、デコーダ群Ｐ２のデコーダはデータ型信号を発生する。しかし、すべてのデコーダ群のデコーダ線の信号はパルス信号となるのは、図５Ａと同様な理由による。

ここで、上記のＬレベルは、Ｈレベルの電圧をｎで除した電圧である点も同様である。

その結果、各デコーダ群のデコーダ線によって選択された１番ワード線７７の論理レベルは、時刻ｔ１においてグランドレベルからＨレベルに変化し、時刻ｔ２においてＨレベルからグランドレベルに変化する。

さらに、図５Ｂにおいて、時刻ｔ１において、ロウデコーダ回路が消費する消費電流７８は（５−４／Ｎ）であることを示す。消費電流７８が（５−４／Ｎ）になるのは、以下の理由による。まず、デコーダ群Ｐ０において、デコーダ線の内の一本の信号をグランドレベルからＨレベルに変化させるため、ロウデコーダ回路の消費電流は「１」である。次に、デコーダ群Ｐ１において、デコーダ線の内の一本の信号を、Ｈレベルの電圧をｎ等分した電圧に等しいＬレベルからＨレベルするため、ロウデコーダ回路の消費電流は「１−１／ｎ」である。また、デコーダ群Ｐ１において、残りの（ｎ−１）本の信号をＬレベルからグランドレベルにするため、残りのロウデコーダ回路の消費電流は「（ｎ−１）／ｎ」である。そして、デコーダ群Ｐ２において、上記と同様に計算すると、ロウデコーダ回路の消費電流は、「１−１／ｎ」と「（ｎ−１）／ｎ」とが加算されたものとなる。従って、デコーダ群Ｐ０、デコーダ群Ｐ１、及び、デコーダ群Ｐ２において、ロウデコーダ回路が消費する電流は、５−４／Ｎとなる。

加えて、図５Ｂは、時刻ｔ２において、ロウデコーダ回路が消費する消費電流７８は「１」であることを示す。デコーダ群Ｐ０の０番デコーダ線の信号７０の論理レベルを、Ｈレベルからグランドレベルに変化させるために、ロウデコーダ回路は電流を消費するためである。なお、その他のデコーダ群のデコーダ線の論理レベルがＬレベルとなるのは、イコライズによってなされるため、そのことによって、ロウデコーダ回路は電流を消費しない。 従って、時刻ｔ１から時刻ｔ２の間において、ロウデコーダ回路が消費する消費電流は「６−４／ｎ」となる。

ところで、図５Ｂにおいて、デコーダ群３５とデコーダ群３６に接続するデコーダ線の信号の論理振幅は、時刻ｔ１においては、ＬレベルとＨレベルであることから、論理振幅は小さくなっている。そうすると、デコーダ群３４に接続するデコーダ線の信号のパルス中に占める、信号立ち上げ期間を短くすることができる。従って、同一デコーダ線上のパルス間隔を短くできる。その結果、ワード線を立ち上げる周期を短くすることができるため、デコーダの高速な動作が可能である。

以上より、図５Ａ及び図５Ｂで説明したように、イコライズ及びフローティング回路を使用する半導体回路には以下の効果がある。

（１）図４Ａ及び図４Ｂで説明した、イコライズ及びフローティング回路を使用しなった場合に、ロウデコーダ回路が消費する消費電流が「６」であったことを考慮すると、イコライズ及びフローティング回路を使用した場合には、ロウデコーダ回路が消費する消費電流を低減することができる。

（２）図４Ａで説明したデコーダ線の信号の論理振幅は、グランドレベルとＨレベルの間であるため、論理振幅は大きい。そうすると、イコライズ及びフローティング回路を使用しなった場合に、同一のデコーダ線においてパルス信号の間隔を短くすることが容易ではない。一方、図５Ｂで説明したデコーダ線の論理振幅は小さいため、イコライズ及びフローティング回路を使用した場合は、同一のデコーダ線においてパルス信号の間隔を短くすることが容易である。そうすると、イコライズ及びフローティング回路を使用した場合は、デコーダの高速な動作が可能である。
以下に本発明の特徴を付記する。
（付記１）
メモリセルと、
前記メモリセルに接続するワード線と、
前記ワード線を駆動するワードドライバ回路と、
前記ワードドライバ回路を選択するためのデコード信号を出力する複数のデコーダ回路からなるデコーダ回路群と、
前記デコーダ回路と前記ワードドライバ回路を接続するデコーダ線と、
前記デコーダ線を前記デコーダ回路と非導通電状態にするとともに、前記デコーダ回路群に属する前記デコーダ回路に接続する前記デコーダ線同士をイコライズするイコライズ回路と、を備えることを特徴とする半導体記憶装置。
（付記２）
メモリセルと、
前記メモリセルに接続するワード線と、
前記ワード線を駆動するワードドライバ回路と、
前記ワードドライバ回路を選択するための第１デコード信号を出力する複数の第１デコーダ回路からなる第１デコーダ回路群と、
前記ワードドライバ回路を選択するための第２デコード信号を出力する複数の第２デコーダ回路からなる第２デコーダ回路群と、
前記第１デコーダ回路と前記ワードドライバ回路を接続する第１デコーダ線と、
前記第２デコーダ回路と前記ワードドライバ回路を接続する第２デコーダ線と、
前記第２デコーダ線を前記第２デコーダ回路と非導通電状態にするとともに、前記第２デコーダ回路群に属する前記第２デコーダ回路に接続する前記第２デコーダ線同士をイコライズするイコライズ回路と、を備えることを特徴とする半導体記憶装置。
（付記３）
前記第１デコード信号はパルス信号であることを特徴とする付記２に記載した半導体装置。
（付記４）
前記第１デコード信号が前記ワードドライバ回路に出力された後に、前記イコライズ回路が動作して、前記第２デコーダ線のイコライズがされることを特徴とする付記３に記載した半導体記憶装置。
（付記５）
接地電位を有する接地電位電源と、
高電位を有する高電位電源と、を備え、
前記第１デコード信号は、Ｌ論理状態の時は、前記接地電位であり、Ｈ論理状態の時は前記高電位あり、
前記第２デコード信号は、Ｌ論理状態の時は、前記接地電位又は前記高電位を前記第２デコーダ線の個数で除した電位であり、Ｈ論理状態の時は、前記高電位であることを特徴とする付記４に記載した半導体記憶装置。
（付記６）
前記第１デコーダ回路群は、外部からのアドレス信号によって活性化した前記複数の第１デコーダ回路の内の一つから前記第１デコーダ線に前記第１デコード信号を出力し、
前記第２デコーダ回路群は、外部からのアドレス信号によって活性化した前記複数の第２デコーダ回路の内の一つから前記第２デコーダ線に前記第２デコード信号を出力することを特徴とする付記５に記載した半導体記憶装置。
（付記７）
前記ワードドライバ回路は、ワード線を活性化する活性化信号を出力する活性化信号出力部を備え、
前記活性化信号出力部は、前記第１デコーダ線と、前記第２デコーダ線とが接続され、
同時に、前記第１デコード信号と、前記第２デコード信号とがＨ論理状態の時に、前記ワード線を活性化する活性化信号を出力することを特徴とする付記６に記載した半導体記憶装置。
（付記８）
前記第１デコーダ群、前記第２デコーダ群、及び、前記イコライズ回路に制御信号を出力するコントロール回路を備え、
前記コントロール回路は外部からのクロック信号に応じて前記制御信号を出力し、
前記第１デコーダ回路は前記制御信号に応じて前記第１デコード信号を出力し、
前記第２デコーダ回路は前記制御信号に応じて前記第２デコード信号を出力し、
前記イコライズ回路は前記制御信号に応じて前記第２デコーダ線を前記第２デコーダ回路と非導通電状態にするとともに、前記第２デコーダ回路群に属する前記第２デコーダ回路に接続する前記第２デコーダ線同士をイコライズする付記２に記載した半導体記憶装置。
（付記９）
前記セルアレイから読み出されたデータを外部に出力する出力回路を備え、
前記出力回路は、前記制御信号に応じて、前記データを出力することを特徴とする付記２に記載した半導体記憶装置。
（付記１０）
前記イコライズ回路は、
前記第２デコーダ線を前記第２デコーダ回路と非導通電状態にするフローティング回路と、
前記第２デコーダ線同士をイコライズするショート回路と、を備えることを特徴とする付記２から付記９の内の一に記載された半導体記憶装置。
（付記１１）
前記フローティング回路は、一方の端子が前記第２デコーダ回路の出力と接続し、他方の端子が前記第２デコーダ線に接続されており、Ｐ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタからなるトランスファーゲートであり、
前記ショート回路は、一方の端子が一の前記第２デコーダ線と接続し、他方の端子が他の前記第２デコーダ線に接続されており、Ｐ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタからなるトランスファーゲートであることを特徴とする付記１０に記載された半導体記憶装置。

本願発明は低消費電流を実現した半導体記憶装置を提供できる。

図１は、実施例１の半導体記憶装置を示した図である。 図２は実施例１の半導体記憶装置のロウデコーダ回路７及びワードドライバ２の詳細を示す図である。 図３は、ロウデコーダ回路７のデコーダ群３５に接続されているイコライズ及びフローティング回路５６を示す図である。 図４Ａ及び図４Ｂは、図３に示すイコライズ及びフローティング回路５６を使用しなかった場合、デコーダ線６及びワード線に伝わる信号線の波形を示す。 図５Ａ及び図５Ｂは、図３に示すイコライズ回路とフローティング回路を使用した場合、デコーダ線３０及びワード線に伝わる信号線の波形を示す。

符号の説明

１ メモリセルアレイ
２ ワードドライバ
３ ワード線
４ メモリセル
５ ビット線
６ デコーダ線
７ ロウデコーダ回路
８ コントロール信号
９ コントロール回路
１０ アドレス信号線
１１ クロック信号
１２ データ線
１２ 出力回路
１４ データ出力線
２１、２２ Ｐ型ＭＯＳトランジスタ
２３、２４、２５ インバータ
２６、２７、２８ Ｎ型ＭＯＳトランジスタ
３２ イコライズ及びフローティング回路
３３ イコライズ信号
３４、３５、３６ デコーダ群
４１、４２、４３、４４、４５、４６、４７ トランスファーゲート
４０、４８、４９、５０、５１、５２、５３、５４、５５ インバータ
５６ イコライズ及びフローティング回路
６０、７０ デコーダ群Ｐ０の０番デコーダ線の信号
６１、７１ デコーダ群Ｐ１の０番デコーダ線の信号
６２、７２ デコーダ群Ｐ１の１番デコーダ線の信号
６３、７３ デコーダ群Ｐ２の０番デコーダ線の信号
６４、７４ デコーダ群Ｐ２の１番デコーダ線の信号
６５、７６ ０番ワード線
６６、７７ １番ワード線
６７、７８ 消費電流
７５ イコライズ信号

Claims (8)

1. メモリセルと、
   前記メモリセルに接続するワード線と、
   前記ワード線を駆動するワードドライバ回路と、
   前記ワードドライバ回路を選択するためのデコード信号を出力する複数のデコーダ回路からなるデコーダ回路群と、
   前記デコーダ回路と前記ワードドライバ回路を接続するデコーダ線と、
   前記デコーダ線を前記デコーダ回路と非導通電状態にするとともに、前記デコーダ回路群に属する前記デコーダ回路に対応する前記ワードドライバ回路の前記デコーダ線同士をイコライズするイコライズ回路と、
   を備えることを特徴とする半導体記憶装置。
2. メモリセルと、
   前記メモリセルに接続するワード線と、
   前記ワード線を駆動するワードドライバ回路と、
   前記ワードドライバ回路を選択するための第１デコード信号を出力する複数の第１デコーダ回路からなる第１デコーダ回路群と、
   前記ワードドライバ回路を選択するための第２デコード信号を出力する複数の第２デコーダ回路からなる第２デコーダ回路群と、
   前記第１デコーダ回路と前記ワードドライバ回路を接続する第１デコーダ線と、
   前記第２デコーダ回路と前記ワードドライバ回路を接続する第２デコーダ線と、
   前記第２デコーダ線を前記第２デコーダ回路と非導通電状態にするとともに、前記第２デコーダ回路群に属する前記第２デコーダ回路に対応する前記ワードドライバ回路の前記第２デコーダ線同士をイコライズするイコライズ回路と、
   を備えることを特徴とする半導体記憶装置。
3. 前記第１デコード信号はパルス信号であることを特徴とする請求項２に記載した半導体装置。
4. 前記第１デコード信号が前記ワードドライバ回路に出力された後に、前記イコライズ回路が動作して、前記第２デコーダ線のイコライズがされることを特徴とする請求項３に記載した半導体記憶装置。
5. 接地電位を有する接地電位電源と、
   高電位を有する高電位電源と、を備え、
   前記第１デコード信号は、Ｌ論理状態の時は、前記接地電位であり、Ｈ論理状態の時は前記高電位あり、
   前記第２デコード信号は、Ｌ論理状態の時は、前記接地電位又は前記高電位を前記第２デコーダ回路の個数で除した電位であり、Ｈ論理状態の時は、前記高電位であることを特徴とする請求項４に記載した半導体記憶装置。
6. 前記第１デコーダ回路群は、外部からのアドレス信号によって活性化した前記複数の第１デコーダ回路の内の一つから前記第１デコーダ線に前記第１デコード信号を出力し、
   前記第２デコーダ回路群は、外部からのアドレス信号によって活性化した前記複数の第２デコーダ回路の内の一つから前記第２デコーダ線に前記第２デコード信号を出力することを特徴とする請求項５に記載した半導体記憶装置。
7. 前記ワードドライバ回路は、ワード線を活性化する活性化信号を出力する活性化信号出力部を備え、
   前記活性化信号出力部は、前記第１デコーダ線と、前記第２デコーダ線とが接続され、
   同時に、前記第１デコード信号と、前記第２デコード信号とがＨ論理状態の時に、前記ワード線を活性化する活性化信号を出力することを特徴とする請求項６に記載した半導体記憶装置。
8. 前記第１デコーダ群、前記第２デコーダ群、及び、前記イコライズ回路に制御信号を出力するコントロール回路を備え、
   前記コントロール回路は外部からのクロック信号に応じて前記制御信号を出力し、
   前記第１デコーダ回路は前記制御信号に応じて前記第１デコーダ信号を出力し、
   前記第２デコーダ回路は前記制御信号に応じて前記第２デコーダ信号を出力し、
   前記イコライズ回路は前記第２デコーダ線を前記第２デコーダ回路と非導通電状態にするとともに、前記第２デコーダ回路群に属する前記第２デコーダ回路に対応する前記ワードドライバ回路の前記第２デコーダ線同士をイコライズすることを特徴とする請求項２に記載した半導体記憶装置。