JP2011034607A

JP2011034607A - 半導体記憶装置及びその制御方法

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Publication number: JP2011034607A
Application number: JP2009177264A
Authority: JP
Inventors: Shinya Fujioka; 伸也藤岡
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-07-30
Filing date: 2009-07-30
Publication date: 2011-02-17

Abstract

【課題】高速動作が可能な半導体記憶装置を提供すること。
【解決手段】半導体記憶装置は、メモリセルｍｃ００〜ｍｃ１１と、入出力端子ｇｄａと、入出力端子ｇｄｂと、メモリセルｍｃ００〜ｍｃ１１と入出力端子ｇｄａとを電気的に接続するデータ線ｍｄａと、メモリセルｍｃ００〜ｍｃ１１と入出力端子ｇｄｂとを電気的に接続するデータ線ｍｄｂと、データ線ｍｄａとデータ線ｍｄｂとの間に接続され、データ線ｍｄａとデータ線ｍｄｂとの間の通電状態を制御するスイッチ素子５とを有する。
【選択図】図１

Description

本発明は、半導体記憶装置及び半導体記憶装置の制御方法に関するものであり、例えば、デュアルポートメモリ、及び、デュアルポートメモリの制御方法に関する。

第１のポートと第２のポートとを備え、第１のポートと第２のポートとの両方からメモリセルに対してデータの書き込み及び読み出しが可能なデュアルポートメモリが知られている。

このデュアルポートメモリは、第１のポート及び第２のポートからのメモリセルに対するデータの書き込み動作もしくは読み出し動作を同時に行うことが可能となるため、高速動作が可能なメモリとして知られている。

特開２００５−３０２２３５号公報特開２００３−２９７０７１号公報特開２００４−３６２６４６号公報

しかしながら、第１のポートと第２のポートとから同じメモリセルに対して同時にデータの読み出し要求があり、同じメモリセルから第１のポート及び第２のポートへ同時にデータを読み出した場合、メモリセルに流れる電流が増大してしまう可能性があった。これにより、メモリセルに記憶されているデータが書き換えられてしまう可能性があった。

これを抑制するためには、同じメモリセルに対する第１のポートからの読み出し動作と第２のポートからの読み出し動作とは、別のタイミングで行うことが考えられるが、この場合、読み出し動作にかかる時間が増大してしまう可能性があった。

上記の点を鑑みて、本発明は、読み出し動作時の記憶データの書き換えを抑制でき、高速動作を可能とする半導体記憶装置及び半導体記憶装置の制御方法を提供することを目的とする。

上記目的を達成するために以下のような半導体記憶装置が提供される。
この半導体記憶装置は、メモリセルと、第１の入出力端子と、第２の入出力端子と、メモリセルと第１の入出力端子とを電気的に接続する第１のデータ線と、メモリセルと第２の入出力端子とを電気的に接続する第２のデータ線と、第１のデータ線と第２のデータ線との間に接続され、第１のデータ線と第２のデータ線との間の通電状態を制御するスイッチ素子とを有する。

開示の半導体記憶装置及び半導体記憶装置の制御方法によれば、読み出し動作時の記憶データの書き換えを抑制でき、高速動作が可能となる。

実施形態に係る半導体記憶装置のメモリセルアレイ部の一例の回路図。実施形態に係る半導体記憶装置のメモリセルの一例の回路図。実施形態に係る半導体記憶装置のＭＴＪ（Magnetic Tunnel Junction）素子の一例の構造図。実施形態に係る半導体記憶装置の一例のＭＴＪ素子の特性を示した説明図。実施形態に係る半導体記憶装置のメモリセルアレイ部の動作の一例を示すタイミングチャート。実施形態に係る半導体記憶装置のメモリセルアレイ部の動作の一例を示すタイミングチャート。実施形態に係る半導体記憶装置のメモリセルアレイ部の動作の一例を示すタイミングチャート。実施形態に係る半導体記憶装置のメモリセルアレイ部の動作の一例を示すタイミングチャート。実施形態に係る半導体記憶装置の全体の構成の一例を示すブロック図。実施形態に係る半導体記憶装置の調停部の一例を示す回路図。実施形態に係る半導体記憶装置のバス制御部／ＷＡＩＴ発生部の動作の一例を示すタイミングチャート。

以下、半導体記憶装置の実施形態を図面を参照しつつ説明する。
実施形態に係る半導体記憶装置は、第１のポートと第２のポートとを備え、第１のポートと第２のポートとの両方からメモリセルに対してデータの書き込み及び読み出しが可能なデュアルポートメモリに関するものである。

まず、実施形態に係る半導体記憶装置の概要について説明する。
実施形態に係る半導体記憶装置は、メモリセルアレイ部を有する。図１は、実施形態に係る半導体記憶装置のメモリセルアレイ部の一例の回路図である。

メモリセルアレイ部１００は、メモリセルｍｃ００〜ｍｃ１１と、第１のポートに接続された入出力端子ｇｄａと、第２のポートに接続された入出力端子ｇｄｂとを有する。さらに、メモリセルアレイ部１００は、メモリセルｍｃ００〜ｍｃ１１と入出力端子ｇｄａとを電気的に接続するデータ線ｍｄａと、メモリセルｍｃ００〜ｍｃ１１と入出力端子ｇｄｂとを電気的に接続するデータ線ｍｄｂとを有する。さらに、メモリセルアレイ部１００は、データ線ｍｄａとデータ線ｍｄｂとの間に接続され、データ線ｍｄａとデータ線ｍｄｂとの間の通電状態を制御するスイッチ素子５とを有する。

この構成によれば、入出力端子ｇｄａ及び入出力端子ｇｄｂから同じメモリセルｍｃ００〜ｍｃ１１のデータを同時に読み出す際、スイッチ素子５をＯＮしてデータ線ｍｄａとデータ線ｍｄｂとの間を通電させることが可能となる。

これにより、データ線ｍｄａのみにメモリセルｍｃ００〜ｍｃ１１からデータを読み出すことで、入出力端子ｇｄａ及び入出力端子ｇｄｂの両方から同じメモリセルｍｃ００〜ｍｃ１１のデータを同時に読み出すことが可能となる。

この場合、データ線ｍｄａ及びデータ線ｍｄｂにメモリセルｍｃ００〜ｍｃ１１からデータをそれぞれ読み出す場合と比べて、データの読み出し時にメモリセルｍｃ００〜ｍｃ１１に流れる電流量を大幅に低減することが可能となる。これにより、メモリセルｍｃ００〜ｍｃ１１に記憶されているデータが読み出し時の電流により書き換えられてしまう可能性を低減することが可能となる。

つまり、読み出し動作時の記憶データの書き換えを抑制でき、高速動作が可能となる。
さらに、この構成によれば、次のことが可能となる。即ち、入出力端子ｇｄａからメモリセルｍｃ００〜ｍｃ１１にデータを書き込み、同じメモリセルｍｃ００〜ｍｃ１１のデータを入出力端子ｇｄｂから読み出す際、スイッチ素子５をＯＮしてデータ線ｍｄａとデータ線ｍｄｂとの間を通電させることができる。

これにより、入出力端子ｇｄａからメモリセルｍｃ００〜ｍｃ１１に書き込まれるデータを、データ線ｍｄａからデータ線ｍｄｂに転送することが可能となり、このデータを入出力端子ｇｄｂから読み出すことが可能となる。

つまり、入出力端子ｍｄａからメモリセルｍｃ００〜ｍｃ１１にデータを書き込むと同時に同じメモリセルｍｃ００〜ｍｃ１１のデータを入出力端子ｍｄｂから読み出すことが可能となる。これにより、読み出し動作と書き込み動作とを別々に行う場合と比べて、動作速度を大幅に向上させることが可能となる。

ここから、実施形態に係る半導体記憶装置の各構成を詳細に説明していく。
最初に、メモリセルアレイ部１００について説明する。
メモリセルアレイ部１００は、複数のメモリセルｍｃ００、ｍｃ０１、ｍｃ１０、ｍｃ１１が配置されたメモリセルアレイ１１０と、入出力端子ｇｄａを備えた入出力回路１２０と、入出力端子ｇｄｂを備えた入出力回路１３０とを有する。ここで、入出力端子ｇｄａには第１のポートに対応するデータが入出力され、入出力端子ｇｄｂには、第２のポートに対応するデータが入出力される。

まず、メモリセルアレイ１１０について説明する。
メモリセルアレイ１１０には、複数のメモリセルｍｃ００〜ｍｃ１１が行列状に配置されている。ここで、メモリセルの数は限定されるものではないが、４つのメモリセルｍｃ００、ｍｃ０１、ｍｃ１０、ｍｃ１１が２行２列に渡って配置されている場合を例として説明する。

さらに、メモリセルアレイ１１０は、データ線ｄ０ａとデータ線ｄ０ｂとの組と、データ線ｄ１ａとデータ線ｄ１ｂとの組とを有する。ここで、データ線ｄ０ａ、ｄ１ａ、ｄ０ｂ、ｄ１ｂは、ビット線とも称される。

さらに、メモリセルアレイ１１０は、ワード線ｗｌ０ａとワード線ｗｌ０ｂとの組と、ワード線ｗｌ１ａとワード線ｗｌ１ｂとの組とを有する。
行方向に配置されたメモリセルｍｃ００及びメモリセルｍｃ１０は、共通の組のデータ線ｄ０ａ及びデータ線ｄ０ｂにそれぞれ接続されている。さらに、行方向に配置されたメモリセルｍｃ０１及びメモリセルｍｃ１１は、共通の組のデータ線ｄ１ａ及びデータ線ｄ１ｂにそれぞれ接続されている。列方向に配置されたメモリセルｍｃ００及びメモリセルｍｃ０１は、共通の組のワード線ｗｌ０ａ及びワード線ｗｌ０ｂにそれぞれ接続されている。さらに、列方向に配置されたメモリセルｍｃ１０及びメモリセルｍｃ１１は、共通の組のワード線ｗｌ１ａ及びワード線ｗｌ１ｂにそれぞれ接続されている。

図２は、実施形態に係る半導体記憶装置のメモリセルの一例の回路図である。
メモリセルｍｃ００〜ｍｃ１１は、記憶素子１０と、ＭＯＳ（Metal-Oxide-Semiconductor）電界効果トランジスタ（以下、ＭＯＳトランジスタと称す）２ａと、ＭＯＳトランジスタ２ｂと、ノードＮ１と、ノードＮ２とを有する。記憶素子１０は、ノードＮ１とノードＮ２との間に接続されている。ノードＮ２は例えばグランドＧＮＤに接続されている。ＭＯＳトランジスタ２ａ、２ｂは、例えばＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）である。

ＭＯＳトランジスタ２ａは、ノードＮ１とデータ線ｄ０ａ、ｄ１ａとの間に接続され、ゲート電極がワード線ｗｌ０ａ、ｗｌ１ａに接続されている。即ち、ＭＯＳトランジスタ２ａは、ワード線ｗｌ０ａ、ｗｌ１ａの信号に応じて、データ線ｄ０ａ、ｄ１ａとノードＮ１との間の通電状態を制御する。ＭＯＳトランジスタ２ｂは、ノードＮ１とデータ線ｄ０ｂ、ｄ１ｂとの間に接続され、ゲート電極がワード線ｗｌ０ｂ、ｗｌ１ｂに接続されている。即ち、ＭＯＳトランジスタ２ｂは、ワード線ｗｌ０ｂ、ｗｌ１ｂの信号に応じて、データ線ｄ０ｂ、ｄ１ｂとノードＮ１との間の通電状態を制御する。

つまり、ワード線ｗｌ０ａ、ｗｌ１ａが選択されると、記憶素子１０に格納されたデータがデータ線ｄ０ａ、ｄ１ａに読み出され、もしくは、データ線ｄ０ａ、ｄ１ａから記憶素子１０にデータが格納される。また、ワード線ｗｌ０ｂ、ｗｌ１ｂが選択されると、記憶素子１０に格納されたデータがデータ線ｄ０ｂ、ｄ１ｂに読み出され、もしくは、データ線ｄ０ｂ、ｄ１ｂから記憶素子１０にデータが格納される。

記憶素子１０は、例えば抵抗変化記憶素子である。さらに具体的には、記憶素子１０は、例えば、磁性体を用いた抵抗変化記憶素子、即ち、ＭＴＪ（Magnetic Tunnel Junction）素子である。

図３は、実施形態に係る半導体記憶装置のＭＴＪ素子の一例の構造図である。
ＭＴＪ素子は、一方の電極が接続された強磁性体１１と、他方の電極が接続された強磁性体１２と、強磁性体１１と強磁性体１２との間に挟まれたトンネルバリア膜１３とを有する。強磁性体１１は電流により磁化反転しづらい固定層であり、強磁性体１２は電流により磁化反転し易い自由層である。

図４は、実施形態に係る半導体記憶装置の一例のＭＴＪ素子の特性を示した説明図である。図４は、ＭＴＪ素子における強磁性体の磁化方向と抵抗値及び電流値との関係を示している。なお、図中の太い矢印は磁化方向を示すものである。

図４（Ａ）に示すように、強磁性体１１及び強磁性体１２との磁化方向が同じ場合、電極間の抵抗値は小さくなり電流ｌｐの値は大きくなる。逆に、図４（Ｂ）に示すように、強磁性体１１及び強磁性体１２との磁化方向が反対の場合、電極間の抵抗値は大きくなり電流ｌａｐの値は小さくなる。即ち、電流ｌｐ＞電流ｌａｐの関係となる。

この抵抗値の違いにより、ＭＴＪ素子に例えば、０、１の１ビットのデータを記憶させることが可能となる。例えば、ＭＴＪ素子の抵抗値が小さい場合は１、大きい場合は０とされる。

強磁性体１１及び強磁性体１２との磁化方向を同じ、もしくは、反対方向にすることは、自由層である強磁性体１２の磁化方向の向きを変えることで行われる。強磁性体１２の磁化方向は、電流の向きを反対にし、且つ、その電流値が閾値を超えると反転する。この方法を、スピン注入方式と称することもある。

図１に戻り、メモリセルアレイ１１０の説明を続ける。
メモリセルアレイ１１０は、ノードＮ３とノードＮ４とを有する。さらに、メモリセルアレイ１１０は、データ線選択ＭＯＳトランジスタ３０ａ、３１ａ、３０ｂ、３１ｂを有する。データ線選択ＭＯＳトランジスタ３０ａ、３１ａ、３０ｂ、３１ｂは、例えばＮＭＯＳトランジスタである。さらに、メモリセルアレイ１１０は、カラム線ｃｌ０ａ、ｃｌ１ａ、ｃｌ０ｂ、ｃｌ１ｂを有する。

データ線選択ＭＯＳトランジスタ３０ａは、ノードＮ３とデータ線ｄ０ａとの間に接続され、ゲート電極がカラム線ｃｌ０ａに接続されている。さらに、データ線選択ＭＯＳトランジスタ３１ａは、ノードＮ３とデータ線ｄ１ａとの間に接続され、ゲート電極がカラム線ｃｌ１ａに接続されている。即ち、データ線選択ＭＯＳトランジスタ３０ａ、３１ａは、カラム線ｃｌ０ａ、ｃｌ１ａの信号に応じて、ノードＮ３と対応するデータ線ｄ０ａ、ｄ１ａとの間の通電状態を制御する。

データ線選択ＭＯＳトランジスタ３０ｂは、ノードＮ４とデータ線ｄ０ｂとの間に接続され、ゲート電極がカラム線ｃｌ０ｂに接続されている。さらに、データ線選択ＭＯＳトランジスタ３１ｂは、ノードＮ４とデータ線ｄ１ｂとの間に接続され、ゲート電極がカラム線ｃｌ１ｂに接続されている。即ち、データ線選択ＭＯＳトランジスタ３０ｂ、３１ｂは、カラム線ｃｌ０ｂ、ｃｌ１ｂの信号に応じて、ノードＮ４と対応するデータ線ｄ０ｂ、ｄ１ｂとの間の通電状態を制御する。

さらに、メモリセルアレイ１１０は、データ線ｄ０ａ、ｄ１ａと電源ＶＤＤとの間に接続されたＭＯＳトランジスタ４０ａ、４１ａと、データ線ｄ０ｂ、ｄ１ｂと電源ＶＤＤとの間に接続されたＭＯＳトランジスタ４０ｂ、４１ｂとを有する。ＭＯＳトランジスタ４０ａ、４１ａ、４０ｂ、４１ｂは、例えばＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと称す）である。さらに、メモリセルアレイ１１０は、イネーブル信号線ｅｎａとイネーブル信号線ｅｎｂとを有している。

ＭＯＳトランジスタ４０ａ及びＭＯＳトランジスタ４１ａの各ゲート電極はイネーブル信号線ｅｎａに接続され、ＭＯＳトランジスタ４０ｂ及びＭＯＳトランジスタ４１ｂの各ゲート電極はイネーブル信号線ｅｎｂに接続されている。即ち、ＭＯＳトランジスタ４０ａ及びＭＯＳトランジスタ４１ａは、イネーブル信号線ｅｎａの信号に応じて、データ線ｄ０ａ及びデータ線ｄ１ａと電源ＶＤＤとの間の通電状態を制御する。さらに、ＭＯＳトランジスタ４０ｂ及びＭＯＳトランジスタ４１ｂは、イネーブル信号線ｅｎｂの信号に応じて、データ線ｄ０ｂ及びデータ線ｄ１ｂと電源ＶＤＤとの間の通電状態を制御する。

さらに、メモリセルアレイ１１０は、スイッチ素子５と、データ線接続用信号線ｔｇとを有する。スイッチ素子５は、ノードＮ３とノードＮ４との間に接続され、データ線接続用信号線ｔｇに応じて、ノードＮ３とノードＮ４との間の通電状態を制御する。スイッチ素子５は、例えばＮＭＯＳトランジスタであり、ゲート電極がデータ線接続用信号線ｔｇに接続されている。

次に入出力回路１２０について説明する。
入出力回路１２０は、入出力端子ｇｄａと、比較回路１２２と、入力バッファ１２３と、メモリセルアレイ１１０のノードＮ３と接続されているデータ線ｍｄａと、ノードＮ５とを有する。

比較回路１２２は、入力端子がデータ線ｍｄａ及びノードＮ５に接続され、出力端子が入出力端子ｇｄａと接続されている。比較回路１２２は、データ線ｍｄａの電位をノードＮ５の電位と比較し、比較結果を入出力端子ｇｄａに出力する。比較回路１２２は、例えば、データ線ｍｄａの電位がノードＮ５の電位よりも高い場合はＨレベル信号を出力し、データ線ｍｄａの電位がノードＮ５の電位よりも低い場合はＬレベル信号を出力する。即ち、ノードＮ５の電位が比較回路１２２の基準電位となる。

入力バッファ１２３は、入力端子が入出力端子ｇｄａに接続され、出力端子がデータ線ｍｄａに接続されている。入力バッファ１２３は、例えば、入出力端子ｇｄａにＨレベル信号が供給されると、Ｈレベル信号を出力し、入出力端子ｇｄａにＬレベル信号が供給されると、Ｌレベル信号を出力する。

ここで、データ線ｍｄａは、電流源１２１に接続され、ノードＮ５は、電流源１２９に接続されている。
さらに、入出力回路１２０は、抵抗素子１２４と、ＭＯＳトランジスタ１２５と、ＭＯＳトランジスタ１２６と、イネーブル信号線ｅｎａと、制御信号線ｒｄａと、ノードＮ６と、ノードＮ７とを有する。

抵抗素子１２４はノードＮ５とノードＮ６との間に接続されている。抵抗素子１２４の抵抗値を変えることで、ノードＮ５の電位を調整することが可能となる。
ＭＯＳトランジスタ１２５及びＭＯＳトランジスタ１２６は、例えばＮＭＯＳトランジスタである。ＭＯＳトランジスタ１２５は、ノードＮ６とノードＮ７との間に接続され、ゲート電極がイネーブル信号線ｅｎａと接続されている。即ち、ＭＯＳトランジスタ１２５は、イネーブル信号線ｅｎａの信号に応じて、ノードＮ６とノードＮ７との間の通電状態を制御する。ＭＯＳトランジスタ１２６は、ノードＮ７とグランドＧＮＤとの間に接続され、ゲート電極が制御信号線ｒｄａに接続されている。即ち、ＭＯＳトランジスタ１２６は、制御信号線ｒｄａの信号に応じて、ノードＮ７とグランドＧＮＤとの間の通電状態を制御する。

さらに、入出力回路１２０は、ＭＯＳトランジスタ１２７と、ＭＯＳトランジスタ１２８とを有する。ＭＯＳトランジスタ１２７及びＭＯＳトランジスタ１２８は、例えばＰＭＯＳトランジスタである。ＭＯＳトランジスタ１２７は、ノードＮ５と電源ＶＤＤとの間に接続され、ゲート電極がイネーブル信号線ｅｎａと接続されている。即ち、ＭＯＳトランジスタ１２７は、イネーブル信号線ｅｎａの信号に応じて、ノードＮ５と電源ＶＤＤとの間の通電状態を制御する。ＭＯＳトランジスタ１２８は、データ線ｍｄａと電源ＶＤＤとの間に接続され、ゲート電極がイネーブル信号線ｅｎａと接続されている。即ち、ＭＯＳトランジスタ１２８は、イネーブル信号線ｅｎａの信号に応じて、データ線ｍｄａと電源ＶＤＤとの間の通電状態を制御する。

次に、入出力回路１３０について説明する。
入出力回路１３０は入出力回路１２０と同様の構成を有する。即ち、入出力回路１３０は、入出力端子ｇｄｂと、比較回路１３２と、入力バッファ１３３と、メモリセルアレイ１１０のノードＮ４と接続されているデータ線ｍｄｂと、ノードＮ８とを有する。

比較回路１３２は、入力端子がデータ線ｍｄｂ及びノードＮ８に接続され、出力端子が入出力端子ｇｄｂと接続されている。比較回路１３２は、データ線ｍｄｂの電位をノードＮ８の電位と比較し、比較結果を入出力端子ｇｄｂに出力する。比較回路１３２は、例えば、データ線ｍｄｂの電位がノードＮ８の電位よりも高い場合はＨレベル信号を出力し、データ線ｍｄｂの電位がノードＮ８の電位よりも低い場合はＬレベル信号を出力する。即ち、ノードＮ８の電位が比較回路１３２の基準電位となる。

入力バッファ１３３は、入力端子が入出力端子ｇｄｂに接続され、出力端子がデータ線ｍｄｂに接続されている。入力バッファ１２３は、例えば、入出力端子ｇｄｂにＨレベル信号が供給されると、Ｈレベル信号を出力し、入出力端子ｇｄｂにＬレベル信号が供給されると、Ｌレベル信号を出力する。

ここで、データ線ｍｄｂは、電流源１３１に接続され、ノードＮ８は、電流源１３９に接続されている。
さらに、入出力回路１３０は、抵抗素子１３４と、ＭＯＳトランジスタ１３５と、ＭＯＳトランジスタ１３６と、イネーブル信号線ｅｎｂと、制御信号線ｒｄｂと、ノードＮ９と、ノードＮ１０とを有する。

抵抗素子１３４はノードＮ８とノードＮ９との間に接続されている。抵抗素子１３４の抵抗値を変えることで、ノードＮ８の電位を調整することが可能となる。
ＭＯＳトランジスタ１３５及びＭＯＳトランジスタ１３６は、例えばＮＭＯＳトランジスタである。ＭＯＳトランジスタ１３５は、ノードＮ９とノードＮ１０との間に接続され、ゲート電極がイネーブル信号線ｅｎｂと接続されている。即ち、ＭＯＳトランジスタ１３５は、イネーブル信号線ｅｎｂの信号に応じて、ノードＮ９とノードＮ１０との間の通電状態を制御する。ＭＯＳトランジスタ１３６は、ノードＮ１０とグランドＧＮＤとの間に接続され、ゲート電極が制御信号線ｒｄｂに接続されている。即ち、ＭＯＳトランジスタ１３６は、制御信号線ｒｄｂの信号に応じて、ノードＮ１０とグランドＧＮＤとの間の通電状態を制御する。

さらに、入出力回路１３０は、ＭＯＳトランジスタ１３７と、ＭＯＳトランジスタ１３８とを有する。ＭＯＳトランジスタ１３７及びＭＯＳトランジスタ１３８は、例えばＰＭＯＳトランジスタである。ＭＯＳトランジスタ１３７は、ノードＮ８と電源ＶＤＤとの間に接続され、ゲート電極がイネーブル信号線ｅｎｂと接続されている。即ち、ＭＯＳトランジスタ１３７は、イネーブル信号線ｅｎｂの信号に応じて、ノードＮ８と電源ＶＤＤとの間の通電状態を制御する。ＭＯＳトランジスタ１３８は、データ線ｍｄｂと電源ＶＤＤとの間に接続され、ゲート電極がイネーブル信号線ｅｎｂと接続されている。即ち、ＭＯＳトランジスタ１３８は、イネーブル信号線ｅｎｂの信号に応じて、データ線ｍｄｂと電源ＶＤＤとの間の通電状態を制御する。

次に、メモリセルアレイ部１００の動作について説明する。
まず、第１のポート及び第２のポートの両方から同じメモリセルの読み出しを行った場合の動作について説明する。

最初に、メモリセルにデータとして１が格納されている場合の動作を図５を用いて説明する。図５は、実施形態に係る半導体記憶装置のメモリセルアレイ部の動作の一例を示すタイミングチャートである。

初期状態として、データ線ｄ０ａ、ｄ１ａ、ｄ０ｂ、ｄ１ｂはＨレベルとされている。さらに、データ線ｍｄａ、ｍｄｂ、ノードＮ５、ノードＮ８、入出力端子ｇｄａ、ｇｄｂはいずれもＨレベルとされている。また、制御信号ｒｄａ、ｒｄｂは読み出し期間中はＨレベルとされ、ＭＯＳトランジスタ１２６、１３６はＯＮしている。

まず、イネーブル信号線ｅｎａ及びイネーブル信号線ｅｎｂがＬレベルからＨレベルに変化する。すると、ＭＯＳトランジスタ１２７はＯＦＦとなり、ノードＮ５の電位が所定電位まで下がる。また、ＭＯＳトランジスタ１３７はＯＦＦとなり、ノードＮ８の電位が所定電位まで下がる。

次に、例えば、メモリセルｍｃ００が選択され、ワード線ｗｌ０ａがＬレベルからＨレベルに変化する。すると、メモリセルｍｃ００内のＭＯＳトランジスタ２ａがＯＮとなり、メモリセルｍｃ００内の記憶素子１０からデータ線ｄ０ａにデータが読み出され、データ線ｄ０ａがＨレベルからＬレベルに変化する。ここで、ワード線ｗｌ０ｂはＬレベルのままであり、データ線ｄ０ｂはＨレベルのままである。

つまり、ここでは、メモリセルｍｃ００内のＭＯＳトランジスタ２ａ及びＭＯＳトランジスタ２ｂのうち、一方のみをＯＮとすれば良いので、両方ＯＮする場合と比べて記憶素子１０に流れる電流量を約半分に低減することが可能となる。記憶素子１０が例えばＭＴＪ素子の場合、電流量が増大すると記憶素子１０が記憶しているデータが書き換えられてしまう可能性がある。メモリセルアレイ部１００では、上述の通り、記憶素子１０に流れる電流量を低減することが可能となるので、記憶素子１０が記憶しているデータが書き換えられてしまう可能性を低減することが可能となる。

次に、カラム線ｃｌ０ａがＬレベルからＨレベルに変化する。ここで、カラム線ｃ１０ｂはＬレベルのままである。すると、データ線選択ＭＯＳトランジスタ３０ａはＯＮとなり、データ線ｄ０ａとデータ線ｍｄａとが通電し、データ線ｍｄａがＨレベルからＬレベルに変化する。すると、データ線ｍｄａの電位がノードＮ５の電位を下回り、比較回路１２２の出力信号が反転し、入出力端子ｇｄａがＨレベルからＬレベルに変化する。

また、ここで、データ線接続用信号線ｔｇがＬレベルからＨレベルに変化し、スイッチ素子５はＯＮとなり、データ線ｍｄａとデータ線ｍｄｂとが通電し、データ線ｍｄｂがＨレベルからＬレベルに変化する。すると、データ線ｍｄｂの電位がノードＮ８の電位を下回り、比較回路１３２の出力信号が反転し、入出力端子ｇｄｂがＨレベルからＬレベルに変化する。

以上のようにして、メモリセルｍｃ００に記憶されたデータが、書き換わることなく、入出力端子ｇｄａ及び入出力端子ｇｄｂから同時に読み出される。
その後、ワード線ｗｌ０ａ、カラム線ｃｌ０ａ、データ線接続用信号線ｔｇがＨレベルからＬレベルに変化し、ＭＯＳトランジスタ２ａ、ＭＯＳトランジスタ３０ａ、スイッチ素子５はＯＦＦとなる。

次に、イネーブル信号線ｅｎａ及びイネーブル信号線ｅｎｂがＨレベルからＬレベルに変化する。すると、ＭＯＳトランジスタ４０ａがＯＮとなり、データ線ｄ０ａの電位は電源ＶＤＤにより引き上げられてＬレベルからＨレベルに変化する。さらに、ＭＯＳトランジスタ１２８がＯＮとなり、データ線ｍｄａの電位は電源ＶＤＤにより引き上げられてＬレベルからＨレベルに変化する。さらに、ＭＯＳトランジスタ１２７がＯＮとなり、ノードＮ５の電位は電源ＶＤＤにより引き上げられてＬレベルからＨレベルに変化する。さらに、ＭＯＳトランジスタ１３８がＯＮとなり、データ線ｍｄｂの電位は電源ＶＤＤにより引き上げられてＬレベルからＨレベルに変化する。さらに、ＭＯＳトランジスタ１３７がＯＮとなり、ノードＮ８の電位は電源ＶＤＤにより引き上げられてＬレベルからＨレベルに変化する。

次に、メモリセルにデータとして０が格納されている場合の動作を図６を用いて説明する。図６は、実施形態に係る半導体記憶装置のメモリセルアレイ部の動作の一例を示すタイミングチャートである。

初期状態として、データ線ｄ０ａ、ｄ１ａ、ｄ０ｂ、ｄ１ｂはＨレベルとされている。さらに、データ線ｍｄａ、ｍｄｂ、ノードＮ５、ノードＮ８はいずれもＨレベルとされ、入出力端子ｇｄａ及び入出力端子ｇｄｂはＬレベルとされている。

次に、例えば、メモリセルｍｃ００が選択され、ワード線ｗｌ０ａがＬレベルからＨレベルに変化する。すると、メモリセルｍｃ００内のＭＯＳトランジスタ２ａがＯＮとなり、メモリセルｍｃ００内の記憶素子１０からデータ線ｄ０ａにデータが読み出され、データ線ｄ０ａがＨレベルとなる。ここで、ワード線ｗｌ０ｂはＬレベルのままであり、データ線ｄ０ｂはＨレベルのままである。

つまり、ここでは、メモリセルｍｃ００内のＭＯＳトランジスタ２ａ及びＭＯＳトランジスタ２ｂのうち、一方のみをＯＮとすれば良いので、両方ＯＮする場合と比べて記憶素子１０に流れる電流量を約半分に低減することが可能となる。これにより、上述した通り、記憶素子１０が記憶しているデータが書き換えられてしまう可能性を低減することが可能となる。

次に、カラム線ｃｌ０ａがＬレベルからＨレベルに変化する。ここで、カラム線ｃ１０ｂはＬレベルのままである。すると、ＭＯＳトランジスタ３０ａはＯＮとなり、データ線ｄ０ａとデータ線ｍｄａとが通電し、データ線ｍｄａがＨレベルとなる。すると、データ線ｍｄａの電位がノードＮ５の電位を上回り、比較回路１２２の出力信号が反転し、入出力端子ｇｄａがＬレベルからＨレベルに変化する。

また、ここで、データ線接続用信号線ｔｇがＬレベルからＨレベルに変化し、スイッチ素子５はＯＮとなり、データ線ｍｄａとデータ線ｍｄｂとが通電し、データ線ｍｄｂがＨレベルとなる。すると、データ線ｍｄｂの電位がノードＮ８の電位を上回り、比較回路１３２の出力信号が反転し、入出力端子ｇｄｂがＬレベルからＨレベルに変化する。

次に、イネーブル信号線ｅｎａ及びイネーブル信号線ｅｎｂがＨレベルからＬレベルに変化する。すると、ＭＯＳトランジスタ１２７がＯＮとなり、ノードＮ５の電位は電源ＶＤＤにより引き上げられてＬレベルからＨレベルに変化する。さらに、ＭＯＳトランジスタ１３７がＯＮとなり、ノードＮ８の電位は電源ＶＤＤにより引き上げられてＬレベルからＨレベルに変化する。

次に、同じメモリセルに対して、第１のポートからデータの書き込みを行い、第２のポートからデータの読み出しを行う場合の動作について説明する。なお、ここでは、書き込み動作が読み出し動作よりも優先される例を説明する。

最初に、メモリセルにデータとして１を書き込む場合の動作を図７を用いて説明する。図７は、実施形態に係る半導体記憶装置のメモリセルアレイ部の動作の一例を示すタイミングチャートである。

初期状態として、データ線ｄ０ａ、ｄ１ａ、ｄ０ｂ、ｄ１ｂはＨレベルとされている。さらに、データ線ｍｄａ、ｍｄｂ、ノードＮ５、ノードＮ８、入出力端子ｇｄａ、ｇｄｂはいずれもＨレベルとされている。また、制御信号ｒｄａはＬレベルとされ、ＭＯＳトランジスタ１２６はＯＦＦしている。制御信号ｒｄｂはＨレベルとされ、ＭＯＳトランジスタ１３６はＯＮしている。

次に、例えば、メモリセルｍｃ００が選択され、ワード線ｗｌ０ａがＬレベルからＨレベルに変化する。すると、メモリセルｍｃ００内のＭＯＳトランジスタ２ａがＯＮとなり、データ線ｄ０ａとメモリセルｍｃ００内の記憶素子１０との間が通電する。ここで、ワード線ｗｌ０ｂはＬレベルのままであり、ＭＯＳトランジスタ２ｂはＯＦＦしている。

また、ここで、カラム線ｃｌ０ａがＬレベルからＨレベルに変化する。ここで、カラム線ｃ１０ｂはＬレベルのままである。すると、ＭＯＳトランジスタ３０ａはＯＮとなり、データ線ｄ０ａとデータ線ｍｄａとが通電する。

次に、入出力端子ｇｄａがＨレベルからＬレベルに変化する。すると、入力バッファ１２３の出力が反転し、データ線ｍｄａがＨレベルからＬレベルに変化する。これに伴い、データ線ｄ０ａはＨレベルからＬレベルに変化し、メモリセルｍｃ００に１が書き込まれる。

次に、データ線接続用信号線ｔｇがＬレベルからＨレベルに変化し、スイッチ素子５はＯＮとなり、データ線ｍｄａとデータ線ｍｄｂとが通電し、データ線ｍｄｂがＨレベルからＬレベルに変化する。すると、データ線ｍｄｂの電位がノードＮ８の電位を下回り、比較回路１３２の出力信号が反転し、入出力端子ｇｄｂがＨレベルからＬレベルに変化する。

以上のようにして、入出力端子ｇｄａから入力されたデータが、メモリセルｍｃ００に書き込まれると共に、入出力端子ｇｄｂから読み出される。
その後、ワード線ｗｌ０ａがＨレベルからＬレベルに変化し、ＭＯＳトランジスタ２ａはＯＦＦとなる。

次に、カラム線ｃｌ０ａ、データ線接続用信号線ｔｇがＨレベルからＬレベルに変化し、データ線選択ＭＯＳトランジスタ３０ａ、スイッチ素子５はＯＦＦとなる。
次に、メモリセルにデータとして０を書き込む場合の動作を図８を用いて説明する。図８は、実施形態に係る半導体記憶装置のメモリセルアレイ部の動作の一例を示すタイミングチャートである。

初期状態として、データ線ｄ０ａ、ｄ１ａ、ｄ０ｂ、ｄ１ｂはＨレベルとされている。さらに、データ線ｍｄａ、ｍｄｂ、ノードＮ５、ノードＮ８はいずれもＨレベルとされている。入出力端子ｇｄａ、ｇｄｂはＬレベルとされている。

次に、例えば、メモリセルｍｃ００が選択され、ワード線ｗｌ０ａがＬレベルからＨレベルに変化する。すると、メモリセルｍｃ００内のＭＯＳトランジスタ２ａがＯＮとなり、データ線ｄ０ａとメモリセルｍｃ００内の記憶素子１０との間が通電し、メモリセルｍｃ００に０が書き込まれる。ここで、ワード線ｗｌ０ｂはＬレベルのままであり、ＭＯＳトランジスタ２ｂはＯＦＦしている。

また、ここで、カラム線ｃｌ０ａがＬレベルからＨレベルに変化する。ここで、カラム線ｃ１０ｂはＬレベルのままである。すると、データ線選択ＭＯＳトランジスタ３０ａはＯＮとなり、データ線ｄ０ａとデータ線ｍｄａとが通電する。

また、ここで、入出力端子ｇｄａがＬレベルからＨレベルに変化する。また、ここで、データ線接続用信号線ｔｇがＬレベルからＨレベルに変化し、スイッチ素子５はＯＮとなり、データ線ｍｄａとデータ線ｍｄｂとが通電し、データ線ｍｄｂがＨレベルとなる。すると、データ線ｍｄｂの電位がノードＮ８の電位を上回り、比較回路１３２の出力信号が反転し、入出力端子ｍｄｂがＬレベルからＨレベルに変化する。

次に、カラム線ｃｌ０ａ、データ線接続用信号線ｔｇがＨレベルからＬレベルに変化し、データ線選択ＭＯＳトランジスタ３０ａ、スイッチ素子５はＯＦＦとなる。
次に、メモリセルアレイ部１００を含む半導体記憶装置の全体の構成について説明する。図９は、実施形態に係る半導体記憶装置の全体の構成の一例を示すブロック図である。

半導体記憶装置は、第１のポートと第２のポートとを有する。第１のポートと第２のポートとは、データバスを介して例えば個別のＣＰＵ（Central Processing Unit）にそれぞれ接続されている。

半導体記憶装置は、第１のポート側の構成として、入力バッファ２００、コマンドデコーダ３００、タイミング制御部４００、デコーダ５００、アドレスラッチ部６００、ＷＡＩＴバッファ７００、ＤＱバッファ８００、データバス９００を有する。さらに、半導体記憶装置は、第２のポート側の構成として、入力バッファ２１０、コマンドデコーダ３１０、タイミング制御部４１０、デコーダ５１０、アドレスラッチ部６１０、ＷＡＩＴバッファ７１０、ＤＱバッファ８１０、データバス９１０を有する。さらに、半導体記憶装置は、調停部１０００を有する。

まず、第１のポート側の構成について詳細に説明する。
入力バッファ２００には、アドレス信号Ａｄｄ、アドバンス信号／ＡＤＶ、クロック信号ＣＬＫ、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥが、第１のポートから入力される。入力バッファ２００はこれらの信号に基づきコマンド信号を生成してコマンドデコーダ３００に出力し、さらに、アドレス信号をアドレスラッチ部６００に出力する。

コマンドデコーダ３００は、入力バッファ２００から入力されたコマンド信号をデコードし、デコードした信号をタイミング制御部４００とＤＱバッファ８００と調停部１０００に出力する。

タイミング制御部４００は、コマンドデコーダ３００から入力されたデコード信号に基づき、メモリセルアレイ部１００の入出力回路１２０、デコーダ５００、及びアドレスラッチ部６００における信号処理のタイミングを制御する。

アドレスラッチ部６００は、入力バッファ２００から入力されたアドレス信号をラッチしてデコーダ５００と調停部１０００とに出力する。
デコーダ５００は、アドレスラッチ部６００から入力されたアドレス信号に基づき、メモリセルアレイ部１００のメモリセルアレイ１１０におけるワード線ｗｌ０ａ、Ｗｌ１ａ及びカラム線ｃｌ０ａ、ｃｌ１ａの信号を制御する。

ＷＡＩＴバッファ７００は、調停部１０００から入力されるウエイト信号／ｗａｉｔａに応じて、ウエイト信号／ＷＡＩＴを生成して第１のポートから外部に出力する。
ＤＱバッファ８００は、第１のポートから入力されたデータをデータバス９００に出力し、また、データバス９００から入力されたデータを第１のポートから外部に出力する。

データバス９００は、メモリセルアレイ部１００の入出力回路１２０の入出力端子ｇｄａと接続されている。
次に第２のポート側の構成について説明する。

第２のポート側の各構成についても、第１のポート側と同様の構成となる。即ち、入力バッファ２１０には、アドレス信号Ａｄｄ、アドバンス信号／ＡＤＶ、クロック信号ＣＬＫ、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥが、第２のポートから入力される。入力バッファ２１０はこれらの信号に基づきコマンド信号を生成してコマンドデコーダ３１０に出力し、さらに、アドレス信号をアドレスラッチ部６１０に出力する。

コマンドデコーダ３１０は、入力バッファ２１０から入力されたコマンド信号をデコードし、デコードした信号をタイミング制御部４１０とＤＱバッファ８１０と調停部１０００に出力する。

タイミング制御部４１０は、コマンドデコーダ３１０から入力されたデコード信号に基づき、メモリセルアレイ部１００の入出力回路１３０、デコーダ５１０、及びアドレスラッチ部６１０における信号処理のタイミングを制御する。

アドレスラッチ部６１０は、入力バッファ２１０から入力されたアドレス信号をラッチしてデコーダ５１０と調停部１０００とに出力する。
デコーダ５１０は、アドレスラッチ部６１０から入力されたアドレス信号に基づき、メモリセルアレイ部１００のメモリセルアレイ１１０におけるワード線ｗｌ０ｂ、Ｗｌ１ｂ及びカラム線ｃｌ０ｂ、ｃｌ１ｂの信号を制御する。

ＷＡＩＴバッファ７１０は、調停部１０００から入力されるウエイト信号／ｗａｉｔｂに応じて、ウエイト信号／ＷＡＩＴを生成して第２のポートから外部に出力する。
ＤＱバッファ８１０は、第２のポートから入力されたデータをデータバス９１０に出力し、また、データバス９１０から入力されたデータを第２のポートから外部に出力する。

データバス９１０は、メモリセルアレイ部１００の入出力回路１３０の入出力端子ｇｄｂと接続されている。
次に、調停部１０００について詳細に説明する。

調停部１０００は、入力バッファ２００、２１０から入力されるアドレス信号と、コマンドデコーダ３００、３１０から入力されるコマンド信号に応じて、データ線接続用信号ｔｇｓを生成する。さらに、調停部１０００は、生成したデータ線接続用信号ｔｇｓを、メモリセルアレイ部１００、デコーダ５００、及びデコーダ５１０に出力する。メモリセルアレイ部１００に入力されたデータ線接続用信号ｔｇｓは、メモリセルアレイ１１０のデータ線接続用信号線ｔｇに供給される。デコーダ５００及びデコーダ５１０は、入力されたデータ線接続用信号ｔｇｓに応じて、ワード線ｗｌ０ａ、ｗｌ１ａ、ｗｌ０ｂ、ｗｌ１ｂ及びカラム線ｃｌ０ａ、ｃｌ１ａ、ｃｌ０ｂ、ｃｌ１ｂの信号を制御する。

さらに、調停部１０００は、入力されるアドレス信号とコマンド信号に応じて、イネーブル信号ｅｎａｓ及びイネーブル信号ｅｎｂｓを生成してメモリセルアレイ部１００に出力する。メモリセルアレイ部１００に入力されたイネーブル信号ｅｎａｓはイネーブル信号線ｅｎａに供給され、イネーブル信号ｅｎｂｓはイネーブル信号線ｅｎｂに供給される。

さらに、調停部１０００は、入力されるアドレス信号とコマンド信号に応じて、各ポートから入力されたコマンドを実行するか、もしくは待機させるかを判定する。そして、待機させる場合には、調停部１０００は、待機側のＷＡＩＴバッファ７００、７１０にウエイト信号／ｗａｉｔａ、／ｗａｉｔｂを出力する。

図１０は、実施形態に係る半導体記憶装置の調停部の一例を示す回路図である。
調停部１０００は、アドレス判定部１０１０と、コマンド優先順位判定部１０２０と、バス制御部／ＷＡＩＴ発生部１０３０とを有する。

アドレス判定部１０１０には、第１のポートから入力されたアドレス信号ＡｎＡと、第２のポートから入力されたアドレス信号ＡｎＢとが入力される。ここで、ｎはアドレスの追い番である。アドレス判定部１０１０は、入力されたアドレス信号の一致、不一致を判定し、判定結果をコマンド優先順位判定部１０２０に出力する。

例えば、アドレス判定部１０１０は、ＸＯＲ回路１０１１とＮＡＮＤ回路１０１２とを有する。ＸＯＲ回路１０１１の入力端子にはアドレス信号ＡｎＡ及びアドレス信号ＡｎＢが供給されている。ＮＡＮＤ回路１０１２の入力端子はＸＯＲ回路１０１１の出力端子に接続されている。ＮＡＮＤ回路１０１２の出力端子はコマンド優先順位判定部１０２０に接続されている。この回路構成によれば、入力されたアドレス信号が一致した場合、Ｌレベル信号がＮＡＮＤ回路１０１２の出力端子に出力される。

コマンド優先順位判定部１０２０は、アドレス判定部１０１０の判定結果が一致の場合、第１のポート及び第２のポートから入力された各コマンド信号の入力タイミングに基づき、コマンドの優先順位を判定する。アドレス判定部１０１０の判定結果が不一致の場合、コマンドの優先順位の判定は行わない。

例えば、コマンド優先順位判定部１０２０は、ＮＡＮＤ回路１０２１、１０２２、１０２３、１０２４、１０２５、１０２６を有する。ＮＡＮＤ回路１０２１の一方の入力端子はアドレス判定部１０１０のＮＡＮＤ回路１０１２の出力端子に接続され、他方の入力端子には、第１のポートからのコマンド信号ｃｍｄａが供給されている。ＮＡＮＤ回路１０２２の一方の入力端子はアドレス判定部１０１０のＮＡＮＤ回路１０１２の出力端子に接続され、他方の入力端子には、第２のポートからのコマンド信号ｃｍｄｂが供給されている。ＮＡＮＤ回路１０２３の一方の入力端子には、第１のポートからのコマンド信号ｃｍｄａが供給され、他方の入力端子はＮＡＮＤ回路１０２４の出力端子に接続されている。ＮＡＮＤ回路１０２４の一方の入力端子には、第２のポートからのコマンド信号ｃｍｄｂが供給され、他方の入力端子はＮＡＮＤ回路１０２３の出力端子に接続されている。ＮＡＮＤ回路１０２５の一方の入力端子は、ＮＡＮＤ回路１０２１の出力端子に接続され、他方の入力端子はＮＡＮＤ回路１０２３の出力端子に接続されている。ＮＡＮＤ回路１０２５の出力端子には、第１のポート側の優先順位判定信号ｐｅｎａが出力される。ＮＡＮＤ回路１０２６の一方の入力端子は、ＮＡＮＤ回路１０２２の出力端子に接続され、他方の入力端子はＮＡＮＤ回路１０２４の出力端子に接続されている。ＮＡＮＤ回路１０２６の出力端子には、第２のポート側の優先順位判定信号ｐｅｎｂが出力される。この回路構成によれば、アドレス判定部１０１０の判定結果が一致の場合、タイミングが先行する側のポートに対応する優先順位判定信号ｐｅｎａ、ｐｅｎｂがＨレベルとなる。

バス制御部／ＷＡＩＴ発生部１０３０は、第１及び第２のポートのいずれかのコマンドが読み出しの場合、コマンド優先順位判定信号ｐｅｎａ、ｐｅｎｂに依らず、イネーブル信号ｅｎａｓ、イネーブル信号ｅｎｂｓ、及びデータ線接続用信号ｔｇｓを活性化する。この時、優先されていない側のポートに／ｗａｉｔ信号を出力しない。さらに、バス制御部／ＷＡＩＴ発生部１０３０は、第１及び第２のポートからのコマンドがいずれも書き込みの場合、コマンド優先順位判定信号ｐｅｎａ、ｐｅｎｂに基づいて、優先しない側のポートに／ｗａｉｔ信号を出力する。この時、データ線接続用信号ｔｇｓは活性化されない。

例えば、バス制御部／ＷＡＩＴ発生部１０３０は、ＮＡＮＤ回路１０３１、１０３４、１０３５、１０３６、１０３７、１０３９と、インバータ１０３２、１０３８、１０４０と、ＸＯＲ回路１０３３とを有する。ＮＡＮＤ回路１０３１の入力端子には、第１のポートから入力される書き込みコマンド信号ｗｒｉｔｅａと、第２のポートから入力される書き込みコマンド信号ｗｒｉｔｅｂが供給されている。インバータ１０３２の入力端子はＮＡＮＤ回路１０３１の出力端子に接続されている。ＮＡＮＤ回路１０３４の一方の入力端子はコマンド優先順位判定部１０２０のＮＡＮＤ回路１０２５の出力端子に接続され、他方の入力端子はインバータ１０３２の出力端子に接続されている。ＮＡＮＤ回路１０３４の出力端子からは第２のポート側のウエイト信号／ｗａｉｔｂが出力される。ＮＡＮＤ回路１０３５の一方の入力端子はコマンド優先順位判定部１０２０のＮＡＮＤ回路１０２６の出力端子に接続され、他方の入力端子はインバータ１０３２の出力端子に接続されている。ＮＡＮＤ回路１０３５の出力端子からは第１のポート側のウエイト信号／ｗａｉｔｂが出力される。ＸＯＲ回路１０３３の一方の入力端子はコマンド優先順位判定部１０２０のＮＡＮＤ回路１０２５の出力端子に接続され、他方の入力端子はコマンド優先順位判定部１０２０のＮＡＮＤ回路１０２６の出力端子に接続されている。ＮＡＮＤ回路１０３６の一方の入力端子はＮＡＮＤ回路１０３４の出力端子に接続され、他方の入力端子はＸＯＲ回路１０３３の出力端子に接続されている。ＮＡＮＤ回路１０３６の出力端子からは、イネーブル信号ｅｎａｓが出力される。ＮＡＮＤ回路１０３７の一方の入力端子はＮＡＮＤ回路１０３５の出力端子に接続され、他方の入力端子はＸＯＲ回路１０３３の出力端子に接続されている。ＮＡＮＤ回路１０３７の出力端子からは、イネーブル信号ｅｎｂｓが出力される。インバータ１０３８の入力端子はＸＯＲ回路１０３３の出力端子に接続されている。ＮＡＮＤ回路１０３９の一方の入力端子はＮＡＮＤ回路１０３１の出力端子に接続され、他方の入力端子はインバータ１０３８の出力端子に接続されている。インバータ１０４０の入力端子はＮＡＮＤ回路１０３９の出力端子に接続されている。インバータ１０４０の出力端子からは、データ線接続用信号ｔｇｓが出力される。

次に、このバス制御部／ＷＡＩＴ発生部１０３０の動作の一例について説明する。図１１は、実施形態に係る半導体記憶装置のバス制御部／ＷＡＩＴ発生部の動作の一例を示すタイミングチャートである。

第１及び第２のポートからのコマンドがいずれも読み出しの場合（図中ではこの状態をｒｅａｄａ＆ｒｅａｄｂと示す）について説明する。ここで、コマンド優先順位判定信号ｐｅｎａはＨレベルであり、コマンド優先順位判定信号ｐｅｎｂはＬレベルである。この場合、書き込みコマンド信号ｗｒｉｔｅａ、ｗｒｉｔｅｂはいずれもＬレベルであり、イネーブル信号ｅｎａｓ、ｅｎｂｓ、データ線接続用信号ｔｇｓはいずれもＨレベルである。さらに、この場合、ウエイト信号／ｗａｉｔａ、／ｗａｉｔｂはいずれもＨレベルである。

次に、第１のポートからのコマンドが書き込みであり、第２のポートからのコマンドが読み出しである場合（図中ではこの状態をｗｒｉｔｅａ＆ｒｅａｄｂと示す）について説明する。ここで、コマンド優先順位判定信号ｐｅｎａはＬレベルであり、コマンド優先順位判定信号ｐｅｎｂはＨレベルである。この場合、書き込みコマンド信号ｗｒｉｔｅａはＨレベルであり、ｗｒｉｔｅｂはＬレベルであり、イネーブル信号ｅｎａｓ、ｅｎｂｓ、データ線接続用信号ｔｇｓはいずれもＨレベルである。さらに、この場合、ウエイト信号／ｗａｉｔａ、／ｗａｉｔｂはいずれもＨレベルである。

次に、第１及び第２のポートからのコマンドがいずれも書き込みである場合（図中ではこの状態をｗｒｉｔｅａ＆ｗｒｉｔｅｂと示す）について説明する。ここで、コマンド優先順位判定信号ｐｅｎａはＨレベルであり、コマンド優先順位判定信号ｐｅｎｂはＬレベルである。この場合、書き込みコマンド信号ｗｒｉｔｅａ、ｗｒｉｔｅｂはいずれもＨレベルであり、イネーブル信号ｅｎａｓはＨレベルであり、イネーブル信号ｅｎｂｓはＬレベルであり、データ線接続用信号ｔｇｓはＬレベルである。さらに、この場合、ウエイト信号／ｗａｉｔａはＨレベルであり、ウエイト信号／ｗａｉｔｂはＬレベルである。

以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１）メモリセルと、
第１の入出力端子と、
第２の入出力端子と、
前記メモリセルと前記第１の入出力端子とを電気的に接続する第１のデータ線と、
前記メモリセルと前記第２の入出力端子とを電気的に接続する第２のデータ線と、
前記第１のデータ線と前記第２のデータ線との間に接続され、前記第１のデータ線と前記第２のデータ線との間の通電状態を制御するスイッチ素子とを有することを特徴とする半導体記憶装置。

（付記２）前記メモリセルは、記憶素子と、第１及び第２のトランジスタと、第１及び第２のノードとを備え、
前記記憶素子は、前記第１のノードと前記第２のノードとの間に接続され、
前記第１のトランジスタは、前記第１のノードと前記第１のデータ線との間に接続され、前記第１のノードと前記第１のデータ線との間の通電状態を制御し、
前記第２のトランジスタは、前記第１のノードと前記第２のデータ線との間に接続され、前記第１のノードと前記第２のデータ線との間の通電状態を制御することを特徴とする付記１に記載の半導体記憶装置。

（付記３）前記記憶素子は磁性体を用いた抵抗変化記憶素子であることを特徴とする付記１又は２に記載の半導体記憶装置。
（付記４）前記スイッチ素子は、前記第１の入出力端子を用いた前記メモリセルへのデータの書き込み命令もしくは前記メモリセルからのデータの読み出し命令と、前記第２の入出力端子を用いた前記メモリセルへのデータの書き込み命令もしくは前記メモリセルからのデータの読み出し命令とに基づいて制御されることを特徴とする付記１〜３のいずれか１つに記載の半導体記憶装置。

（付記５）メモリセルと第１の入出力端子とを電気的に接続する第１のデータ線と、前記メモリセルと第２の入出力端子とを電気的に接続する第２のデータ線との間に接続されたスイッチ素子を制御して、前記第１のデータ線と前記第２のデータ線とを通電し、
前記第１及び前記第２の入出力端子から、前記メモリセルのデータを読み出すことを特徴とする半導体記憶装置の制御方法。

（付記６）メモリセルと第１の入出力端子とを電気的に接続する第１のデータ線と、前記メモリセルと第２の入出力端子とを電気的に接続する第２のデータ線との間に接続されたスイッチ素子を制御して、前記第１のデータ線と前記第２のデータ線とを通電し、
前記第１の入出力端子から前記メモリセルへデータを書き込み、
前記第２の入出力端子から、前記第１の入出力端子から前記メモリセルへ書き込まれる前記データを読み出すことを特徴とする半導体記憶装置の制御方法。

ｍｃ００、ｍｃ０１、ｍｃ１０、ｍｃ１１メモリセル
ｄ０ａ、ｄ１ａ、ｄ０ｂ、ｄ１ｂ、ｍｄａ、ｍｄｂデータ線
ｗｌ０ａ、ｗｌ１ａ、ｗｌ０ｂ、ｗｌ１ｂワード線
ｃｌ０ａ、ｃｌ１ａ、ｃｌ０ｂ、ｃｌ１ｂカラム線
ｔｇデータ線接続用信号線
ｇｄａ、ｇｄｂ入出力端子
ｅｎａ、ｅｎｂイネーブル信号線
ｒｄａ、ｒｄｂ制御信号線
２ａ、２ｂ、４０ａ、４０ｂ、４１ａ、４１ｂ、１２５〜１２８、１３５〜１３８ＭＯＳトランジスタ
５スイッチ素子
３０ａ、３１ａ、３０ｂ、３１ｂデータ線選択ＭＯＳトランジスタ
１００メモリセルアレイ部
１１０メモリセルアレイ
１２０、１３０入出力回路
１２１、１２９、１３１、１３９電流源
１２２、１３２比較回路
１２３、１３３入力バッファ
１２４、１３４抵抗素子

Claims

メモリセルと、
第１の入出力端子と、
第２の入出力端子と、
前記メモリセルと前記第１の入出力端子とを電気的に接続する第１のデータ線と、
前記メモリセルと前記第２の入出力端子とを電気的に接続する第２のデータ線と、
前記第１のデータ線と前記第２のデータ線との間に接続され、前記第１のデータ線と前記第２のデータ線との間の通電状態を制御するスイッチ素子とを有することを特徴とする半導体記憶装置。
前記メモリセルは、記憶素子と、第１及び第２のトランジスタと、第１及び第２のノードとを備え、
前記記憶素子は、前記第１のノードと前記第２のノードとの間に接続され、
前記第１のトランジスタは、前記第１のノードと前記第１のデータ線との間に接続され、前記第１のノードと前記第１のデータ線との間の通電状態を制御し、
前記第２のトランジスタは、前記第１のノードと前記第２のデータ線との間に接続され、前記第１のノードと前記第２のデータ線との間の通電状態を制御することを特徴とする請求項１に記載の半導体記憶装置。
前記記憶素子は磁性体を用いた抵抗変化記憶素子であることを特徴とする請求項１又は２に記載の半導体記憶装置。
メモリセルと第１の入出力端子とを電気的に接続する第１のデータ線と、前記メモリセルと第２の入出力端子とを電気的に接続する第２のデータ線との間に接続されたスイッチ素子を制御して、前記第１のデータ線と前記第２のデータ線とを通電し、
前記第１及び前記第２の入出力端子から、前記メモリセルのデータを読み出すことを特徴とする半導体記憶装置の制御方法。
メモリセルと第１の入出力端子とを電気的に接続する第１のデータ線と、前記メモリセルと第２の入出力端子とを電気的に接続する第２のデータ線との間に接続されたスイッチ素子を制御して、前記第１のデータ線と前記第２のデータ線とを通電し、
前記第１の入出力端子から前記メモリセルへデータを書き込み、
前記第２の入出力端子から、前記第１の入出力端子から前記メモリセルへ書き込まれる前記データを読み出すことを特徴とする半導体記憶装置の制御方法。