CN116264091A - 半导体器件 - Google Patents

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长田俊哉
佐藤康治
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Abstract

提供了一种半导体器件。提供了一种能够以相对高的速度初始化存储器单元中的数据同时抑制面积增加的技术。基于复位信号变为高电平的事实，半导体器件的控制电路将第一晶体管变为关断状态，将多条字线变为选择状态，将预充电电路变为关断状态，将用于写入的列开关变为导通状态，将用于读取的列开关变为关断状态，使得写入电路将第一位线和第二位线分别变为低电平和高电平，并且初始化多个存储器单元。

Description

半导体器件
相关申请的交叉引用
于2021年12月15日提交的日本专利申请第2021-203770号的公开内容(包括说明书、附图和摘要)通过引用整体结合于此。
技术领域
本公开涉及一种半导体器件，并且具体地，涉及一种有效地应用于包括静态随机存取存储器(SRAM)的半导体器件的技术。
背景技术
有许多数据处理装置等的半导体器件，每个半导体器件在其中构建静态随机存取存储器(SRAM)作为用于保持数据的存储器器件。在将重要数据存储在该SRAM中的情况下，从防篡改的角度来看，需要采取措施。为了使恶意用户不能读取SRAM中存储的重要数据的内容，需要一种技术来即时批量擦除或初始化SRAM中存储的重要数据。
作为这种用于初始化存储在存储器单元中的数据的技术，有专利文献1至3和非专利文献1。
下面列出了所公开的技术。
[专利文献1]美国专利申请第2001/0046173号[专利文献2]美国专利申请第2006/0023521号[专利文献3]美国专利申请第2014/0293679号[非专利文献1]Kevin Self，应用笔记2033，基于SRAM的微控制器优化安全性，[在线]，2003年6月27日，[2020年11月25日搜索]，互联网<URL:https://pdfserv.maximintegrated.com/en/an/AN2033.pdf>
发明内容
专利文献1公开了一种电路配置，其中通过添加延迟电路对字线的升高时序采用多米诺方式，并且从下侧的字线朝着上侧的字线、每条字线地初始化存储器单元。在该配置中，当连接到一条位线的存储器单元的数量很大时，初始化所有的存储器单元数据需要相当长的时间。此外，需要一种用于移位这种字线升高时序的延迟电路，从而导致字线解码器单元(也称为行解码器单元)的面积增加。
专利文献2公开了一种配置，其中提供了用于初始化位线的专用位线控制电路。在该配置中，位线控制电路被添加到SRAM的正常读取/写入控制电路，因此，SRAM宏的面积增加。
专利文献3公开了一种配置，其中连接到存储器单元的NFET(3N8、3N9)的线(319、321)对于左侧和右侧的存储器单元节点中的每一个是分隔开的，并且受到电压控制以促进存储器单元数据的初始化。在该配置中，需要将连接到存储器单元的线319和321的布线布局分隔成True(真)节点和Bar(条)节点，从而导致存储器单元的面积增加。
非专利文献1公开了：“当自毁输入开启时，对SRAM的供电被阻断，因此，程序存储器和数据存储器也被完全擦除”。然而，在低温下擦除SRAM中的数据是相当困难的。这是因为，由于构成存储器单元的所有晶体管都被关断，所以存储器单元的数据保持节点中的电荷没有被释放。
本公开的目的是提供一种能够以相对高的速度初始化存储器单元中的数据同时抑制面积增加的技术。
根据说明书和附图中的描述，其他目的和新颖特征将是显而易见的。
下面将简要描述本公开中的代表的概要。
根据实施例的一种半导体器件包括：多条字线；多对第一位线和第二位线；多个存储器单元，连接到多条字线和多对第一位线和第二位线，使得多个存储器单元中的每个存储器单元连接到一条字线和一对第一位线和第二位线；第一晶体管，设置在多个存储器单元与电源电位之间；多个字线驱动器，连接到多条字线；用于写入的列开关，该列开关连接到多对第一位线和第二位线；用于读取的列开关，该列开关连接到多对第一位线和第二位线；预充电电路，连接到多对第一位线和第二位线；写入电路，连接到用于写入的列开关；以及控制电路，接收复位信号。基于复位信号变为高电平的事实，控制电路将第一晶体管变为关断状态，将多条字线变为选择状态，将预充电电路变为关断状态，将用于写入的列开关变为导通状态，并且将用于读取的列开关变为关断状态，使得写入电路将第一位线和第二位线分别变为低电平和高电平，并且初始化多个存储器单元。
依照根据上述实施例的半导体器件，可以以相对高的速度初始化存储器单元的数据，同时抑制面积增加。
附图说明
图1是解释根据第一实施例的存储器器件的整体配置的图。
图2是解释图1中的存储器器件的存储器单元的图。
图3是解释图1中的存储器器件的输入/输出单元的图。
图4是解释图1中的存储器器件的字驱动器单元的图。
图5是解释图1中的存储器器件的控制单元的图。
图6是当在正常操作状态下复位信号变为导通(ON)状态时的时序图。
图7是当在待机状态下复位信号变为导通(ON)状态时的时序图。
图8是解释第一实施例中的时序的图。
图9是解释第二实施例中的时序的图。
图10是解释第一实施例中的当在读取/写入操作期间生成复位请求时的时序的图。
图11是解释第二实施例中的当在读取/写入操作期间生成复位请求时的时序的图。
图12是解释根据第二实施例的存储器器件的整体配置的图。
图13是解释图12中的存储器器件的存储器单元的图。
图14是解释图12中的存储器器件的控制单元的图。
图15是解释图14中的复位控制电路的示意图。
具体实施方式
在下文中，将参考附图描述实施例。注意，在以下描述中，相同的组件由相同的附图标记表示，并且有时省略对其的重复描述。此外，为了进一步阐明描述，附图有时与实际模式相比被示意性地示出；然而，附图仅仅是示例，并不限制对本发明的解释。
第一实施例
在下文中，将参考附图描述本公开。图1是解释根据第一实施例的存储器器件的整体配置的图。图2是解释图1中的存储器器件的存储器单元的图。图3是解释图1中的存储器器件的输入/输出单元的图。图4是解释图1中的存储器器件的字驱动器单元的图。图5是解释图1中的存储器器件的控制单元的图。图6是当在正常操作状态下复位信号变为ON(导通或开启)状态时的时序图。图7是当在待机状态下复位信号变为ON(导通或开启)状态时的时序图。
图1示出了作为存储器器件的静态随机存取存储器(以下称为“SRAM”)1的整体配置。SRAM 1是内置在数据处理装置等的半导体器件中的数据保持存储器器件。在其中形成数据处理装置的半导体芯片中，内置了中央处理单元CPU、SRAM 1、其他外围装置等。
SRAM 1包括存储器阵列AR、字线解码器单元(也称为“行解码器单元”)RDE、输入/输出单元IO、控制单元(也称为“控制电路”)CONT、位线解码器单元(也称为“列解码器”)CDE等。
存储器阵列AR
存储器阵列AR包括：布置成矩阵的多个存储器单元MC；多条字线；以及多对第一位线BT和第二位线BB。存储器单元中的每个存储器单元连接到一对第一位线BT和第二位线BB，并且连接到一条字线WL(在图1中由WL0表示)。每个存储器单元包括：由N沟道型MOS场效应晶体管组成的两个传输晶体管N3和N4；由P沟道型MOS场效应晶体管组成的两个负载晶体管P1和P2；以及由N沟道型MOS场效应晶体管组成的两个驱动晶体管N1和N2。负载晶体管P1的源极-漏极路径和驱动晶体管N1的源极-漏极路径彼此串联连接在存储器阵列电源电位ARVDD与接地电位VSS之间。负载晶体管P2的源极-漏极路径和驱动晶体管N2的源极-漏极路径彼此串联连接在存储器阵列电源电位ARVDD与接地电位VSS之间。
负载晶体管P1的栅极和驱动晶体管N1的栅极彼此连接以构成公共栅极，负载晶体管P2的漏极和驱动晶体管N2的漏极彼此连接以构成公共漏极，并且负载晶体管P1和驱动晶体管N1的公共栅极连接到负载晶体管P2和驱动晶体管N2的公共漏极。类似地，负载晶体管P2的栅极和驱动晶体管N2的栅极彼此连接以构成公共栅极，负载晶体管P1的漏极和驱动晶体管N1的漏极彼此连接以构成公共漏极，并且负载晶体管P2和驱动晶体管N2的公共栅极连接到负载晶体管P1和驱动晶体管N1的公共漏极。
传输晶体管N3的源极-漏极路径连接在第一位线BT与负载晶体管P1和驱动晶体管N1的公共漏极之间。传输晶体管N3的栅极连接到字线WL0。传输晶体管N4的源极-漏极路径连接在第二位线BB与负载晶体管P2和驱动晶体管N2的公共漏极之间。传输晶体管N4的栅极连接到字线WL。
在第一位线BT具有高电平“1”的写入数据并且第二位线BB具有低电平“0”的写入数据的状态下，当字线WL变为选择电平(诸如高电平)时，传输晶体管N3和N4变为ON(导通)状态，并且高电平“1”的数据被存储在存储器单元MC中。与此同时，在第一位线BT具有低电平“0”的写入数据并且第二位线BB具有高电平“1”的写入数据的状态下，当字线WL变为选择电平(诸如高电平)时，传输晶体管N3和N4变为导通(ON)状态，并且低电平“0”的数据被存储在存储器单元MC中。在本说明书中，存储器单元MC存储低电平“0”的数据的这种状态将被称为低电平数据写入状态，或者存储器单元MC的初始化状态。注意，自然地，存储器单元MC存储高电平“1”的数据的这种状态可以被定义为存储器单元MC的初始化状态。
如图1和图2所示，由P沟道型MOS场效应晶体管组成的晶体管(第一晶体管)T1的源极-漏极路径连接在电源电位VDD与存储器阵列电源电位ARVDD之间，并且在复位时变为高电平“H”的控制信号RSTE从控制单元CONT提供给晶体管T1的栅极。如图2所示，在构成连接在第一位线BT与第二位线BB之间的一列的多个存储器单元MC中，各个存储器单元MC的负载晶体管P1和P2的各个源极经由晶体管T1的源极-漏极路径连接到电源电位VDD。其他列(未示出)也以类似的方式构成。因此，晶体管T1在复位时变为OFF(截止或关断)状态，相应地，存储器阵列AR中的所有存储器单元MC的存储器保持能力被停用。因此，各个存储器单元MC中存储的数据可以容易地变为初始化状态。此外，可以一次将存储器阵列AR中的所有存储器单元MC一起变为初始化状态。
字线解码器RDE
字线解码器RDE包括：行解码器电路(未示出)，对地址信号进行解码并且选择一条字线；以及多个字线驱动器WDR，每个字线驱动器都连接到行解码器电路，以便从其接收输出。多个字线驱动器WDR连接到多条字线WL0-WLn，并且驱动所选择的字线。如图1和图4所示，由P沟道型MOS场效应晶体管组成的晶体管(第二晶体管)T2的源极-漏极路径连接在电源电位VDD与多个字线驱动器WDR的末级驱动器的VDD侧端子之间，并且在复位时变为低电平“L”的控制信号LCM2从控制单元CONT提供给晶体管T2的栅极。在复位时，多个字线驱动器WDR将所有字线WL0-WLn变为选择状态。提供晶体管T2是为了减小当所有字线WL0-WLn同时升高而变为选择状态时生成的冲击电流，并且是起到限制冲击电流量的作用的限流PMOS晶体管。
如图4所示，每个字线驱动器WDR包括：末级驱动器FDR，由P沟道型MOS场效应晶体管T3和N沟道型MOS场效应晶体管T4组成；以及N沟道型MOS场效应晶体管T5，其中源极-漏极路径连接在N沟道型MOS场效应晶体管T4的源极与接地电位VSS之间。末级驱动器FDR的输入连接到行解码器电路，以便从其接收输出。字线驱动器WDR还包括：P沟道型MOS场效应晶体管T6，其中源极-漏极路径连接在连接到末级驱动器FDR的输出的字线WLn与晶体管T2的源极之间；以及N沟道型MOS场效应晶体管T7，其中源极-漏极路径连接在字线WLn与接地电位VSS之间。晶体管T5和T6的栅极连接到布线(wiring)以便接收控制信号RSTWD，并且晶体管T7的栅极连接到布线以便接收控制信号LCMWD。控制信号RSTWD被反相器IV1反相为控制信号RSTWDBACK，并被返回到控制单元CONT。在字线降低之后，开始对位线BT和BB进行预充电，相应地，控制信号RSTWD被反相器IV1反相以生成控制信号RSTWDBACK，并且所生成的控制信号RSTWDBACK被返回到控制单元CONT。在控制单元CONT中，采用控制信号RSTWDBACK与控制信号RSTWD之间的逻辑。具体地，在释放复位时(即，当复位信号从高电平转变为低电平时)，降低信号的字线的远端部分上的信号被反馈到控制单元CONT，并且在字线的降低完全结束之后，开始对位线BT和BB进行预充电。因此，可以防止由于字线WL处于高电平时的激活时段与位线BT和BB的预充电时段之间的重叠而导致的额外渗透电功率，相应地，可以减小复位操作时的操作电流。
输入输出单元IO
如图1所示，输入/输出单元IO具有预充电电路，该预充电电路包括：均衡晶体管EQ，由P沟道型MOS场效应晶体管组成，其中源极-漏极路径连接在位线BT与BB之间；预充电晶体管PC1，由P沟道型MOS场效应晶体管组成，其中源极-漏极路径连接在电源电位VDD与位线BT之间；以及预充电晶体管PC2，由P沟道型MOS场效应晶体管组成，其中源极-漏极路径连接在电源电位VDD与位线BB之间。晶体管EQ、PC1和PC2的各个栅极彼此连接，并且被配置为接收控制信号CWSE。晶体管EQ、PC1和PC2通过高电平“H”的这种控制信号CWSE而变为关断(OFF)状态，并且通过低电平“L”的这种控制信号CWSE而变为导通(ON)状态。在复位时，晶体管EQ、PC1和PC2通过高电平“H”的控制信号CWSE而变为关断(OFF)状态。控制信号CWSE也可以被称为“列写入选择信号”。
输入/输出单元IO还包括：第一写入电路(也称为“写入缓冲器”)WBT，用于向位线BT提供写入数据；以及第二写入电路(也称为“写入缓冲器”)WBB，用于向位线BB提供写入数据。在复位时，写入电路WBT向位线BT提供低电平“L”的写入数据，并且写入电路WBB向位线BB提供高电平“H”的写入数据。因此，在复位时，所有列的所有位线BT都变成低电平“L”的电位电平，并且所有列的所有位线BB都变成高电平“H”的电位电平。
输入/输出单元IO还包括用于写入的第一列开关CTW和第二列开关CBW。列开关CTW具有连接在写入电路WBT的输出与位线BT之间的源极-漏极路径。列开关CBW具有连接在写入电路WBB的输出与位线BB之间的源极-漏极路径。控制信号CWSE被提供给列开关CTW和CBW的栅极。输入/输出单元IO还包括用于读取的第一列开关CTR和第二列开关CBR(参见图3)。列开关CTR具有连接在位线BT与读出放大器SA的输入之间的源极-漏极路径。列开关CBR具有连接在位线BB与读出放大器SA的输入之间的源极-漏极路径。在复位时，用于对所有列进行写入的列开关CTW和CBW变为导通(ON)状态，并且用于对所有列进行读取的列开关CTR和CBR变为断开(OFF)状态。
也就是说，在复位时，晶体管T1变为断开(OFF)状态，并且所有字线WL变为选择状态，并且所有存储器单元MC的传输晶体管N3和N4变为导通(ON)状态。然后，用于对所有列进行写入的列开关CTW和CBW变为导通(ON)状态，写入电路WBT将低电平“L”的写入数据提供给位线BT，并且写入电路WBB将高电平“H”的写入数据提供给位线BB。因此，所有存储器单元中存储的数据高速变为初始化状态。
图3示出了输入/输出单元IO的详细电路配置。输入/输出单元IO包括：列选择器和预充电单元CPP；以及写入缓冲器和读出放大器单元WSP。如参考图1所述，列选择器和预充电单元CPP包括：晶体管EQ、PC1和PC2，作为预充电电路；用于写入的列开关CTW和CBW；以及用于读取的列开关CTR和CBR。控制信号CRSE被提供给用于读取的列开关CTR和CBR的栅极。控制信号CRSE也可以称为“列读取选择信号”。在复位时，所有列的这种控制信号CRSE都变为高电平“H”。
在正常写入时和在正常读取时，列选择器和预充电单元CPP从位线解码器单元CDE接收选择信号Y。基于正常写入模式和选择电平“H”的这种选择信号Y，控制信号CWSE变为高电平“H”，并且控制信号CRSE变为高电平“H”。此外，基于正常读取模式和选择电平“H”的选择信号Y，控制信号CRSE变为低电平“L”，并且控制信号CWSE变为低电平“L”。
写入缓冲器和读出放大器单元WSP包括：数据输入电路DIN，被提供有要被写入到在正常写入时选择的存储器单元中的输入数据Din；以及读出放大器SA，检测在正常读取时选择的存储器单元中存储的数据，并且输出检测到的数据作为读出数据Dout。在正常写入时，数据输入电路DIN基于输入数据Din生成给位线BT的写入数据DT和给位线BB的写入数据DB。数据DT和BT将经由变为导通(ON)状态的用于写入的列开关CTW和CBW被提供给位线BT和BB。参考符号DTB和DBB表示数据DT和BT的反相信号。
如图3所示，写入缓冲器和读出放大器单元WSP从控制单元CONT接收控制信号RSTE、LCMN和WTE。控制信号RSTE是在复位时变为高电平“H”的信号。控制信号WTE是在正常写入时变为高电平“H”的信号。控制信号RSTEB是控制信号RSTE的反相信号。控制信号WTEB是控制信号WTE的反相信号。控制信号TIEH是伪信号，用于在NAND电路和OR电路的组合电路中保持与控制信号RSTEB的对比，NAND电路和OR电路设置在数据输入电路DIN的输出侧。在复位时，当控制信号RSTE变为高电平“H”时(当控制信号RSTEB变为低电平“L”时)，反相数据信号DTB变为高电平“H”，并且反相数据信号DBB变为低电平“L”。因此，在复位时，位线BT变为低电平“L”，并且位线BB变为高电平“H”，因此，存储器单元MC可以变为初始化状态。
控制单元CONT
在复位时，图1中所示的控制单元CONT执行控制来降低内部单触发时钟，以关闭写入操作和读取操作，并且关闭列选择。此外，在从复位状态被释放时(即，在复位释放时或复位模式释放时)，控制单元CONT执行控制以在等待字线WL升高之后开始对位线BT和BB进行预充电。
图5示出了控制单元CONT的详细电路配置。控制单元CONT被配置为接收待机信号RS、复位信号RESET和时钟信号CLK。当待机信号RS变为高电平“H”时，SRAM 1被设置为待机状态。当待机信号RS变为低电平“L”时，SRAM 1被设置为正常操作模式。正常操作模式包括读取模式和写入模式。
当复位信号RESET变为高电平“H”时，SRAM 1被设置为复位状态。当SRAM 1被设置为复位状态时，SRAM 1中的所有存储器单元MC将变为初始化状态。
控制单元CONT由图5所示的多个逻辑电路组成。控制单元CONT根据待机信号RS和复位信号RESET生成控制信号LCM2、LCMWD和RSTWD，并且将生成的控制信号LCM2、LCMWD和RSTWD提供给字线驱动器WDR。此外，控制单元CONT被提供有来自字线驱动器WDR的控制信号RSTWDBACK。控制单元CONT基于复位信号RESET和控制信号RSTWDBACK生成控制信号RSTE。控制信号RSTE被用作用于将存储器单元数据初始化的电位设置施加到位线BT和BB的控制信号，并且用作用于切断存储器单元的VDD侧电源(即，用于关断晶体管T1)的控制信号。控制信号RSTWDBACK是在字线中的每条字线的远端处的降低信号的返回信号，该返回信号用于在释放复位时字线降低之后开始对位线进行再充电。此外，控制单元CONT在其中构建用于写入和读取的内部时钟生成电路CLKGEN，并且内部单触发时钟CLKGEN接收时钟信号CLK，并且生成控制信号TDEC(诸如内部单触发时钟)。内部时钟生成电路CLKGEN被配置为接收控制信号RSTE，并且被配置为在复位时停止生成用于写入和读取操作的内部时钟(内部单触发时钟)。内部时钟生成电路CLKGEN可以被翻译成内部时钟生成电路。
时序图
图6是当在待机信号RS被设置为低电平“L”的正常操作状态下复位信号RESET从低电平“L”变为高电平“H”并且SRAM 1变为复位状态时的时序图。图7是当在待机信号RS被设置为高电平“H”的待机状态下复位信号RESET从低电平“L”变为高电平“H”并且SRAM 1变为复位状态时的时序图。在图6和图7之间，时钟信号CLK和控制信号LCM2和LCMWD的波形是不同的。
在图6和图7中，控制信号RSTE基于复位信号RESET的高电平“H”而转变为高电平“H”。基于控制信号RSTE向高电平“H”的转变，晶体管T1变为关断(OFF)状态，所有字线变为选择电平“H”，所有位线BT变为低电平，并且所有位线BB变为高电平。因此，存储器单元MC中的每个存储器单元MC的存储节点MEMT变为低电平，存储器单元MC中的每个存储器单元MC的存储节点MEMB变为高电平，并且所有存储器单元MC变为初始化状态。存储节点MEMT是存储器单元MC中晶体管P1和晶体管N1的公共漏极的节点。存储节点MEMB是存储器单元MC中晶体管P2和晶体管N2的公共漏极的节点。
在图6和图7中，当复位信号RESET从高电平“H”变为低电平“L”时，建立这样的预充电电平，使得晶体管T1处于导通(ON)状态，使得所有字线处于非选择电平“L”，并且使得所有位线BT和所有位线BB处于高电平。注意，存储器单元MC保持在初始化状态。
根据第一实施例，可以获得以下效果中的至少一种效果。
1)存储器阵列AR的VDD侧经由晶体管T1连接到VDD。采用了一种其中该晶体管T1在复位时变为断开(OFF)状态的电路配置。晶体管T1的断开(OFF)状态停用(deactivate)所有存储器单元的存储器保持能力，并且可以一次初始化所有存储器单元。因此，可以缩短所有存储器单元的初始化时间而不增加面积。
2)采用了一种其中在复位时同时选择(升高)所有字线的电路配置。字线同时升高，由此可以一次同时执行存储器单元的初始化，因此，可以缩短所有存储器单元的初始化时间。
3)采用了一种其中在复位时使用SRAM中的正常数据写入电路(WBT、WBB)将用于初始化的低电平和高电平施加到所有位线BT和BB的电路配置。由于用于正常存储器单元的数据写入电路(WBT、WBB)被释放，所以没有出现面积增加。
4)采用了一种其中用于写入/读取的内部时钟生成电路CLKGEN的单触发时钟通过复位信号而变为断开(OFF)状态的电路配置。内部时钟生成电路CLKGEN变为断开(OFF)状态。相应地，在复位信号RESET可以转变为高电平的任何时刻，操作可以即时地转变为所有存储器单元的初始化操作。因此，所有存储器单元可以在短时间内变为初始化状态，而不管SRAM的操作如何。
5)采用了一种其中字线升高反相器(末级驱动器FDR)的PMOS(T3)的源极经由限流PMOS(T2)连接到电源电位VDD的电路配置。由所有字线同时升高的事实所导致的冲击电流被限流PMOS(T2)限制和抑制，相应地，可以减小复位时字线驱动器WDR的峰值电流。
6)采用了一种其中在释放复位模式时生成这样的在预先降低字线之后通过晶体管EQ、PC1和PC2开始对位线BT和BB进行预充电的时序的电路配置。可以防止由于字线WL处于高电平时的激活时段与位线BT和BB的预充电时段之间的重叠而导致的额外渗透电功率，相应地，可以减小复位操作时的操作电流。
第二实施例
接下来，将参考附图描述第二实施例。为了便于理解，首先，将参考图8至图11描述本公开的发明人的考虑。
图8是解释第一实施例中的时序的图。图9是解释第二实施例中的时序的图。图10是解释第一实施例中的当在读取/写入操作期间生成复位请求时的时序的图。图11是解释第二实施例中的当在读取/写入操作期间生成复位请求时的时序的图。复位可以被翻译成复位模式。
在图8中，在第一实施例中，在释放复位时(即，当复位信号RESET从高电平“H”转变为低电平“L”时)，在向存储器单元MC提供的电源电位VDD处于关断(OFF)状态的状态下(即，在由于晶体管T1的关断(OFF)状态而不提供电源电位VDD的状态下)，字线WL从高电平“H”转变为低电平“L”。因此，存储器单元MC中的每个存储器单元MC的传输晶体管N3和N4被闭合，相应地，存储器单元MC的高电平“H”侧(存储节点MEMB侧)的数据保持能力DH可能变得不足(弱：W)。相应地，在复位操作期间写入到存储器单元MC中的数据可能不被保持在存储器单元MC中。替代地，在复位操作期间写入到存储器单元MC中的数据可能被损坏。注意，在图8中，在数据保持能力DH中，参考符号S表示存储节点MEMB侧的数据保持能力足够的状态。
在图9中，为了降低这种在复位操作期间写入的数据可能没有被保持在存储器单元MC中的可能性(已经参考图8描述了这种可能性)，改变时序，使得在释放复位时(即，当复位信号RESET从高电平“H”转变为低电平“L”时)，在向存储器单元MC提供的电源电位VDD处于导通(ON)状态的状态下(即，在由于晶体管T1的导通(ON)状态而提供电源电位VDD的状态下)，字线WL从高电平“H”转变为低电平“L”。因此，存储器单元MC的高电平“H”侧(存储节点MEMB侧)上的数据保持能力DH变为足够状态(S)，并且在复位操作期间写入到存储器单元MC中的数据可以被可靠地保持在存储器单元MC中。
因此，控制单元CONT被配置为使得，在释放复位模式时(即，在复位信号RESET从高电平“H”转变为低电平“L”之后)，生成这样的时序，使得存储器阵列AR的VDD侧上的晶体管T1变为导通(ON)状态，然后字线WL降低到低电平“L”，此后晶体管EQ、PC1和PC2变为导通(ON)状态，以开始对位线BT和BB进行预充电。下面将参考附图描述能够生成这种时序的控制单元CONT。
图10示出了第一实施例中的当在正常读取模式或正常写入模式下的读取操作或写入操作期间生成复位请求时的时序。在图10中，存储器操作MC_OP被示为包括等待(wait)和读取操作或写入操作(Re_Wri_OP)的操作。复位操作RST_OP被示为包括等待(wait)和复位写入(Resetwrite)的操作。
如图10所示，当复位信号RESET在读取操作或写入操作Re_Wri_OP期间从低电平“L”转变为高电平“H”以生成复位请求时，那么基于复位信号RESET转变为高电平“H”，存储器操作MC_OP从读取/写入操作Re_Wri_OP转变为等待wait状态以结束读取/写入操作Re_Wri_OP，此外，复位操作RST_OP从等待wait状态转变为复位写入Resetwrite以开始复位写入Resetwrite。
然而，尽管正常读取/写入操作Re_Wri_OP通过复位信号RESET转变为高电平“H”而停止，但是在正常读取/写入操作Re_Wri_OP停止之前需要特定时间段TC。在该特定时间段TC期间，读取/写入操作Re_Wri_OP保持(继续)，相应地，读取/写入操作Re_Wri_OP和复位写入Resetwrite可能彼此冲突。读取/写入操作Re_Wri_OP与复位写入Resetwrite之间的冲突的出现导致直通电流路径的出现，并且这可能导致大电流流动的风险。
图11示出了第二实施例中的当在读取/写入操作期间生成复位请求时的时序。如图10所示，存储器操作MC_OP被示为包括等待(wait)和读取操作或写入操作(Re_Wri_OP)的操作。复位操作RST_OP被示为包括等待(wait)和复位写入(Resetwrite)的操作。
如图11所示，当复位信号RESET在读取/写入操作Re_Wri_OP期间从低电平“L”转变为高电平“H”以生成复位请求时，那么基于复位信号RESET向高电平“H”的转变，存储器操作MC_OP首先从读取/写入操作Re_Wri_OP转变为等待wait状态以结束读取/写入操作Re_Wri_OP。接下来，在读取/写入操作Re_Wri_OP结束之后，复位操作RST_OP从等待wait状态转变为复位写入Resetwrite，并且开始复位写入Resetwrite。
如上所述，不存在读取/写入操作Re_Wri_OP和复位写入Resetwrite在时间上彼此重叠的时段，相应地，可以防止直通电流路径的出现。因此，可以消除大电流流动的风险。下面将参考附图描述能够生成这种时序的控制单元CONT。
将参考图12至图15描述第二实施例的存储器器件。图12是解释根据第二实施例的存储器器件的整体配置的图。图13是解释图12中的存储器器件的存储器单元的图。图14是解释图12中的存储器器件的控制单元的图。图15是解释图14中的复位控制电路的示意图。
图12和图13与图1和图2的不同之处在于，控制信号RSTASW被提供给晶体管T1的栅极。图12和图13中的其他配置与图1和图2中的其他配置相同，相应地，将省略重复的描述。控制信号RSTASW是由控制单元CONT生成的信号，并且用于切断对存储器单元MC提供电源电位VDD。在复位时，控制信号RSTASW变为高电平“H”。在释放复位时，首先，控制信号RSTASW从高电平变为低电平，以便将晶体管T1变为导通(ON)状态。因此，电源电位VDD作为存储器阵列电源电位ARVDD被提供给存储器单元MC，相应地，通过复位写入Resetwrite写入到存储器单元MC中的每个存储器单元MC中的初始化数据中的低电平“L”和高电平“H”被可靠地保持在存储器单元MC中。此后，所有字线WL被控制从高电平“H”转变为低电平“L”。将参考图14详细描述控制单元CONT。
图14示出了根据第二实施例的控制单元CONT的详细电路配置。图14中的控制单元CONT在以下几点不同于图5中的控制单元CONT。
1)内部时钟生成电路CLKGEN不接收控制信号RSTE，而是接收复位信号RESET。内部时钟生成电路CLKGEN是用于读取操作和写入操作的内部时钟生成电路，并且被配置为在开始复位时或在复位时段期间停止用于读取操作和写入操作的内部时钟。
2)提供了复位控制电路RSCNT。复位控制电路RSCNT被配置为接收复位信号RESET，并且在读取操作和写入操作完成之后生成复位开始信号IRESET。复位开始信号IRESET作为控制信号RSTASW被提供给晶体管T1的栅极。
3)控制信号RSTE被配置为由用于复位开始信号IRESET和控制信号RSTWDBACK的或非电路(NOR)生成。
如图15所示，通过将复位开始信号IRESET提供给被形成为围绕存储器阵列单元AR的外围或存储器宏的外围的布线路径LL，来生成复位开始信号IRESET。因此，可以配置复位开始信号IRESET的时序，使得当在读取操作和写入操作时生成复位信号RESET时，可以在读取操作和写入操作完成之后开始存储器单元MC的复位写入。存储器宏指示SRAM 1的整体区域部分，包括存储器阵列AR、字线解码器单元(行解码器单元)RDE、输入/输出单元IO、控制单元CONT、位线解码器单元(列解码器单元)CDE等，如图12和图15所示。
接下来，将给出对SRAM 1的操作的描述，其按照正常模式1(等待状态)->进入复位状态->从复位状态释放->正常模式2(等待状态)的次序进行转变。
(1)正常模式1(等待状态)：
在该状态下，字线WL被设置为低电平“L”，晶体管T1通过低电平“L”的控制信号RSTASW而变为导通(ON)状态，并且接地电位VSS被设置为低电平(诸如0V)。此外，控制信号CWSE被设置为低电平“L”，并且第一位线BT和第二位线BB被预充电以变为预充电电平(诸如高电平)。预确定的数据被存储在存储器单元MC中。
(2)进入复位状态：
(2-1)在进入复位状态时，复位信号RESET从低电平“L”转变为高电平“H”。然后，控制信号RSTASW变为高电平“H”，控制信号CWSE变为高电平“H”，并且用于对所有列进行写入的列开关CTW和CBW变为导通(ON)状态。然后，写入电路WBT向位线BT提供低电平“L”的写入数据，并且位线BT变为低电平“L”。写入电路WBB向位线BB提供高电平“H”的写入数据。这里，位线BB的高电平被定义为H-Vtn(Vtn：列开关CBW的阈值)。
(2-2)接下来，所有字线WL变为高电平“H”，并且位线BT的低电平“L”和位线BB的高电平“H-Vtn”作为初始化数据被写入到所有存储器单元MC中。因此，所有存储器单元中存储的数据被高速转换到初始化状态。
(3)从复位状态释放：
(3-1)在从复位状态释放时，复位信号RESET从高电平“H”转变为低电平“L”。此后，控制信号RSTASW首先从高电平“H”变为低电平“L”。所有字线WL保持在高电平“H”，并且控制信号CWSE保持在高电平“H”。控制信号RSTASW处于低电平“L”，由此所有存储器单元MC的高电平存储节点MEMB的电平从高电平“H-Vtn”改变为高电平“H”。
(3-2)接下来，所有字线WL从高电平“H”转变为低电平“L”。控制信号RSTASW处于低电平“L”，并且控制信号CWSE保持在高电平“H”。
(4)正常模式2(等待状态)：
在正常状态2下，控制信号CWSE从高电平“H”转变为低电平“L”。控制信号RSTASW保持在低电平“L”，并且所有字线WL保持在低电平“L”。因此，位线BT和位线BB被预充电到预充电电平(诸如高电平)，并且用于对所有列进行写入的列开关CTW和CBW变为断开(OFF)状态。在复位状态下写入的初始化数据被存储在所有存储器单元MC中。
如上所述，执行根据第二实施例的SRAM 1的转变操作。
根据第二实施例，可以获得以下效果中的至少一种效果。
(1)提供的电路(CONT)生成这样的时序，在释放复位时，将向存储器单元MC提供电源电位VDD的开关(第一晶体管)T1变为导通(ON)状态，然后降低字线WL，最后开始对位线BT和BB进行预充电。
(2)通过如上所述的(1)，在释放复位时，电源电位VDD被提供给存储器单元MC，以将存储器单元MC的内部数据可靠地变为低电平“L”和高电平“H”，并且所有字线WL此后从选择电平(高电平“H”)转变为非选择电平(低电平“L”)，由此可以防止存储器单元MC的内部数据的反相。
(3)通过如上所述的(1)，可以防止由于所有字线WL的激活与位线BT和BB的预充电之间的重叠而生成额外的渗透电功率。因此，可以减小复位操作时的操作电流。
(4)提供了这样的电路，当在读取/写入操作期间生成复位信号时，在读取/写入操作完成之后执行存储器单元MC的复位(复位写入)。
(5)通过如上所述的(4)，提供了停止读取/写入操作的信号(TDEC)和开始存储器单元的复位的信号(IRESET)，由此可以执行复位操作而不受读取/写入操作的阻碍。
(6)生成存储器单元MC的复位开始信号(IRESET)的电路(控制电路CONT)使得复位开始信号(IRESET)的布线路径围绕SRAM1的存储器阵列AR的外围或SRAM 1的宏单元的外围，从而生成复位开始信号(IRESET)的时序。具体地，控制电路CONT通过围绕存储器阵列AR的外围或存储器宏的外围的布线路径而生成复位开始信号(IRESET)。当在读取/写入操作期间生成复位信号时，可以根据存储器阵列AR中的字线WL的布局方向和数量以及位线BT和BB的布局方向和数量来生成复位开始信号(IRESET)的时序，因此，可以优化存储器阵列AR的复位写入的开始时间。因此，可以缩短存储器单元MC的初始化时间。
虽然已经基于本公开的实施例具体描述了由本公开的发明人做出的公开，但是不用说，本公开不限于上述实施例，并且可以以各种方式修改。

Claims (7)

1.一种半导体器件，包括：
多条字线；
多对第一位线和第二位线；
多个存储器单元，连接到所述多条字线和所述多对第一位线和第二位线，使得所述多个存储器单元中的每个存储器单元连接到一条字线和一对所述第一位线和所述第二位线；
第一晶体管，设置在所述多个存储器单元与电源电位之间；
多个字线驱动器，连接到所述多条字线；
用于写入的列开关，所述列开关连接到所述多对第一位线和第二位线；
用于读取的列开关，所述列开关连接到所述多对第一位线和第二位线；
预充电电路，连接到所述多对第一位线和第二位线；
写入电路，连接到用于写入的所述列开关；以及
控制电路，接收复位信号，
其中，基于所述复位信号变为高电平的事实，所述控制电路将所述第一晶体管变为关断状态，将所述多条字线变为选择状态，将所述预充电电路变为关断状态，将用于写入的所述列开关变为导通状态，并且将用于读取的所述列开关变为关断状态，使得所述写入电路将所述第一位线和所述第二位线分别变为低电平和高电平，并且初始化所述多个存储器单元。
2.根据权利要求1所述的半导体器件，还包括设置在所述多个字线驱动器与所述电源电位之间的限流第二晶体管，
其中所述控制电路基于所述复位信号变为高电平的事实，将所述第二晶体管变为导通状态。
3.根据权利要求1所述的半导体器件，
其中，当所述复位信号从高电平转变为低电平时，所述控制电路在所有所述多条字线变为非选择电平之后，控制所述预充电电路开始对所述多对第一位线和第二位线进行预充电。
4.根据权利要求1所述的半导体器件，
其中所述控制电路包括用于写入和读取的内部时钟生成电路，并且当所述复位信号变为高电平时，所述控制电路停止所述内部时钟生成电路。
5.根据权利要求1所述的半导体器件，
其中，当所述复位信号从高电平转变为低电平时，所述控制电路控制所述第一晶体管变为导通状态，并将所述电源电位提供给所述多个存储器单元，此后控制所有所述多条字线变为非选择电平，并且此后控制所述预充电电路开始对所述多对第一位线和第二位线进行预充电。
6.根据权利要求1所述的半导体器件，
其中提供用于所述多个存储器单元的写入操作或读取操作，并且在所述写入操作或所述读取操作期间，当所述复位信号从低电平转变为高电平时，所述控制电路在所述写入操作或所述读取操作完成之后开始初始化所述多个存储器单元。
7.根据权利要求6所述的半导体器件，还包括：
存储器阵列，包括所述多个存储器单元、所述多条字线和所述多对第一位线和第二位线；以及
存储器宏，包括所述存储器阵列、所述多个字线驱动器、所述用于写入的列开关、所述用于读取的列开关、所述预充电电路、所述写入电路和所述控制电路，
其中所述控制电路通过围绕所述存储器阵列的外围或所述存储器宏的外围的布线路径，为所述多个存储器单元生成复位开始信号。
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