CN116110444A - 半导体器件及其操作方法 - Google Patents

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CN116110444A CN202210921532.3A CN202210921532A CN116110444A CN 116110444 A CN116110444 A CN 116110444A CN 202210921532 A CN202210921532 A CN 202210921532A CN 116110444 A CN116110444 A CN 116110444A
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Abstract

本发明的实施例提供了一种半导体器件包括存储体。存储体包括数目为N的多个存储阵列和局部控制电路。每个存储阵列均包括多个位单元，被配置为存储信息位并且连接在多条位线和多条互补位线之间。局部控制电路被配置为一次对最多N‑1个存储阵列的位线和互补位线进行预充电。本发明的实施例还公开了一种操作半导体器件的方法。

Description

半导体器件及其操作方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其操作方法。
背景技术
存储器件包括多个位单元，这些位单元存储信息位并且连接在位线和互补位线之间。在对存储器件进行读/写操作之前，位线和互补位线被预充电至例如电源电压或电源电压的部分，从而改进对位单元的读/写访问。
发明内容
本发明的一个方面提供了一种半导体器件，包括：存储体，包括：数目为N的多个存储阵列，每个存储阵列均包括被配置为存储信息位并且连接在多条位线和多条互补位线之间的多个位单元；以及局部控制电路，被配置为一次对最多N-1个存储阵列的位线和互补位线进行预充电。
本发明的另一个方面提供了一种半导体器件，包括：存储体，包括：多个存储阵列，每个存储阵列均包括被配置为存储信息位并且连接在位线和互补位线之间的位单元；伪位单元，连接在伪位线和伪互补位线之间；和局部控制电路，被配置为对所述位线和所述互补位线进行预充电，其中，所述局部控制电路还被配置为对所述伪位线进行预充电。
本发明的又一个方面提供了一种操作半导体器件的方法，所述方法包括：对存储体的第一存储阵列的位线和互补位线进行预充电；对所述存储体的第二存储阵列的位线和互补位线进行预充电；以及在对所述第一存储阵列的位线和互补位线进行预充电之后且在对所述第二存储阵列的位线和互补位线进行预充电之前，对所述第二存储阵列的伪位线进行预充电。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本公开的各种实施例示出的实例性半导体器件的示意图；
图2是根据本公开的各种实施例示出的图1的半导体器件的示意图；
图3是根据本公开的各种实施例示出的实例性半导体器件的位单元的示意图；
图4是根据本公开的各种实施例示出的实例性半导体器件的伪位单元的示意图；
图5是根据本公开的各种实施例示出的实例性半导体器件的预充电器的示意图；
图6是根据本公开的各种实施例示出的操作半导体器件的实例性方法的流程图；
图7是根据本公开的各种实施例示出的另一实例性半导体器件的示意图；
图8是根据本公开的各种实施例示出的另一实例性半导体器件的示意图；
图9是根据本公开的各种实施例示出的图8的半导体器件的示意图；以及
图10是根据本公开的各种实施例示出的操作半导体器件的另一实例性方法的流程图。
具体实施方式
本发明提供了用于实现本公开的不同特征的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地做出相应的解释。
在实例性实施例中，半导体器件(例如，图1的半导体器件100)包括一个或多个存储体(例如，存储体110)。存储体110包括多个存储阵列(例如，存储阵列130a-存储阵列130d)。存储阵列130a-存储阵列130d的每个均包括存储信息/数据位的多个位单元。位单元可以布置成行和列的阵列。每列中的位单元连接在相应的位线和相应的互补位线之间。在半导体器件100从关闭(SD)模式或深度睡眠(DSLP)模式转换到唤醒模式期间，存储阵列130a-存储阵列130d的位线和互补位线可在同一时间或基本上在同一时间预充电。这种预充电可能导致半导体器件100不期望地产生高峰值电流。
在某些实施例中，如本文所述的系统和方法降低了由半导体器件100在从SD/DSLP模式转换到唤醒模式期间产生的峰值电流。可以通过一次对一个存储阵列中的位线和互补位线进行预充电来实现峰值电流的这种降低。更详细地，图1是示出了根据本公开的各种实施例的实例性半导体器件100的示意图。如图1所示，半导体器件100，例如单端口多存储体(SPMB)存储器件或任何合适的存储器件，包括多个存储体110(图1中仅示出了存储体110中的一个)和全局控制电路120。存储体110和全局控制电路120构成存储器宏。
存储体110包括多个存储阵列130a-存储阵列130d，例如静态随机存取存储器(SRAM)阵列、动态随机存取存储器(DRAM)阵列或任何合适的存储阵列。存储阵列130a-存储阵列130d的每个均包括存储信息位的多个位单元。在一个或多个实施例中，位单元布置成行和列的阵列。在这样的一个或多个实施例中，每列中的位单元均连接在相应位线和相应互补位线之间。
存储体110还包括局部控制电路，该局部控制电路被配置为一次对一个存储阵列的位线和互补位线进行预充电。例如，在半导体器件100从SD/DSLP模式转换到唤醒模式期间，全局控制电路120接收具有例如低逻辑电平的SD/DSLP信号，并且响应于此，产生例如从高逻辑电平转换到低逻辑电平的全局控制信号。局部控制电路140生成基于全局控制信号的预充电信号，例如图5中的预充电信号290a、290e、290i、290m。例如，全局控制信号中从高至低的逻辑电平转换导致预充电信号中对应的从高至低的逻辑电平转换。预充电信号对存储阵列130a-存储阵列130d的位线和互补位线进行预充电。局部控制电路140向预充电信号引入延迟，使得存储阵列的位线和互补位线的预充电在另一存储阵列的位线和互补位线的预充电之前完成或基本完成。以这种方式，一次对一个存储阵列的位线和互补位线进行预充电，由此本公开的半导体器件100在从SD/DSLP模式转换到唤醒模式期间，产生的峰值电流低于(例如，小于50％)由传统的半导体器件(其中所有存储阵列的位线和互补位线同时或基本同时被预充电)产生的峰值电流。
图2是根据本公开的各种实施例示出的半导体器件100的示意图。如图2所示，半导体器件100，例如SPMB存储器件或任何存储器件，包括多个存储体110(图2中仅示出了一个存储体110)和全局控制电路120。在替代实施例中，半导体器件100包括单个存储体。存储体110包括多个存储阵列(例如，存储阵列130a、存储阵列130a之上的存储阵列130b、存储阵列130a右侧的存储阵列130c和存储阵列130c之上的存储阵列130d)。存储阵列130a-存储阵列130d的每个均包括存储信息/数据位的多个位单元，例如图3的位单元300。在一个或多个实施例中，位单元300布置成行和列的阵列。在这样在一个或多个实施例中，每一列中的位单元300连接在相应的位线(BL0-BLn)和相应的互补位线(BLB0-BLBn)之间。
尽管存储体110以四个存储阵列130a-存储阵列130d为例，但可以理解，在阅读本公开之后，存储体110的存储阵列的数量可以增加或减少。
存储体110还包括多个预充电器240。每个预充电器240连接在相应的位线(BL0-BLn)和相应的互补位线(BLB0-BLBn)之间。预充电器240被配置为将位线(BL0-BLn)和互补位线(BLB0-BLBn)预充电至例如电源电压或电源电压的一小部分，从而改进至位单元300的读/写访问。例如，位线(BL)和互补位线(BL)可以被预充电至公共电压，例如“0”和“1”之间的1/2。因此，当读取/写入位单元300时，位线(BL)/互补位线(BLB)可能只需要从公共电压驱动到“0”或“1”。这导致约一半的转换时间。
如图2所示，存储体110还包括多个伪位单元电路270。每个伪位单元电路270与相应的存储阵列130a-存储阵列130d相邻并且连接在相应的伪位线(DBL)和相应的伪互补位线(DBLB)之间。在某些实施例中，每个伪位单元电路270中的伪位单元(例如图4的伪位单元400)的数量等于一列中位单元300的数量。每个伪位单元电路270的伪位线(DBL)连接至相应存储阵列130b-存储阵列130d的预充电器240。
存储体110还包括具有左局部输入/输出(I/O)边缘250和右局部I/O边缘260以及位于左局部I/O和右局部I/O之间的局部控制器280的局部控制电路。左局部I/O边缘250和右局部I/O边缘260将局部控制电路与半导体器件100中的位于存储器宏外部的辅助电路隔离开。在本实例性实施例中，左局部I/O边缘250和右局部I/O边缘260中的每一个形成有一对缓冲电路250a和250b、260a和260b。在一些实施例中，缓冲电路250a、250b、260a、260b中的至少一个为串联连接的一对反相器的形式。在进一步的实施例中考虑了用于缓冲电路250a、250b、260a、260b的其他配置。每个缓冲电路250a、250b、260a、260b的输入端均连接至相应存储阵列130a-存储阵列130d的预充电器240。
如图2所示，局部控制器280连接至存储阵列130a的预充电器240并且因此连接至缓冲电路250a的输入端。在本实例性实施例中，局部控制器280由两对缓冲电路280a-280d形成。在一些实施例中，缓冲电路280a-280d中的至少一个为串联连接的一对反相器的形式。在进一步的实施例中考虑了缓冲电路280a-280d的其他配置。每个缓冲电路280a-280d的输入端连接至相应缓冲电路250a、250b、260a、260d的输出端。每个缓冲电路280a-280c的输出端连接至相应存储阵列130b-存储阵列130d的伪位线(DBL)。缓冲电路280d的输出端连接至另一个存储体。
全局控制电路120控制对位单元300的读取和写入。在一些实施例中，在半导体器件100从SD/DSLP模式转换到唤醒模式期间，全局控制电路120接收，例如，低逻辑电平SD/DSLP信号，并且响应于此，用下面描述的方式，生成对存储体110的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电的全局控制信号220a。
图3中描绘了用于位单元300的实例性支持电路。应当理解，这些电路是作为实例而非限制提供的，并且其他合适的位单元300电路在本公开的范围内。图3是根据本公开的各种实施例示出了半导体器件100的实例性位单元300的示意图。如图3所示，实例性位单元300是6T(六晶体管)位单元。尽管在该实例中示出了6T位单元300，但在其他实例中可以使用其他类型的位单元，例如8T、10T或其他。实例性位单元300包括被配置为接收电源电压(VDDM)的电源电压节点310。电源电压节点310连接至交叉耦合的反相器320、330。数据节点340连接在交叉耦合的反相器320的输出端和由字线(WL)驱动的第一通路(pass)器件350之间。互补数据节点360连接在交叉耦合的反相器330的输出端和由字线(WL)驱动的第二通路器件370之间。位线(BL)通过第一通路器件350连接至数据节点240。互补位线(BLB)通过第二通路器件370连接至互补数据节点360。
在图4中描绘了用于伪位单元400的实例性支持电路。应理解，这些电路是作为实例而非限制性提供的，并且其他合适的伪位单元400电路在本公开的范围内。图4是根据本公开的各种实施例示出的半导体器件100的实例性伪位单元400的示意图。如图4所示，实例性伪位单元400是6T伪位单元。虽然在该实例中示出了6T伪位单元400，但在其他实例中可以使用其他类型的伪位单元，例如8T、10T或其他。实例性伪位单元400包括被配置为接收电源电压(VDDM)的电源电压节点410。P型金属氧化物半导体(PMOS)晶体管420的栅极端和N型MOS(NMOS)晶体管430的栅极端彼此连接且连接至电源电压节点410。PMOS晶体管420具有浮置的第一源/漏极端和连接至电接地的第二源/漏极端。PMOS晶体管440的栅极端和NMOS晶体管450的栅极端彼此连接并且处于浮置状态。PMOS晶体管440具有彼此连接且连接至电源电压节点410的源极端和漏极端。伪位线(BL)通过第一通路器件460连接至NMOS晶体管430的第一源/漏极端。伪互补位线(DBLB)通过第二通路器件470连接至NMOS晶体管450的第一源/漏极端。NMOS晶体管430、450的第二源/漏极端和通路器件460、470的栅极端相互连接且连接至电接地。
如图4所示，伪位线(DBL)具有第一端部480和第二端部490。第一端部480连接至缓冲电路280a-缓冲电路280c的输出端。第二端部490连接至存储阵列130b-存储阵列130d的预充电器240，因此连接至缓冲电路250b、260a、260b的输入端。例如，伪位单元400可以被配置为模拟由位单元300引起的阻容(RC)延迟。因此，伪位单元400引起位线和互补位线的预充电中的进一步延迟，例如，存储阵列130a与存储阵列130b之间、存储阵列130b、130c之间以及存储阵列130c、130d之间。
在图5中描绘用于预充电器240的实例性支持电路。应理解，提供这些电路是作为实例而非限制，并且其他合适的预充电器240电路在本公开的范围内。图5是根据本公开的各种实施例示出的半导体器件100的实例性预充电器240的示意图。如图5所示，实例性预充电器240包括被配置为接收电源电压(VDDM)的电源电压节点510。电源电压节点510连接至PMOS晶体管520、530的第一源/漏极端。PMOS晶体管520的第二源/漏极端和PMOS晶体管540的第一源/漏极端相互连接并且连接至位线(BL)。PMOS晶体管530的第二源/漏极端和PMOS540的第二源/漏极端相互连接并且连接至互补位线(BLB)。存储阵列130a的预充电器240的PMOS晶体管520-PMOS晶体管540的栅极端相互连接并且连接至局部控制器280。存储阵列130b-存储阵列130d的预充电器240的PMOS晶体管520-PMOS晶体管540的栅极端相互连接且连接至伪位线(DBL)。
根据上文，当低逻辑电平被施加至(assertedto)PMOS晶体管520-PMOS晶体管540的栅极端时，PMOS晶体管520-PMOS晶体管540被激活。这将位线(BL)和互补位线(BLB)连接至电源电压节点510，由此位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)。
图6是根据本公开的各种实施例示出了操作半导体器件100的实例性方法600的流程图。为了便于理解，现在将进一步参考图2-图5来描述方法600。可以理解，方法600适用于除了图2-图5的结构之外的结构。此外，应当理解，在方法600的替代实施例中，可以在方法600之前、期间和之后提供附加操作，并且可以替换或消除下面描述的一些操作。
在操作610中，参考图2，在半导体器件100从SD/DSLP模式转换到唤醒模式期间，全局控制电路120接收具有例如低逻辑电平的SD/DSLP信号，并且响应于此，产生例如从高逻辑电平转换到低逻辑电平的全局控制信号220a。
在操作620中，参考图2，局部控制器280生成基于全局控制信号220a的第一预充电信号290a。例如，全局控制信号220a中的逻辑电平转换导致第一预充电信号290a中的对应逻辑电平转换。第一预充电信号290a对存储阵列130a的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电。例如，进一步参考图5，第一预充电信号290a被施加至存储阵列130a的预充电器240的PMOS晶体管520-PMOS晶体管540的栅极端。这激活了PMOS晶体管520-PMOS晶体管540。这转而又将电源电压节点510连接至位线(BL)和互补位线(BLB)，从而存储阵列130a的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)。在替代实施例中，存储阵列130a的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)的一小部分。
在操作630中，参考图2，缓冲电路250a在其输入端处接收第一预充电信号290a并且在其输出端处生成基于第一预充电信号290a的第一返回信号290b。例如，第一预充电信号290a中的逻辑电平转换导致第一返回信号290b中的对应逻辑电平转换。因此，缓冲电路250a引起存储阵列130a与存储阵列130b之间的位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电的延迟。
在操作640中，参考图2，缓冲电路280a在其输入端处接收第一返回信号290b并且在其输出处生成基于第一返回信号290b的第二预充电信号290c。例如，第一返回信号290b中的逻辑电平转换导致第二预充电信号290c中的对应逻辑电平转换。因此，缓冲电路280a引起存储阵列130a与存储阵列130b之间的位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电进一步延迟。
第二预充电信号290c对存储阵列130b的伪位线进行预充电。例如，进一步参考图4，第二预充电信号290c穿过或跟踪伪位线(DBL)的第一端部480，并且产生基于第二预充电信号290c且穿过或跟踪伪位线(DBL)的第二端部490的第二返回信号290d。第二预充电信号290c中的逻辑电平转换导致第二返回信号290d中的对应逻辑电平转换。因此，存储阵列130b的伪位线电路270导致存储阵列130a与存储阵列130b之间位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电的进一步延迟。
在操作650中，参考图2，生成基于第二返回信号290d的第三预充电信号290e。例如，第二返回信号290d中的逻辑电平转换导致第三预充电信号290e中的对应逻辑电平转换。第三预充电信号290e对存储阵列130b的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电。例如，进一步参考图5，第三预充电信号290e被施加至存储阵列130b的预充电器240的PMOS晶体管520-PMOS晶体管540的栅极端。这激活了PMOS晶体管520-PMOS晶体管540。这又将电源电压节点510连接至位线(BL)和互补位线(BLB)，从而存储阵列130b的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)。在替代实施例中，存储阵列130b的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)的一小部分。
综上所述，对存储阵列130a的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电与对存储阵列130b的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电之间的总延迟，即，第一预充电信号290a和第三预充电信号290e之间的总延迟，基本上等于缓冲电路250a的缓冲延迟、第一返回信号290b的由存储阵列130a引起的RC延迟、缓冲电路280a的缓冲延迟以及存储阵列130b的伪位线电路270的预充电延迟。这样的总延迟允许在对存储阵列130b的位线和互补位线进行预充电之前完成或基本完成对存储阵列130a的位线和互补位线的预充电。例如，因为第三预充电信号290e仅在第一预充电信号290a的逻辑电平转换之后才开始逻辑电平转换，所以存储阵列130a与存储阵列130b之间存在位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电延迟。
在操作650之后，缓冲电路250b在其输入端处接收第三预充电信号290e并且在其输出处生成基于第三预充电信号290e的第三返回信号290f。例如，第三预充电信号290e中的逻辑电平转换导致第三返回信号290f中的对应逻辑电平转换。因此，缓冲电路250b导致存储阵列130b、130c之间位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电的延迟。
接下来，缓冲电路280b在其输入端处接收第三返回信号290f，并且在其输出端处生成基于第三返回信号290f的第四预充电信号290g。例如，第三返回信号290f中的逻辑电平转换导致第四预充电信号290g中的对应逻辑电平转换。因此，缓冲电路280b引起存储阵列130b与存储阵列130c之间位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电的进一步延迟。
第四预充电信号290g对存储阵列130c的伪位线进行预充电。例如，进一步参考图4，第四预充电信号290g穿过或跟踪伪位线(DBL)的第一端部480，并且产生基于第四预充电信号290g且穿过或跟踪伪位线(DBL)的第二端部490的第四返回信号290h。第四预充电信号290g中的逻辑电平转换导致第四返回信号290h中的对应逻辑电平转换。因此，存储阵列130c的伪位线电路270导致存储阵列130b与存储阵列130c之间位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电的进一步延迟。
接下来，生成基于第四返回信号290h的第五预充电信号290i。例如，第四返回信号290h中的逻辑电平转换导致第五预充电信号290i中对应逻辑电平转换。第五预充电信号290i对存储阵列130c的位线和互补位线进行预充电。例如，第五预充电信号290i被施加至存储阵列130c的预充电器140的PMOS晶体管520-PMOS晶体管540的栅极端。这激活了PMOS晶体管520-PMOS晶体管540。这又将电源电压节点510连接至位线和互补位线，由此存储阵列130c的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)。在替代实施例中，存储阵列130c的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)的一小部分。
由上可知，对存储阵列130b的位线和互补位线进行预充电与对存储阵列130c的位线和互补位线进行预充电之间的总延迟，即，第三预充电信号290e与第五预充电信号290i之间的总延迟实质上等于缓冲电路250b的缓冲延迟、第三返回信号290f的由存储阵列130b引起的RC延迟、缓冲电路280b的缓冲延迟，以及存储阵列130c的伪位线的预充电延迟。这样的总延迟允许在对存储阵列130c的位线和互补位线进行预充电之前完成或基本完成对存储阵列130b的位线和互补位线的预充电。例如，因为第五预充电信号290i仅在第三预充电信号290e的逻辑电平转换之后才开始逻辑电平转换，所以存储阵列130b与存储阵列130c之间存在位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电的延迟。
在对存储阵列130c的位线和互补位线进行预充电之后，缓冲电路260a在其输入端处接收第五预充电信号290i并且在其输出端处产生基于第五预充电信号290i的第五返回信号290j。例如，第五预充电信号290i中的逻辑电平转换导致第五返回信号290j中的对应逻辑电平转换。因此，缓冲电路260a引起存储阵列130c与存储阵列130d之间位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电的延迟。
接下来，缓冲电路280c在其输入端处接收第五返回信号290j并且在其输出端处生成基于第五返回信号290j的第六预充电信号290k。例如，第五返回信号290j中的逻辑电平转换导致第六预充电信号290k中的对应逻辑电平转换。因此，缓冲电路280b引起存储阵列130c与存储阵列130d之间位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电的进一步延迟。
第六预充电信号290k对存储阵列130d的伪位线进行预充电。例如，进一步参考图4，第六预充电信号290k穿过或跟踪伪位线(DBL)的第一端部480，并且产生基于第六预充电信号290k且穿过或跟踪伪位线(DBL)的第二端部490的第六返回信号290l。第六预充电信号290k中的逻辑电平转换导致第六返回信号290l中对应的逻辑电平转换。因此，存储阵列130d的伪位线电路270导致存储阵列130c与存储阵列130d之间位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电的进一步延迟。
接下来，生成基于第六返回信号290l的第七预充电信号290m。例如，第六返回信号290l中的逻辑电平转换导致第七预充电信号290m中的对应逻辑电平转换。第七预充电信号290m对存储阵列130d的位线和互补位线进行预充电。例如，进一步参考图5，第七预充电信号290m被施加至存储阵列130d的预充电器240的PMOS晶体管520-PMOS晶体管540的栅极端。这激活了PMOS晶体管520-PMOS晶体管540。这又将电源电压节点510连接至位线和互补位线，由此存储阵列130d的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)。在替代实施例中，存储阵列130d的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)的一小部分。
由上可知，对存储阵列130c的位线和互补位线进行预充电与对存储阵列130d的位线和互补位线进行预充电之间的总延迟，即，第五预充电信号290i与第七预充电信号290m之间的总延迟基本上等于缓冲电路260a的缓冲延迟、第五返回信号290j的由存储阵列130c引起的RC延迟、缓冲电路280c的缓冲延迟，以及存储阵列130c的伪位线的预充电延迟。这样的总延迟允许在对存储阵列130d的位线和互补位线进行预充电之前完成或基本完成对存储阵列130c的位线和互补位线的预充电。例如，因为第七预充电信号290m仅在第五预充电信号290i的逻辑电平转换之后才开始逻辑电平转换，所以存储阵列130b与存储阵列130c之间存在位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电的延迟。
在对存储阵列130d的位线和互补位线进行预充电之后，缓冲电路260b在其输入端接收第七预充电信号290m并且在其输出端产生基于第七预充电信号290m的第七返回信号290n。例如，第七预充电信号290m中的逻辑电平转换导致第七返回信号290n中的对应逻辑电平转换。
此后，缓冲电路280d在其输入端处接收第七返回信号290n并且在其输出端处生成基于第七返回信号290n的局部控制信号210a。例如，第七返回信号290n中的逻辑电平转换导致局部控制信号210a中的相应逻辑电平转换。局部控制信号210a对另一存储体的位线和互补位线进行预充电。
尽管半导体器件100被示例为从存储阵列130a开始至存储阵列130d按顺序对位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电，但是应理解，在阅读本公开后，对存储阵列130a-存储阵列130d的位线和互补位线进行预充电的顺序可以不同的顺序进行。例如，图7是根据本公开的各种实施例示出的另一实例性半导体器件700的示意图。如图7所示，半导体器件700与半导体器件100的不同之处在于位线(BL0-BLn)和互补位线(BLB0-BLBn)按照存储阵列130a、130c、130b和130d的顺序进行预充电。在一些实施例中，位线(BL0-BLn)和互补位线(BLB0-BLBn)按照存储阵列130c、130d、130a和130b的顺序被预充电。在其他实施例中，位线(BL0-BLn)和互补位线(BLB0-BLBn)按照存储阵列130c、130a、130d和130b的顺序被预充电。
因此已经示出本公开的半导体器件100、700包括一个或多个存储体，例如存储体110，存储体110包括多个存储阵列，例如，存储阵列130a-存储阵列130d。存储阵列130a-存储阵列130d的每个均包括存储信息位的多个位单元，例如位单元300。位单元300可以布置成行和列的阵列。每列的位单元300连接在相应的位线(BL0-BLn)和相应的互补位线(BLB0-BLBn)之间。一次对一个存储阵列的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电，由此本公开的半导体器件100、700在从SD/DSLP模式转换到唤醒模式期间产生的峰值电流低于(例如，小于大于50％)传统半导体器件(其中，所有存储阵列的位线和互补位线同时或基本同时被预充电)产生的峰值电流。
图8是根据本公开的各种实施例示出的另一个实例性半导体器件800的示意图。如图8所示，半导体器件800，例如SPMB存储器件或任何合适的存储器件，包括多个存储体810(图8中仅示出存储体810之一)和全局控制电路120。存储体810和全局控制电路120构成存储器宏。
存储体810包括多个存储阵列130a-存储阵列130d，例如SRAM阵列、DRAM阵列或任何合适的存储阵列。存储阵列130a-存储阵列130d的每个均包括存储信息位的多个位单元。在一个或多个实施例中，位单元以行和列的阵列布置。在这样的一个或多个实施例中，每列中的位单元连接在相应位线和相应互补位线之间。
存储体810还包括局部控制电路，局部控制电路被配置为一次对两个存储阵列的位线和互补位线进行预充电。例如，在半导体器件800从SD/DSLP模式转换到唤醒模式期间，全局控制电路120接收具有例如低逻辑电平的SD/DSLP信号，并且响应于此，产生从高逻辑电平转换到低逻辑电平的全局控制信号。局部控制电路140产生基于全局控制信号的预充电信号。例如，全局控制信号中的逻辑电平转换导致预充电信号中的相应逻辑电平转换。预充电信号对存储阵列130a-存储阵列130d的位线和互补位线进行预充电。局部控制电路140将延迟引入预充电信号，使得存储阵列130a和存储阵列130c的位线和互补位线的预充电在存储阵列130b和存储阵列130d的位线和互补位线的预充电之前完成或基本完成。以这种方式，一次对两个存储阵列的位线和互补位线进行预充电，从而在从SD/DSLP模式转换到唤醒模式期间，本公开的半导体器件100产生的峰值电流低于由传统半导体器件(其中所有存储阵列的位线和互补位线同时或基本同时被预充电)产生的峰值电流。
图9是根据本公开的各种实施例示出的半导体器件800的示意图。如图9所示，半导体器件800，例如SPMB存储器器件或任何存储器器件，包括多个存储体810(图9中仅示出存储体810之一)和全局控制电路120。在替代实施例中，半导体器件800包括单个存储体。存储体810包括多个存储阵列(例如，存储阵列130a、存储阵列130a之上的存储阵列130b、存储阵列130a右侧的存储阵列130c和位于存储阵列130c之上且位于存储阵列130b右侧的存储阵列130d)。存储阵列130a-存储阵列130d的每个均包括存储信息位的多个位单元，例如图3的位单元300。在一个或多个实施例中，位单元300布置成行和列的阵列。在这样的一个或多个实施例中，每一列中的位单元300连接在相应的位线(BL0-BLn)和相应的互补位线(BLB0-BLBn)之间。
虽然存储体810被示例为四个存储阵列130a-存储阵列130d，但应理解，在阅读本公开之后，存储体810的存储阵列的数量可以增加或减少。
存储体810还包括多个预充电器240。每个预充电器240连接在相应的位线(BL0-BLn)和相应的互补位线(BLB0-BLBn)之间。预充电器240被配置为将位线(BL0-BLn)和互补位线(BLB0-BLBn)预充电至例如电源电压或电源电压的一小部分，从而改进至位单元300的读/写访问。
如图9所示，存储体810还包括多个伪位单元电路970。每个伪位单元电路970与相应的存储阵列130a-存储阵列130d相邻并且连接在相应的伪位线和相应的伪互补位线之间。在本实例性实施例中，存储阵列130a-存储阵列130d的伪位线不连接至存储阵列130a-存储阵列130d的预充电器240。
存储体810还包括具有左局部输入/输出(I/O)边缘950和右局部I/O边缘960以及在左局部边缘950和右局部边缘960边缘之间的局部控制器980。左局部I/O边缘950和右局部I/O边缘960将局部控制电路与半导体器件800的位于存储器宏外部的辅助电路隔离开。在该实例性实施例中，左局部I/O边缘950和右局部I/O边缘960中的一个，例如，右局部I/O边缘960，形成有缓冲电路960a。在一些实施例中，缓冲电路960a为串联连接的一对反相器的形式。在进一步的实施例中考虑了缓冲电路960a的其他配置。缓冲电路960a的输入端连接至存储阵列130a、存储阵列130c的预充电器240。
如图9所示，局部控制器980连接至存储阵列130a、存储阵列130c的预充电器240。在本实例性实施例中，局部控制器980形成有缓冲电路980a。在一些实施例中，缓冲电路980a为串联连接的一对反相器的形式。在进一步的实施例中考虑了缓冲电路980a的其他配置。缓冲电路980a的输入端连接至缓冲电路960a的输出端。缓冲电路980a的输出端连接至存储阵列130b、存储阵列130d的预充电器240、局部控制器980和另一个存储体。
全局控制电路120控制对位单元300的读取和写入。在半导体器件800从SD/DSLP模式转换到唤醒模式期间，全局控制电路120接收例如低电平逻辑电平SD/DSLP信号，并且响应于此，生成全局控制信号220a，该信号以下述方式对存储体810的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电。
图10是根据本公开的各种实施例示出的操作半导体器件800的实例性方法1000的流程图。为了便于理解，现在将进一步参考图3-图5和图9来描述方法1000。可以理解，方法1000适用于除了图3-图5和图9的结构之外的结构。此外，可以理解，可以在方法1000之前、期间和之后提供额外的操作，并且下面描述的一些操作可以在方法1000的替代实施例中替换或消除。
在操作1010中，参考图9，在半导体器件800从SD/DSLP模式转换到唤醒模式期间，全局控制电路120接收具有例如低逻辑电平的SD/DSLP信号，并且响应于此，产生例如从高逻辑电平转换到低逻辑电平的全局控制信号220a。
在操作1020中，参考图9，局部控制器980生成基于全局控制信号220a的第一预充电信号990a。例如，全局控制信号220a中的逻辑电平转换导致第一预充电信号990a中的对应逻辑电平转换。第一预充电信号990a同时对存储阵列130a、存储阵列130c的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电。例如，进一步参考图5，第一预充电信号990a被施加至存储阵列130a、存储阵列130c的预充电器240的PMOS晶体管520-PMOS晶体管540的栅极端。这激活了PMOS晶体管520-PMOS晶体管540。这又将电源电压节点510连接至位线(BL0-BLn)和互补位线(BLB0-BLBn)，从而存储阵列130a、130c中的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)。在替代实施例中，存储阵列130a、存储阵列130c的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)的一小部分。
在操作1030中，参考图9，缓冲电路960a在其输入端处接收第一预充电信号990a并且在其输出端处生成基于第一预充电信号990a的返回信号990b。例如，第一预充电信号990a中的逻辑电平转换导致返回信号990b中的对应逻辑电平转换。
在操作1040中，参考图9，缓冲电路980a在其输入端处接收返回信号990b并且在其输出端处生成基于返回信号990b的第二预充电信号990c。例如，返回信号990b中的逻辑电平转换引起第二预充电信号990c中的相应逻辑电平转换。第二预充电信号990c同时对存储阵列130b、存储阵列130d的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电。例如，进一步参考图5，第二预充电信号990c被施加至存储阵列130b、130d的预充电器140的PMOS晶体管520-PMOS晶体管540的栅极端。这激活了PMOS晶体管520-PMOS晶体管540。这又将电源电压节点510连接至位线和互补位线，由此存储阵列130b、存储阵列130d的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)。在替代实施例中，存储阵列130b、存储阵列130d的位线(BL0-BLn)和互补位线(BLB0-BLBn)被预充电至电源电压(VDDM)的一小部分。
由上可知，对存储阵列130a、存储阵列130c的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电与对存储阵列130b、存储阵列130d的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电之间的总延迟，即，第一预充电信号990a和第二预充电信号990c之间的总延迟，基本上等于缓冲电路960a的缓冲延迟、返回信号990b的由存储阵列130a、存储阵列130c引起的RC延迟和缓冲电路980a的缓冲延迟。这样的总延迟允许在对存储阵列130b、存储阵列130d的位线(BL0-BLn)和互补位线(BLB0-BLBn)进行预充电之前完成或基本完成对存储阵列130a、存储阵列130c的位线(BL0-BLn)和互补位线(BLB0-BLBn)的预充电。例如，第二预充电信号990c仅在第一预充电信号990a的逻辑电平转换之后才开始逻辑电平转换。
与操作1040基本同时，局部控制器980生成基于返回信号990b的局部控制信号910a。例如，返回信号990b中的逻辑电平转换导致局部控制信号910a中的相应逻辑电平转换。局部控制信号910a对另一存储体的位线和互补位线进行预充电。
在一个实施例中，半导体器件包括存储体。存储体包括数目为N的多个存储阵列和局部控制电路。每个存储阵列均包括被配置为存储信息位并且连接在多条位线和多条互补位线之间的多个位单元。局部控制电路被配置为一次对最多N-1个存储阵列的位线和互补位线进行预充电。
在一些实施例中，半导体器件还包括：多个伪位单元，连接在伪位线和伪互补位线之间，其中，所述伪位单元的数量等于所述位单元的数量。
在一些实施例中，半导体器件还包括：预充电器，连接在所述位线和所述互补位线之间；以及伪位单元，连接在伪位线和伪互补位线之间，其中，所述伪位线连接至所述预充电器。
在一些实施例中，半导体器件还包括：预充电器；以及第一缓冲电路，具有连接至所述预充电器的输入端。
在一些实施例中，所述局部控制电路具有形成有所述第一缓冲电路的局部输入/输出(I/O)边缘。
在一些实施例中，半导体器件还包括：第二缓冲电路，具有连接至所述第一缓冲电路的输出端的输入端。
在一些实施例中，所述局部控制电路还包括形成有所述第二缓冲电路的局部控制器。
在一些实施例中，半导体器件还包括：伪位单元，连接在伪位线和伪互补位线之间；以及缓冲电路，具有连接至所述伪位线的输出端。
在一些实施例中，半导体器件还包括：伪位单元，连接在伪位线和伪互补位线之间，其中，所述伪位单元包括一对晶体管，每个晶体管均具有栅极端，并且所述栅极端彼此连接并且连接至电源电压节点。
在另一个实施例中，半导体器件包括存储体。存储体包括多个存储阵列、伪位单元和局部控制电路。每个存储阵列均包括被配置为存储信息位并且连接在位线和互补位线之间的位单元。伪位单元连接在伪位线和伪互补位线之间。局部控制电路被配置为对位线和互补位线进行预充电。局部控制电路还被配置为对伪位线进行预充电。
在一些实施例中，半导体器件还包括：预充电器，连接在所述位线和所述互补位线之间，其中，所述伪位线连接至所述预充电器。
在一些实施例中，半导体器件还包括：预充电器；以及第一缓冲电路，具有连接至所述预充电器的输入端。
在一些实施例中，所述局部控制电路具有形成有所述第一缓冲电路的局部输入/输出(I/O)边缘。
在一些实施例中，半导体器件还包括：第二缓冲电路，具有连接至所述第一缓冲电路的输出端的输入端。
在一些实施例中，所述局部控制电路还包括形成有所述第二缓冲电路的局部控制器。
在另一个实施例中，一种操作半导体器件的方法包括对存储体的第一存储阵列的位线和互补位线进行预充电，对存储体的第二存储阵列的位线和互补位线进行预充电，并且在对第一存储阵列的位线和互补位线进行预充电之后且在对第二存储阵列的位线和互补位线进行预充电之前，对第二存储阵列的伪位线进行预充电。
在一些实施例中，所述第二存储阵列在所述第一存储阵列之上或之下。
在一些实施例中，所述第二存储阵列位于所述第一存储阵列的右侧或左侧。
在一些实施例中，该方法还包括：利用缓冲器来延迟对所述第二存储阵列的位线和互补位线的预充电。
在一些实施例中，该方法还还包括：对所述存储体的第三存储阵列的位线和互补位线进行预充电；以及在对所述第二存储阵列的位线和互补位线进行预充电之后且在对所述第三存储阵列的位线和互补位线进行预充电之前，对所述第三存储阵列的伪位线进行预充电。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (10)

1.一种半导体器件，包括：
存储体，包括：
数目为N的多个存储阵列，每个存储阵列均包括被配置为存储信息位并且连接在多条位线和多条互补位线之间的多个位单元；以及
局部控制电路，被配置为一次对最多N-1个存储阵列的位线和互补位线进行预充电。
2.根据权利要求1所述的半导体器件，还包括：多个伪位单元，连接在伪位线和伪互补位线之间，其中，所述伪位单元的数量等于所述位单元的数量。
3.根据权利要求1所述的半导体器件，还包括：
预充电器，连接在所述位线和所述互补位线之间；以及
伪位单元，连接在伪位线和伪互补位线之间，其中，所述伪位线连接至所述预充电器。
4.根据权利要求1所述的半导体器件，还包括：
预充电器；以及
第一缓冲电路，具有连接至所述预充电器的输入端。
5.根据权利要求4所述的半导体器件，其中，所述局部控制电路具有形成有所述第一缓冲电路的局部输入/输出(I/O)边缘。
6.一种半导体器件，包括：
存储体，包括：
多个存储阵列，每个存储阵列均包括被配置为存储信息位并且连接在位线和互补位线之间的位单元；
伪位单元，连接在伪位线和伪互补位线之间；和
局部控制电路，被配置为对所述位线和所述互补位线进行预充电，其中，所述局部控制电路还被配置为对所述伪位线进行预充电。
7.根据权利要求6所述的半导体器件，还包括：预充电器，连接在所述位线和所述互补位线之间，其中，所述伪位线连接至所述预充电器。
8.根据权利要求6所述的半导体器件，还包括：
预充电器；以及
第一缓冲电路，具有连接至所述预充电器的输入端。
9.一种操作半导体器件的方法，所述方法包括：
对存储体的第一存储阵列的位线和互补位线进行预充电；
对所述存储体的第二存储阵列的位线和互补位线进行预充电；以及
在对所述第一存储阵列的位线和互补位线进行预充电之后且在对所述第二存储阵列的位线和互补位线进行预充电之前，对所述第二存储阵列的伪位线进行预充电。
10.根据权利要求9所述的方法，其中，所述第二存储阵列在所述第一存储阵列之上或之下。
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