KR101548343B1 - 메모리 장치 - Google Patents

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KR101548343B1
KR101548343B1 KR1020140159773A KR20140159773A KR101548343B1 KR 101548343 B1 KR101548343 B1 KR 101548343B1 KR 1020140159773 A KR1020140159773 A KR 1020140159773A KR 20140159773 A KR20140159773 A KR 20140159773A KR 101548343 B1 KR101548343 B1 KR 101548343B1
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정성욱
강규만
정한울
양영휘
박주현
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연세대학교 산학협력단
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Abstract

본 발명은 메모리 장치에 관한 것으로, 크로스 커플드 인버터(cross coupled inverter) 및 크로스 커플드 인버터의 데이터 저장 노드에 연결되는 패스게이트 트랜지스터(passgate transistor)를 포함하는 비트셀(bit-cell); 패스게이트 트랜지스터와 쓰기 동작용 비트 라인 사이에 연결되는 쓰기 동작 트랜지스터; 읽기 동작용 비트 라인에 드레인단이 연결되고, 패스게이트 트랜지스터에 게이트단이 연결되는 읽기 버퍼 트랜지스터; 및 패스게이트 트랜지스터 및 쓰기 동작 트랜지스터 사이의 로컬 라인에 연결되어, 비트셀에 저장된 데이터 값에 따라 읽기 버퍼 트랜지스터의 게이트단의 전압을 구동하는 구동 트랜지스터부를 포함하는 메모리 장치를 개시한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
도 1은 종래의 SRAM 비트셀(static random access memory bit-cell)을 보여주는 회로도이다. 도시된 바와 같이 종래의 SRAM 비트셀은 크로스 커플드 인버터쌍(cross-coupled inverter pair)(IN1,IN2)을 포함하여 8개의 트랜지스터로 이루어지며, 두 개의 데이터 저장 노드에 각각 논리 '0'과 논리 '1' 값을 저장한다. 패스게이트 트랜지스터(passgate transistor)(PG1,PG2)는 쓰기 동작시 데이터 저장 노드와 비트 라인(BL,BLB)을 연결시킨다. 워드 라인(WL)은 행 방향으로 배치된 비트셀들 간에 공유되는 신호이고, 패스게이트 트랜지스터를 턴온/오프(turn on/off)시키는 역할을 한다. 비트 라인(BL,BLB)은 열 방향으로 배치된 비트셀들 간에 공유되는 신호이다.
읽기 동작시, 워드 라인(WL)에는 0V가 인가되고, 비트 라인(BL,BLB) 및 읽기 동작용 워드 라인(RWL)에는 공급 전압(supply voltage)이 인가되며, 읽기 동작용 비트 라인(RBL)은 공급 전압에서 플로팅(floating)되며, 읽기 버퍼 트랜지스터(N1,N2)에 흐르는 전류를 감지하여 비트셀에 저장된 정보를 판독한다. 읽기 버퍼 트랜지스터(N1,N2)에 의해 읽기 동작시에 흐르는 전류가 데이터 저장 노드로 유입되는 것이 방지되며, 읽기 동작시 흐르는 전류에 의하여 비트셀에 저장된 데이터가 플립되는 것이 방지되어 읽기 안정성(read stability)이 향상된다. 그러나, 종래의 SRAM은 반선택 문제(half-select issue)로 인하여 쓰기 동작시 행 방향 반선택 비트셀(row half-selected bit-cell)에서 데이터 플립이 일어날 수 있다.
도 2는 종래의 SRAM의 쓰기 동작시 행방향 반선택 비트셀에 발생되는 문제점에 대해 설명하기 위한 도면이다. 도 2에서 왼쪽의 제1 비트셀은 쓰기 동작을 수행하도록 선택된 비트셀이고, 오른쪽의 제2 비트셀은 쓰기 동작이 필요하지 않은 비트셀이다. 이러한 상황은 비트인터리빙(bit-interleaving) 구조의 SRAM에서 주로 발생한다. 비트인터리빙은 같은 데이터 단위, 즉, 같은 워드(word)에 속하는 비트셀들을 인접하여 배치시키지 않고, 서로 다른 워드에 속하는 비트셀들을 인접하여 배치시킨 구조로서, 소프트에러(soft error)로 인해 같은 워드에 속하는 여러 비트셀들의 데이터가 동시에 손실되는 것을 방지하고, 소프트에러 발생시에도 같은 워드에서 최소한의 데이터만이 손실되도록 하여 데이터 복구를 용이하게 수행하는 이점을 갖는다.
도 2의 예에서, 제1 비트셀과 제2 비트셀은 서로 다른 워드에 속한다. 왼쪽의 제1 비트셀이 속한 워드에 대해 쓰기 동작이 수행될 때, 오른쪽의 제2 비트셀의 워드 라인(WL)에도 공급 전압(VDD)이 인가되고, 이에 따라 오른쪽의 제2 비트셀에서 패스게이트 트랜지스터(PG1), 크로스 커플드 인버터의 풀다운 트랜지스터(PD1)를 통해, 논리 '0'이 저장된 데이터 저장 노드에 전류가 흐르게 된다. 이에 따라 제2 비트셀, 즉 행방향 반선택 비트셀(row half-selected bit-cell)에 데이터 플립이 일어나는 읽기 디스터번스(read disturbance) 문제가 발생할 수 있다.
이와 같은 쓰기 동작시 행방향 반선택 비트셀에서의 읽기 디스터번스 문제를 해소하기 위하여, 쓰기 동작을 수행하기 전에 모든 행방향 반선택 비트셀의 데이터를 읽은 후, 읽은 정보를 다시 행방향 반선택 비트셀에 쓰는 동작을 수행할 수 있으며, 이를 쓰기저장(write-back) 동작이라고 한다. 그러나, 쓰기저장 동작은 쓰기 동작시마다 모든 행 방향 반선택 비트셀에 대해 읽기 및 쓰기 동작을 수행해야 하므로, 전력 소모가 너무 크다는 단점이 있다.
도 3은 종래의 다른 SRAM 구조를 보여주는 회로도이다. 도 3의 SRAM은 왼쪽의 제1 비트셀의 쓰기 동작시 오른쪽의 제2 비트셀의 패스게이트 트랜지스터(PGL1,PGR1)를 턴오프(turn-off)하여, 쓰기저장(write-back) 동작 없이 행방향 반선택 비트셀에서의 읽기 디스터번스 문제를 방지하는 이점을 갖는다. 즉, 도 3의 SRAM은 행방향의 워드 라인(WLR)과 열방향의 워드 라인(WLC)에 모두 공급 전압이 인가되어 선택된 하나의 비트셀에서만 쓰기 동작이 수행된다. 그러나, 이러한 구조의 SRAM은 비트셀 하나당 10개의 트랜지스터가 사용되므로, 비트셀당 면적이 매우 크며, 메모리를 소형화하기 어려운 단점이 있다.
본 발명은 읽기 안정성 및 읽기 속도가 우수한 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 다른 과제는 쓰기저장(write-back) 동작 없이 비트인터리빙(bit-interleaving) 사용이 가능한 메모리 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 적은 면적을 가지며, 저전압의 공급 전압에서 동작 특성이 우수한 메모리 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 또 다른 과제는 열방향 또는 행방향 반선택 비트셀에서의 불필요한 동적 전력 소모(dynamic power consumption)를 줄일 수 있는 메모리 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 메모리 장치는 크로스 커플드 인버터(cross coupled inverter) 및 상기 크로스 커플드 인버터의 데이터 저장 노드에 연결되는 패스게이트 트랜지스터(passgate transistor)를 포함하는 비트셀(bit-cell); 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 패스게이트 트랜지스터에 게이트단이 연결되는 읽기 버퍼 트랜지스터; 상기 패스게이트 트랜지스터와 쓰기 동작용 비트 라인 사이에 연결되는 쓰기 동작 트랜지스터; 및 상기 패스게이트 트랜지스터 및 상기 쓰기 동작 트랜지스터 사이의 로컬 라인에 연결되어, 상기 비트셀에 저장된 데이터 값에 따라 상기 읽기 버퍼 트랜지스터의 게이트단 전압을 구동하는 구동 트랜지스터부를 포함한다.
상기 구동 트랜지스터부는, 2개의 상기 데이터 저장 노드 중 제1 데이터 저장 노드 측에 구비된 제1 패스게이트 트랜지스터 및 제1 쓰기 동작 트랜지스터 사이의 제1 로컬 라인에 드레인단이 연결되고, 제2 데이터 저장 노드 측에 구비된 제2 패스게이트 트랜지스터 및 제2 쓰기 동작 트랜지스터 사이의 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터; 상기 제1 로컬 라인에 게이트단이 연결되고, 상기 제2 로컬 라인에 드레인단이 연결되는 제2 구동 트랜지스터; 및 읽기 동작시 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 공급 전압에 상응하는 구동 전압을 인가하는 공급전압 인가부를 포함할 수 있다.
상기 구동 트랜지스터부는 읽기 동작시 논리 '1' 값을 저장하는 데이터 저장 노드 측의 로컬 라인에 상기 구동 전압에 상응하는 전압을 형성하여 상기 읽기 버퍼 트랜지스터의 게이트단 전압을 구동할 수 있다.
상기 공급전압 인가부는, 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 드레인단이 연결되고, 공급 전압을 소스단을 통해 인가받는 제3 구동 트랜지스터를 포함할 수 있다.
상기 메모리 장치는 상기 제3 구동 트랜지스터의 게이트단 및 상기 읽기 버퍼 트랜지스터의 소스단에 읽기 동작용 워드 라인의 전압이 인가될 수 있다.
상기 메모리 장치는 상기 로컬 라인과 상기 쓰기 동작용 비트 라인 사이에 연결되고, 홀드(hold) 동작시 상기 로컬 라인과 상기 쓰기 동작용 비트 라인을 연결하는 블록마스크 트랜지스터를 더 포함할 수 있다.
상기 메모리 장치는 읽기 동작시 상기 블록마스크 트랜지스터의 게이트단 전압이 감소된 후, 읽기 동작이 수행되는 비트셀의 워드 라인 전압이 증가된 다음, 상기 읽기 동작용 워드 라인의 전압이 감소될 수 있다.
상기 메모리 장치는 읽기 동작시, 읽기 동작이 수행되는 비트셀의 워드 라인에 공급 전압보다 낮은 억제 전압이 형성될 수 있다.
본 발명의 다른 일 측면에 따르면, 크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 연결되는 제1 패스게이트 트랜지스터(passgate transistor) 및 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 연결되는 제2 패스게이트 트랜지스터를 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀의 제1 패스게이트 트랜지스터끼리 제1 로컬 라인으로 연결되며, 상기 복수의 비트셀의 제2 패스게이트 트랜지스터끼리 제2 로컬 라인으로 연결되는 메모리 장치로서, 상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인 사이에 연결되는 제1 쓰기 동작 트랜지스터; 상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인 사이에 연결되는 제2 쓰기 동작 트랜지스터; 제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터; 제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터; 상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터, 및 상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터를 포함하는 구동 트랜지스터부를 더 포함하는 메모리 장치가 제공된다.
상기 메모리 장치는 상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인 사이에 연결되고, 홀드(hold) 동작시 상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인을 연결하는 제1 블록마스크 트랜지스터; 및 상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인 사이에 연결되고, 홀드 동작시 상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인을 연결하는 제2 블록마스크 트랜지스터를 더 포함할 수 있다.
상기 메모리 장치는 읽기 동작시, 읽기 동작이 수행되는 비트셀의 워드 라인에 공급 전압보다 낮은 억제 전압이 형성될 수 있다.
상기 메모리 장치는 쓰기 동작시, 상기 제1 쓰기 동작용 비트 라인 및 상기 제2 쓰기 동작용 비트 라인 중 어느 하나에 접지 전압보다 낮은 음의 전압이 형성되고, 쓰기 동작이 수행되는 비트셀의 워드 라인에 공급 전압보다 낮은 억제 전압이 형성될 수 있다.
본 발명의 또 다른 일 측면에 따르면, 크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 연결되는 제1 패스게이트 트랜지스터(passgate transistor) 및 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 연결되는 제2 패스게이트 트랜지스터를 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀의 제1 패스게이트 트랜지스터끼리 제1 로컬 라인으로 연결되며, 상기 복수의 비트셀의 제2 패스게이트 트랜지스터끼리 제2 로컬 라인으로 연결되는 메모리 장치로서, 상기 제1 로컬 라인 및 상기 제2 로컬 라인에 연결되고, 읽기 동작시 논리 '1' 값을 저장하는 데이터 저장 노드 측의 로컬 라인에 구동 전압에 상응하는 전압을 형성하는 구동 트랜지스터부를 더 포함하는 메모리 장치가 제공된다.
본 발명의 또 다른 일 측면에 따르면, 크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 일단이 연결되는 제1 패스게이트 트랜지스터(passgate transistor), 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 일단이 연결되는 제2 패스게이트 트랜지스터, 그리고 상기 제1 패스게이트 트랜지스터 및 상기 제2 패스게이트 트랜지스터의 게이트단에 연결되는 워드 라인을 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀 간에 제1 패스게이트 트랜지스터의 타단끼리 제1 로컬 라인으로 연결되며, 상기 복수의 비트셀 간에 제2 패스게이트 트랜지스터의 타단끼리 제2 로컬 라인으로 연결되는 메모리 장치로서, 상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제1 쓰기 동작 트랜지스터; 상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제2 쓰기 동작 트랜지스터; 제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터; 제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터; 상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제1 블록마스크 트랜지스터; 상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제2 블록마스크 트랜지스터; 상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터; 상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터; 및 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 드레인단이 연결되는 제3 구동 트랜지스터를 더 포함하는 메모리 장치가 제공된다.
본 발명의 실시 예에 의하면, 읽기 안정성 및 읽기 속도가 우수한 메모리 장치가 제공된다
또한, 본 발명의 실시 예에 의하면, 쓰기저장(write-back) 동작 없이 비트인터리빙(bit-interleaving) 사용이 가능한 메모리 장치가 제공된다.
또한, 본 발명의 실시 예에 의하면, 적은 면적을 가지며, 저전압의 공급 전압에서 동작 특성이 우수한 메모리 장치가 제공된다.
또한, 본 발명의 실시 예에 의하면, 열방향 또는 행방향 반선택 비트셀에서의 불필요한 동적 전력 소모(dynamic power consumption)를 줄일 수 있는 메모리 장치가 제공된다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 종래의 SRAM 비트셀(static random access memory bit-cell)을 보여주는 회로도이다.
도 2는 종래의 SRAM의 쓰기 동작시 행방향 반선택 비트셀에 발생되는 문제점에 대해 설명하기 위한 도면이다.
도 3은 종래의 다른 SRAM 구조를 보여주는 회로도이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치를 보여주는 회로도이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치의 홀드 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치의 읽기 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치의 읽기 동작시 워드 라인, 읽기 동작용 워드 라인, 블록마스크 라인, 로컬 라인 및 읽기 동작용 비트 라인에 형성되는 전압의 변화를 보여주는 도면이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 장치의 쓰기 동작시 열방향 반선택 비트셀(column half-selected bit-cell)을 보여주는 도면이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치의 쓰기 동작시 워드 라인, 쓰기 동작용 워드 라인, 쓰기 동작용 비트 라인 및 데이터 저장 노드에 형성되는 전압의 변화를 보여주는 도면이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다", "가지다" 또는 "구비하다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서 어떤 구성요소가 다른 구성요소에 '연결'되는 것의 의미는 어떤 구성요소가 다른 구성요소에 직접 연결되거나, 또 다른 구성요소를 매개로 하여 간접적으로 연결되는 것을 포함하는 의미이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 장치(100)를 보여주는 회로도이다. 도 4를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(100)는 비트셀들(BC1~4), 쓰기 동작 트랜지스터(WR1,WR2), 읽기 버퍼 트랜지스터(RD1,RD2), 블록마스크 트랜지스터(MASK1,MASK2) 및 구동 트랜지스터부(DT)를 포함한다. 비트셀들(BC1~4)은 같은 구조를 가질 수 있다. 제1 비트셀(BC1)을 중심으로 설명하면, 각각의 비트셀(BC1)은 크로스 커플드 인버터(cross coupled inverter)(IN1,IN2), 패스게이트 트랜지스터(passgate transistor)(PG1,PG2) 및 워드 라인(WL1)을 포함하며, 크로스 커플드 인버터(IN1,IN2)와 패스게이트 트랜지스터(PG1,PG2) 사이에 2개의 데이터 저장 노드(DS1,DS2)를 갖는다.
제1 패스게이트 트랜지스터(PG1)는 크로스 커플드 인버터(IN1,IN2)의 제1 데이터 저장 노드(DS1)에 연결되고, 제2 패스게이트 트랜지스터(PG2)는 크로스 커플드 인버터(IN1,IN2)의 제2 데이터 저장 노드(DS2)에 연결된다. 같은 그룹에 속하는 복수의 비트셀(BC1~4)의 제1 패스게이트 트랜지스터(PG1,PG3,PG5,PG7) 간은 제1 로컬 라인(LBLB)으로 연결되며, 같은 그룹에 속하는 복수의 비트셀(BC1~4)의 제2 패스게이트 트랜지스터(PG2,PG4,PG6,PG8) 간은 제2 로컬 라인(LBL)으로 연결된다. 도시된 예에서는 4개의 비트셀(BC1~4)이 같은 그룹에 속해 있지만, 다른 개수의 비트셀들이 같은 그룹에 속하는 것도 가능하다.
워드 라인(WL1)은 제1 패스게이트 트랜지스터(PG1) 및 제2 패스게이트 트랜지스터(PG2)의 게이트단에 연결된다. 홀드 동작시 워드 라인(WL1~4)에는 접지 전압이 인가되고, 패스게이트 트랜지스터(PG1~8)는 턴오프된다. 읽기 동작 또는 쓰기 동작이 수행되는 비트셀의 제1 패스게이트 트랜지스터 및 제2 패스게이트 트랜지스터(PG1,PG2)는 워드 라인(WL1)을 통해 게이트단으로 공급 전압을 입력받아 턴온(turn-on)된다.
제1 쓰기 동작 트랜지스터(WR1)는 제1 로컬 라인(LBLB)과 제1 쓰기 동작용 비트 라인(WBLB)에 드레인단과 소스단이 연결되어, 제1 패스게이트 트랜지스터(PG1,PG3,PG5,PG7)와 제1 쓰기 동작용 비트 라인(WBLB) 사이에 연결된다. 제2 쓰기 동작 트랜지스터(WR2)는 제2 로컬 라인(LBL)과 제2 쓰기 동작용 비트 라인(WBL)에 드레인단과 소스단이 연결되어, 제2 패스게이트 트랜지스터(PG2,PG4,PG6,PG8)와 제2 쓰기 동작용 비트 라인(WBL) 사이에 연결된다.
제1 쓰기 동작 트랜지스터(WR1)의 게이트단에는 쓰기 동작용 워드 라인(WWL)이 연결된다. 홀드 또는 읽기 동작시 쓰기 동작용 워드 라인(WWL)에 접지 전압이 인가되어 제1 쓰기 동작 트랜지스터(WR1)는 턴오프된다. 제1 쓰기 동작 트랜지스터(WR1)는 쓰기 동작시 쓰기 동작용 워드 라인(WWL)을 통해 게이트단으로 공급 전압을 인가받아 턴온된다. 제1 쓰기 동작용 비트 라인(WBLB)과 제2 쓰기 동작용 비트 라인(WBL)은 홀드 또는 읽기 동작시 접지 전압을 제1 및 제2 쓰기 동작 트랜지스터(WR1,WR2)의 드레인단과 소스단으로 제공한다. 제1 쓰기 동작용 비트 라인(WBLB)과 제2 쓰기 동작용 비트 라인(WBL)은 쓰기 동작시 비트셀에 저장할 데이터(논리 '0', 논리 '1')를 제1 쓰기 동작 트랜지스터(WR1) 및 제2 쓰기 동작 트랜지스터(WR2)로 제공한다.
제1 읽기 버퍼 트랜지스터(RD1)는 제1 읽기 동작용 비트 라인(RBLB)에 드레인단이 연결되고, 제1 로컬 라인(LBLB), 즉 제1 패스게이트 트랜지스터(PG1,PG3,PG5,PG7)에 게이트단이 연결된다. 제2 읽기 버퍼 트랜지스터(RD2)는 제2 읽기 동작용 비트 라인(RBL)에 드레인단이 연결되고, 제2 로컬 라인(LBL), 즉 제2 패스게이트 트랜지스터(PG2,PG4,PG6,PG8)에 게이트단이 연결된다. 제1 읽기 동작용 비트 라인(RBLB)은 읽기 동작에 대비하여 항시 공급 전압이 형성된다.
제1 읽기 버퍼 트랜지스터(RD1) 및 제2 읽기 버퍼 트랜지스터(RD2)의 소스단에는 읽기 동작용 워드 라인(RWLB)이 연결된다. 제1 읽기 버퍼 트랜지스터(RD1) 및 제2 읽기 버퍼 트랜지스터(RD2)는 읽기 동작용 워드 라인(RWLB)을 통해 홀드 또는 쓰기 동작시 소스단에 공급 전압을 인가받고, 읽기 동작시 소스단에 접지 전압을 인가받는다. 읽기 동작용 워드 라인(RWLB)은 홀드 또는 쓰기 동작시 공급 전압이 형성되고, 읽기 동작시 접지 전압이 형성된다.
제1 블록마스크 트랜지스터(MASK1)는 제1 로컬 라인(LBLB)과 제1 쓰기 동작용 비트 라인(WBLB)에 드레인단과 소스단이 연결되어 제1 로컬 라인(LBLB)과 제1 쓰기 동작용 비트 라인(WBLB) 사이에 연결되며, 홀드(hold) 동작시 제1 로컬 라인(LBLB)과 제1 쓰기 동작용 비트 라인(WBLB)을 연결한다. 제2 블록마스크 트랜지스터(MASK2)는 제2 로컬 라인(LBL)과 제2 쓰기 동작용 비트 라인(WBL)에 드레인단과 소스단이 연결되어 제2 로컬 라인(LBL)과 제2 쓰기 동작용 비트 라인(WBL) 사이에 연결되고, 홀드 동작시 제2 로컬 라인(LBL)과 제2 쓰기 동작용 비트 라인(WBL)을 연결한다.
제1 블록마스크 트랜지스터(MASK1) 및 제2 블록마스크 트랜지스터(MASK2)는 블록마스크 라인(BLK)을 통해 게이트단으로 블록마스크 전압을 인가받는다. 홀드 동작시 제1 블록마스크 트랜지스터(MASK1) 및 제2 블록마스크 트랜지스터(MASK2)의 게이트단에는 공급 전압이 인가되고, 읽기 또는 쓰기 동작시 제1 블록마스크 트랜지스터(MASK1) 및 제2 블록마스크 트랜지스터(MASK2)의 게이트단에는 접지 전압이 인가된다.
워드 라인(WL1~4), 블록마스크 라인(BLK) 및 읽기 동작용 워드 라인(RWLB)은 행방향의 비트셀들에 공유되는 신호(row based signal)를 비트셀에 인가하며, 읽기 동작용 비트 라인(RBL,RBLB), 쓰기 동작용 비트 라인(WBLB,WBL) 및 쓰기 동작용 워드 라인(WWL)은 열방향의 비트셀들에 공유되는 신호(column based signal)를 비트셀에 인가한다.
구동 트랜지스터부(DT)는 제1 로컬 라인(LBLB) 및 제2 로컬 라인(LBL)에 연결되고, 읽기 동작시 비트셀에 저장된 데이터 값에 따라 논리 '1' 값을 저장하는 데이터 저장 노드 측의 로컬 라인에 구동 전압에 상응하는 전압을 형성하여, 제1 읽기 버퍼 트랜지스터(RD1) 또는 제2 읽기 버퍼 트랜지스터(RD2)의 게이트단 전압을 구동 전압(VDD)으로 구동한다.
구동 트랜지스터부(DT)는 제1 구동 트랜지스터(P2), 제2 구동 트랜지스터(P3) 및 제3 구동 트랜지스터(P1)을 포함한다. 제1 구동 트랜지스터(P2)는 제1 로컬 라인(LBLB)에 드레인단이 연결되고, 제2 로컬 라인(LBL)에 게이트단이 연결된다. 제2 구동 트랜지스터(P3)는 제2 로컬 라인(LBL)에 드레인단이 연결되고, 제1 로컬 라인(LBLB)에 게이트단이 연결된다.
제3 구동 트랜지스터(P1)는 제1 구동 트랜지스터(P2) 및 제2 구동 트랜지스터(P3)의 소스단에 드레인단이 연결되고, 소스단을 통해 공급 전압(VDD)을 인가받는다. 제3 구동 트랜지스터(P1)는 읽기 동작시 제1 구동 트랜지스터(P2) 및 제2 구동 트랜지스터(P3)의 소스단에 공급 전압에 상응하는 구동 전압을 인가하는 공급전압 인가부에 상응한다. 제3 구동 트랜지스터(P1)의 게이트단에는 읽기 버퍼 트랜지스터(RD1,RD2)의 소스단과 마찬가지로 읽기 동작용 워드 라인(RWLB)이 연결된다.
도 4의 실시 예에서, 패스게이트 트랜지스터(PG1~8), 읽기 동작 트랜지스터(WR1,WR2), 블록마스크 트랜지스터(MASK1,MASK2) 및 읽기 버퍼 트랜지스터(RD1,RD2)는 N형 트랜지스터(N-type transistor)로 제공되고, 구동 트랜지스터들(P1,P2,P3)은 P형 트랜지스터(P-type transistor)로 제공되지만, 반드시 이에 제한되는 것은 아니며, 다른 형의 트랜지스터로 변형될 수도 있다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치(100)의 홀드 동작을 설명하기 위한 도면이다. 도 4 및 도 5를 참조하면, 홀드(hold) 동작시 데이터가 보존되도록 데이터 저장 노드(DS1,DS2)를 고립(isolation)시키기 위하여, 워드 라인(WL1,WL2,WL3,WL4)에 접지 전압(0V)이 인가된다.
홀드 동작시, 읽기 동작용 비트 라인(RBLB,RBL)의 전력(전류) 누출을 차단하기 위하여, 읽기 동작용 워드 라인(RWLB)을 통해 읽기 버퍼 트랜지스터(RD1,RD2)의 소스단에 공급 전압(VDD)이 인가된다. 읽기 동작에 대비하여, 읽기 동작용 비트 라인(RBLB,RBL)의 드레인단에 공급 전압이 인가되지만, 읽기 버퍼 트랜지스터(RD1,RD2)의 소스단에 공급 전압이 인가되어 읽기 버퍼 트랜지스터(RD1,RD2)에 전류가 흐르지 않게 된다.
홀드 동작시 쓰기 동작용 비트 라인(WBL,WBLB) 및 쓰기 동작용 워드 라인(WWL)에는 접지 전압(0V)이 인가되고, 블록마스크 트랜지스터(MASK1,MASK2)의 게이트단에 공급 전압(VDD)이 인가된다. 이에 따라, 제1 로컬 라인(LBLB)은 접지 전압을 갖는 제1 쓰기 동작용 비트 라인(WBLB)에 연결되고, 제2 로컬 라인(LBL)은 접지 전압을 갖는 제2 쓰기 동작용 비트 라인(WBL)에 연결되며, 제1 로컬 라인(LBLB) 및 제2 로컬 라인(LBL)을 통해 읽기 버퍼 트랜지스터(RD1,RD2)의 게이트단에 접지 전압이 인가되므로, 읽기 버퍼 트랜지스터(RD1,RD2)는 턴오프(turn-off)된다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치(100)의 읽기 동작을 설명하기 위한 도면이다. 도 4 및 도 6을 참조하면, 홀드 동작과 마찬가지로 쓰기 동작용 비트 라인(WBL,WBLB)에는 접지 전압(0V)이 형성되고, 쓰기 동작 트랜지스터(WR1,WR2)는 턴오프(turn-off)되고, 읽기 동작용 비트 라인(RBLB,RBL)에 공급 전압(VDD)이 형성된다. 읽기 동작이 수행되는 비트셀(BC1)의 패스게이트 트랜지스터(PG1,PG2)는 워드 라인(WL1)을 통해 게이트단에 공급 전압(VDD)이 인가되어 턴온된다.
읽기 동작시 블록마스크 트랜지스터(MASK1,MASK2)의 게이트단에 공급 전압 대신 접지 전압(0V)이 인가되며, 이에 따라 로컬 라인(LBLB,LBL)은 플로팅(floating) 상태로 되며, 읽기 동작이 수행되는 것으로 선택된 비트셀(BC1)의 데이터에 따라, 2개의 로컬 라인(LBLB,LBL) 중 하나는 0V, 다른 하나는 VDD-Vth 값으로 바뀌게 된다. 읽기 버퍼 트랜지스터(RD1,RD2)에 흐르는 전류 값을 통해 정확한 데이터를 읽을 수 있도록, 읽기 동작용 워드 라인(RWLB)의 전압은 공급 전압(VDD)에서 접지 전압(0V)으로 바뀌어 읽기 버퍼 트랜지스터(RD1,RD2)의 소스단에 인가된다.
도 6의 예에서, 제2 데이터 저장 노드(DS2)에 저장된 논리 '1'에 해당하는 전압 값이 제2 읽기 버퍼 트랜지스터(RD2)의 게이트단으로 전달되어 제2 읽기 버퍼 트랜지스터(RD2)가 턴온되고, 이에 따라 제2 읽기 동작용 비트 라인(RBL)이 방전되는 것으로부터, 비트셀(BC1)에 저장된 데이터를 읽을 수 있다. 이때, 구동 트랜지스터부(DT)는 비트셀에 저장된 데이터에 따라 제1 로컬 라인(LBLB)과 제2 로컬 라인(LBL)의 전압 차이를 공급 전압과 접지 전압의 차이 값에 근접하도록 최대한 벌리기 위하여, 제2 읽기 버퍼 트랜지스터(RD2)의 게이트단을 구동한다.
즉, 읽기 동작용 워드 라인(RWLB)을 통해 접지 전압(OV)이 제3 구동 트랜지스터(P1)에 인가되어, 제3 구동 트랜지스터(P1)가 턴온되고, 이에 따라 제1 구동 트랜지스터(P2)와 제2 구동 트랜지스터(P3)의 드레인단에 공급 전압이 형성된다. 제1 데이터 저장 노드(DS1)에 논리 '0' 값이 저장된 경우, 제1 로컬 라인(LBLB)에 접지 전압이 형성되고, 이에 따라 제2 구동 트랜지스터(P3)의 게이트단에 접지 전압이 인가되어 제2 구동 트랜지스터(P3)가 턴온된다. 그 결과, 제2 구동 트랜지스터(P3)의 소스단에 공급 전압(VDD)이 형성되어 제2 읽기 버퍼 트랜지스터(RD2)의 게이트단을 높은 전압으로 구동하게 되므로, 제2 읽기 버퍼 트랜지스터(RD2)를 빠르고 안정적으로 턴온 동작시켜 비트셀의 데이터를 읽을 수 있게 된다.
반대로, 제2 데이터 저장 노드(DS2)에 논리 '0' 값이 저장된 경우에는 제1 구동 트랜지스터(P2)의 소스단에 공급 전압(VDD)이 형성되어 제1 읽기 버퍼 트랜지스터(RD1)의 게이트단을 높은 전압으로 구동하게 되므로, 제1 읽기 버퍼 트랜지스터(RD1)를 안정적으로 턴온 동작시켜 비트셀의 데이터를 정확하게 읽을 수 있게 된다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치(100)의 읽기 동작시 워드 라인(WL1), 읽기 동작용 워드 라인(RWLB), 블록마스크 라인(BLK), 로컬 라인(LBL,LBLB) 및 읽기 동작용 비트 라인(RBLB,RBL)에 형성되는 전압의 변화를 보여주는 도면이다. 메모리 장치(100)의 시뮬레이션 동작시 공급 전압(VDD)은 0.45V로 설정되었다.
도 6 및 도 7을 참조하면, 읽기 동작시, 쓰기 동작용 비트 라인(WBLB,WBL)은 접지 전압(0V)으로 고정되는데, 이때 블록마스크 트랜지스터(MASK1,MASK2)의 게이트단에 접지 전압이 형성되어 턴오프되기 이전에 비트셀의 패스게이트 트랜지스터(PG1,PG2)가 턴온되면, 데이터 저장 노드와 쓰기 동작용 비트 라인(WBLB,WBL)이 순간적으로 연결되어 데이터 손실의 위험이 커질 수 있다. 또한, 워드 라인(WL1)에 공급 전압(VDD)이 인가된 후, 로컬 라인(LBLB,LBL) 간의 전압이 충분히 벌어지지 않은 상태에서 읽기 동작용 워드 라인(RWLB)에 접지 전압(0V)이 인가되면, 로컬 라인(LBLB,LBL)의 전압이 원하지 않은 방향으로 벌어질 가능성도 있다.
따라서, 읽기 동작시 도 7에 도시된 바와 같이, 블록마스크 트랜지스터(MASK1,MASK2)의 게이트단 전압(BLK)을 낮춘 다음, 워드 라인(WL1)의 전압을 높이고, 워드 라인(WL1)에 공급 전압(VDD)이 인가된 후 로컬 라인(LBLB,LBL) 간의 전압이 충분히 벌어진 다음, 읽기 동작용 워드 라인(RWLB)의 전압을 접지 전압으로 낮추는 순의 타이밍 컨트롤이 필요할 수 있다.
읽기 동작용 워드 라인(RWLB)에 접지 전압이 형성되면, 2개의 읽기 버퍼 트랜지스터(RD1,RD2) 중 하나가 턴온되고, 어느 하나의 읽기 동작용 비트 라인(RBL)의 전압이 방전되는 것으로부터 비트셀에 저장된 데이터를 읽을 수 있다. 이때, 도 7에 도시된 바와 같이, 읽기 동작용 워드 라인(RWLB)의 전압이 접지 전압(OV)으로 내려가는 순간, 어느 하나의 로컬 라인(LBL)의 전압이 동작 전압(VDD = 0.45V)으로 올라가게 되고, 이에 따라 어느 하나의 읽기 동작용 비트 라인(RBL)의 전압이 빠르게 방전되는 것을 확인할 수 있다. 이와 같이, 구동 트랜지스터부(DT)에 의해 어느 하나의 읽기 버퍼 트랜지스터(RD2)의 게이트단이 공급 전압으로 구동되어 턴온되므로, 빠르고 안정적으로 데이터를 읽을 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 구동 트랜지스터부(DT)가 어느 하나의 읽기 버퍼 트랜지스터의 게이트단을 공급 전압으로 구동하므로, 워드 라인(WL1)에 공급 전압보다 높은 부스트 전압(boosted voltage)을 사용할 필요가 없이 읽기 속도를 향상시킬 수 있다. 오히려, 워드 라인(WL1)에 공급 전압(VDD)보다 낮은 억제 전압(suppressed voltage)을 적용하더라도 읽기 속도를 향상시킬 수 있으며, 읽기 속도 향상과 동시에 억제 전압에 의한 읽기 안정성 향상 효과도 얻을 수 있다.
즉, 읽기 속도는 구동 트랜지스터부(DT)에 의해 향상되고, 읽기 안정성은 워드 라인에 억제 전압을 적용하여 향상될 수 있으므로, 22nm 기술에서도 충분한 읽기 속도와 읽기 안정성을 동시에 확보할 수 있다. 또한, 로컬 라인의 커패시턴스가 작기 때문에 충분한 읽기 안정성 확보가 가능하며, 읽기 버퍼 트랜지스터가 단일의 NMOS 트랜지스터로 이루어져 있어, 읽기 동작시의 전류가 증가하여 읽기 속도가 더욱 향상되는 효과도 얻을 수 있다.
도 8은 본 발명의 일 실시 예에 따른 메모리 장치(100)의 쓰기 동작을 설명하기 위한 도면이다. 도 4 및 도 8을 참조하면, 쓰기 동작이 수행되는 비트셀(BC1)의 워드 라인(WL1)과 쓰기 동작용 워드 라인(WWL)에 공급 전압(VDD)이 형성되어, 패스게이트 트랜지스터(PG1,PG2)와 쓰기 동작 트랜지스터(WR1,WR2)가 턴온되고, 쓰기 동작용 비트 라인(WBLB,WBL)과 데이터 저장 노드가 연결된다. 쓰기 동작용 비트 라인(WBLB,WBL)은 쓰고자 하는 데이터에 따라 전압이 형성된다.
쓰기 동작시 읽기 동작용 비트 라인(RBLB,RBL)에는 공급 전압(VDD)이 형성되고, 행방향 반선택 비트셀(row half-selected bit-cell)에서 데이터 저장 노드가 패스게이트 트랜지스터(PG1,PG2)와 로컬 라인(LBLB,LBL)을 통해 쓰기 동작용 비트 라인(WBLB,WBL)에 연결되는 것을 방지하도록, 블록마스크 트랜지스터(MASK1,MASK2)의 게이트단에는 접지 전압(0V)이 인가된다. 이에 따라 로컬 라인(LBLB,LBL)은 플로팅(floating) 상태로 되며, 쓰기 동작이 수행되는 것으로 선택된 비트셀(BC1)에 쓰기 동작용 비트 라인(WBLB,WBL)의 데이터가 저장된다. 읽기 동작용 워드 라인(RWLB)에는 공급 전압이 형성되며, 이에 따라 제3 구동 트랜지스터(P1)는 턴오프된다.
본 발명의 실시 예에 따른 메모리 장치(100)는 차동 쓰기 동작(differential write operation) 특성을 가지므로, 쓰기 능력(wright ability)이 개선된다. 또한, 읽기 동작용 워드 라인(RWLB)을 통해 읽기 버퍼 트랜지스터(RD1,RD2)의 소스단에 읽기 동작용 비트 라인(RBL)과 같은 공급 전압(VDD)이 인가되므로, 불필요한 읽기 동작용 비트 라인(RBL,RBLB)의 전류 방출이 발생하지 않으며, 불필요한 전력 소모가 방지된다.
도 9는 본 발명의 일 실시 예에 따른 메모리 장치(100)의 쓰기 동작시 열방향 반선택 비트셀(column half-selected bit-cell)을 보여주는 도면이다. 도 9를 참조하면, 열방향 반선택 비트셀에서 워드 라인은 모두 접지 전압(0V)으로 고정되어 있어, 패스게이트 트랜지스터들이 모두 턴오프되며, 데이터 저장 노드에 어떠한 영향도 미치지 않는다. 또한, 블록마스크 트랜지스터(MASK1,MASK2)의 소스는 접지되지 않고, 쓰기 동작용 비트 라인(WBLB,WBL)에 연결되어 있으므로, 쓰기 동작 트랜지스터(WR1)와 블록마스크 트랜지스터(MASK1)을 경유하는 DC 전류 경로가 발생되는 것을 방지할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치(100)의 쓰기 동작시 워드 라인(WL1), 쓰기 동작용 워드 라인(WWL), 쓰기 동작용 비트 라인(WBLB,WBL) 및 데이터 저장 노드에 형성되는 전압의 변화를 보여주는 도면이다. 도 8 및 도 10을 참조하면, 쓰기 동작시 쓰기 동작용 워드 라인(WWL)에 공급 전압(VDD)이 인가되고, 쓰기 동작용 비트 라인(WBLB,WBL)에 쓰기 데이터가 인가됨에 따라 비트셀에 쓰기 동작이 수행된다. 워드 라인(WL1)은 행방향 반선택 비트셀에서의 안정성 향상을 위하여, 공급 전압(VDD)보다 낮은 전압(억제 전압)이 사용될 수 있다.
또한, 쓰기 능력 향상을 위해, 논리 '0'을 쓰기 위한 쓰기 동작용 비트 라인(WBL)에 접지 전압(OV)보다 낮은 음의 전압이 사용될 수 있다. 본 발명의 실시 예에서, 쓰기 동작시 읽기 동작용 워드 라인(RWLB)을 통해 제3 구동 트랜지스터(P1)의 게이트단 및 읽기 버퍼 트랜지스터(RD1,RD2)의 소스단에 공급 전압을 인가하여, 행방향 반선택 비트셀(row half-selected bit-cell)에서 불필요한 읽기 동작 전류가 방출되는 것을 방지할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 쓰기저장(write-back) 동작 없이 비트인터리빙(bit-interleaving) 사용이 가능하고, 행방향 반선택 비트셀에서의 불필요한 동적 전력 소모(dynamic power consumption)를 줄일 수 있다. 또한, 본 발명의 실시 예에 의하면, 구동 트랜지스터부(DT)에 의해 읽기 속도(read speed)와 읽기 안정성(read stability) 간의 트레이드오프(trade-off)가 제거되며, 저전압 동작이 가능하다.
또한, 본 발명의 실시 예에 따른 메모리 장치는 읽기 버퍼 트랜지스터 등의 트랜지스터들이 다수의 비트셀(예를 들어, 4개의 비트셀)에 공유되어 적은 면적을 갖는다. 즉, 본 발명의 실시 예에 따른 메모리 장치의 비트셀당 트랜지스터 개수는 8.25개로, 도 3에 도시된 종래의 SRAM 메모리보다 비트셀당 트랜지스터 개수가 17.5% 감소되고, 비트셀당 면적은 25% 이상 감소된다. 또한, 읽기 동작용 비트 라인에 비교적 적은 개수의 트랜지스터 드레인 커패시턴스가 연결되기 때문에 읽기 속도가 향상된다.
뿐만 아니라, 또한, 본 발명의 실시 예에 따른 메모리 장치는 데이터와 독립적인 읽기 동작용 비트 라인(RBLB,RBL)의 특성으로 인해 읽기 동작시의 전류 온/오프 비가 개선되고, 차동 읽기 동작(differential read operation)을 하므로, 두 읽기 동작용 비트 라인(RBLB,RBL) 간의 전압 차이가 작아도(일반적으로 약 120mV) 올바른 센싱이 가능하고, 읽기 속도가 향상된다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (19)

  1. 크로스 커플드 인버터(cross coupled inverter) 및 상기 크로스 커플드 인버터의 데이터 저장 노드에 연결되는 패스게이트 트랜지스터(passgate transistor)를 포함하는 비트셀(bit-cell);
    읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 패스게이트 트랜지스터의 소스단 또는 드레인단에 게이트단이 연결되는 읽기 버퍼 트랜지스터;
    상기 패스게이트 트랜지스터와 쓰기 동작용 비트 라인 사이에 연결되는 쓰기 동작 트랜지스터;
    상기 패스게이트 트랜지스터 및 상기 쓰기 동작 트랜지스터 사이의 로컬 라인에 연결되어, 상기 비트셀에 저장된 데이터 값에 따라 상기 읽기 버퍼 트랜지스터의 게이트단 전압을 구동하는 구동 트랜지스터부; 및
    상기 로컬 라인과 상기 쓰기 동작용 비트 라인 사이에 연결되고, 홀드(hold) 동작시 상기 로컬 라인과 상기 쓰기 동작용 비트 라인을 연결하는 블록마스크 트랜지스터를 포함하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 구동 트랜지스터부는,
    2개의 상기 데이터 저장 노드 중 제1 데이터 저장 노드 측에 구비된 제1 패스게이트 트랜지스터 및 제1 쓰기 동작 트랜지스터 사이의 제1 로컬 라인에 드레인단이 연결되고, 제2 데이터 저장 노드 측에 구비된 제2 패스게이트 트랜지스터 및 제2 쓰기 동작 트랜지스터 사이의 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터;
    상기 제1 로컬 라인에 게이트단이 연결되고, 상기 제2 로컬 라인에 드레인단이 연결되는 제2 구동 트랜지스터; 및
    읽기 동작시 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 공급 전압에 상응하는 구동 전압을 인가하는 공급전압 인가부를 포함하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 구동 트랜지스터부는 읽기 동작시 논리 '1' 값을 저장하는 데이터 저장 노드 측의 로컬 라인에 상기 구동 전압에 상응하는 전압을 형성하여 상기 읽기 버퍼 트랜지스터의 게이트단 전압을 구동하는 메모리 장치.
  4. 제2 항에 있어서,
    상기 공급전압 인가부는, 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 드레인단이 연결되고, 공급 전압을 소스단을 통해 인가받는 제3 구동 트랜지스터를 포함하는 메모리 장치.
  5. 제4 항에 있어서,
    상기 제3 구동 트랜지스터의 게이트단 및 상기 읽기 버퍼 트랜지스터의 소스단에 읽기 동작용 워드 라인의 전압이 인가되는 메모리 장치.
  6. 삭제
  7. 제5 항에 있어서,
    읽기 동작시 상기 블록마스크 트랜지스터의 게이트단 전압이 감소된 후, 읽기 동작이 수행되는 비트셀의 워드 라인 전압이 증가된 다음, 상기 읽기 동작용 워드 라인의 전압이 감소되는 메모리 장치.
  8. 크로스 커플드 인버터(cross coupled inverter) 및 상기 크로스 커플드 인버터의 데이터 저장 노드에 연결되는 패스게이트 트랜지스터(passgate transistor)를 포함하는 비트셀(bit-cell);
    읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 패스게이트 트랜지스터에 게이트단이 연결되는 읽기 버퍼 트랜지스터;
    상기 패스게이트 트랜지스터와 쓰기 동작용 비트 라인 사이에 연결되는 쓰기 동작 트랜지스터; 및
    상기 패스게이트 트랜지스터 및 상기 쓰기 동작 트랜지스터 사이의 로컬 라인에 연결되어, 상기 비트셀에 저장된 데이터 값에 따라 상기 읽기 버퍼 트랜지스터의 게이트단 전압을 구동하는 구동 트랜지스터부를 포함하며,
    읽기 동작시, 읽기 동작이 수행되는 비트셀의 워드 라인에 공급 전압보다 낮은 억제 전압이 형성되는 메모리 장치.
  9. 크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 연결되는 제1 패스게이트 트랜지스터(passgate transistor) 및 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 연결되는 제2 패스게이트 트랜지스터를 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀의 제1 패스게이트 트랜지스터끼리 제1 로컬 라인으로 소스단 또는 드레인단이 연결되며, 상기 복수의 비트셀의 제2 패스게이트 트랜지스터끼리 제2 로컬 라인으로 소스단 또는 드레인단이 연결되는 메모리 장치로서,
    상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인 사이에 연결되는 제1 쓰기 동작 트랜지스터;
    상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인 사이에 연결되는 제2 쓰기 동작 트랜지스터;
    제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터;
    제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터;
    상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터, 및 상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터를 포함하는 구동 트랜지스터부를 포함하며,
    상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인 사이에 연결되고, 홀드(hold) 동작시 상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인을 연결하는 제1 블록마스크 트랜지스터; 및
    상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인 사이에 연결되고, 홀드 동작시 상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인을 연결하는 제2 블록마스크 트랜지스터를 더 포함하는 메모리 장치.
  10. 제9 항에 있어서,
    상기 구동 트랜지스터부는 읽기 동작시 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 공급 전압에 상응하는 구동 전압을 인가하는 공급전압 인가부를 더 포함하는 메모리 장치.
  11. 제10 항에 있어서,
    상기 구동 트랜지스터부는 읽기 동작시 논리 '1' 값을 저장하는 데이터 저장 노드 측의 로컬 라인에 상기 구동 전압에 상응하는 전압을 형성하여, 상기 제1 읽기 버퍼 트랜지스터 및 상기 제2 읽기 버퍼 트랜지스터 중 어느 하나의 게이트단 전압을 구동하는 메모리 장치.
  12. 제10 항에 있어서,
    상기 공급전압 인가부는, 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 드레인단이 연결되고, 공급 전압을 소스단을 통해 인가받는 제3 구동 트랜지스터를 포함하는 메모리 장치.
  13. 삭제
  14. 크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 연결되는 제1 패스게이트 트랜지스터(passgate transistor) 및 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 연결되는 제2 패스게이트 트랜지스터를 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀의 제1 패스게이트 트랜지스터끼리 제1 로컬 라인으로 연결되며, 상기 복수의 비트셀의 제2 패스게이트 트랜지스터끼리 제2 로컬 라인으로 연결되는 메모리 장치로서,
    상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인 사이에 연결되는 제1 쓰기 동작 트랜지스터;
    상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인 사이에 연결되는 제2 쓰기 동작 트랜지스터;
    제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터;
    제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터;
    상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터, 및 상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터를 포함하는 구동 트랜지스터부를 더 포함하며,
    읽기 동작시, 읽기 동작이 수행되는 비트셀의 워드 라인에 공급 전압보다 낮은 억제 전압이 형성되는 메모리 장치.
  15. 크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 연결되는 제1 패스게이트 트랜지스터(passgate transistor) 및 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 연결되는 제2 패스게이트 트랜지스터를 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀의 제1 패스게이트 트랜지스터끼리 제1 로컬 라인으로 연결되며, 상기 복수의 비트셀의 제2 패스게이트 트랜지스터끼리 제2 로컬 라인으로 연결되는 메모리 장치로서,
    상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인 사이에 연결되는 제1 쓰기 동작 트랜지스터;
    상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인 사이에 연결되는 제2 쓰기 동작 트랜지스터;
    제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터;
    제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터;
    상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터, 및 상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터를 포함하는 구동 트랜지스터부를 더 포함하며,
    쓰기 동작시, 상기 제1 쓰기 동작용 비트 라인 및 상기 제2 쓰기 동작용 비트 라인 중 어느 하나에 접지 전압보다 낮은 음의 전압이 형성되고, 쓰기 동작이 수행되는 비트셀의 워드 라인에 공급 전압보다 낮은 억제 전압이 형성되는 메모리 장치.
  16. 크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 연결되는 제1 패스게이트 트랜지스터(passgate transistor) 및 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 연결되는 제2 패스게이트 트랜지스터를 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀의 제1 패스게이트 트랜지스터끼리 제1 로컬 라인으로 소스단 또는 드레인단이 연결되며, 상기 복수의 비트셀의 제2 패스게이트 트랜지스터끼리 제2 로컬 라인으로 소스단 또는 드레인단이 연결되는 메모리 장치로서,
    상기 제1 로컬 라인 및 상기 제2 로컬 라인에 연결되고, 읽기 동작시 논리 '1' 값을 저장하는 데이터 저장 노드 측의 로컬 라인에 구동 전압에 상응하는 전압을 형성하는 구동 트랜지스터부;
    상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인 사이에 연결되는 제1 쓰기 동작 트랜지스터;
    상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인 사이에 연결되는 제2 쓰기 동작 트랜지스터;
    상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인 사이에 연결되고, 홀드(hold) 동작시 상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인을 연결하는 제1 블록마스크 트랜지스터; 및
    상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인 사이에 연결되고, 홀드 동작시 상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인을 연결하는 제2 블록마스크 트랜지스터를 더 포함하는 메모리 장치.
  17. 제16 항에 있어서,
    상기 구동 트랜지스터부는,
    상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터;
    상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터; 및
    상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단과 연결되고, 읽기 동작시 논리 '1' 값을 저장하는 데이터 저장 노드 측의 로컬 라인에 구동 전압에 상응하는 전압을 형성하는 제3 구동 트랜지스터를 포함하는 메모리 장치.
  18. 제16 항에 있어서,
    제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터; 및
    제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터;
    를 더 포함하는 메모리 장치.
  19. 크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 일단이 연결되는 제1 패스게이트 트랜지스터(passgate transistor), 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 일단이 연결되는 제2 패스게이트 트랜지스터, 그리고 상기 제1 패스게이트 트랜지스터 및 상기 제2 패스게이트 트랜지스터의 게이트단에 연결되는 워드 라인을 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀 간에 제1 패스게이트 트랜지스터의 타단끼리 제1 로컬 라인으로 연결되며, 상기 복수의 비트셀 간에 제2 패스게이트 트랜지스터의 타단끼리 제2 로컬 라인으로 연결되는 메모리 장치로서,
    상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제1 쓰기 동작 트랜지스터;
    상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제2 쓰기 동작 트랜지스터;
    제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터;
    제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터;
    상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제1 블록마스크 트랜지스터;
    상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제2 블록마스크 트랜지스터;
    상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터;
    상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터; 및
    상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 드레인단이 연결되는 제3 구동 트랜지스터를 더 포함하는 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180032118A (ko) 2016-09-21 2018-03-29 연세대학교 산학협력단 정적 랜덤 액세스 메모리 장치
CN113287170A (zh) * 2019-01-05 2021-08-20 美商新思科技有限公司 增强读取感测裕度并使sram单元阵列的vdd最小

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10860318B2 (en) * 2016-12-06 2020-12-08 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10998040B2 (en) 2016-12-06 2021-05-04 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
CN109920460A (zh) * 2019-02-22 2019-06-21 中国科学院微电子研究所 Sram存储单元电路
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
CN112530491A (zh) * 2019-09-17 2021-03-19 联华电子股份有限公司 静态随机存取存储器装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675529A (en) 1995-07-07 1997-10-07 Sun Microsystems, Inc. Fast access memory array
KR100483028B1 (ko) 2003-03-19 2005-04-15 주식회사 하이닉스반도체 강유전체 메모리 셀 및 이를 이용한 메모리 장치
JP4965981B2 (ja) * 2006-11-30 2012-07-04 株式会社東芝 半導体記憶装置
KR100812520B1 (ko) 2007-02-06 2008-03-11 매그나칩 반도체 유한회사 반도체 메모리 장치
US8064275B2 (en) * 2009-07-08 2011-11-22 Texas Instruments Incorporated Local sensing and feedback for an SRAM array

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Chao-Kuei Chung et al.,‘A 40nm 256kb 6T SRAM with threshold power-gating, low-swing global read bit-line, and charge-sharing write’, 2014 IEEE SOCC, pages 455-462, 2-5 Sept. 2014.*

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180032118A (ko) 2016-09-21 2018-03-29 연세대학교 산학협력단 정적 랜덤 액세스 메모리 장치
CN113287170A (zh) * 2019-01-05 2021-08-20 美商新思科技有限公司 增强读取感测裕度并使sram单元阵列的vdd最小

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