JP2007207406A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速読み出しが可能なＭＲＡＭを得る。
【解決手段】本発明の半導体記憶装置は、行列に並べられたメモリセル（１０、１０Ａ〜１０Ｈ）を備えるメモリセルアレイと、センスアンプ回路（２６）とを具備する。メモリセル（１０、１０Ａ〜１０Ｈ）のそれぞれは、データを記憶する少なくとも一の磁気抵抗素子（Ｊ０、Ｊ１）と、磁気抵抗素子（Ｊ０、Ｊ１）に電流が流されることによって生成される電位を増幅する増幅手段（ＭＰ１、ＭＮ１、ＭＰ７、ＭＰ７）とを備えている。センスアンプ回路（２６）は、前記増幅手段（ＭＰ１、ＭＮ１、ＭＰ７、ＭＰ７）の出力に応答して、磁気抵抗素子（Ｊ０、Ｊ１）に記憶された前記データを識別する。
【選択図】図３

Description

本発明は、トンネル磁気抵抗素子をメモリセルとして使う半導体記憶装置、いわゆるＭＲＡＭ（magnetic random access memory）に関する。

ＭＲＡＭのメモリセルは、磁気トンネル接合（magnetic tunnel junction：ＭＴＪ）の抵抗値がセルデータを表している。データを読み出す方法は、一定電圧で抵抗素子に電流を流し、電流で読み出す方法が一般的である。しかし、この方法には、電流電圧変換に時間がかかる、回路が大きい等の問題点がある。

その対策として、電位を読み出すＭＲＡＭメモリセルが、特開２００４−２２０７５９号公報に開示されている。図１は、この公報に開示されているメモリセルの等価回路を示す。メモリセルは、ＭＴＪが形成されている磁気抵抗素子Ｊ１００、Ｊ１０１と、トランジスタＭＮ１０１、ＭＮ１０２とから構成されている。図１では、磁気抵抗素子Ｊ１００、Ｊ１０１は可変抵抗として表されている。

このメモリセルでは、直列に接続された磁気抵抗素子Ｊ１００、１０１に相補のデータを書き込む。データ書き込みは、書き込みワード線ＷＷＬと、２本の書き込みビット線ＷＢＬ及び／ＷＢＬとに、それぞれ、電流Ｉｗｘ、Ｉｗｙ０、Ｉｗｙ１を流すことによって行われる。電流Ｉｗｘ、Ｉｗｙ０、Ｉｗｙ１が生成する磁場によって磁気抵抗素子Ｊ１００、１０１に相補のデータが書き込まれる。例えば、高抵抗状態がデータ「１」、低抵抗状態がデータ「０」に対応付けられている場合、磁気抵抗素子Ｊ１００、１０１には、それぞれデータ「０」、「１」、又は、データ「１」、「０」が書き込まれる。

読み出しは、読み出しワード線ＲＷＬを活性化し、書き込みビット線ＷＢＬ、／ＷＢＬをそれぞれ、電源電圧（Ｖｄｄ）、接地電圧（Ｖｓｓ）にすることによって行われる。書き込みビット線ＷＢＬ、／ＷＢＬの間に電圧Ｖｄｄ−Ｖｓｓが印加されることによって読出し電流Ｉｒが流れると、読み出しビット線ＲＢＬには、磁気抵抗素子Ｊ１００、１０１に書き込まれているデータに応じた電位が生成される。

このメモリセルの一つの利点は、メモリセルの出力信号が電圧信号であるため、信号を増幅するセンスアンプ回路に従来のＤＲＡＭと同様の構成を利用することができ、小さいセンスアンプ回路で出力信号を高速に増幅できることである。

一方、ＭＲＡＭのメモリセルには書き込み先のＭＴＪをトランジスタやダイオードで選択するという方法があり、このようなメモリセルが特開２００４−３４８９３４号公報に開示されている。図２は、この公報に開示されているメモリセルの等価回路を示している。図２のＭＲＡＭメモリセルは、磁気抵抗素子Ｊ１０２と、ＮＭＯＳトランジスタＭＮ１０２、１０３で構成されている。図２のメモリセルでは、書き込みのための電流が完全に分離され、そこに流れる電流で書き込みが行われる。より具体的には、ワード線ＷＬの活性化時にビット線ＢＬからビット線／ＢＬへ流される電流で書き込みが行われる。この方式には書き込みにおけるメモリセルの選択性が向上するというメリッ卜がある。

電位によってメモリセルのデータを読み出すＭＲＡＭの一つの課題は、ＭＲＡＭメモリセルから得られる信号の信号レベルがそれほど大きくないことである。信号レベルが小さいことは、データの識別を困難にし、従って、読み出し速度を向上させる妨げになる。
特開２００４−２２０７５９号公報 特開２００４−３４８９３４号公報

したがって、本発明の目的は、高速読み出しが可能なＭＲＡＭを得ることにある。

上記の目的を達成するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

一の観点において、本発明の半導体記憶装置は、行列に並べられたメモリセル（１０、１０Ａ〜１０Ｈ）を備えるメモリセルアレイと、センスアンプ回路（２６）とを具備する。メモリセル（１０、１０Ａ〜１０Ｈ）のそれぞれは、データを記憶する少なくとも一の磁気抵抗素子（Ｊ０、Ｊ１）と、磁気抵抗素子（Ｊ０、Ｊ１）に電流が流されることによって生成される電位を増幅する増幅手段（ＭＰ１、ＭＮ１、ＭＰ７、ＭＰ７）とを備えている。センスアンプ回路（２６）は、前記増幅手段（ＭＰ１、ＭＮ１、ＭＰ７、ＭＰ７）の出力に応答して、磁気抵抗素子（Ｊ０、Ｊ１）に記憶された前記データを識別する。

好適な実施形態では、前記少なくとも一の磁気抵抗素子（Ｊ０、Ｊ１）は、複数であり、且つ直列に接続され、増幅手段（ＭＰ１、ＭＮ１、ＭＰ７、ＭＰ７）の入力は、前記複数の磁気抵抗素子の接続点であるセル節点（Ｎ１）に接続されている。

この場合、前記メモリセルアレイは、第１書き込みビット線（／ＷＢＬ）と、第２書き込みビット線（ＷＢＬ）と、センスアンプ回路（２６）に接続された読み出しビット線（ＲＢＬ）とを更に備え、メモリセル（１０、１０Ａ〜１０Ｈ）のそれぞれは、前記セル節点（Ｎ１）と第１書き込みビット線（／ＷＢＬ）との間に接続された第１スイッチ素子（ＭＮ３）と、前記セル節点（Ｎ１）と第２書き込みビット線（ＷＢＬ）との間に接続された第２スイッチ素子（ＭＮ４）とを備えていることが好ましい。この場合、増幅手段（ＭＰ１、ＭＮ１、ＭＰ７、ＭＰ７）の出力は、前記読み出しビット線（ＲＢＬ）に接続される。

当該半導体記憶装置は、更に、書き込みアドレスによって選択された前記メモリセルの磁気抵抗素子に書き込みデータを書き込む書き込み回路（２１、２２）と、センスアンプ回路（２６）から出力される出力データをラッチするように構成されたデータラッチ（２７）と、データラッチ（２７）にラッチされているデータを外部に出力する出力回路（２９）と、書き込みアドレスと読み出しアドレスの一致を検出するアドレス一致検出回路（２８）とを具備し、データラッチ（２７）は、前記読み出しアドレスと前記書み込みアドレスの一致に応答して前記書き込み回路（２１、２２）から前記書き込みデータをラッチすることが好ましい。

他の観点において、本発明の半導体記憶装置は、行列に並べられたメモリセル（２０）を備えるメモリセルアレイと、センスアンプ回路（２６）とを具備する。メモリセル（２０）のそれぞれは、データを記憶する少なくとも一の磁気抵抗素子（Ｊ０、Ｊ１）を備えている。前記メモリセルアレイには、ｎ個（ｎ≧２）の前記メモリセル毎に設けられ、前記磁気抵抗素子（Ｊ０、Ｊ１）に電流が流されることによって生成される電位を増幅する増幅回路（３０）が配置されている。センスアンプ回路（２６）は、増幅回路（３０）の出力に応答して、前記磁気抵抗素子（Ｊ０、Ｊ１）に記憶された前記データを識別する。

更に他の観点において、本発明による半導体記憶装置は、行列に並べられたメモリセル（２０Ａ）を備えるメモリセルアレイと、センスアンプ回路（２６）とを具備する。前記メモリセル（２０Ａ）のそれぞれは、データを記憶する少なくとも一の磁気抵抗素子（Ｊ０、Ｊ１）と、磁気抵抗素子（Ｊ０、Ｊ１）に電流が流されることによって生成される電位が供給されるトランジスタ（ＭＮ１）とを備えている。一方、前記メモリセルアレイは、ｎ個（ｎ≧２）の前記メモリセル毎に設けられたサブセンスアンプ回路（３０Ａ）を備えている。前記トランジスタ（ＭＮ１）と前記サブセンスアンプ回路に含まれる素子（ＭＮ２１、ＭＰ２２）により、増幅回路が構成され、前記センスアンプ回路（２６）は、前記増幅回路の出力に応答して、前記磁気抵抗素子（Ｊ０、Ｊ１）に記憶された前記データを識別する。

好適な実施形態では、前記トランジスタは、前記電位がゲートに供給され、ソースが接地され、ドレインが前記メモリセル（２０Ａ）と前記サブセンスアンプ回路（３０Ａ）とを接続するサブビット線（ＳＲＢＬｉ）に接続されているＮＭＯＳトランジスタ（ＭＮ１）であり、前記素子は、前記サブビット線（ＳＲＢＬｉ）と電源端子の間に接続された、ダイオード接続されたトランジスタ（ＭＮ２１、ＭＰ２１）又は抵抗素子である。

本発明によれば、データを記憶する磁気抵抗素子によって生成された信号をセル内もしくはメモリアレイ内で増幅して読み出すので、高速な読出しが可能である。

（第１の実施形態）
図３は、本発明の第１の実施形態のＭＲＡＭの構成を示す図であり、具体的には、第１の実施形態のＭＲＡＭのメモリセル１０の等価回路図である。第１の実施形態のＭＲＡＭの一つの特徴は、メモリアレイの各メモリセル１０に磁気抵抗素子Ｊ０、Ｊ１から得られる信号を増幅するためのインバータが内蔵されている点にある。以下、第１の実施形態のＭＲＡＭのメモリセル１０を詳細に説明する。

メモリセル１０は、ＭＴＪが形成されている磁気抵抗素子Ｊ０、Ｊ１と、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４と、ＰＭＯＳトランジスタＭＰ１とを備えている。磁気抵抗素子Ｊ０は、電源端子１１とセル節点Ｎ１の間に接続され、磁気抵抗素子Ｊ１は、セル節点Ｎ１と接地端子１２の間に接続されている。ＮＭＯＳトランジスタＭＮ３は、セル節点Ｎ１と書き込みビット線／ＷＢＬの間に接続され、ＮＭＯＳトランジスタＭＮ４は、セル節点Ｎ１と書き込みビット線ＷＢＬの間に接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートは、書き込みワード線ＷＷＬに接続されており、ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、書き込みワード線ＷＷＬの活性化に応答してセル節点Ｎ１を書き込みビット線／ＷＢＬ、ＷＢＬに接続するスイッチ素子として機能する。ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１とは、インバータを構成している。当該インバータの入力はセル節点Ｎ１に接続され、出力はＮＭＯＳトランジスタＭＮ２を介して読み出しビット線ＲＢＬに接続されている。読み出しビット線ＲＢＬは、メモリセル１０のデータを識別するセンスアンプ回路に接続されている。ＮＭＯＳトランジスタＭＮ２は、そのゲートが読み出しワード線ＲＷＬに接続されており、トランスファスイッチとして機能する。

２つの磁気抵抗素子Ｊ０、Ｊ１には、相補にデータが書き込まれる。言い換えれば、磁気抵抗素子Ｊ０、Ｊ１の一方が高抵抗状態に、他方が低抵抗状態になるように相補のデータが書き込まれる。

加えて、第１の実施形態のメモリセル１０では、読み出し電流Ｉｒが常に電源端子１１から接地端子１２に流れている。これにより、セル節点Ｎ１に、磁気抵抗素子Ｊ０、Ｊ１に書き込まれたデータに対応する電位が生成される。詳細には、セル節点Ｎ１は、磁気抵抗素子Ｊ０、Ｊ１に書き込まれたデータに応じて２つの電位の一方をとる。以下では、これら２つの電位のうち高いほうを高電位「１」、他方を低電位「０」と記載する。磁気抵抗素子Ｊ０が低抵抗状態、磁気抵抗素子Ｊ１が高抵抗状態になるようにデータが書き込まれると、セル節点Ｎ１には高電位「１」が生成される。逆に、磁気抵抗素子Ｊ０が高抵抗状態、磁気抵抗素子Ｊ１が低抵抗状態になるようにデータが書き込まれると、セル節点Ｎ１には低電位「０」が生成される。

データ読み出しは、セル節点Ｎ１の電位を識別することによって行われる。詳細には、
セル節点Ｎ１の電位がＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１で構成されたインバータで増幅されてメモリセル１０の外に出力される。読み出しが行われるメモリセルは、読み出しワード線ＲＷＬとＮＭＯＳトランジスタＭＮ２で選択される。磁気トンネル接合の高抵抗と低抵抗の差は数１０％程度であり、これがＭＲＡＭを速くできない原因であったが、メモリセル内部で信号を増幅することにより、読み出しの高速化が可能となる。

書き込みは、書き込みワード線ＷＷＬを活性化後に書き込みビット線ＷＢＬ、／ＷＢＬを相補の電位に駆動して書込み電流Ｉｗを流すことにより行う。書き込み電流Ｉｗの向き、即ち、書き込みビット線ＷＢＬ、／ＷＢＬが駆動される電位は、書き込むべきデータの値に応じて選択される。

次に、３つの図を使って、セル節点Ｎ１に電流を流しただけで、２つの磁気抵抗素子Ｊ０、Ｊ１に相補のデータの書き込みが行えることを示す。図１２はメモリセル１０の上面図である。図１２では、磁性体層のみが詳しく図示されており、トランジスタは図示されていない。図１３はメモリセル１０の断面図である。図１４は、磁気抵抗素子Ｊ０、Ｊ１の近傍の拡大断面図である。書き込み時は断面に直交方向に電流を流す。この方向によって、磁気抵抗素子Ｊ０、Ｊ１の自由層には、データ「１」「０」のうちの所望のデータが書き込まれる。書き込み配線の形状により、磁気抵抗素子Ｊ０の自由層と磁気抵抗素子Ｊ１の自由層では逆方向の誘起磁場が印加される。これによって、１対の相補のデータが書き込まれる。このとき書き込み電流は磁気抵抗素子Ｊ０、Ｊ１からはリークするが、書き込み電流が駆動すべきトランジスタは存在しない。したがって、書き込み電流は、自由層を反転させるのに十分な磁場を発生させることができる程度の大きさであることのみが要求され、書き込み電流の波形、特にパルス幅やパルス形状も気にする必要はない。このため、本実施形態のメモリセル１０は、非常に高速に書き込みを行うことができる。

図４は、他の好適な構成のメモリセル１０Ａの等価回路を示す図である。図３のメモリセル１０では、常に読み出し電流Ｉｒが流れるため、ＭＲＡＭの容量を大きくすると待機時電流が非常に大きくなってしまう。そこで、第２の実施形態では、メモリセルの磁気抵抗素子Ｊ０が、電源端子１１の代わりにプルアップ線ＰＬに接続される。一実施形態では、プルアップ線ＰＬは、読み出し対象のワード線が活性化されたときのみ活性化される。

しかしながら、プルアップ線ＰＬは、リードサイクルにおいて読み出しワード線ＲＷＬよりも早く活性化される必要があり、プルアップ線ＰＬの活性化は、より高速化されることが望まれる。したがって、より高速化が要求される場合は、プルアップ線ＰＬは数本単位もしくは、ブロック単位で活性化し、読み出しワード線ＲＷＬよりも早く活性化できるようにすることが望ましい。

図１９は、図４のメモリセル１０Ａが集積化されたメモリセルアレイ、及びそれに接続された周辺回路の構成を示すブロック図である。メモリセルアレイは、行列に配置されたメモリセル１０Ａと、相補の書き込みビット線／ＷＢＬｉ、ＷＢＬｉと、読み出しビット線ＲＢＬｉと、読み出しワード線ＲＷＬｊと、書き込みワード線ＷＷＬｊと、プルアップ線ＰＬｊと、書き込みビット線セレクタ２１と、ビット線ドライバ回路２２と、読み出しワード線デコーダ２３と、書き込みワード線デコーダ２４と、プルアップ線デコーダ２５と、センスアンプ回路２６と、データラッチ２７と、アドレス一致検出回路２８と、リードデータセレクタ２９とを備えている。

書き込みデータＤｉｎは、書き込みビット線セレクタ２１を介して、選択された相補のビット線／ＷＢＬｉ、ＷＢＬｉを駆動するビット線ドライバ回路２２に供給される。ビット線ドライバ回路２２は、通常の書き込み時には、ビット線／ＷＢＬｉ、ＷＢＬｉを書き込みデータＤｉｎに対応する相補の電位に駆動する。一方、読み出し時は、プルアップ線デコーダ２５によって選択されたプルアップ線ＰＬｊと、読み出しワード線デコーダ２３によって選択された読み出しワード線ＲＷＬｊが活性化され、磁気抵抗素子Ｊ０、Ｊ１に記憶されたデータに対応する信号レベルを有する信号が読み出しビット線ＲＢＬｉに出力される。出力された信号はセンスアンプ回路２６で増幅されるが、センスアンプ回路２６は、図１８に示すような単純なものでよい。それは、メモリセル１０Ａに内蔵されたインバータ（即ち、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１）により、読み出しビット線ＲＢＬｉが、電位Ｖｄｄ−Ｖｔｎ又は電位Ｖｓｓのいずれかの電位に駆動されるためである。ここで、電位Ｖｄｄは、電源端子の電位であり、電位Ｖｓｓは、接地端子の電位であり、Ｖｔｎは、ＮＭＯＳトランジスタＭＮ２の閾値である。図１８のセンスアンプ回路２６は、データ「１」が入力されたときに、ＮＭＯＳトランジスタＭＮ２の閾値による電圧降下を補償する駆動力の極めて小さいＰＭＯＳトランジスタＭＰ１６を備えている以外は、直列に接続されたＣＭＯＳインバータ２６ａ、２６ｂで構成されている。

センスアンプ回路２６からの出力されたデータは、センスアンプ回路２６が次の入力に備えるためにデータラッチ２７に送られ、データラッチ２７から出力されたデータがリードデータセレクタで選択されて出力データＤｏｕｔとして出力される。

図１９の周辺回路では、書み込みアドレスと読み出しアドレスが一致してしまった場合に読み出しが遅くなるという問題に対する対策が行われている。具体的には、アドレス一致検出回路２８が読み出しアドレスと書み込みアドレスの一致を検出すると、アドレス一致検出回路２８は、アドレス一致信号ＡＤＣを活性化する。アドレス一致信号ＡＤＣの活性化に応答して、データラッチ２７は、センスアンプ回路２６ではなくビット線ドライバ回路２２から書き込みデータＤｉｎを受け取る。即ち、ビット線ドライバ回路２２は、書き込みビット線ＷＢＬ、／ＷＢＬへの書き込みと並行して、データラッチ２７へも直接書込みを行う。

図５Ａ乃至図１１は、メモリセルの他の好適な構成を示す等価回路図である。図５Ａのメモリセル１０Ｂでは、図４のメモリセル１０ＡのＰＭＯＳトランジスタＭＰ１の代わりにＮチャネルデプレショントランジスタＭＤ１が使用されている。メモリセル１０Ｂに内蔵されるインバータは、ＮＭＯＳトランジスタＭＮ１とＮチャネルディプレッショントランジスタＭＤ１とで構成されている。この場合、ＰＭＯＳトランジスタＭＰ１を形成するためのＮウエルが必要なくなるので、プロセスによってはメモリセルを小さくできる。

図５Ｂのメモリセル１０Ｂ’は、図５Ａのメモリセル１０Ｂと類似した構成を有している。具体的には、図５Ｂのメモリセル１０Ｂ’では、図５Ａのメモリセル１０ＢのＮチャネルディプレッショントランジスタＭＤ１の代わりに、ダイオード接続されたＮＭＯＳトランジスタＭＮ１１が使用されている。このような構成でも、ＮＭＯＳトランジスタＭＮ１、ＭＮ１１は、インバータとして機能する。図５Ｂのメモリセル１０Ｂ’でも、ＰＭＯＳトランジスタＭＰ１を形成するためのＮウエルが必要なくなるので、プロセスによってはメモリセルを小さくできる。インバータの出力信号の振幅は小さくなるものの、図５Ｂのメモリセル１０Ｂ’は、それに含まれるトランジスタが通常のＮＭＯＳトランジスタのみで良いという利点がある。

図６のメモリセル１０Ｃでは、読み出し電流Ｉｒが定常的に流れるのを防ぐために、読み出し電流Ｉｒの電流経路に、スイッチ素子が、具体的には、ＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ５が挿入されている。スイッチ素子を挿入することにより、セルサイズは大きくなるが、レイアウトによっては電流の立ち上がりを速くすることができる。

図７のメモリセル１０Ｄでは、トランスファスイッチとして機能するＮＭＯＳトランジスタＭＮ２を使用する代わりに、クロックドインバータ方式を採用することによって、読み出し時以外に出力トランジスタが読み出しビット線ＲＢＬから分離されている。より具体的には、メモリセル１０Ｄに内蔵されるインバータに、ＮＭＯＳトランジスタＭＮ６、ＰＭＯＳトランジスタＭＰ６が追加されている。こうすることによりセルサイズは大きくなるが、メモリセル１０Ｄから出力される出力信号がＣＭＯＳレベル（即ち、電源電位又は接地電位）となり、センスアンプ回路２６の構成をより単純にできる。なお、図７には、図１のメモリセル１０と同様に、磁気抵抗素子Ｊ０が電源端子１１に接続されている構成が図示されているが、図２のメモリセル１０と同様に、磁気抵抗素子Ｊ０がプルアップ線ＰＬに接続される構成も採用されることが可能であることに留意されたい。

図８のメモリセル１０Ｅでは、ＮＭＯＳトランジスタＭＮ２に並列に接続されたＰＭＯＳトランジスタＭＰ２が追加されている。を追加したものである。この場合もセルサイズは大きくなるが、出力がＣＭＯＳレベルとなり、センスアンプ回路２６を単純にできる。なお、図８には、図１のメモリセル１０と同様に、磁気抵抗素子Ｊ０が電源端子１１に接続されている構成が図示されているが、図２のメモリセル１０と同様に、磁気抵抗素子Ｊ０がプルアップ線ＰＬに接続される構成も採用されることが可能であることに留意されたい。

図９、図１０に図示されているメモリセル１０Ｆ、１０Ｇは、図５のクロックドインバータ方式を改良した構成を有している。図９のメモリセル１０Ｆでは、活性化時にプルダウンされるプルダウン線／ＰＬが磁気抵抗素子Ｊ１に接続されている。更にメモリセル１０Ｆでは、活性化時にはセル節点Ｎ１が、ハイレベルであることを利用して、ＰＭＯＳトランジスタＭＰ６が省略されている。この方式では、出力がＣＭＯＳレベルとなり、センスアンプ回路２６を単純にできる上、セルサイズは図３のメモリセル１０と比べて、大きくはならない。図１０に示されているメモリセル１０Ｇでは、活性化時にプルアップされるプルアップ線ＰＬが使われており、ＮＭＯＳトランジスタＭＮ６が省略されている。この場合も図９のメモリセル１０Ｆと同様に、センスアンプ回路２６を単純にできる上、セルサイズは図３のメモリセル１０と比べて、大きくはならない。

図１１に図示されているメモリセル１０Ｈでは、メモリセル１０Ｈに２段の直列に接続されたインバータが内蔵されている。即ち、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１から構成されるインバータに加えて、ＰＭＯＳトランジスタＭＰ７、ＮＭＯＳトランジスタＭＮ７から構成されるインバータがメモリセル１０Ｈに内蔵されている。このメモリセル１０Ｈは、磁気抵抗素子Ｊ０、Ｊ１から出力される信号を２段のインバータで増幅して、読み出しビット線ＲＢＬに出力している。セルのデータが小さいときは２段のインバータで増幅した方が、セルサイズは大きくなるが読み出し動作を高速にすることができる。

図１５、図１６Ａ、図１６Ｂ、図１７は、メモリセルの構造の変形例を示す図である。図１３は、メモリセルの上面図である。トランジスタ領域の構成は、図１２、図１３、図１４に図示されている構成と同じである。図１５、図１６Ａ、図１６Ｂ、図１７に図示されている構造では、磁気抵抗素子Ｊ０、Ｊ１のフリー層の構成が異なっている。フリー層内に、図１６Ａ、図１６Ｂに示すように相補関係の磁壁を生じさせ、その磁壁がどちらにあるかで磁気抵抗素子Ｊ０、Ｊ１にデータ「１」「０」を記録する。書き込みは自由層と書込み電流配線を兼ねた配線に電流を流すことにより、磁壁を移動させることにより行う。磁壁は電流に押されて移動することが知られている。読み出しは、自由層兼書込み電流配線の上に形成された固定層により行う。図１７は、磁気抵抗素子Ｊ０、Ｊ１の近傍の断面図である。図１２、図１３、図１４の構造との違いは書き込みの方式であるが、セル節点Ｎ１に流す電流で一括して２つの自由層にデータを書き込むところは同じである。読み出しは、実質的に同じようにして行われる。

（第２の実施形態）
図２０〜図２３は、本発明の第２の実施形態のＭＲＡＭの構成を示す図である。各メモリセルに増幅手段としてインバータが集積化されている第１の実施形態とは異なり、第２の実施形態では、図２３に示されているように、磁気抵抗素子Ｊ０、Ｊ１から得られる信号を増幅するサブセンスアンプ回路３０が複数のメモリセル２０ごとに一つ設けられている。図２３には、４つのメモリセル２０毎に一つのサブセンスアンプ回路３０が設けられている構成が図示されている。サブセンスアンプ回路３０は、メモリセル２０が配置されているメモリアレイ内に行列に配置されている。

同一のサブセンスアンプ回路３０に対応する複数のメモリセル２０は、サブビット線ＳＲＢＬｉに共通に接続されている。サブセンスアンプ回路３０は、サブビット線ＳＲＢＬｉの電位から、読み出し対象のメモリセル２０のデータに対応する出力信号を出力する。

サブセンスアンプ回路３０の出力は、センスアンプ回路２６に接続されている。詳細には、同一のメモリセル２０の列に対応して設けられた複数のサブセンスアンプ回路３０の出力が、読み出しビット線ＲＢＬｉを介して同一のセンスアンプ回路２６に共通に接続されている。センスアンプ回路２６は、サブセンスアンプ回路３０の出力に基づいて選択されたメモリセル２０のデータを識別する。

図２０は、各メモリセル２０の構成を示す等価回路図である。図２０のメモリセル２０の構成は、図４のメモリセル１０Ａの構成と類似している。相違点は、インバータがメモリセル２０から排除されている点にある。ＮＭＯＳトランジスタＭＮ２は、サブビット線ＳＲＢＬｉとセル接点Ｎ１との間に接続されている。ＮＭＯＳトランジスタＭＮ２が直接にセル節点Ｎ１に接続されていることに留意されたい。

図２１は、サブセンスアンプ回路３０の構成を示す回路図である。サブセンスアンプ回路３０としては、通常のインバータが使用可能であり、図２１のサブセンスアンプ回路３０は、直列に接続された２段のインバータ３０ａ、３０ｂで構成されている。

図２２は、センスアンプ回路２６の構成を示す回路図である。サブセンスアンプ回路３０と同様に、センスアンプ回路２６としては、通常のインバータが使用可能であり、図２２のセンスアンプ回路２６は、直列に接続された２段のインバータ２６ａ、２６ｂで構成されている。

図２３に示されているような階層的なメモリアレイ構成は、第１の実施形態のＭＲＡＭと比較して、セル面積の削減に有効である。加えて、サブビット線ＳＲＢＬｊは４つのメモリセル分の負荷しか有していない。したがって、セルの駆動能力が小さいことによるスピードのオーバーヘッドも小さくすることができる。

（第３の実施形態）
図２４は、本発明の第３の実施形態のＭＲＡＭの構成を示すブロック図である。第３の実施形態のＭＲＡＭは、第２の実施形態とほぼ同様の構成を有している。同一列の複数のメモリセル２０Ａが一のサブセンスアンプ回路３０Ａに接続され、更に、同一列の複数のサブセンスアンプ回路３０Ａが、一のセンスアンプ回路２６に接続されている。

相違点は、メモリセル２０Ａ及びサブセンスアンプ回路３０Ａの構成が、第２の実施形態のＭＲＡＭのメモリセル２０及びサブセンスアンプ回路３０と異なっており、且つ、読み出しワード線ＲＷＬｊが、（メモリセル２０Ａの行毎ではなく）サブセンスアンプ回路３０Ａの行毎に設けられている点である。センスアンプ回路２６としては、図１８に示されている回路が使用される。図１８に示されているセンスアンプ回路２６の構成では、センスアンプ回路２６の入力ＳＳｉｎがＰＭＯＳトランジスタＭＰ１６によって電位Ｖｄｄまでプルアップ可能であることに留意されたい。

図２５は、第３の実施形態におけるメモリセル２０Ａの構成を示す回路図である。メモリセル２０Ａは、ＭＴＪが形成されている磁気抵抗素子Ｊ０、Ｊ１と、ＮＭＯＳトランジスタＭＮ１、ＭＮ３、ＭＮ４とを備えている。磁気抵抗素子Ｊ０は、プルアップ線ＰＬｊとセル節点Ｎ１の間に接続され、磁気抵抗素子Ｊ１は、セル節点Ｎ１と接地端子１２の間に接続されている。ＮＭＯＳトランジスタＭＮ３は、セル節点Ｎ１と書き込みビット線／ＷＢＬｉの間に接続され、ＮＭＯＳトランジスタＭＮ４は、セル節点Ｎ１と書き込みビット線ＷＢＬｉの間に接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートは、書き込みワード線ＷＷＬｊに接続されており、ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、書き込みワード線ＷＷＬｊの活性化に応答してセル節点Ｎ１を書き込みビット線／ＷＢＬｉ、ＷＢＬｉに接続するスイッチ素子として機能する。ＮＭＯＳトランジスタＭＮ１は、そのゲートがセル接点Ｎ１に接続され、そのソースが接地端子１３に接地されている。ＮＭＯＳトランジスタＭＮ１のドレインは、サブビット線ＳＲＢＬｉに接続されている。図２４から理解されるように、ＮＭＯＳトランジスタＭＮ１のドレインは、サブビット線ＳＲＢＬｉを介して、サブセンスアンプ回路３０Ａに接続されることになる。

図２６は、サブセンスアンプ回路３０Ａの一例を示す回路図である。図２６のサブセンスアンプ回路３０Ａは、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２を備えている。ＮＭＯＳトランジスタＭＮ２１は、ダイオード接続されており、そのドレイン及びゲートは電位Ｖｄｄを有する電源端子に、ソースはサブビット線ＳＲＢＬｉに接続されている。ＮＭＯＳトランジスタＭＮ２２は、そのゲートが読み出しワード線ＲＷＬｊに接続されており、読み出しワード線ＲＷＬｊの電位に応じてサブビット線ＳＲＢＬｉと読み出しビット線ＲＢＬｉとを電気的に接続し、又は切り離す。

図２７に示されているように、ダイオード接続されたＮＭＯＳトランジスタＭＮ２１の代わりに、ダイオード接続されたＰＭＯＳトランジスタＭＰ２１が使用されることも可能である。この場合、ＰＭＯＳトランジスタＭＰ２１のドレイン及びゲートがサブビット線ＳＲＢＬｉに接続され、ＰＭＯＳトランジスタＭＰ２１のソースが電位Ｖｄｄを有する電源端子に接続される。

本実施形態のＭＲＡＭの書き込み動作は、次のようにして行われる。書き込みアドレスに応じて書き込みワード線ＷＷＬｊが選択され、選択された書き込みワード線ＷＷＬｊが活性化される、即ち、Ｈｉｇｈレベル（電源電位Ｖｄｄ）にプルアップされる。書き込みワード線ＷＷＬｊの活性化に応答して、選択されたメモリセル２０ＡのＮＭＯＳトランジスタＭＮ３、ＭＮ４がオンされる。全てのプレート線ＰＬｊは、接地電位Ｖｓｓに維持される。更に、ビット線ドライバ回路２２により、選択されたメモリセル２０Ａに対応する書き込みビット線ＷＢＬｊ、／ＷＢＬｊのうちの一方がＨｉｇｈレベルに、他方がＬｏｗレベルに駆動される。書き込みビット線ＷＢＬｊ、／ＷＢＬｊのいずれがＨｉｇｈレベル又はＬｏｗレベルに駆動されるかは、書き込みデータに応じて決定される。書き込みビット線ＷＢＬｊ、／ＷＢＬｊが駆動されると、選択されたメモリセル２０Ａの磁気抵抗素子Ｊ０、Ｊ１に書き込み電流が流れ、磁気抵抗素子Ｊ０、Ｊ１に相補のデータが書き込まれる。

一方、本実施形態のＭＲＡＭの読み出し動作は、次のようにして行われる。まず、全ての書き込みワード線ＷＷＬｊが接地電位Ｖｓｓにプルダウンされ、メモリセル２０ＡのＮＭＯＳトランジスタＭＮ３、ＭＮ４がターンオフされる。この結果、磁気抵抗素子Ｊ０、Ｊ１が書き込みビット線ＷＢＬｊ、／ＷＢＬｊから切り離される。更に、読み出しアドレスに応じてプレート線ＰＬｊが選択され、選択されたプレート線ＰＬｊが電源電位Ｖｄｄにプルアップされる。これにより、選択されたメモリセル２０Ａの磁気抵抗素子Ｊ０、Ｊ１に読み出し電流が流れる。読み出し電流が磁気抵抗素子Ｊ０、Ｊ１に流れることにより、セル節点Ｎ１の電位Ｖｓ（即ち、ＮＭＯＳトランジスタＭＮ１のゲートの電位）は、磁気抵抗素子Ｊ０、Ｊ１に記憶されている相補のデータに応じて、電位Ｖｄｄ／２より高い電位Ｖ_Ｈ、又は、電位Ｖｄｄ／２より低い電位Ｖ_Ｌになる。一方、選択されていないメモリセル２０Ａについては、プレート線ＰＬｊが接地電位Ｖｓｓにプルダウンされ、ＮＭＯＳトランジスタＭＮ１のゲートは接地電位Ｖｓｓになる。従って、ＮＭＯＳトランジスタＭＮ１はオフされる。

選択されたメモリセル２０ＡのＮＭＯＳトランジスタＭＮ１と、サブセンスアンプ回路３０ＡのＮＭＯＳトランジスタＭＮ２１（又はＰＭＯＳトランジスタＭＰ２１）とは、ソース接地増幅回路として機能する。このソース接地増幅回路は、電位Ｖｄｄ／２の近傍におけるＮＭＯＳトランジスタＭＮ１のゲートの電位Ｖｓの変化を増幅して、電位Ｖｓｓから電位Ｖｄｄ−Ｖｔｈの範囲で変動する読み出し信号を生成し、読み出し信号を選択されたサブビット線ＳＲＢＬｊに生成する。

更に、選択されたメモリセル２０Ａに対応するサブセンスアンプ回路３０Ａに接続されている読み出しワード線ＲＷＬｊが活性化され、当該サブセンスアンプ回路３０ＡのＮＭＯＳトランジスタＭＮ２２がターンオンされる。この結果、読み出し信号がサブビット線ＳＲＢＬｊから読み出しビット線ＲＢＬｉに伝達される。読み出しビット線ＲＢＬｉに出力された読み出し信号は、センスアンプ回路２６によってロジック振幅まで増幅される。上述されているように、図１８に示されているように、センスアンプ回路２６は、その入力ＳＳｉｎがＰＭＯＳトランジスタＭＰ１６によって電位Ｖｄｄまでプルアップ可能であることに留意されたい。

例えば、選択されたメモリセル２０Ａからデータ「０」が読み出される場合（即ち、磁気抵抗素子Ｊ１が相対的に低い抵抗値を有し、磁気抵抗素子Ｊ０が相対的に高い抵抗値を有している場合）、ＮＭＯＳトランジスタＭＮ１のゲートの電位Ｖｓは、電位Ｖｄｄ／２よりも低くなり、選択されたメモリセル２０ＡのＮＭＯＳトランジスタＭＮ１は、ほぼオフの状態になる。このとき、サブセンスアンプ回路３０ＡのＮＭＯＳトランジスタＭＮ２１（又はＰＭＯＳトランジスタＭＰ２１）と、センスアンプ回路２６のＰＭＯＳトランジスタＭＰ１６により、速やかに読み出しビット線ＲＢＬｉが電源電位Ｖｄｄまでプルアップされる。センスアンプ回路２６は、読み出しビット線ＲＢＬｉの電位に応じて読み出しデータを出力する。

一方、選択されたメモリセル２０Ａからデータ「１」が読み出される場合（即ち、磁気抵抗素子Ｊ１が相対的に低い抵抗値を有し、磁気抵抗素子Ｊ０が相対的に高い抵抗値を有している場合）、ＮＭＯＳトランジスタＭＮ１のゲートの電位Ｖｓは、電位Ｖｄｄ／２よりも高くなり、選択されたメモリセル２０ＡのＮＭＯＳトランジスタＭＮ１は、オンされる。この場合、サブビット線ＳＲＢＬｉと読み出しビット線ＲＢＬｉに蓄えられていた電荷が、ＮＭＯＳトランジスタＭＮ１によって高速に放電され、サブビット線ＳＲＢＬｉと読み出しビット線ＲＢＬｉが接地電位Ｖｓｓにプルダウンされる。センスアンプ回路２６は、読み出しビット線ＲＢＬｉの電位に応じて読み出しデータを出力する。

図２５に示されているメモリセル２０Ａの構成では、磁気抵抗素子Ｊ０、Ｊ１のＭＲ比が小さい場合にＮＭＯＳトランジスタＭＮ１を充分にオフすることができないかもしれない。このような問題を回避するためには、図２７に示されているように、複数の磁気抵抗素子がプレート線ＰＬｊとセル接点Ｎ１の間に複数の磁気抵抗素子が直列に接続され、セル接点Ｎ１と接地端子１２の間に複数の磁気抵抗素子が直列に接続されてもよい。図２７には、２つの磁気抵抗素子Ｊ０、Ｊ０’がプレート線ＰＬｊとセル接点Ｎ１の間に接続され、２つの磁気抵抗素子Ｊ１、Ｊ１’がプレート線ＰＬｊとセル接点Ｎ１の間に接続された構成が図示されている。複数の磁気抵抗素子を直列に接続することにより、サブビット線ＳＲＢＬｉに生成される読み出し信号の振幅を大きくすることができる。

以上に説明されているように、本実施形態のＭＲＡＭでは、メモリアレイに設けられたサブセンスアンプ回路３０Ａと、メモリセル２０Ａに設けられたＮＭＯＳトランジスタＭＮ１により、セル接点Ｎ１の電位の微小な変化が増幅され、これにより、ほぼロジック振幅を有する読み出し信号が読み出しビット線ＲＢＬｉに生成される。したがって、本実施形態のＭＲＡＭは、高速な読み出し動作を行うことができる。

加えて本実施形態のＭＲＡＭでは、ビット線が階層化されているためにメモリセル２０Ａの負荷が小さい。このため、メモリアレイが大規模化されてもビット線の負荷の増加を抑制することができる。これは、高速な読み出し動作を維持するために好ましい。

なお、本発明は、上述の実施形態に限定して解釈されてはならない。例えば、第３の実施形態のサブセンスアンプ回路３０Ａの構成は様々に変更可能である。具体的には、ダイオード接続されたＮＭＯＳトランジスタＭＮ２１（又はＰＭＯＳトランジスタＭＰ２１）の代わりに、ウエル抵抗やポリシリコン抵抗のような抵抗素子が使用されることも可能である。

図１は、従来のＭＲＡＭメモリセルの構成を示す等価回路図である。 図２は、従来の他のＭＲＡＭメモリセルの構成を示す等価回路図である。 図３は、本発明の第１の実施形態のＭＲＡＭのメモリセルの構成を示す等価回路図である。 図４は、本発明の第１の実施形態のＭＲＡＭのメモリセルの他の構成を示す等価回路図である。 図５Ａは、本発明の第１の実施形態のＭＲＡＭのメモリセルの更に他の構成を示す等価回路図である。 図５Ｂは、本発明の第１の実施形態のＭＲＡＭのメモリセルの更に他の構成を示す等価回路図である。 図６は、本発明の第１の実施形態のＭＲＡＭのメモリセルの更に他の構成を示す等価回路図である。 図７は、本発明の第１の実施形態のＭＲＡＭのメモリセルの更に他の構成を示す等価回路図である。 図８は、本発明の第１の実施形態のＭＲＡＭのメモリセルの更に他の構成を示す等価回路図である。 図９は、本発明の第１の実施形態のＭＲＡＭのメモリセルの更に他の構成を示す等価回路図である。 図１０は、本発明の第１の実施形態のＭＲＡＭのメモリセルの更に他の構成を示す等価回路図である。 図１１は、本発明の第１の実施形態のＭＲＡＭのメモリセルの更に他の構成を示す等価回路図である。 図１２は、本発明の第１の実施形態のＭＲＡＭのメモリセルの構成を示す上面図である。 図１３は、本発明の第１の実施形態のＭＲＡＭのメモリセルの構成を示す断面図である。 図１４は、本発明の第１の実施形態のＭＲＡＭのメモリセルの構成を示す拡大断面図である。 図１５は、本発明の第１の実施形態のＭＲＡＭのメモリセルの構成を示す上面図である。 図１６Ａは、本発明の第１の実施形態のＭＲＡＭのメモリセルの他の構成を示す平面図である。 図１６Ｂは、本発明の第１の実施形態のＭＲＡＭのメモリセルの他の構成を示す平面図である。 図１７は、本発明の第１の実施形態のＭＲＡＭのメモリセルの他の構成を示す拡大断面図である。 図１８は、第１の実施形態におけるセンスアンプ回路の構成を示す回路図である。 図１９は、本発明の第１の実施形態のＭＲＡＭの構成を示すブロック図である。 図２０は、本発明の第２の実施形態のＭＲＡＭのメモリセルの構成を示す等価回路図である。 図２１は、第２の実施形態におけるサブセンスアンプ回路の構成を示す回路図である。 図２２は、第２の実施形態におけるセンスアンプ回路の構成を示す回路図である。 図２３は、本発明の第２の実施形態のＭＲＡＭの構成を示すブロック図である。 図２４は、本発明の第３の実施形態のＭＲＡＭの構成を示すブロック図である。 図２５は、第３の実施形態におけるメモリセルの構成を示す回路図である。 図２６は、第３の実施形態におけるサブセンスアンプ回路の構成を示す回路図である。 図２７は、第３の実施形態におけるサブセンスアンプ回路の他の構成を示す回路図である。 図２８は、第３の実施形態におけるメモリセルの他の構成を示す回路図である。

符号の説明

１０、１０Ａ〜１０Ｈ、２０、２０Ａ：メモリセル
１１：電源端子
１２、１３：接地端子
２１：書き込みビット線セレクタ
２２：ビット線ドライバ回路
２３：読み出しワード線デコーダ
２４：書き込みワード線デコーダ
２５：プルアップ線デコーダ
２６：センスアンプ回路
２７：データラッチ
２８：アドレス一致検出回路
２９：リードデータセレクタ
３０、３０Ａ：サブセンスアンプ回路
ＭＮ１〜ＭＮ７、ＭＮ１１、ＭＮ２１、ＭＮ２２：ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ７、ＭＰ１６、ＭＰ２１：ＰＭＯＳトランジスタ
ＭＤ１：Ｎチャネルディプレッショントランジスタ
Ｊ０、Ｊ１：磁気抵抗素子

Claims (7)

1. 行列に並べられたメモリセルを備えるメモリセルアレイと、
   センスアンプ回路
   とを具備し、
   前記メモリセルのそれぞれは、
   データを記憶する少なくとも一の磁気抵抗素子と、
   前記磁気抵抗素子に電流が流されることによって生成される電位を増幅する増幅手段
   とを備え、
   前記センスアンプ回路は、前記増幅手段の出力に応答して、前記磁気抵抗素子に記憶された前記データを識別する
   半導体記憶装置。
2. 請求項１に記載の半導体記憶装置であって、
   前記少なくとも一の磁気抵抗素子は、複数であり、且つ直列に接続され、
   前記増幅手段の入力は、前記複数の磁気抵抗素子の接続点であるセル節点に接続された
   半導体記憶装置。
3. 請求項２に記載の半導体記憶装置であって、
   前記メモリセルアレイは、
   第１書き込みビット線と、
   第２書き込みビット線と、
   前記センスアンプ回路に接続された読み出しビット線
   とを更に備え、
   前記メモリセルのそれぞれは、
   前記セル節点と前記第１書き込みビット線との間に接続された第１スイッチ素子と、
   前記セル節点と前記第２書き込みビット線との間に接続された第２スイッチ素子
   とを備え、
   前記増幅手段の出力は、前記読み出しビット線に接続されている
   半導体記憶装置。
4. 請求項１に記載の半導体記憶装置であって、
   更に、
   書き込みアドレスによって選択された前記メモリセルの磁気抵抗素子に書き込みデータを書き込む書き込み回路と、
   前記センスアンプ回路から出力される出力データをラッチするように構成されたデータラッチと、
   前記データラッチにラッチされているデータを外部に出力する出力回路と、
   前記書き込みアドレスと読み出しアドレスの一致を検出するアドレス一致検出回路
   とを具備し、
   前記データラッチは、前記読み出しアドレスと前記書み込みアドレスの一致に応答して前記書き込み回路から前記書き込みデータをラッチする
   半導体記憶装置。
5. 行列に並べられたメモリセルを備えるメモリセルアレイと、
   センスアンプ回路
   とを具備し、
   前記メモリセルのそれぞれは、データを記憶する少なくとも一の磁気抵抗素子を備え、
   前記メモリセルアレイには、ｎ個（ｎ≧２）の前記メモリセル毎に設けられ、前記磁気抵抗素子に電流が流されることによって生成される電位を増幅する増幅回路が配置され、
   前記センスアンプ回路は、前記増幅回路の出力に応答して、前記磁気抵抗素子に記憶された前記データを識別する
   半導体記憶装置。
6. 行列に並べられたメモリセルを備えるメモリセルアレイと、
   センスアンプ回路
   とを具備し、
   前記メモリセルのそれぞれは、
   データを記憶する少なくとも一の磁気抵抗素子と、
   前記磁気抵抗素子に電流が流されることによって生成される電位が供給されるトランジスタ
   とを備え、
   前記メモリセルアレイは、ｎ個（ｎ≧２）の前記メモリセル毎に設けられたサブセンスアンプ回路を備え、
   前記トランジスタと前記サブセンスアンプ回路に含まれる素子により、増幅回路が構成され、
   前記センスアンプ回路は、前記増幅回路の出力に応答して、前記磁気抵抗素子に記憶された前記データを識別する
   半導体記憶装置。
7. 請求項６に記載の半導体記憶装置であって、
   前記トランジスタは、前記電位がゲートに供給され、ソースが接地され、ドレインが前記メモリセルと前記サブセンスアンプ回路とを接続するサブビット線に接続されているＮＭＯＳトランジスタであり、
   前記素子は、前記サブビット線と電源端子の間に接続された、ダイオード接続されたトランジスタ又は抵抗素子である
   半導体記憶装置。

Images