TWI602193B - 半導體儲存裝置及其驅動方法 - Google Patents

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Description

半導體儲存裝置及其驅動方法
本發明描述之實施例整體上是有關於半導體儲存裝置及其驅動方法。
組成靜態隨機存取記憶體(static random access memory，SRAM)的傳統技術使用了穿隧電晶體(tunnel transistor)，其中在低電壓下操作係已知的。穿隧電晶體可以操作在低電壓下且具有例如在截止狀態(off-state)期間本身的小漏電流(leakage current)的獨特特性。 然而，在導通狀態(on-state)期間的小汲極電流導致穿隧電晶體在其中汲極電流相對小之電壓下飽和(saturate)。在低汲極電流下，驅動能力也小，且因此半導體儲存裝置的操作速度也慢。提供更好地利用穿隧電晶體的特性之半導體儲存裝置是需要的。
本發明實施例的目的係提供一種半導體儲存 裝置及其驅動方法，在其中一個低電壓操作是可能的，以及高速操作也是可能的。
一實施例提供，一種半導體儲存裝置，包含：第一反相器，其配置有穿隧電晶體；第一節點，其從該第一反相器接收輸出；第二反相器，其配置有穿隧電晶體；第二節點，其從該第二反相器接收輸出；第一存取電晶體，其具有在該第一節點及第一寫入位元線之間連接之源極-汲極路徑及連接至寫入字線之閘極；第二存取電晶體，其具有在該第二節點及第二寫入位元線之間連接之源極-汲極路徑及連接至該寫入字線之閘極；以及第一MOS電晶體電路，其配置以回應外加在讀取字線之電壓及提供相應於該第一節點上之電壓的電壓至第一讀取位元線，其中該第一存取電晶體包括當導通在順向偏壓狀態下以汲極電流從該第一節點流至該第一寫入位元線的方式連接的穿隧電晶體，以及該第二存取電晶體包括當導通在順向偏壓狀態下以汲極電流從該第二節點流至該第二寫入位元線的方式連接的穿隧電晶體。
一實施例提供， 一種驅動半導體儲存裝置的方法，該半導體儲存裝置包括：第一反相器，其配置有穿隧電晶體；第一節點，其從該第一反相器接收輸出；第二反相器，其配置有穿隧電晶體；第二節點，其從該第二反相器接收輸出；第一存取電晶體，其配置有具有在該第一節點及第一寫入位元線之間連接之源極-汲極路徑及連接至寫入字線之閘極的穿隧電晶體；第二存取電晶體，其配置有具有在該第二節點及第二寫入位元線之間連接之源極-汲極路徑及連接至該寫入字線之閘極的穿隧電晶體；以及第一MOS電晶體電路，其包括具有連接至該第一節點之閘極的第一MOS電晶體且配置以回應外加在讀取字線之電壓及提供相應於該第一節點之電位的電壓至第一讀取位元線，其中驅動該半導體儲存裝置的該方法包含：在寫入操作中，施加第一電壓至該寫入字線以導通該第一及第二存取電晶體，以寫入資料至該第一及第二節點內；在讀取操作中，施加不同於該第一電壓之第二電壓至該寫入字線以截止該第一及第二存取電晶體，以讀取寫入在該第一及第二節點中的該資料；以及在保持操作中，施加相同於外加在該第一MOS電晶 體之源極上之電壓的電壓至該第一讀取位元線，以保存寫入在該第一及第二節點中的該資料。
1,2‧‧‧反相器
3‧‧‧MOS電晶體電路
10‧‧‧記憶胞
11,12‧‧‧P型穿隧電晶體
13,14‧‧‧N型穿隧電晶體
15,16‧‧‧存取電晶體
17,18,42,43,71,72,73,74,123,124,125‧‧‧NMOS電晶體
20,21,22,40‧‧‧節點
30,WWL,WWL0,WWL1‧‧‧寫入字線
32,33,WBL‧‧‧寫入位元線
34,35,RBL‧‧‧讀取位元線
36,RWL‧‧‧讀取字線
P1,P2‧‧‧穩定點
t1,t2‧‧‧時間
60‧‧‧預先充電和等化電路
61,62,63,91,92,121,122‧‧‧PMOS電晶體
70‧‧‧保持控制電路
75,85‧‧‧端點
80‧‧‧寫入電路
81,82,83,84‧‧‧電晶體
90‧‧‧讀取電路
93,101,102‧‧‧NAND電路
100‧‧‧閘極電路
110‧‧‧AND電路
120‧‧‧感測放大器
WBL0,WBL1‧‧‧第一寫入位元線
WBLB0,WBLB1‧‧‧第二寫入位元線
RBL0,RBL1‧‧‧第一讀取位元線
RBLB0,RBLB1‧‧‧第二讀取位元線
Data,/Data‧‧‧寫入資料訊號
COLSELR‧‧‧讀取訊號
SAE‧‧‧感測放大器控制訊號
VSS‧‧‧接地電壓
Dout,/Dout‧‧‧輸出訊號
RETENH‧‧‧保持訊號
Din,/Din‧‧‧輸入
WRITE‧‧‧寫入控制訊號
COL0-7‧‧‧欄選擇訊號
VDD‧‧‧電源電壓
第1圖根據第一實施例示出半導體儲存裝置之記憶胞的配置；第2圖係用於解釋寫入操作的圖；第3圖示出寫入操作之特性；第4圖係用於解釋寫入操作之穩定性的圖；第5圖係用於解釋讀取操作的圖；第6圖係用於解釋保持操作的圖；第7圖根據第二實施例示出半導體儲存裝置之記憶胞的配置；第8圖根據第三實施例示出半導體儲存裝置之記憶胞的配置；以及第9圖根據第四實施例示出半導體儲存裝置之系統配置。
半導體儲存裝置及驅動半導體儲存裝置的方法之範例實施例將參考所附之圖式詳細描述。本發明不限制於該些實施例。
(第一實施例)
第1圖根據第一實施例示出半導體儲存裝置之記憶胞的配置。根據該實施例記憶胞10包括具有連接至節點20之汲極及連接至節點22之源極的N型穿隧電晶體13。N型穿隧電晶體13具有P型源極區(未示出)及N型汲極區(未示出)。在下文中，N型穿隧電晶體稱為NTFET。記憶胞10包括具有連接至節點21之汲極及連接至節點22之源極的NTFET 14。NTFET 13之閘極連接至節點21且NTFET 14之閘極連接至節點20。當NTFET藉由外加偏壓(bias)橫跨源極和汲極並且在汲極具有高電位(順向偏壓)而導通時，汲極電流從汲極流向源極。圖式中的箭頭說明在順向偏壓狀態下汲極電流流動的方向。以下以類似的方式被解釋。
記憶胞10包括具有連接至節點20之汲極及連接至節點40之源極的P型穿隧電晶體11。P型穿隧電晶體11具有N型源極區(未示出)及P型汲極區(未示出)。 當P型穿隧電晶體藉由外加偏壓橫跨汲極和源極並且在源極具有高電位(順向偏壓)而導通時，汲極電流從源極流向汲極。圖式中的箭頭說明在順向偏壓狀態下汲極電流流動的方向。下述將以相同方式執行。在下文中，P型穿隧電晶體稱為PTFET。記憶胞10包括具有連接至節點21之汲極及連接至節點40之源極的PTFET 12。PTFET 11之閘極係連接至節點21及PTFET 12之閘極係連接至節點20。所述PTFET 11和NTFET 13構成反相器1。所述 PTFET 12和NTFET 14構成反相器2。反相器1之輸出係輸入至反相器2，且反相器2之輸出反饋回反相器1。所述反相器1及反相器2構成正反器(flip-flop)電路。
記憶胞10包括連接在節點20和第一寫入位元線32之間的存取電晶體15。存取電晶體15係由NTFET組成，其中當NTFET導通時從節點20至第一寫入位元線32之電流通過其中。圖式中的箭頭說明在導通時電流流動的方向。
記憶胞10包括連接在節點21和第二寫入位元線33之間的存取電晶體16。存取電晶體16係由NTFET組成，其中當NTFET導通時從節點21至第二寫入位元線33之電流通過其中。圖式中的箭頭說明在導通時電流流動的方向。
記憶胞10包括MOS電晶體電路3，其回應外加在讀取字線36上的電壓及提供相應於在第一節點20上之電壓的電壓至讀取位元線34。MOS電晶體電路3包括具有連接至節點20之閘極及被接地之源極的NMOS電晶體18。NMOS電晶體18之汲極連接至NMOS電晶體17之源極且NMOS電晶體17之汲極連接至讀取位元線34。NMOS電晶體之閘極連接至讀取字線36。NMOS電晶體17之導通或截止係由外加在讀取字線36上之電壓控制。
根據實施例之半導體儲存裝置之記憶胞10包括其配置有反相器1及反相器2的正反器電路用以保存資料，其中反相器1及反相器2各由TFET組成。這允許操 作在電壓下，且因此將被提供之電源電壓VDD可以減低。所述實施例包括MOS電晶體電路3，其回應於外加在讀取字線36之電壓並提供相應於在第一節點20上之電壓的電壓至讀取位元線34。MOS電晶體電路3包括具有連接至節點20之閘極的NMOS電晶體18以及具有連接至讀取字線36之閘極及連接至讀取位元線34之汲極的NMOS電晶體17。NMOS電晶體17之導通和截止係由外加在讀取字線36之電壓控制。NMOS電晶體18係藉由外加在節點20上之高階層電壓截止。也就是，讀取操作係使用包括在讀取位元線34及接地電壓之間串聯連接之NMOS電晶體17之源極-汲極路徑及NMOS電晶體18之源極-汲極路徑的MOS電晶體電路3執行。藉由執行使用具有高驅動能力之MOS電晶體電路3讀取操作，相應於在節點20上之電壓的資料可以快速提供至讀取位元線34。所述讀取操作可因此高速執行。
半導體儲存裝置之操作將在下面敘述。寫入操作將參考第2圖敘述。在寫入操作中，例如接地電壓VSS之低階層電壓被外加至讀取字線36上。連接至讀取位元線34之NMOS電晶體17由此被截止。
在寫入操作中，例如電源電壓VDD之高階層電壓被外加在寫入字線30上。各自由具有連接至寫入字線30之閘極的NTFET組成的存取電晶體15和16由此被導通。例如，當低階層電壓外加至第一寫入位元線上32時，存取電晶體15被導通且節點20之電位被減低。在此 方式中，低階層資料被寫入至節點20中。同時，具有連接至節點20之閘極的NTFET 14被截止，且節點21變為高階層。
寫入操作主要被執行以導通分別連接至其中低階層資料被外加的寫入位元線32和33之存取電晶體15和16。在實施例中，當導通時用存取電晶體15和16執行寫入操作，其中存取電晶體15和16以汲極電流分別從節點20和21流至寫入位元線32和33的方式被連接。 寫入操作可因此被穩定地執行。
第3圖示出寫入操作之模擬結果。實線(i)表示外加在寫入字線30上之電壓。實線(ii)表示在節點20上之電壓變化。在時間t1，高階層電壓被外加在寫入字線30上。回應於外加的高階層電壓，存取電晶體15被導通，且因此節點20之電壓在時間t2開始降低以寫入低階層資料。
第4圖示出SRAM之蝴蝶曲線。圖式示出了其中電源電壓VDD被設定為0.5V之模擬結果。曲線(iii)表示節點20上之電壓。曲線(iv)表示節點21之電壓。水平軸表示節點20上之電壓，及垂直軸表示節點21上之電壓。示出於第4圖之蝴蝶曲線具有兩個穩定點P1和P2。 在曲線(iii)和曲線(iv)之間封閉的大面積指出電阻抵抗雜訊是大的。用存取電晶體15和16執行寫入操作，其中當由NTFET組成之存取電晶體15和16導通時以汲極電流分別從節點20和21流至寫入位元線32和33的方式被連 接。寫入操作可因此被穩定地執行。
讀取操作將參考第5圖敘述。在讀取操作中，例如接地電壓VSS之低電位電壓被外加在寫入字線30上。各具有連接至寫入字線30的閘極之存取電晶體15和16由此被截止。
例如電源電壓VDD之高階層電壓被外加在讀取字線36上。具有連接至讀取字線36之閘極的NMOS電晶體17由此被導通。例如，當高階層資料被保存在節點20上，NMOS電晶體18係在導通狀態，且因此在讀取位元線34上之電壓被減低。藉由檢測在讀取位元線34上的電壓，保存在記憶胞10之資料可被讀出。
藉由配置有具有高驅動能力之NMOS電晶體17和18之MOS電晶體電路3的使有執行資料之讀出，讀取資料之操作可被高速執行。
保存資料之保持操作將參考第6圖敘述。在保持操作中，例如接地電壓VSS之低階層電壓被外加在寫入字線30上。各具有連接至寫入字線30的閘極之存取電晶體15和16由此被截止。因為存取電晶體15和16的每一者係由以其中當導通時汲極電流分別從節點20和21流至寫入位元線32和33之方向連接之NTFET組成，在截止狀態下之漏電流是小的。
在保持操作中，例如接地電壓VSS之低階層電壓被外加在讀取字線36。具有連接至讀取字線36之閘極的NMOS電晶體17由此被截止。例如接地電壓VSS之 低階層電壓被外加在讀取位元線34。接地電壓VSS由此外加在NMOS電晶體18之源極以及NMOS電晶體17之閘極和汲極。因此，沒有漏電流路徑形成在NMOS電晶體17和NMOS電晶體18中。換句話說，即使設置具有高驅動能力之NMOS電晶體17及NMOS電晶體18，在保持操作期間的漏電流不會增加。
在實施例中，用存取電晶體15和16執行寫入操作，其中當由NTFET組成之存取電晶體15和16導通時以電流分別從節點20和21流至寫入位元線32和33的方式被連接。因此寫入操作可被穩定地執行。讀取操作係使用配置具有高驅動能力之NMOS電晶體17和18的MOS電晶體電路3執行。讀取操作可因此以高速執行。 在保持操作中，其中由分別連接至寫入位元線32和33之由NTFET組成的存取電晶體15和16以及連接至讀取位元線34之NMOS電晶體17和18被截止。藉由在讀取位元線34上外加例如接地電壓VSS之低階層電壓，也就是外加相同的電壓至NMOS電晶體18之源極及NMOS電晶體17之汲極，在NMOS電晶體17和18中漏電流路徑的形成可以避免。所述具有低漏電之半導體儲存裝置可因此被提供。
(第二實施例)
第7圖根據第二實施例示出半導體儲存裝置之記憶胞之配置。相應於上述實施例的組件被附加以相同 的元件編號。根據實施例記憶胞10包括第一讀取位元線34及第二讀取位元線35。藉由提供一對讀取位元線，讀取操作之速度可被提升。也就是說，實施例係配置以在讀取操作中藉由讀取電路(未示出)偵測第一讀取位元線34和第二讀取位元線35之間的電壓差，且放大及偵測第一讀取位元線34和第二讀取位元線35之間的輕微電壓差。 在此方式中，讀取操作可被高速執行。
根據實施例之記憶胞10包括第一MOS電晶體電路3，第一MOS電晶體電路回應於外在加讀取字線36上之電壓的電壓且提供相應於在第一節點20上的電壓至第一讀取位元線34。第一MOS電晶體電路3包括具有連接至第一讀取位元線34之汲極的NMOS電晶體17。 NMOS電晶體17之源極連接至NMOS電晶體18之汲極。 NMOS電晶體18之源極接地。NMOS電晶體17之閘極連接至讀取字線36。NMOS電晶體18之閘極連接至節點20。
記憶胞10包括第二MOS電晶體電路4，第二MOS電晶體電路回應於外加在讀取字線36之電壓且提供相應於第二節點21之電壓的電壓至第二讀取位元線35。 第二MOS電晶體電路4包括具有連接至第二讀取位元線35之汲極的NMOS電晶體42。NMOS電晶體42之源極連接至NMOS電晶體43之汲極。NMOS電晶體43之源極接地。NMOS電晶體42之閘極連接至讀取字線36。NMOS電晶體43之閘極連接至節點21。
實施例中，在讀取操作中，例如電源電壓VDD之高階層電壓被外加在讀取字線36上。各具有連接至讀取字線36之閘極之NMOS電晶體17和42由此被導通。例如，當高階層資料被保存在節點20上，NMOS電晶體18係在導通狀態，且因此在第一讀取位元線34上之電壓被減低。因為NMOS電晶體43係在截止狀態，第二讀取位元線35之電壓被維持。藉由檢測第一讀取位元線34和第二讀取位元線35之間的電壓差，保存在記憶胞10之資料可被讀出。藉由使用配置有具有高驅動能力之NMOS電晶體17、18、42和43之MOS電晶體電路3和4執行資料之讀出，讀取資料之操作可以高速執行。
在保持操作中，例如接地電壓VSS之低階層電壓被外加在讀取字線36上。各具有連接至讀取字線36之閘極的NMOS電晶體17及NMOS電晶體42由此被截止。例如接地電壓VSS之低階層電壓被外加在第一讀取位元線34及第二讀取位元線35。接地電壓VSS由此外加在NMOS電晶體18之源極以及NMOS電晶體17之閘極和汲極，且沒有漏電流路徑形成在NMOS電晶體17和NMOS電晶體18中。同樣地，接地電壓VSS被施加在NMOS電晶體43之源極以及NMOS電晶體42之閘極和汲極，且沒有漏電流路徑形成在NMOS電晶體42和NMOS電晶體43內。換句話說，即使設置配置有具有高驅動能力之NMOS電晶體17、18、42和43之MOS電晶體電路3和4，在保持操作期間的漏電流不會增加。
(第三實施例)
第8圖根據第三實施例示出半導體儲存裝置之記憶胞的配置。相應於上述實施例的組件被附加以相同的元件編號。根據實施例之半導體儲存裝置的記憶胞10包括第一MOS電晶體電路3，第一MOS電晶體電路回應於外加在讀取字線36上之電壓且提供相應於在第一節點20上之電壓的電壓至第一讀取位元線34。第一MOS電晶體電路3係配置有具有連接至第一節點20之閘極、連接至第一讀取位元線34之汲極及連接至讀取字線36之源極的NMOS電晶體18。
根據實施例之半導體儲存裝置的記憶胞10包括第二MOS電晶體電路4，第二MOS電晶體電路回應於外加在讀取字線36上之電壓且提供相應於在第二節點21上之電壓的電壓至第二讀取位元線35。第二MOS電晶體電路4係配置有具有連接至第二節點21之閘極、連接至第二讀取位元線35之汲極及連接至讀取字線36之源極的NMOS電晶體43。
在讀取操作中，例如接地電壓VSS之低電位電壓被外加在寫入字線30上。各由具由連接至寫入字線30之閘極的NTFET組成的存取電晶體15和16由此被截止。例如接地電壓VSS之低電位電壓被外加在讀取字線36上。例如，當高階層資料被保存在節點20上且低階層資料被保存在節點21上時，NMOS電晶體18係在導通狀 態，且在第一讀取位元線34上之電壓被減低以及在第二讀取位元線35上之電壓被保持在高階層。所讀出之資料藉由檢測第一讀取位元線34和第二讀取位元線35之間的電壓差被執行。也就是，讀取操作使用具有高驅動能力之NMOS電晶體18和43被執行。
在保持操作中，例如接地電壓VSS之低階層電壓被外加在讀取字線36上。例如接地電壓VSS之低階層電壓被外加在第一讀取位元線34和第二讀取位元線35上。接地電壓VSS由此外加在NMOS電晶體18之源極和汲極以及NMOS電晶體43之源極和汲極上，且沒有漏電流路徑形成在NMOS電晶體18和NMOS電晶體43中。 換句話說，即使設置具有高驅動能力之NMOS電晶體18和43，在保持操作期間的漏電流不會增加。
根據實施例之半導體儲存裝置的記憶胞10包括具有高驅動能力之NMOS電晶體18和43，其中NMOS電晶體18和43作為用於讀取保存在節點20和節點21之資料的存取電晶體。藉由使用具有高驅動能力之NMOS電晶體18和43執行資料的讀出，在半導體儲存裝置中的讀取操作可以高速執行。
(第四實施例)
第9圖根據第四實施例示出半導體儲存裝置之系統之配置。相應於上述實施例的組件被附加以相同的元件編號。根據實施例之半導體儲存裝置包括複數個寫入 字線WWL0和WWL1以及複數個讀取字線RWL0和RWL1。寫入字線WWL0和WWL1連接至寫入欄解碼器(未示出)。導通存取電晶體15和16之電壓在寫入操作中被提供至寫入字線WWL0和WWL1。讀取字線RWL0和RWL1連接至讀取欄解碼器(未示出)。導通NMOS電晶體17和42之電壓在讀取操作中被提供至讀取字線RWL0和RWL1。
根據實施例之半導體儲存裝置包括複數個第一寫入位元線WBL0和WBL1以及複數個第二寫入位元線WBLB0和WBLB1。同樣地，也包括複數個第一讀取位元線RBL0和RBL1以及複數個第二讀取位元線RBLB0和RBLB1。也包括連接至第一寫入位元線WBL0或WBL1、第二寫入位元線WBLB0或WBLB1、第一讀取位元線RBL0或RBL1、第二讀取位元線RBLB0或RBLB1、寫入字線WWL0或WWL1以及讀取字線RWL0或RWL1的記憶胞10。例如，記憶胞10具有相同於第7圖實施例中敘述之記憶胞10的配置。
根據實施例之半導體儲存裝置包括預先充電(precharge)和等化(equalization)電路60。預先充電和等化電路60回應於預先充電訊號PRE。預先充電和等化電路60包括三個PMOS電晶體61、62和63。
根據實施例之半導體儲存裝置包括保持控制電路70。保持控制電路70包括各具有連接至第一讀取位元線RBL0或RBL1或連接至第二讀取位元線RBLB0或 RBLB1之汲極以及源極接地之NMOS電晶體71、72、73和74。在保持操作中，保持控制電路70回應於外加在端點75上之保持訊號RETENH以設定在第一讀取位元線RBL0和RBL1以及第二讀取位元線RBLB0和RBLB1之電壓為例如接地電壓VSS之低電位。如前面所述，這可以避免在使用於讀取操作之NMOS電晶體17、18、42和43中形成漏電流路徑。
根據實施例之半導體儲存裝置包括寫入電路80。寫入電路80包括組成反相器之電晶體81和83以及也組成反相器之電晶體82和84。外加在端點85上之電源電壓VDD作為寫入電路80之偏壓。輸入Din和/Din透過閘極電路100被提供至寫入電路80。
閘極電路100包括兩個NAND電路101和102。寫入資料訊號Data和/Data被提供至NAND電路101和102。從AND電路110之輸出訊號被提供至NAND電路101和102之共同輸入端。寫入控制訊號WRITE及欄選擇訊號COL0-7被提供至AND電路110。
根據實施例之半導體儲存裝置包括讀取電路90。讀取電路90包括兩個PMOS電晶體91和92。回應於從NAND電路93提供的讀取訊號COLSELR，讀取電路90連接第一讀取位元線RBL0和RBL1以及第二讀取位元線RBLB0和RBLB1至感測放大器120。
感測放大器120包括PMOS電晶體121和122以及NMOS電晶體123和124。感測放大器控制訊號SAE 被提供至連接在感測放大器120和接地電壓VSS之間的NMOS電晶體125之閘極。感測放大器120係由使用來控制NMOS電晶體125導通或截止之相同感測放大器控制訊號SAE來控制。在感測放大器120中放大的訊號被輸出作為輸出訊號Dout和/Dout。
根據實施例之半導體儲存裝置包括保持控制電路70，其中保持控制電路70在保持操作中提供例如接地電壓VSS之低電位至第一讀取位元線RBL0和RBL1以及第二讀取位元線RBLB0和RBLB1。在保持操作中，保持控制電路70設定第一讀取位元線RBL0和RBL1以及第二讀取位元線RBLB0和RBLB1之電壓為例如接地電壓VSS。以此方式，接地電壓VSS被外加在每一個形成在NMOS電晶體17和NMOS電晶體18中串聯連接之源極-汲極路徑以及形成在NMOS電晶體42和NMOS電晶體43中串聯連接之源極-汲極路徑的兩端。這避免漏電流路徑形成在NMOS電晶體17和NMOS電晶體18以及NMOS電晶體42和NMOS電晶體43中。因此，即使當具有高驅動能力之NMOS電晶體17、18、42和43被提供來使用於讀取操作，在保持操作期間的漏電流不會增加。
在上述實施例中，反相器1係配置有PTFET 11和NTFET 13，且反相器2係配置有PTFET 12和NTFET 14。然而，反相器之配置不限制於此種配置。例如，反相器1可以僅配置有NTFET 13而沒有PTFET 11，且反相器2同時可以僅配置有NTFET 14而沒有PTFET 12，其中NTFET 13和NTFET 14之閘極和汲極彼此交叉連接。
當已說明特定實施例時，僅以範例之方式來表達這些實施例，而非意圖限制本發明之範圍。的確，可以多種其他形式來實施本文所述之新穎的實施例；並且，可在不背離本發明精神下，以本文所述之實施例的形式完成各種省略、替代和改變。隨附之申請專利範圍以及其相等物旨在涵蓋可落在本發明之範圍和精神內的此種實施型態或修改。
1,2‧‧‧反相器
3‧‧‧MOS電晶體電路
10‧‧‧記憶胞
11,12‧‧‧P型穿隧電晶體
13,14‧‧‧N型穿隧電晶體
15,16‧‧‧存取電晶體
17,18‧‧‧NMOS電晶體
20,21,22,40‧‧‧節點
30,WWL‧‧‧寫入字線
32,33,WBL‧‧‧寫入位元線
34,RBL‧‧‧讀取位元線
36,RWL‧‧‧讀取字線
WBLB‧‧‧第二寫入位元線
VDD‧‧‧電源電壓

Claims (20)

  1. 一種半導體儲存裝置，包含：第一反相器，其配置有穿隧電晶體；第一節點，其從該第一反相器接收輸出；第二反相器，其配置有穿隧電晶體，其中該第二反相器接收來自該第一反相器之該輸出並提供輸出至該第一反相器；第二節點，其從該第二反相器接收該輸出；第一存取電晶體，其具有在該第一節點及第一寫入位元線之間連接之源極-汲極路徑及連接至寫入字線之閘極；第二存取電晶體，其具有在該第二節點及第二寫入位元線之間連接之源極-汲極路徑及連接至該寫入字線之閘極；以及第一MOS電晶體電路，其配置以回應外加在讀取字線之電壓及在讀取操作中提供相應於該第一節點上之電壓的電壓至第一讀取位元線，其中該第一MOS電晶體電路包括第一NMOS電晶體，其具有連接至該第一節點之閘極以及源極-汲極路徑，該源極-汲極路徑回應於外加在該讀取字線的該電壓將相應於在該第一節點上的該電壓提供給該第一讀取位元線；該第一存取電晶體包括當導通在順向偏壓狀態下以汲極電流從該第一節點流至該第一寫入位元線的方式連接的穿隧電晶體，以及 該第二存取電晶體包括當導通在順向偏壓狀態下以汲極電流從該第二節點流至該第二寫入位元線的方式連接的穿隧電晶體。
  2. 如申請專利範圍第1項所述之半導體儲存裝置，其中該第一MOS電晶體電路更包括具有串聯連接該第一MOS電晶體之該源極-汲極路徑之源極-汲極路徑及連接至該讀取字線之閘極的第二NMOS電晶體。
  3. 如申請專利範圍第2項所述之半導體儲存裝置，更包含保持控制電路，其在保持操作中提供接地電壓至該第一讀取位元線。
  4. 如申請專利範圍第1項所述之半導體儲存裝置，其中該第一NMOS電晶體包括具有連接至該讀取字線之源極及連接至該第一讀取位元線之汲極。
  5. 如申請專利範圍第4項所述之半導體儲存裝置，更包含保持控制電路，其在保持操作中提供接地電壓至該第一讀取位元線。
  6. 如申請專利範圍第1項所述之半導體儲存裝置，更包含第二MOS電晶體電路，其配置以回應外加在該讀取字線之電壓及提供相應於該第二節點上之電壓的電壓至第二讀取位元線，其中該第二MOS電晶體電路包括具有連 接至該第二節點之閘極以及源極-汲極路徑，其回應於外加在該讀取字線的該電壓將相應於在該第二節點上的該電壓提供給該第二讀取位元線。
  7. 如申請專利範圍第6項所述之半導體儲存裝置，其中該第二NMOS電晶體包括具有連接至該讀取字線之源極及連接至該第二讀取位元線之汲極。
  8. 如申請專利範圍第7項所述之半導體儲存裝置，更包含保持控制電路，其在保持操作中提供接地電壓至該第二讀取位元線。
  9. 如申請專利範圍第6項所述之半導體儲存裝置，其中該第二MOS電晶體電路包括具有串聯連接該第二NMOS電晶體之該源極-汲極路徑的源極-汲極路徑及連接至該讀取字線之閘極的第三NMOS電晶體。
  10. 如申請專利範圍第9項所述之半導體儲存裝置，更包含保持控制電路，其在保持操作中提供接地電壓至該第二讀取位元線。
  11. 一種驅動半導體儲存裝置的方法，該半導體儲存裝置包括：第一反相器，其配置有穿隧電晶體；第一節點，其從該第一反相器接收輸出； 第二反相器，其配置有穿隧電晶體，其中該第二反相器接收來自該第一反相器之該輸出並提供輸出至該第一反相器；第二節點，其從該第二反相器接收該輸出；第一存取電晶體，其配置有具有在該第一節點及第一寫入位元線之間連接之源極-汲極路徑及連接至寫入字線之閘極的穿隧電晶體；第二存取電晶體，其配置有具有在該第二節點及第二寫入位元線之間連接之源極-汲極路徑及連接至該寫入字線之閘極的穿隧電晶體；以及包括第一NMOS電晶體之第一MOS電晶體電路，該第一NMOS電晶體具有連接至該第一節點之閘極以及源極-汲極路徑，該源極-汲極路徑回應於施加在該字線的該電壓將相應於在該第一節點上的該電壓提供給該第一讀取位元線，以及該第一MOS電晶體電路配置以回應外加在讀取字線之電壓，其中驅動該半導體儲存裝置的該方法包含：在寫入操作中，施加第一電壓至該寫入字線以導通該第一及第二存取電晶體，以寫入資料至該第一及第二節點內；在該讀取操作中，施加不同於該第一電壓之第二電壓至該寫入字線以截止該第一及第二存取電晶體，以讀取寫入在該第一及第二節點中的該資料；在該讀取操作中，施加電壓至該讀取字線以讀取寫入 在該第一節點中的該資料，以將相應於在該第一節點上的該電壓透過該第一NMOS電晶體之該源極-汲極路徑供應該電壓給該第一讀取位元線；以及在保持操作中，施加相同於外加在該第一NMOS電晶體之源極上之電壓的電壓至該第一讀取位元線，以保存寫入在該第一及第二節點中的該資料。
  12. 如申請專利範圍第11項所述之驅動半導體儲存裝置的方法，其中所述施加該電壓至該第一讀取位元線包括在保持操作中施加接地電壓至該第一讀取位元線。
  13. 如申請專利範圍第11項所述之驅動半導體儲存裝置的方法，其中該第一MOS電晶體電路包括具有在該第一MOS電晶體之該源極-汲極路徑和該第一讀取位元線之間連接的源極-汲極路徑及連接至該讀取字線之閘極的第二NMOS電晶體，以及該方法更包含：在該寫入操作中，施加用於截止該第二NMOS電晶體之電壓至該讀取字線；在該讀取操作中，施加用於導通該第二NMOS電晶體之電壓至該讀取字線；以及在該保持操作中，施加用於截止該第二NMOS電晶體之電壓至該讀取字線。
  14. 如申請專利範圍第13項所述之驅動半導體儲存 裝置的方法，更包含在該保持操作中，施加電壓至該寫入字線以截止該第一及第二存取電晶體。
  15. 如申請專利範圍第11項所述之驅動半導體儲存裝置的方法，更包含施加在該讀取字線上之電壓至該第一NMOS電晶體之該源極以讀取寫入在該第一和第二節點的該資料。
  16. 如申請專利範圍第15項所述之驅動半導體儲存裝置的方法，更包含在該保持操作中，施加接地電壓至該讀取字線。
  17. 如申請專利範圍第16項所述之驅動半導體儲存裝置的方法，更包含在該保持操作中，施加接地電壓至該第一讀取位元線。
  18. 如申請專利範圍第11項所述之驅動半導體儲存裝置的方法，其中該半導體儲存裝置包括含有第二NMOS電晶體之第二MOS電晶體電路，該第二NMOS電晶體具有連接至該第二節點之閘極以及源極-汲極路徑，該源極-汲極路徑在該讀取操作下將相應於在該第二節點上的電壓提供給該第二讀取位元線，以及該第二MOS電晶體電路配置以回應外加在該讀取字線之該電壓，以及該方法更包含施加在該讀取字線上之該電壓至該第二NMOS電晶體之該源極。
  19. 如申請專利範圍第18項所述之驅動半導體儲存裝置的方法，更包含在該保持操作中，施加接地電壓至該第二讀取位元線。
  20. 如申請專利範圍第19項所述之驅動半導體儲存裝置的方法，更包含在該保持操作中，施加接地電壓至該讀取字線。
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