JP2006338730A - 半導体記憶装置 - Google Patents

Abstract

【課題】リファレンスレベルを用いることなくデータ増幅を可能にする。
【解決手段】本半導体記憶装置のメモリセルは、書き込みワード線ＷＷＬにより制御される書き込みトランジスタＮＭ１が、書き込みビット線ＷＢＬとストレージノードＳＮとの間に接続され、ストレージノードＳＮと読み出しビット線ＲＢＬとの間に、インバータＩＮＶと、読み出しワード線ＲＷＬにより制御される読み出しトランジスタＮＭ２とが縦続接続されている。
【選択図】図１

Description

本発明は、メモリセルアレイを構成する各メモリセルが、書き込みトランジスタと、読み出しトランジスタと、ストレージノードとを備える半導体記憶装置に関する。

図１１に、ＤＲＡＭセルの一種である、３トランジスタ型のメモリセルを示す。
図示のメモリセル１００は、１つの書き込みトランジスタＴｗと、２つの読み出しトランジスタ、すなわち選択トランジスタＴｓおよびアンプトランジスタＴａとを有する。

書き込みトランジスタＴｗのソースとドレインの一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。選択トランジスタＴｓのソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方がアンプトランジスタＴａに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。アンプトランジスタＴａのソースとドレインの一方が接地電圧（コモンソース線ＣＳＬ）に接続され、他方が選択トランジスタＴｓに接続され、ゲートがストレージノードＳＮに接続されている。
このようなメモリセル１００が、図１２（Ａ）に示すようにマトリックス状に配置されメモリセルアレイが形成されている。書き込みビット線ＷＢＬ１〜ＷＢＬ４および読み出しビット線ＲＢＬ１〜ＲＢＬ４は、列（カラム）方向に並ぶ複数のメモリセル１００で共有され、書き込みワード線ＷＷＬ１〜ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４は、行（ロウ）方向に並ぶ複数のメモリセル１００で共有されている。

つぎに、図１２（Ａ）の２行目のセル群を選択して、そのメモリセルの１つ置きに、“１”データまたは“０”データを書き込む動作を説明する。

図１２（Ｂ）〜図１２（Ｆ）は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
任意の一の書き込みワード線（本例ではＷＷＬ２）を選択し、それに直交して配置された書き込みビット線ＷＢＬ１〜ＷＢＬ２を選択する。

書き込み対象のメモリセルに“１”データを格納する場合は、図１２（Ｃ）に示すように、該当するメモリセルが接続された書き込みビット線ＷＢＬ１およびＷＢＬ３に電源電圧Ｖddを印加する。また、書き込み対象メモリセルに“０”データを格納する場合は、図１２（Ｄ）に示すように、当該メモリセルに接続された書き込みビット線ＷＢＬ２およびＷＢＬ４を０[Ｖ]で維持する。
これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線ＷＷＬ２の電圧を立ち上げる。ここで、図１１に示すメモリセル１００は、その書き込みトランジスタＴｗにＮＭＯＳトランジスタを用いていることから、それがオンしたときにドレイン電圧から閾値電圧だけ下がった電圧がソースに伝達される。したがって、“１”データ書き込みの際に、ストレージノードＳＮに電源電圧Ｖddを設定するためには、図１２（Ｂ）に示すように、選択された書き込みワード線ＷＷＬに電源電圧Ｖddを、閾値電圧Ｖthだけ昇圧した電圧を印加する必要がある。なお、“１”データに対応する電圧として、ストレージノードＳＮに電源電圧Ｖdd以下の電圧を書き込む場合は、選択された書き込みワード線ＷＷＬ２に電源電圧Ｖddを印加してもよい。
図１２（Ｅ）および図１２（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４および読み出しワード線ＲＷＬ１〜ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。

このような書き込みワード線と書き込みビット線の電圧制御により、所望のメモリセルに“０”または“１”のデータを任意に書き込むことが可能となる。
一方、非選択の書き込みワード線ＷＷＬ１,ＷＷＬ３,ＷＷＬ４に接続されたメモリセル（非選択セル）の書き込みトランジスタＴｗは、そのドレインに電源電圧Ｖdd相当の高い電圧が印加される。ところが、非選択セルの書き込みトランジスタＴｗは、そのゲートが閉じていることから、格納されたデータが変化しない。

３トランジスタ型のメモリセル１００のデータ保持時に、メモリセルアレイ内の制御線（ビット線およびワード線）全てを０[Ｖ]にする。このとき、書き込みトランジスタＴｗがオフし、全てのメモリセル１００のストレージノードＳＮが電気的にフローティングになることから、格納されたデータが保持される。
とくに、ストレージノードＳＮに“０”（たとえば、ローレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていることから、この“０”データは安定的に保持される。
これに対し、ストレージノードＳＮに“１”（たとえば、ハイレベル）データが格納されている場合、メモリアレイ内の制御線（ビット線およびワード線）が全て０[Ｖ]（ローレベル）になっていると、ストレージノードＳＮに溜められた電荷がリークにより各制御線に抜ける。そのため“１”データは、ストレージノードＳＮのハイレベル電圧が読み出し不能なレベルに減衰するまでの期間だけ保持される。

図１３に、ストレージノードＳＮに格納された“１”データのリークパスを示す。
第１に、ストレージノードＳＮから、オフ状態の書き込みトランジスタＴｗを介して書き込みビット線ＷＢＬにオフリーク電流が流れるパスＰ１が存在する。
第２に、ストレージノードＳＮである書き込みトランジスタＴｗのＮ^＋領域から基板（Ｐ型ウェル）に接合リーク電流が流れるパスＬＰ２が存在する。
第３に、ストレージノードＳＮから、アンプトランジスタＴａのゲート電極、ゲート絶縁膜を通って基板（Ｐウェル）にゲートリーク電流が流れるパスＰ３が存在する。

図１４に、上記３つのパスＰ１〜Ｐ３を流れる電流の合計が１[pA]と仮定した場合の、“１”データのリークによる経時変化を計算した結果を示す。この計算では、ストレージノードＳＮの負荷容量を２[fF]、“１”データを書き込み直後のストレージノード電圧を１[Ｖ]としている。
この計算結果によれば、ストレージノードＳＮに格納されていた１[Ｖ]の電圧が、約１[msec]で０.５[Ｖ]に減衰し、約２[msec]で接地電圧に到達する。

図１５は、図１２に示す方法によって書き込まれたデータを読み出す動作を示す図である。図１５（Ａ）は、メモリセルアレイの等価回路図であり、図１５（Ｂ）〜図１５（Ｆ）は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
読み出しワード線ＲＷＬ２を選択し、それに直交して配置された読み出しビット線ＲＢＬ１〜ＲＢＬ４を選択する。この選択時に、以下の電圧設定を行う。

図１５（Ｃ）および図１５（Ｄ）に示すように、時間Ｔ１にて、選択した全ての読み出しビット線ＲＢＬ１〜ＲＢＬ４を電源電圧Ｖddにプリチャージし、ハイインピーダンス（電気的フローティング状態）で保持する。
つぎに、図１５（Ｂ）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖddを印加する。
図１５（Ｅ）および図１５（Ｆ）に示す非選択の書き込みワード線ＷＷＬ１〜ＷＷＬ４、非選択の読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４、ならびに、コモンソース線ＣＳＬは０[Ｖ]で維持する。

読み出し対象のメモリセルのストレージノードＳＮに“１”が格納されている場合、アンプトランジスタＴａがオン可能な状態になっている。このため、図１５（Ｃ）の時間Ｔ２にて当該メモリセルの選択トランジスタＴｓがオンすると、図１５（Ａ）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３から読み出し電流Ｉｒが流れ出す。読み出し電流Ｉｒは、当該メモリセルの選択トランジスタＴｓとアンプトランジスタＴａを介して、コモンソース線ＣＳＬに流れる。その結果、図１５（Ｃ）に示すように、選択された読み出しビット線ＲＢＬ１,ＲＢＬ３の電圧が時間Ｔ２を境にプリチャージレベル（Ｖddレベル）から低下する。このとき読み出しビット線の負荷容量が大きいと、それをディスチャージするのにある程度の時間がかかる。

一方、読み出し対象メモリセルのストレージノードＳＮに“０”データが格納されている場合、アンプトランジスタＴａがオン可能な状態にならないことから、読み出し電流Ｉｒが流れず、図１５（Ｄ）に示すように、選択された読み出しビット線ＲＢＬ２Ｒ,ＢＬ４はプリチャージレベルに保たれたままとなる。
なお、非選択のメモリセルは、図１５（Ｅ）に示すように、その読み出しワード線ＲＷＬ１,ＲＷＬ３,ＲＷＬ４が０[Ｖ]のままで、選択トランジスタＴｓのゲートが閉じていることから、読み出し電流Ｉｒが流れない。

図１５（Ｃ）および図１５（Ｄ）の時間Ｔ３にて、読み出しビット線ＲＢＬ１〜ＲＢＬ４の各々に接続されている不図示のセンスアンプを起動し、上記読み出し電流Ｉｒが流れる／流れないに応じた電圧変化を増幅して、読み出し信号として外部に出力する。

このような読み出しワード線と読み出しビット線の電圧制御により、所望のメモリセルに格納されている“０”または“１”のデータに応じた読み出し信号を得ることができる。

図１６に、ストレージノード電圧Ｖsnと読み出し電流Ｉｒの関係を例示する。
電源電圧Ｖddを１.８[Ｖ]とすると、“１”データを書き込み直後のストレージノード電圧Ｖsnは１[Ｖ]程度である。この場合、図１６から、読み出し電流Ｉｒは２５[μA]程度流れることが分かる。
ところが、前述したようにリークによりストレージノード電圧Ｖsnがデータ保持中に低下する。したがって、データ保持時間が長いほど、読み出し電流Ｉｒが小さくなる。

上記読み出し信号の“０”と“１”を判定するために、“１”データに対応した読み出し電流Ｉｒが１０[μA]以上必要と仮定する。このとき、読み出し電流Ｉｒ≧１０[μA]を満たすストレージノード電圧Ｖsnは０.８[Ｖ]以上となる。
また、図１４より、ストレージノード電圧Ｖsnが１[Ｖ]から０.８[Ｖ]に低下する時間は０.４[msec]と見積もられる。
このため、確実なデータ読み出しのためには、“１”データを書き込んでから０.４[msec]以内にメモリセルをリフレッシュ（再書き込み）する必要がある。

この３トランジスタ型のメモリセルは、ストレージノード電圧でアンプトランジスタのゲートバイアス状態が決まり、これに応じてデータ読み出し時に、読み出しビット線からコモンソース線に電流が流れ出すか否かが決まる。つまり、読み出しビット線に対し、電源電圧Ｖdd等のプリチャージ電圧から電荷を引き抜くプルダウン動作のみが、保持データに応じて選択的に実行される。

そして、センスアンプ動作時にリファレンスレベルを別途準備して、たとえば、読み出しビット線電圧がリファレンスレベルより下がった場合を“１”データ、下がらない場合を“０”データとして検出している。

本発明が解決しようとする課題は、リファレンスレベルを用いることなくデータ増幅が可能なメモリセルを備える半導体記憶装置を実現することである。

本発明に係る半導体記憶装置は、メモリセルアレイを構成する各メモリセルが、データ入力用の書き込みトランジスタと、データ出力用の読み出しトランジスタと、前記書き込みトランジスタから入力したデータを保持するストレージノードとを備える半導体記憶装置であって、書き込みワード線により制御される前記書き込みトランジスタが、書き込みビット線と前記ストレージノードとの間に接続され、前記ストレージノードと読み出しビット線との間に、インバータと、読み出しワード線により制御される前記読み出しトランジスタとが縦続接続されている。

上記構成によれば、データ入力時に書き込みトランジスタを介してデータがストレージノードに入力される。このときストレージノードにハイレベル電圧が入力されると、インバータがローレベルを出力する。このローレベルはインバータのロー側の電源電圧（基準電圧）に維持される。一方、ストレージノードにローレベル電圧が入力されると、インバータがハイレベルを出力する。このハイレベルはインバータのハイ側の電源電圧に維持される。
したがって、データ読み出し時に、読み出しビット線を電源電圧と基準電圧との間の電圧にプリチャージすると、記憶データに応じて、インバータがプルアップ動作またはプルダウン動作し、読み出しビット線の電位を電源電圧のハイ側またはロー側に速やかに駆動する。

インバータの電源は別途用意しても良いが、本発明では好ましくは、以下の構成を採用できる。
本発明では好適に、前記インバータが、前記読み出しワード線と基準電圧線との間に縦続接続され、各ゲートが前記ストレージノードに接続されているＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなる。
あるいは好適に、前記インバータが、前記書き込みビット線と基準電圧線との間に縦続接続され、各ゲートが前記ストレージノードに接続されているＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなる。

これらの２つ構成では、インバータのハイ側の電源が、読み出しワード線（または書き込みビット線）のハイレベル電圧により供給される。換言すると、読み出しワード線は読み出し動作の期間だけハイレベルに駆動されることから、これを利用し、あるいは、読み出し時には用いられない書き込みビット線を利用することによって、インバータの電源供給を必要なときだけ行う。

本発明によれば、リファレンスレベルを用いることなくデータ検出が可能なメモリセルを備える半導体記憶装置を実現できる。

以下、メモリセル内の読み出しおよび書き込みトランジスタをＮＭＯＳトランジスタから構成した場合を例として、本発明の実施形態を説明する。

図１は、本発明の実施形態において、半導体記憶装置の模式的なブロック図である。
図１に示す半導体記憶装置１は、メモリブロック１Ａを有し、メモリブロック１Ａ内に、メモリセルアレイ２と、メモリセルアレイ２の動作に関する回路を含む周辺回路とを備える。
周辺回路には、図示されていないアドレスデコーダ、書き込み制御回路、読み出し制御回路および電源回路等を含む。図１には、このうち読み出し制御回路に含まれるセンスアンプアレイ３のみ示している。

［第１実施形態］
図２に、本実施形態のメモリセルアレイ２の基本構成を２×２セルで示す。また、図３に、メモリセルの等価回路を示す。
図３に示すメモリセルＭＣ１は、ＮＭＯＳトランジスタからなる書き込みトランジスタＮＭ１と、ＮＭＯＳトランジスタからなる読み出しトランジスタＮＭ２と、インバータＩＮＶとを有する。

書き込みトランジスタＮＭ１のソースとドレインの一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。

ストレージノードＳＮはインバータＩＮＶの入力、すなわちインバータＩＮＶを構成するＰＭＯＳトランジスタＰＭのゲートと、ＮＭＯＳトランジスタＮＭ３のゲートに共通に接続されている。ＰＭＯＳトランジスタＰＭとＮＭＯＳトランジスタＮＭ３は、電源電圧Ｖccの供給線と基準電位、たとえば接地電位ＧＮＤの供給線（コモンソース線ＣＳＬ）との間に縦続接続されている。ＰＭＯＳトランジスタＰＭとＮＭＯＳトランジスタＮＭ３の接続点がインバータＩＮＶの出力ノード（以下、反転ノードＸＮという）となる。

読み出しトランジスタＮＭ２のソースとドレインの一方が読み出しビット線ＲＢＬに接続され、他方が反転ノードＸＮに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。

このようなメモリセルＭＣ１が、図２に示すようにマトリックス状に配置され、メモリセルアレイが形成されている。
書き込みビット線ＷＢＬ１および読み出しビット線ＲＢＬ１は、列（カラム）方向に並ぶメモリセルＭＣ１とＭＣ３で共有され、同様に、書き込みビット線ＷＢＬ２および読み出しビット線ＲＢＬ２はメモリセルＭＣ２とＭＣ４で共有されている。
書き込みワード線ＷＷＬ１と読み出しワード線ＲＷＬ１は、行（ロウ）方向に並ぶメモリセルＭＣ１とＭＣ２で共有され、同様に、書き込みワード線ＷＷＬ２と読み出しワード線ＲＷＬ２はメモリセルＭＣ３とＭＣ４で共有されている。なお、電源電圧Ｖccの供給線およびコモンソース線ＣＳＬは図示を省略しているが、これを同様にして複数のメモリセルＭＣ１で共有させるとよい。

メモリセルのレイアウトおよび断面構造はとくに図示しないが、ＰウェルとＮウェルが半導体基板に形成されている。ＰウェルにはＮＭＯＳトランジスタ、すなわち書き込みトランジスタＮＭ１、読み出しトランジスタＮＭ２およびインバータＩＮＶのＮＭＯＳトランジスタＮＭ３が形成されている。Ｎウェルには、インバータＩＮＶのＰＭＯＳトランジスタＰＭが形成されている。

つぎに、図２に示すメモリセルアレイにおいて、１行目のセル群を選択して、そのメモリセルの１つ置きに、“１”データまたは“０”データを書き込む動作を説明する。

図４（Ａ）は、書き込み時にアクティブにする制御線（太線）と、書き込み電流経路を示すセルアレイ等価回路である。図４（Ｂ）〜図４（Ｆ）は、ワード線およびビット線等の各種制御線について、その電圧変化を示すタイミングチャートである。
任意の一の書き込みワード線（本例ではＷＷＬ１）を選択し、それに直交して配置された書き込みビット線ＷＢＬ１,ＷＢＬ２を選択する。この選択時に、以下の電圧設定を行う。

書き込み対象のメモリセルＭＣ１に“１”データを格納する場合は、図４（Ｃ）に示すように、メモリセルＭＣ１が接続された書き込みビット線ＷＢＬ１に電源電圧Ｖccを印加する。また、メモリセルＭＣ２に“０”データを格納する場合は、図４（Ｄ）に示すように、メモリセルＭＣ２に接続された書き込みビット線ＷＢＬ２を接地電圧０[Ｖ]で維持する。
図４（Ｂ）に示すように、これらビット線電圧の制御とほぼ同じタイミングで、選択された書き込みワード線ＷＷＬ１の電圧を立ち上げる。
図４（Ｅ）に示す非選択の書き込みワード線ＷＷＬ２および読み出しワード線ＲＷＬ１,ＲＷＬ２は０[Ｖ]で維持する。

このような書き込みワード線と書き込みビット線の電圧制御により、図４（Ａ）に示すように、メモリセルＭＣ１には書き込みビット線ＷＢＬ１から書き込み電流Ｉｒが流れ、メモリセルＭＣ２には書き込み電流Ｉｒが流れない。このようにして所望のメモリセルＭＣ１,ＭＣ２にそれぞれ“０”,“１”のデータを任意に書き込むことが可能となる。
一方、非選択の書き込みワード線ＷＷＬ２に接続されたメモリセルＭＣ３（非選択セル）の書き込みトランジスタＮＭ１（図３参照）は、そのドレインに電源電圧Ｖccが印加される。ところが、当該非選択セルの書き込みトランジスタＮＭ１は、そのゲートが閉じていることから、格納されたデータが変化しない。

図５は、データ保持時に接地電位ＧＮＤを印加する制御線を太線で示す、セルアレイ等価回路である。
データ保持時に、メモリセルアレイ内の制御線（ビット線およびワード線）全てを接地電位ＧＮＤで維持する。このとき、各メモリセルの書き込みトランジスタＮＭ１がオフし、全てのメモリセルＭＣ１〜ＭＣ４のストレージノードＳＮが電気的にフローティングになることから、格納されたデータが保持される。

ストレージノードＳＮに“０”データが格納されている場合、ＰＭＯＳトランジスタＰＭのＮウェル（基板）とゲート間にリーク電流が流れ、ストレージノードＮＤの電位が徐々に上昇する。“０”データは、このリーク電流によるストレージノードの蓄積電荷量の上昇が許容される期間、保持される。ここで「蓄積電荷量の上昇が許容される期間」とは、ストレージノードＳＮの電位がＮＭＯＳトランジスタＮＭ３の閾値を超えない期間のことである。

これに対し、ストレージノードＳＮに“１”データが格納されている場合、メモリセルアレイ内の全制御線が接地電位ＧＮＤで維持されていることから、ストレージノードに蓄積された電荷はリークにより各制御線に抜ける。このため、ストレージノードＮＤの電位が徐々に下がる。“１”データは、このリーク電流によるストレージノードの蓄積電荷量の低下が許容される期間、保持される。ここで「蓄積電荷量の低下が許容される期間」とは、ストレージノードＳＮの電位がＰＭＯＳトランジスタＰＭの閾値より下がらない期間のことである。

ストレージノードに“１”データが格納されている場合、リークパスとしては、以下のものが存在する。
第１に、ストレージノードから、オフ状態の書き込みトランジスタＮＭ１を介して書き込みビット線ＷＢＬにオフリーク電流が流れるパスがある。
第２に、ストレージノードである書き込みトランジスタＴｗのＮ^＋領域から基板（Ｐウェル）に接合リーク電流が流れるパスがある。
第３に、ストレージノードＳＮから、ＮＭＯＳトランジスタＮＭ３のゲート電極、ゲート絶縁膜を通って基板（Ｐウェル）にゲートリーク電流が流れるパスがある。

図６は、図４に示す方法によって書き込まれたデータを読み出す動作を示す図である。図６（Ａ）は、メモリセルアレイの等価回路図であり、図６（Ｂ）〜図６（Ｅ）は、ワード線およびビット線について、その電圧変化を示すタイミングチャートである。
読み出しワード線ＲＷＬ２を選択し、それに直交して配置された読み出しビット線ＲＢＬ１,ＲＢＬ２を選択する。この選択時に、以下の電圧設定を行う。

図６（Ｃ）および図６（Ｄ）に示すように、時間Ｔ１にて、選択した全ての読み出しビット線ＲＢＬ１,ＲＢＬ２を電源電圧の半分の電圧Ｖcc／２にプリチャージし、ハイインピーダンス（電気的フローティング状態）で保持する。この電圧Ｖcc／２は図１における周辺回路にて生成する。
つぎに、図６（Ｂ）に示すように、時間Ｔ２にて、選択した読み出しワード線ＲＷＬ２に電源電圧Ｖccを印加する。
図６（Ｅ）に示す非選択の書き込みワード線ＷＷＬ１,ＷＷＬ２、および非選択の読み出しワード線ＲＷＬ２は接地電位ＧＮＤ、すなわち０[Ｖ]で維持する。

選択した読み出しワード線ＲＷＬ２に電源電圧Ｖccを印加すると、図６（Ａ）に示すストレージノードＳＮに“１”データ（ハイレベル電圧）が格納されているメモリセルＭＣ１では、その反転ノードＸＮが反転電圧（ローレベル電圧）で保持されていることから、読み出し電流（プルダウン電流Ｉpd）が、読み出しビット線ＲＢＬ１から読み出しトランジスタＮＭ２とＮＭＯＳトランジスタＮＭ３を介して接地電位に流れる。

一方、図６（Ａ）に示すストレージノードＳＮに“０”データ（ローレベル電圧）が格納されているメモリセルＭＣ２では、その反転ノードＸＮが反転電圧（ハイレベル電圧）で保持されていることから、読み出し電流（プルアップ電流Ｉpu）が、電源電圧からＰＭＯＳトランジスタＰＭと読み出しトランジスタＮＭ２を介して読み出しビット線ＲＢＬ２に流れる。

このため図６（Ｃ）および図６（Ｄ）に示すように、読み出しビット線ＲＢＬ１の電位はプリチャージ電圧Ｖcc／２から、読み出しビット線の負荷容量に応じた速度で上昇し、読み出しビット線ＲＢＬ２の電位はプリチャージ電圧Ｖcc／２から、読み出しビット線の負荷容量に応じた速度で降下する。
なお、非選択のメモリセルは、図６（Ｅ）に示すように、その読み出しワード線ＲＷＬ２が０[Ｖ]のままで、読み出しトランジスタＮＭ２のゲートが閉じていることから、読み出し電流は流れない。

図６（Ｃ）および図６（Ｄ）の時間Ｔ３にて、読み出しビット線ＲＢＬ１,ＲＢＬ２の各々に接続されている不図示のセンスアンプを起動すると、読み出しビット線ＲＢＬ１,ＲＢＬ２の電位差が増幅され、読み出しビット線ＲＢＬ１は電源電圧Ｖccに、読み出しビット線ＲＢＬ２は接地電位ＧＮＤ（０[Ｖ]）に急速に電位変化する。この電源電圧Ｖccと接地電位ＧＮＤで規定されるデータは、読み出し信号として外部に出力される。

このような読み出しワード線と読み出しビット線の電圧制御により、所望のメモリセルに格納されている“０”または“１”のデータに応じた読み出し信号を得ることができる。

つぎに、メモリセル構成の他の実施形態を説明する。これらの実施形態において、図１および図２は、そのまま適用できる（ただし図２は、第４実施形態のみ適用付加）。また、動作の基本は変わらないことから、セル構成およびその違いに応じた動作の相違点を中心に、以下の説明を行う。

［第２実施形態］
図７に、本実施形態のメモリセルの等価回路を示す。
図３のメモリセルは、ＰＭＯＳトランジスタＰＭのソースを電源電圧Ｖccの供給線に接続している。図７のメモリセルは、このソースの接続先を、読み出しワード線ＲＷＬへ変更したものである。

第１実施形態と同じ方法により任意のメモリセルにデータ“１”または“０”を書き込むことができる。
また、データ保持時に、メモリセルアレイ内の制御線（ビット線およびワード線）全てを接地電位ＧＮＤで維持することは、第１実施形態と同じである。

第１実施形態では、ストレージノードＳＮに“０”データが格納されている場合、ＰＭＯＳトランジスタＰＭのＮウェル（基板）とゲート間にリーク電流が流れる。これは、ＰＭＯＳトランジスタＰＭのソース（Ｐ^＋領域）とＮウェルとのＰＮ接合を流れる順方向電流がゲート絶縁膜を介してストレージノードＳＮにリークするからである。
これに対し、本実施形態では、ＰＭＯＳトランジスタＰＭのソースが、データ保持時に接地電位ＧＮＤで保持される読み出しワード線ＲＷＬに接続されているため、リーク電流をバイアスする電圧がかかっていない。このため、リークによるストレージノードＳＮの電位上昇が発生しないことから、ストレージノードＳＮの“０”データは安定に保持される。

一方、ストレージノードＳＮに“１”データが格納されている場合、第１実施形態で述べた第１〜第３のパスを介してリーク電流が流れ、“１”データは、このリーク電流によるストレージノードＳＮの蓄積電荷量の低下が許容される期間、保持される。

データ読み出しでは、第１実施形態と同様にワード線およびビット線を制御する。
すなわち、選択した読み出しビット線ＲＢＬを電圧Ｖcc／２にプリチャージ後、読み出しワード線ＲＷＬを電源電圧Ｖccまで立ち上げる。
これにより、インバータＩＮＶが作動し、ストレージノードＳＮに格納されているデータを反転出力する。また、読み出しトランジスタＮＭ２がオン可能な状態となる。

このときストレージノードＳＮに“１”データが格納されている場合、反転ノードＸＮは“０”データ（接地電位ＧＮＤ付近のローレベル電圧）となる。そのため、読み出しトランジスタＮＭ２のソースとドレイン間に最大Ｖcc／２程度の電圧が印加され、その結果、読み出しトランジスタＮＭ２がオンして、プルダウン電流が、オン状態のＮＭＯＳトランジスタＮＭ３から接地電位線（コモンソース線）に流れる。したがって、読み出しビット線ＲＢＬの電位が降下する。

一方、ストレージノードＳＮに“０”データが格納されている場合、反転ノードＸＮは“１”データ（電源電圧Ｖcc付近のハイレベル電圧）となる。そのため、読み出しトランジスタＮＭ２のソースとドレイン間に最大Ｖcc／２程度の電圧が印加され、その結果、読み出しトランジスタＮＭ２がオンして、プルアップ電流が、読み出しワード線ＲＷＬから、オン状態のＰＭＯＳトランジスタＰＭおよび読み出しトランジスタＮＭ２を通って読み出しワード線ＲＷＬに流れ込む。したがって、読み出しビット線ＲＢＬの電位が上昇する。

その後、第１実施形態と同様に、この読み出しビット線ＲＢＬの電位差をセンシングし、読み出し信号を得る。

本実施形態のメモリセルは、読み出し時のプルアップ電流を読み出しワード線ＲＷＬから供給するため、その電流駆動能力が必要になる。
しかし、メモリセル内に電源電圧Ｖccの供給線を配置する必要がなくセル面積の縮小が可能である。また、“０”データ保持時のリーク電流が小さいという利点がある。

［第３実施形態］
図８に、本実施形態のメモリセルの等価回路を示す。
図８のメモリセルは、ＰＭＯＳトランジスタＰＭのソースの接続先を、読み出しワード線ＲＷＬではなく、書き込みビット線ＷＢＬへ変更したものである。

データ書き込み、データ保持は第２実施形態と同様に行え、“０”データ保持時のリーク低減が可能な点でも第２実施形態と同じである。

読み出し時には、読み出しワード線ＲＷＬを電源電圧Ｖccに立ち上げると同時か、それより先行して書き込みビット線ＷＢＬを電源電圧Ｖccに立ち上げる必要がある。このとき書き込みワード線ＷＷＬは０[Ｖ]で保持されていることから、書き込みトランジスタＮＭ１がオンすることがない。
本実施形態では、プルアップ電流が書き込みビット線ＷＢＬから供給される。このため、書き込みビット線ＷＢＬの電流駆動能力が小さくても、同一ビット線上には一つの読み出し対象セルしか存在しないため、電位ドロップが生じにくいという利点がある。

［第４実施形態］
図９に、本実施形態のメモリセルの等価回路を示す。
図９のメモリセルは、第１実施形態のメモリセルアレイおよびメモリセルを示す図２および図３において、メモリセル列に接続された書き込みビット線ＷＢＬと読み出しビット線ＲＢＬの対を、１本のビット線（以下、共用ビット線ＲＷ−ＢＬ）で置き換えたものである。したがって、共用ビット線ＲＷ−ＢＬには、書き込みトランジスタＮＭ１および読み出しトランジスタＮＭ２が共に接続されている。

データの書き込み、保持および読み出し動作は第１実施形態と同様に行うことができる。共用ビット線ＲＷ−ＢＬは書き込み時と読み出し時に、それぞれ所定のタイミング（図４（Ｃ）、図６（Ｃ）および図６（Ｄ）参照）で、電源電圧Ｖccまたはプリチャージ電圧Ｖcc／２が印加される。ただし、データ書き込み時には読み出しトランジスタＮＭ２がオフし、データ読み出し時には書き込みトランジスタＮＭ１がオフするため、このような構成でも書き込みと読み出しを制御可能である。

本実施形態では、第１実施形態のメモリセルと比較すると、ビット線の配置スペースが削減でき、その分、メモリセル面積を縮小可能である。このビット線の共用自体による動作上の不利益は生じない。

［第５実施形態］
図１０に、本実施形態のメモリセルの等価回路を示す。
図１０のメモリセルは、第２実施形態のメモリセルアレイおよびメモリセルを示す図７において、メモリセル列に接続された書き込みビット線ＷＢＬと読み出しビット線ＲＢＬの対を、１本のビット線（共用ビット線ＲＷ−ＢＬ）で置き換えたものである。

データの書き込み、保持および読み出し動作は第２実施形態と同様に行うことができる。
本実施形態では、第２実施形態のメモリセルと比較すると、ビット線の配置スペースが削減でき、その分、メモリセル面積を縮小可能である。このビット線の共用自体による動作上の不利益は生じない。また、第２実施形態の動作上の利点、すなわち電源電圧Ｖccの供給線を配置が不要で、その分セル面積の縮小が可能であること、および、“０”データ保持時のリーク電流が小さいという利点が得られる。

なお、上記第１〜第５実施形態において、メモリセル内のトランジスタはＭＯＳトランジスタに限定されない。また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを、上記例とは逆にしてもよい。その場合、これに合わせてワード線およびビット線のアクティブな電圧レベルを適宜、変更する必要がある。

本発明の実施形態によれば、データ保持部をインバータ構成とすることにより、読み出し時にビット線（読み出しビット線ＲＢＬまたは共用ビット線ＲＷ−ＢＬ）に対して、プルアップまたはプルダウンの両動作を行うことができる。このため、ビット線を電源電圧Ｖccと接地電位ＧＮＤ間の所定電圧、たとえば電圧Ｖcc／２にプリチャージし、データ読み出し後に、その電位差をそのまま差動増幅することができ、結果として、リファレンスレベルを別途準備せずにすむという利点がある。

ビット線をプルダウンまたはプルアップする片側動作の場合、読み出した“１”データのビット線電位と、“０”データのビット線電位とがノイズ等により瞬間的に逆転することを防止するために、たとえば、ビット線電位がリファレンスレベルから十分下がるまではセンスアンプを動作できないことがある。
これに対し、リファレンスレベルを設けない本実施形態では、ビット線電位差がある程度開いたらセンスアンプを駆動でき、読み出し時間を短くしやすいという利点がある。

また、とくに第２,第３および第５実施形態では、データ保持時にビット線およびまたはワード線のすべてを接地電位ＧＮＤに固定することで、インバータＩＮＶを動作させないことから、待機電力を低減することができる。

なお、３トランジスタ型メモリセルと同じ利点としては、データ保持時でも、ストレージノードをフローティング状態にすし、データ保持のための消費電力を必要としない、および、読み出し前後においてストレージノード電位は変わらず、非破壊でデータ読み出しができるという利点がある。

実施形態の半導体記憶装置の模式的なブロック図である。 第１実施形態のメモリセルアレイの基本構成図である。 第１実施形態のメモリセルの等価回路図である。 （Ａ）は書き込みセルを示すセルアレイ等価回路図、（Ｂ）〜（Ｅ）は書き込み動作のタイミングチャートである。 図５は、データ保持時のセルアレイ等価回路図である。 （Ａ）は読み出しセルを示すセルアレイ等価回路図、（Ｂ）〜（Ｅ）は読み出し動作のタイミングチャートである。 第２実施形態のメモリセルの等価回路である。 第３実施形態のメモリセルの等価回路図である。 第４実施形態のメモリセルの等価回路である。 第５実施形態のメモリセルの等価回路図である。 ３トランジスタ型のゲインセルの等価回路図である。 （Ａ）は３トランジスタ型の書き込みセルを示すセルアレイ等価回路図、（Ｂ）〜（Ｆ）は書き込み動作のタイミングチャートである。 “１”データのリークパスを示すゲインセルの等価回路図である。 “１”データのリークによる経時変化の計算例を示すグラフである。 （Ａ）は３トランジスタ型の読み出しセルを示すセルアレイ等価回路図、（Ｂ）〜（Ｆ）は読み出し動作のタイミングチャートである。 ストレージノード電圧と読み出し電流の関係を示すグラフである。

符号の説明

１…半導体記憶装置、メモリセルアレイ２…メモリセルアレイ、３…センスアンプアレイ、ＭＣ１〜ＭＣ４…メモリセル、ＮＭ１…書き込みトランジスタ、ＮＭ２…読み出しトランジスタ、ＮＭ３…ＮＭＯＳトランジスタ、ＰＭ…ＰＭＯＳトランジスタ、ＩＮＶ…インバータ、ＳＮ…ストレージノード、ＸＮ…反転ノード、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビット線、ＲＷ−ＢＬ…共用ビット線、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＣＳＬ…コモンソース線、Ｉｗ…書き込み電流、Ｉpd…プルダウン電流、Ｉpu…プルアップ電流

Claims (5)

1. メモリセルアレイを構成する各メモリセルが、データ入力用の書き込みトランジスタと、データ出力用の読み出しトランジスタと、前記書き込みトランジスタから入力したデータを保持するストレージノードと、を備える半導体記憶装置であって、
   書き込みワード線により制御される前記書き込みトランジスタが、書き込みビット線と前記ストレージノードとの間に接続され、
   前記ストレージノードと読み出しビット線との間に、インバータと、読み出しワード線により制御される前記読み出しトランジスタとが縦続接続されている
   半導体記憶装置。
2. 前記インバータが、前記読み出しワード線と基準電圧線との間に縦続接続され、各ゲートが前記ストレージノードに接続されているＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなる
   請求項１に記載の半導体記憶装置。
3. 前記インバータが、前記書き込みビット線と基準電圧線との間に縦続接続され、各ゲートが前記ストレージノードに接続されているＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなる
   請求項１に記載の半導体記憶装置。
4. 前記書き込みビット線と前記読み出しビット線とを、１本の配線で共用している
   請求項２に記載の半導体記憶装置。
5. 前記書き込みビット線と前記読み出しビット線とを、１本の配線で共用している
   請求項３に記載の半導体記憶装置。
   

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