JP2007042172A - 半導体メモリ装置 - Google Patents
半導体メモリ装置 Download PDFInfo
- Publication number
- JP2007042172A JP2007042172A JP2005222933A JP2005222933A JP2007042172A JP 2007042172 A JP2007042172 A JP 2007042172A JP 2005222933 A JP2005222933 A JP 2005222933A JP 2005222933 A JP2005222933 A JP 2005222933A JP 2007042172 A JP2007042172 A JP 2007042172A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- read
- memory cell
- write
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
【課題】ランダムアクセス時の消費電力を低減する。
【解決手段】メモリセルMCaj(j=1〜8)の各々が、ゲートが書き込みワード線に接続され、ソースまたはドレインが記憶ノードSNに接続されている書き込みトランジスタTWと、ゲートが記憶ノードSNに接続されている読み出しトランジスタTRと、記憶ノードSNと読み出しワード線との間に接続されているキャパシタCとを有し、書き込みワード線と読み出しワード線の少なくとも一方が、階層化されている。階層化されているワード線は、主ワード線MWLwまたはMWLrと、それぞれが主ワード線の配線方向に並ぶ複数のメモリセルMCajに接続されている複数の副ワード線SWLw,…またはSWLr,…とからなり、各副ワード線と主ワード線とがスイッチ2wまたは2rを介して接続されている。
【選択図】図1
【解決手段】メモリセルMCaj(j=1〜8)の各々が、ゲートが書き込みワード線に接続され、ソースまたはドレインが記憶ノードSNに接続されている書き込みトランジスタTWと、ゲートが記憶ノードSNに接続されている読み出しトランジスタTRと、記憶ノードSNと読み出しワード線との間に接続されているキャパシタCとを有し、書き込みワード線と読み出しワード線の少なくとも一方が、階層化されている。階層化されているワード線は、主ワード線MWLwまたはMWLrと、それぞれが主ワード線の配線方向に並ぶ複数のメモリセルMCajに接続されている複数の副ワード線SWLw,…またはSWLr,…とからなり、各副ワード線と主ワード線とがスイッチ2wまたは2rを介して接続されている。
【選択図】図1
Description
本発明は、2つのトランジスタと1つのキャパシタからメモリセルの素子が構成されている半導体メモリ装置に関する。
いわゆるゲインセルの一種である2トランジスタ−1キャパシタ型のメモリセルを有する半導体メモリ装置が知られている(たとえば、特許文献1および非特許文献1参照)。
図8に、非特許文献1に記載されているメモリセルの回路図を示す。また、図9に、図8のメモリセルを行方向に配置したときの基本構成を示す。
図8に示すメモリセルMCaは、書き込みトランジスタTW、読み出しトランジスタTRおよびキャパシタCを有する。書き込みトランジスタTWは、ゲートが書き込みワード線WWLに接続され、ソース,ドレインの一方が書き込みビット線WBLに接続されている。読み出しトランジスタTRは、ゲートが書き込みトランジスタTWのソース,ドレインの他方に接続され、ソースが読み出しビット線RBLに接続され、ドレインが電源電圧VDDを供給するための電圧供給線VSLに接続されている。キャパシタCは、一方電極が読み出しトランジスタTRと書き込みトランジスタTWの接続中点に接続され、他方電極が読み出しワード線RWLに接続されている。このキャパシタCの一方電極、および、これに接続された読み出しトランジスタTRと書き込みトランジスタTWの接続中点が、当該メモリセルMCの記憶ノードSNをなす。
図8に示すメモリセルMCaは、書き込みトランジスタTW、読み出しトランジスタTRおよびキャパシタCを有する。書き込みトランジスタTWは、ゲートが書き込みワード線WWLに接続され、ソース,ドレインの一方が書き込みビット線WBLに接続されている。読み出しトランジスタTRは、ゲートが書き込みトランジスタTWのソース,ドレインの他方に接続され、ソースが読み出しビット線RBLに接続され、ドレインが電源電圧VDDを供給するための電圧供給線VSLに接続されている。キャパシタCは、一方電極が読み出しトランジスタTRと書き込みトランジスタTWの接続中点に接続され、他方電極が読み出しワード線RWLに接続されている。このキャパシタCの一方電極、および、これに接続された読み出しトランジスタTRと書き込みトランジスタTWの接続中点が、当該メモリセルMCの記憶ノードSNをなす。
図9は、図8のメモリセルを行方向に8個配置した例である。
8個のメモリセルMCai(i=1〜8)は、共通の書き込みワード線WWLと、共通の読み出しワード線RWLに接続されている。また、メモリセルごとに1本、合計8本の書き込みビット線WBL1〜WBL8が等間隔に配置されている。同様に、メモリセルごとに1本、合計8本の読み出しビット線RBL1〜RBL8が等間隔に配置されている。各メモリセルMCaiは、対応する書き込みビット線WBLiと、対応する読み出しビット線RBLiとに接続されている。
8個のメモリセルMCai(i=1〜8)は、共通の書き込みワード線WWLと、共通の読み出しワード線RWLに接続されている。また、メモリセルごとに1本、合計8本の書き込みビット線WBL1〜WBL8が等間隔に配置されている。同様に、メモリセルごとに1本、合計8本の読み出しビット線RBL1〜RBL8が等間隔に配置されている。各メモリセルMCaiは、対応する書き込みビット線WBLiと、対応する読み出しビット線RBLiとに接続されている。
図10に、特許文献1に記載されているメモリセルの回路図を示す。また、図11に、図10のメモリセルを行方向に配置したときの基本構成を示す。
図10のメモリセルMCbが図8のメモリセルMCaと異なるのは、読み出しトランジスタTRのドレインが読み出しワード線RWLに接続されている点である。
これにより図8のように電圧供給線VSLを不要として、その配置スペースを削減できる。また、キャパシタCが読み出しトランジスタTRのゲートとドレイン間に接続されていることから、ドレイン不純物領域に対するゲート電極のオーバーラップ容量によりキャパシタCを形成できる。
図10のメモリセルMCbが図8のメモリセルMCaと異なるのは、読み出しトランジスタTRのドレインが読み出しワード線RWLに接続されている点である。
これにより図8のように電圧供給線VSLを不要として、その配置スペースを削減できる。また、キャパシタCが読み出しトランジスタTRのゲートとドレイン間に接続されていることから、ドレイン不純物領域に対するゲート電極のオーバーラップ容量によりキャパシタCを形成できる。
図11に示すメモリセルの行配置の基本構成は、図9と同様であるため、ここでの説明を省略する。
メモリセルの行配置は、図9および図11に示すように、1本の書き込みワード線WWLに行方向に配置したメモリセルを全て接続することが一般的である。この場合、データの書き込みをワード線単位、すなわち1本の書き込みワード線WWLに接続された全てのメモリセルを単位として行う必要がある。
メモリセルの行配置は、図9および図11に示すように、1本の書き込みワード線WWLに行方向に配置したメモリセルを全て接続することが一般的である。この場合、データの書き込みをワード線単位、すなわち1本の書き込みワード線WWLに接続された全てのメモリセルを単位として行う必要がある。
図12は、書き込み時(または読み出し時)において活性化すべきワード線およびビット線を示すための模式図である。
図12において、四角印はメモリセルMC(MCaまたはMCb、図8および図10参照)を示す。
また、メモリセルMCを行方向に接続するラインは書き込みワード線WWL(または読み出しワード線RWL)を表し、メモリセルMCを列方向に接続するラインは書き込みビット線WBL(または読み出しビット線RBL)を表す。ここで書き込みワード線WWL(または読み出しワード線RWL)および書き込みビット線WBL(または読み出しビット線RBL)において、太線は動作時に活性化されているラインを表し、細線は動作時に非活性となっているラインを表す。
図12において、四角印はメモリセルMC(MCaまたはMCb、図8および図10参照)を示す。
また、メモリセルMCを行方向に接続するラインは書き込みワード線WWL(または読み出しワード線RWL)を表し、メモリセルMCを列方向に接続するラインは書き込みビット線WBL(または読み出しビット線RBL)を表す。ここで書き込みワード線WWL(または読み出しワード線RWL)および書き込みビット線WBL(または読み出しビット線RBL)において、太線は動作時に活性化されているラインを表し、細線は動作時に非活性となっているラインを表す。
ところで、ゲインセルは本来、非破壊でデータを読み出すため、読み出し動作を行っても非選択のメモリセルのデータは失われない。
しかしながら、現実には、読み出しのために同一行に接続されている非選択のメモリセルにおいて、図8または図10に示す読み出しトランジスタTRのゲート(記憶ノードSN)の電位も上昇する。このため、読み出しの間にリーク電流が大きくなり、結果として、非選択のメモリセルのデータ保持時間が減少する。
しかしながら、現実には、読み出しのために同一行に接続されている非選択のメモリセルにおいて、図8または図10に示す読み出しトランジスタTRのゲート(記憶ノードSN)の電位も上昇する。このため、読み出しの間にリーク電流が大きくなり、結果として、非選択のメモリセルのデータ保持時間が減少する。
以上の理由により、読み出しを行ったメモリセルが接続されているワード線(書き込みワード線WWLおよび読み出しワード線RWL)に接続されている全てのメモリセルに対し、選択、非選択を問わず読み出し後に、読み出したデータでメモリセル内の記憶データをリフレッシュするのが望ましい。すなわち、ワード線単位で読み出しを行い、その読み出したデータを再度、ワード線単位で書き込むことが望ましい。
特開2001−93988号公報
"A New SOI DRAM Gain Cell for Mbit DRAM's, H. Shichijo et al., Extended Abstracts of the 16th Conference on Solid State Device and Materials, A-7-3, 1984, pp.265-268"
たとえば図9または図11に示すように、1本の書き込みワード線WWLに行方向に配置したメモリセルMCを全て接続すると、上述したように書き込みをワード線単位で行う必要がある。
このようなセルアレイ構成をランダムアクセスが必要とされる用途に用いると、対象とするメモリセル以外の多くの非選択のメモリセルに対しても不要な読み出し動作、書き込み動作を行わなければならない。そのため、ランダムアクセス時の電力の無駄が多い。
本発明が解決しようとする課題は、2トランジスタ−1キャパシタ型のメモリセルを基本単位とするメモリセルアレイにおいて、ランダムアクセス時に消費電力の低減を図ることである。
本発明に係る半導体メモリ装置は、メモリセルアレイを構成する各メモリセルが、ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が読み出しドレイン電圧を供給する電圧供給線に接続されている読み出しトランジスタと、前記記憶ノードと前記読み出しワード線との間に接続されているキャパシタとを有し、前記書き込みワード線と前記読み出しワード線の少なくとも一方が、主ワード線と、それぞれが前記主ワード線の配線方向に並ぶ複数のメモリセルに接続されている複数の副ワード線とからなり、各副ワード線と主ワード線とがスイッチを介して接続されている。
本発明では好適に、前記スイッチの制御ノードが、前記主ワード線の配線方向と直交するビット線と略並行に配置されているスイッチ制御線に接続されている。
本発明では好適に、前記スイッチの制御ノードが、前記主ワード線の配線方向と直交するビット線と略並行に配置されているスイッチ制御線に接続されている。
本発明では好適に、前記読み出しトランジスタのソースとドレインの他方が前記読み出しワード線に接続されることにより、読み出しワード線を前記電圧供給線と兼用している。
本発明では好適に、前記書き込みワード線と前記読み出しワード線との双方が、前記複数の副ワード線が前記スイッチを介して前記主ワード線に接続されているワード線階層構造を有し、前記書き込みワード線の主ワード線と、前記読み出しワード線の主ワード線とを1本の配線で形成している。
本発明では好適に、一のメモリセルの前記書き込みトランジスタが接続されているビット線に、隣接するメモリセルの前記読み出しトランジスタが接続され、前記一のメモリセルの前記読み出しトランジスタが接続されている他のビット線に、前記隣接するメモリセルの前記書き込みトランジスタが接続されている。
本発明では好適に、前記書き込みワード線と前記読み出しワード線との双方が、前記複数の副ワード線が前記スイッチを介して前記主ワード線に接続されているワード線階層構造を有し、前記書き込みワード線の主ワード線と、前記読み出しワード線の主ワード線とを1本の配線で形成している。
本発明では好適に、一のメモリセルの前記書き込みトランジスタが接続されているビット線に、隣接するメモリセルの前記読み出しトランジスタが接続され、前記一のメモリセルの前記読み出しトランジスタが接続されている他のビット線に、前記隣接するメモリセルの前記書き込みトランジスタが接続されている。
本発明において書き込みワード線が主ワード線と副ワード線からなる場合、主ワード線の配線方向に並ぶ全てのメモリセルが、複数の副ワード線の各々を介して幾つかのセルごとに接続されている。
同様に、読み出しワード線が主ワード線と副ワード線からなる場合、主ワード線の配線方向に並ぶ全てのメモリセルが、複数の副ワード線の各々を介して幾つかのセルごとに接続されている。
本発明では、このような階層化を書き込みワード線と読み出しワード線の一方または双方に適用できる。
同様に、読み出しワード線が主ワード線と副ワード線からなる場合、主ワード線の配線方向に並ぶ全てのメモリセルが、複数の副ワード線の各々を介して幾つかのセルごとに接続されている。
本発明では、このような階層化を書き込みワード線と読み出しワード線の一方または双方に適用できる。
データの書き込み時に、階層化された書き込みワード線を介して電圧供給を行う場合、スイッチ制御線の電圧に応じてスイッチを動作させ、書き込みワード線の主ワード線と、一の副ワード線を短絡させる。このとき他の副ワード線は主ワード線に短絡されない。
そして、主ワード線に書き込み電圧を印加すると、書き込み電圧が主ワード線から、スイッチを介して上記一の副ワード線に伝達される。なお、主ワード線は予め所定の電圧に印加しておいてもよい。これにより当該一の副ワード線に接続されている同一行内の一部のメモリセル群において、その書き込みトランジスタがオンし、ビット線に予め設定されている電圧に応じて記憶ノードに所定の電圧が設定される。その後、書き込みトランジスタをオフすると、当該所定の電圧が記憶ノードに保持され、これによりデータの書き込みが終了する。
そして、主ワード線に書き込み電圧を印加すると、書き込み電圧が主ワード線から、スイッチを介して上記一の副ワード線に伝達される。なお、主ワード線は予め所定の電圧に印加しておいてもよい。これにより当該一の副ワード線に接続されている同一行内の一部のメモリセル群において、その書き込みトランジスタがオンし、ビット線に予め設定されている電圧に応じて記憶ノードに所定の電圧が設定される。その後、書き込みトランジスタをオフすると、当該所定の電圧が記憶ノードに保持され、これによりデータの書き込みが終了する。
データ読み出し時には、階層化された読み出しワード線を介して電圧供給を行う場合、スイッチ制御線の電圧に応じてスイッチを動作させ、読み出しワード線の主ワード線と、一の副ワード線を短絡させる。このとき他の副ワード線は主ワード線に短絡されない。
そして、主ワード線に読み出し電圧を印加すると、読み出し電圧に応じて記憶ノードの電位がキャパシタを介してブーストされる。なお、主ワード線は予め所定の電圧に印加しておいてもよい。ブースト後の記憶ノード電位は保持データに応じて異なり、これにより読み出しトランジスタのオンとオフが決まる。読み出しトランジスタがオンするとビット線電位が変動し、読み出しトランジスタがオンしない場合はビット線電位の変動は生じない。この電位変動の有無を保持データのビット情報として外部に読み出すと、データの読み出しが終了する。
そして、主ワード線に読み出し電圧を印加すると、読み出し電圧に応じて記憶ノードの電位がキャパシタを介してブーストされる。なお、主ワード線は予め所定の電圧に印加しておいてもよい。ブースト後の記憶ノード電位は保持データに応じて異なり、これにより読み出しトランジスタのオンとオフが決まる。読み出しトランジスタがオンするとビット線電位が変動し、読み出しトランジスタがオンしない場合はビット線電位の変動は生じない。この電位変動の有無を保持データのビット情報として外部に読み出すと、データの読み出しが終了する。
このような書き込み、読み出しの各動作において、主ワード線にスイッチを介して接続されたメモリセルは、その配線方向に並ぶメモリセルの一部であり、その他のメモリセルに接続されたビット線は活性化する必要がない。
本発明によれば、2トランジスタ−1キャパシタ型のメモリセルを基本単位とするメモリセルアレイにおいて、ランダムアクセス時に消費電力の低減が可能である。
以下、本発明の実施形態を、図面を参照して説明する。
[第1実施形態]
図1は、本実施形態の半導体メモリ装置において、そのメモリセルアレイの基本構成を示す回路図である。
本実施形態のメモリセルアレイは、図1に示すセルユニット1Aを行列状に多数配置した構成を有する。
図1は、本実施形態の半導体メモリ装置において、そのメモリセルアレイの基本構成を示す回路図である。
本実施形態のメモリセルアレイは、図1に示すセルユニット1Aを行列状に多数配置した構成を有する。
図示例のセルユニット1Aは、行方向に並ぶ8個のメモリセルMCa1〜MCa8と、2つのスイッチ2r,2wとを有する。図1では、メモリセルとしては、図8に示すメモリセルMCaを用いている。メモリセルMCai(i=1〜8)の具体的構成は、既に説明したので、ここでは省略する。また、読み出しビット線RBLiおよび書き込みビット線WBLiの配置およびメモリセルとの接続は、図9と同じであり、既に説明したので、ここでは省略する。
セルユニット1Aは、当該セルユニット内に独立して設けられ、外部の他のセルユニットや回路と直接接続されていない内部配線として、互いに並行に配置されている2本の副ワード線SWLr,SWLwを有する。
副ワード線SWLrは、図8に示す読み出しワード線RWLと同様に、メモリセルMCa1〜MCa8の各キャパシタCに対し、その反記憶ノード側の電極に接続されている。
副ワード線SWLwは、図8に示す書き込みワード線WWLと同様に、メモリセルMCa1〜MCa8の各書き込みトランジスタTWのゲートに接続されている。
副ワード線SWLrは、図8に示す読み出しワード線RWLと同様に、メモリセルMCa1〜MCa8の各キャパシタCに対し、その反記憶ノード側の電極に接続されている。
副ワード線SWLwは、図8に示す書き込みワード線WWLと同様に、メモリセルMCa1〜MCa8の各書き込みトランジスタTWのゲートに接続されている。
当該セルユニット1Aは、並行に配置されている2本の副ワード線SWLr,SWLwの配線方向と同じ方向(行方向)に互いに並行に配線されている2本の主ワード線MWLr,MWLwを、さらに有する。
主ワード線MWLrは、スイッチ2rを介して副ワード線SWLrに接続され、主ワード線MWLwは、スイッチ2wを介して副ワード線SWLwに接続されている。
主ワード線MWLrは、スイッチ2rを介して副ワード線SWLrに接続され、主ワード線MWLwは、スイッチ2wを介して副ワード線SWLwに接続されている。
2つのスイッチ2r,2wは、それぞれ、ドレインが相互に接続されたPMOSトランジスタ21とNMOSトランジスタ22とを有する。NMOSトランジスタ22のソースは接地電位(グランド線、あるいは、ウェルが接地される場合はウェル等)に接続されている。PMOSトランジスタ21のソースは、スイッチ2rの場合は主ワード線MWLrに、スイッチ2wの場合は主ワード線MWLwに接続されている。また、PMOSトランジスタ21とNMOSトランジスタ22との接続ノード(共通ドレインノード)は、スイッチ2rの場合は副ワード線SWLrに、スイッチ2wの場合は副ワード線SWLwに接続されている。
PMOSトランジスタ21とNMOSトランジスタ22のゲートは共通に接続され、その共通なゲートが、スイッチ2rの場合はスイッチ制御線CLrに、スイッチ2wの場合はスイッチ制御線CLwに接続されている。
スイッチ制御線CLr,CLwの配線方向は任意であるが、図示の場合、ビット線(読み出しビット線RBLiおよび書き込みビット線WBLi)と並行に配置されている。
スイッチ制御線CLr,CLwの配線方向は任意であるが、図示の場合、ビット線(読み出しビット線RBLiおよび書き込みビット線WBLi)と並行に配置されている。
図1に示すメモリセル構成では、図9では単一線構成である読み出しワード線RWLと書き込みワード線WWLのそれぞれを、副ワード線と主ワード線とから構成し、階層構造としている。また、副ワード線と主ワード線との接続をスイッチおよびスイッチ制御線により制御している。
副ワード線と主ワード線とは交差しないことから同一の導電層をパターンニングすることにより形成することも可能である。また、たとえば、副ワード線をポリシリコン等のゲートメタルから形成し、主ワード線を、それより上層の配線層から形成してもよい。主ワード線を上層の配線層から構成した場合、主ワード線の配線抵抗を低減できることから、主ワード線をポリシリコン等から形成するよりも好ましい。
副ワード線と主ワード線とは交差しないことから同一の導電層をパターンニングすることにより形成することも可能である。また、たとえば、副ワード線をポリシリコン等のゲートメタルから形成し、主ワード線を、それより上層の配線層から形成してもよい。主ワード線を上層の配線層から構成した場合、主ワード線の配線抵抗を低減できることから、主ワード線をポリシリコン等から形成するよりも好ましい。
以上のように、本実施形態のメモリセルアレイ構成は、同一行に並ぶN個のメモリセルを、その数Nより少ない数M(M<N)のメモリセル群(セルユニット)に区分し、各セルユニット内のM個のメモリセルを、セルユニットごとに独立に設けた副ワード線SWLr,SWLwにより接続している。
つぎに、図2および図3を参照しながら、図1に示すメモリセルにおける読み出しおよび書き込み動作それぞれについて説明する。
図2は、図1に示すメモリセルアレイの読み出し時の動作を示すタイミングチャートである。
初期状態では、図2(D)および図2(E)に示すようにスイッチ制御線CLr,CLwがハイレベルである。このとき図1のスイッチ2r,2wにおいて、NMOSトランジスタ22がオン、PMOSトランジスタ21がオフとなっていることから、副ワード線SWLr,SWLwはともに接地電位レベルに固定されている。
図2は、図1に示すメモリセルアレイの読み出し時の動作を示すタイミングチャートである。
初期状態では、図2(D)および図2(E)に示すようにスイッチ制御線CLr,CLwがハイレベルである。このとき図1のスイッチ2r,2wにおいて、NMOSトランジスタ22がオン、PMOSトランジスタ21がオフとなっていることから、副ワード線SWLr,SWLwはともに接地電位レベルに固定されている。
図2(C)に示すように、時間T1にて各読み出しビット線RBLiがローレベル、たとえば接地電位にディスチャージされ、フローティング状態で保持される。
その後、図2(D)に示すように、時間T2にてスイッチ制御線CLrを初期状態のハイレベルからローレベルに遷移させ、これにより図1のスイッチ2rが反転動作し、読み出しワード線の副ワード線SWLrが主ワード線MWLrに接続される。なお、このときスイッチ制御線CLwは電圧変化しないため(図2(E))、書き込みワード線の副ワード線SWLwは接地電位レベルに固定されたままである。また、時間T2にて(または若干遅れて)、図2(A)に示すように、読み出しワード線の主ワード線MWLrにハイレベルの読み出し電圧Vrを印加して活性化する。なお、主ワード線MWLrをハイレベルにするタイミングは、読み出し速度を早くするためには、スイッチ2rが反転する前、たとえば図2の時間T1が望ましい。
その後、図2(D)に示すように、時間T2にてスイッチ制御線CLrを初期状態のハイレベルからローレベルに遷移させ、これにより図1のスイッチ2rが反転動作し、読み出しワード線の副ワード線SWLrが主ワード線MWLrに接続される。なお、このときスイッチ制御線CLwは電圧変化しないため(図2(E))、書き込みワード線の副ワード線SWLwは接地電位レベルに固定されたままである。また、時間T2にて(または若干遅れて)、図2(A)に示すように、読み出しワード線の主ワード線MWLrにハイレベルの読み出し電圧Vrを印加して活性化する。なお、主ワード線MWLrをハイレベルにするタイミングは、読み出し速度を早くするためには、スイッチ2rが反転する前、たとえば図2の時間T1が望ましい。
これにより、読み出しワード線RWLiに接続されているメモリセルの記憶データに応じて、読み出しトランジスタTRがオンまたはオフする。
たとえば、データ“1”を保持しているメモリセルの読み出しトランジスタTRがオンし、逆にデータ“0”を保持しているメモリセルの読み出しトランジスタTRがオフ状態を維持する。読み出しトランジスタTRがオンすると、読み出しビット線RBLiが電圧供給線VSLを介して電源電圧VDDによりチャージされ、ハイレベルに遷移する。一方、読み出しトランジスタTRがオフ状態を維持するメモリセルでは、読み出しビット線RBLiの電位が変化せず、ディスチャージ後のローレベルが保持される。
読み出しビット線RBLiに各々接続されているセンスアンプによって、当該読み出しビット線RBLiの電位変化を検出し、増幅することによって、それぞれのメモリセルの記憶データが読み出される。
その後、図2(A)および図2(D)に示すように、時間T3にて主ワード線MWLrとスイッチ制御線CLrの電位を初期状態に戻し、読み出し動作が終了する。
たとえば、データ“1”を保持しているメモリセルの読み出しトランジスタTRがオンし、逆にデータ“0”を保持しているメモリセルの読み出しトランジスタTRがオフ状態を維持する。読み出しトランジスタTRがオンすると、読み出しビット線RBLiが電圧供給線VSLを介して電源電圧VDDによりチャージされ、ハイレベルに遷移する。一方、読み出しトランジスタTRがオフ状態を維持するメモリセルでは、読み出しビット線RBLiの電位が変化せず、ディスチャージ後のローレベルが保持される。
読み出しビット線RBLiに各々接続されているセンスアンプによって、当該読み出しビット線RBLiの電位変化を検出し、増幅することによって、それぞれのメモリセルの記憶データが読み出される。
その後、図2(A)および図2(D)に示すように、時間T3にて主ワード線MWLrとスイッチ制御線CLrの電位を初期状態に戻し、読み出し動作が終了する。
図3は、図1に示すメモリセルのリフレッシュ時の動作を示すタイミングチャートである。
初期状態では、図3(D)および図3(E)に示すようにスイッチ制御線CLr,CLwがハイレベルである。このとき図1のスイッチ2r,2wにおいて、NMOSトランジスタ22がオン、PMOSトランジスタ21がオフとなっていることから、副ワード線SWLr,SWLwはともに接地電位レベルに固定されている。
初期状態では、図3(D)および図3(E)に示すようにスイッチ制御線CLr,CLwがハイレベルである。このとき図1のスイッチ2r,2wにおいて、NMOSトランジスタ22がオン、PMOSトランジスタ21がオフとなっていることから、副ワード線SWLr,SWLwはともに接地電位レベルに固定されている。
図3(A)は、読み出しワード線の主ワード線MWLrの電位変化に代表させて、データの読み出し動作を表している。したがって、図2(C)と同様に読み出しビット線RBLiの電位が変化する。
リフレッシュでは、まず、上述した読み出し動作を行う。
つまり、図2と同様に時間T1で読み出しビット線RBLiを接地電位レベルでフローティングにした後、図3(A)および図3(D)に示すように、主ワード線MWLrをハイレベルに活性化し、スイッチ制御線CLrをハイレベルからローレベルに遷移させる。これにより、時間T3までの間に、上述したように各メモリセルの記憶データが読み出しビット線RBLiを介してメモリセルアレイの外部に読み出される。読み出されたデータは、メモリセルアレイの周辺回路内に設けられたバッファに保持される。
つまり、図2と同様に時間T1で読み出しビット線RBLiを接地電位レベルでフローティングにした後、図3(A)および図3(D)に示すように、主ワード線MWLrをハイレベルに活性化し、スイッチ制御線CLrをハイレベルからローレベルに遷移させる。これにより、時間T3までの間に、上述したように各メモリセルの記憶データが読み出しビット線RBLiを介してメモリセルアレイの外部に読み出される。読み出されたデータは、メモリセルアレイの周辺回路内に設けられたバッファに保持される。
図3(C)に示すように、時間T4にてバッファ内のデータが書き込みビット線WBLiに設定され、書き込みビット線WBLiの電位が、その設定データの論理に応じてハイレベルまたはローレベルの値をとる。
なお、図2(A)の読み出しでは主ワード線MWLrの活性化を時間T3で終了させているが、当該リフレッシュ時の読み出しでは時間T3では活性化を終了させずに、時間T4より遅い時間T5で、主ワード線MWLrの活性化を終了させる。
なお、図2(A)の読み出しでは主ワード線MWLrの活性化を時間T3で終了させているが、当該リフレッシュ時の読み出しでは時間T3では活性化を終了させずに、時間T4より遅い時間T5で、主ワード線MWLrの活性化を終了させる。
つぎに、図3(E)に示すように、時間T6にてスイッチ制御線CLwを初期状態のハイレベルからローレベルに遷移させ、これにより図1のスイッチ2wが反転動作し、書き込みワード線の副ワード線SWLwが主ワード線MWLwに接続される。なお、このときスイッチ制御線CLrは電圧変化しないため(図3(D))、読み出しワード線の副ワード線SWLrは接地電位レベルに固定されたままである。また、図3(B)に示すように、書き込みワード線の主ワード線MWLwにハイレベルの書き込み電圧Vwを印加して活性化する。この書き込み電圧Vwの活性化は、書き込みビット線WBLの電位が確定したあとの、時間T6と同時期または時間T6より若干遅い時に行われる。
なお、書き込みワード線の主ワード線MWLwをハイレベルにするタイミングは、その充電によって書き込み時間を長くしないためには、スイッチ2wが反転動作する時間T6より前が望ましい。
なお、書き込みワード線の主ワード線MWLwをハイレベルにするタイミングは、その充電によって書き込み時間を長くしないためには、スイッチ2wが反転動作する時間T6より前が望ましい。
これにより、書き込みトランジスタTWがオンし、書き込みビット線WBLiの設定電圧が、オン状態の書き込みトランジスタTWを介して記憶ノードSNに伝達される。その後、図3(B)および図3(E)に示すように、時間T7にて主ワード線MWLwとスイッチ制御線CLwの電位を初期状態に戻し、リフレッシュ動作が終了する。以後、記憶ノードSNがフローティング状態となって、当該記憶ノードSNに所望の電圧が保持される。
なお、この記憶ノードSNのハイレベルの電圧は、その書き込み直後のレベルからリーク電流によって徐々に低下する。しかし、レベル低下後の記憶ノードSNの電圧は、リフレッシュ動作時に一旦読み出され、そのときセンスアンプによって元の信号レベルに復元されることから、リフレッシュ後の記憶ノードSNの電圧は、リーク電流によるレベル変化が補償されたものとなる。
したがって、このようなリフレッシュ動作を、不図示の周辺回路内のリフレッシュ制御回路によって適当なタイミングで行うことにより、記憶データを判別不可能となる前に復元することができる。
したがって、このようなリフレッシュ動作を、不図示の周辺回路内のリフレッシュ制御回路によって適当なタイミングで行うことにより、記憶データを判別不可能となる前に復元することができる。
図4は、書き込み時(または読み出し時)において活性化すべきワード線およびビット線を示すための模式図である。
図4において、四角印はメモリセルMC(本実施の形態ではMCa)を表し、楕円印はセルユニット内のスイッチ2wと2rの対を表す。なお、図4は、図面作成の便宜上の理由で、各セルユニット内にメモリセルを4個有するが、この個数は本質的でなく任意である。1つのセルユニットは、4個のメモリセルMCと、1対のスイッチ2w,2rとを有する。
図4において、四角印はメモリセルMC(本実施の形態ではMCa)を表し、楕円印はセルユニット内のスイッチ2wと2rの対を表す。なお、図4は、図面作成の便宜上の理由で、各セルユニット内にメモリセルを4個有するが、この個数は本質的でなく任意である。1つのセルユニットは、4個のメモリセルMCと、1対のスイッチ2w,2rとを有する。
図4において、セルユニット内で4個のメモリセルMCを行方向に接続するラインは書き込みワード線の副ワード線SWLw(または読み出しワード線の副ワード線SWLr)を表す。スイッチ2w,2rを行方向に接続するラインは、書き込みワード線の主ワード線MWLw(または読み出しワード線の主ワード線MWLr)を表す。セルユニット内の4個のメモリセルMCに接続された列方向の4本のラインは、書き込みビット線WBLi(または読み出しビット線RBL)を表す。また、スイッチ2w,2rに接続されている列方向のラインは、スイッチ制御線CLw(またはCLr)を表す。
ここで上記行方向、列方向の各種配線において、太線は動作時に活性化されているラインを表し、細線は動作時に非活性となっているラインを表す。
書き込みビット線WBLiが活性化されたデータ書き込み時に書き込みデータが設定される。読み出しビット線RBLiの活性時に、ディスチャージ、および、データ読み出し時の電位変化をセンスアンプによりデータ増幅する等の動作が行われる。
主ワード線MWLw,MWLrの活性化とは、書き込み電圧Vw,読み出し電圧Vrが印加されることである。スイッチ制御線CLr,CLwの活性化とは、スイッチ2r,2wによって、主ワード線と副ワード線とを非接続状から接続状態に遷移させることである。さらに、副ワード線SWLr,SWLwの活性化とは、スイッチ2w,2rにより当該副ワード線を固定電圧(接地電位)から他の電圧レベル、すなわち読み出し電圧Vrまたは書き込み電圧Vwに遷移させることである。
書き込みビット線WBLiが活性化されたデータ書き込み時に書き込みデータが設定される。読み出しビット線RBLiの活性時に、ディスチャージ、および、データ読み出し時の電位変化をセンスアンプによりデータ増幅する等の動作が行われる。
主ワード線MWLw,MWLrの活性化とは、書き込み電圧Vw,読み出し電圧Vrが印加されることである。スイッチ制御線CLr,CLwの活性化とは、スイッチ2r,2wによって、主ワード線と副ワード線とを非接続状から接続状態に遷移させることである。さらに、副ワード線SWLr,SWLwの活性化とは、スイッチ2w,2rにより当該副ワード線を固定電圧(接地電位)から他の電圧レベル、すなわち読み出し電圧Vrまたは書き込み電圧Vwに遷移させることである。
以上の表記法により、図4は、メモリセルMCxを含むセルユニットのデータ書き込みまたは読み出し時の各ラインの活性化/非活性を示している。このとき、メモリセルMCxを含むセルユニットが接続されている4本の書き込みビット線WBLi(または読み出しビット線RWLi)は活性化しているが、他の書き込みビット線WBLi(または読み出しビット線RWLi)は非活性となっている。
図2および図3のフローチャートから明らかな如く、ビット線は、意図的なランダムアクセス動作時以外にも、何ら意図的な動作を行わないデータ保持時でもリフレッシュのため何度も充放電される。とくにメモリセルアレイが大容量な場合は、1本のビット線の負荷容量が大きく、その充放電に消費する電力が大きい。
また同じ理由から、ビット線駆動のための電源回路に大きな駆動力を要する。電源回路の駆動力が不足する場合は、読み出しや書き込みを確実に行うため、充放電後の電位が安定するまで時間を要する。
以上より、消費電力および動作時間短縮のために、必要なビット線のみ充放電することが望ましい。
また同じ理由から、ビット線駆動のための電源回路に大きな駆動力を要する。電源回路の駆動力が不足する場合は、読み出しや書き込みを確実に行うため、充放電後の電位が安定するまで時間を要する。
以上より、消費電力および動作時間短縮のために、必要なビット線のみ充放電することが望ましい。
本実施形態では、図4に示すように、必要な本数(この場合、4本)の書き込みビット線WBLi(または読み出しビット線RBLi)のみ活性化されることから、消費電力を大幅に削減できる。また、電源回路の駆動力が同じなら、図12に示すように全てのビット線を充放電する場合に比べて、書き込みまたは読み出し動作の時間を短縮可能である。
[第2実施形態]
第2実施形態では、先に述べた図10のメモリセルMCbを、図1と同様にセル間接続させてセルアレイを構成する。メモリセルMCai(i=1〜8)の具体的構成は、既に説明したので、ここでは省略する。
第2実施形態では、先に述べた図10のメモリセルMCbを、図1と同様にセル間接続させてセルアレイを構成する。メモリセルMCai(i=1〜8)の具体的構成は、既に説明したので、ここでは省略する。
本実施形態では、第1実施形態と比較すると、電源電圧VDDを供給する電圧供給線VSLの配置スペースを削減できる。また、この高い電源電圧VDDが常に供給されている不純物領域がセル内に不要なことから、記憶ノードSNのローレベルが、当該不純物領域からのリーク電流を受けて電位上昇することがない。
このリーク電流による記憶ノードSNへの流入を防止するには、一般に、読み出しトランジスタTRと書き込みトランジスタTWとの素子分離を十分に行う必要があり、そのことがセル面積の増加要因となる。
これに対し、本実施形態では、読み出しトランジスタTRのドレインにハイレベルの電圧が印加されるのは、読み出し時の短い時間だけであることから、トランジスタ間の素子分離特性がある程度高ければ、確実な動作が可能である。この素子分離特性は、電圧供給線VSLを有する図8の場合より低くて済み、その分、セル面積を縮小できる利点がある。
これに対し、本実施形態では、読み出しトランジスタTRのドレインにハイレベルの電圧が印加されるのは、読み出し時の短い時間だけであることから、トランジスタ間の素子分離特性がある程度高ければ、確実な動作が可能である。この素子分離特性は、電圧供給線VSLを有する図8の場合より低くて済み、その分、セル面積を縮小できる利点がある。
[第3実施形態]
図5に、第3実施形態のメモリセルの回路図を示す。
図解したメモリセルMCcは、図10のメモリセルMCbと比較すると、図10の書き込みビット線WBLおよび読み出しビット線RBLが共通化されて、メモリセルごとに1本のビット線BLが設けられている。すなわち、書き込みトランジスタTWのドレイン、読み出しトランジスタTRのソースは同一のビット線BLに接続されている。その他の構成は図10のメモリセルと同じであり、ここでの説明は省略する。
図5に、第3実施形態のメモリセルの回路図を示す。
図解したメモリセルMCcは、図10のメモリセルMCbと比較すると、図10の書き込みビット線WBLおよび読み出しビット線RBLが共通化されて、メモリセルごとに1本のビット線BLが設けられている。すなわち、書き込みトランジスタTWのドレイン、読み出しトランジスタTRのソースは同一のビット線BLに接続されている。その他の構成は図10のメモリセルと同じであり、ここでの説明は省略する。
このメモリセルMCcからなるセルアレイを動作させる場合、ビット線BLに対する書き込み回路と読み出し回路の接続を切り換える必要があるが、メモリセル内の列方向の配線数を削減でき、その分、セル面積を縮小できる。
なお、基本的な動作は図2および図3と同様である。ただし、図2(C)および図3(C)は、同一のビット線BLに対する電圧設定または電位変化を表すため、その機能を切り換える必要がある。
[第4実施形態]
図6は、第4実施形態におけるメモリセルの2セル分の回路図を示す。
図解したメモリセルMCd1,MCd2は、1つのメモリセルとして見た基本構成は、図10に示す第2実施形態のメモリセルMCbと同様である。ただし、図10における読み出しビット線RBLが隣のメモリセルの書き込みビット線WBLと共有化されており、図10における書き込みビット線WBLが隣のメモリセルの読み出しビット線RBLと共有化されている。
図6は、第4実施形態におけるメモリセルの2セル分の回路図を示す。
図解したメモリセルMCd1,MCd2は、1つのメモリセルとして見た基本構成は、図10に示す第2実施形態のメモリセルMCbと同様である。ただし、図10における読み出しビット線RBLが隣のメモリセルの書き込みビット線WBLと共有化されており、図10における書き込みビット線WBLが隣のメモリセルの読み出しビット線RBLと共有化されている。
具体的に、図6において、メモリセルMCd1の書き込みトランジスタTW1のドレインが接続された第1のビット線BL1に、メモリセルMCd2の読み出しトランジスタTR2のドレインが接続されている。また、メモリセルMCd1の読み出しトランジスタTR1のドレインが接続された第2のビット線BL2に、メモリセルMCd2の書き込みトランジスタTW2のドレインが接続されている。なお、書き込みワード線WWLは、メモリセルMCd1,MCd2に対し共通に接続されている。
なお、基本的な動作は図2および図3と同様である。ただし、図2(C)および図3(C)に示す電圧設定または電位変化の機能を、第1および第2ビット線BL1,BL2で相補的に切り換える必要がある。
第3実施形態を表す図5のメモリセルMCcでは、書き込み動作時のビット線BLの設定電位で読み出しトランジスタTRにドレインバイアスがかかるために、それによる影響を防止するため、書き込み動作時にも読み出しワード線電圧を多少上げる必要があり、そのため電圧設定マージンが狭くなることがある。
第4実施形態では、書き込み用と読み出し用にビット線が分かれていることから、そのような電圧設定マージン低下がない。しかも、ビット線の本数は、第3実施形態と同様、第1および第2実施形態に対して半減している。このため、ビット線のピッチに余裕があり、その分、行方向のセルサイズを小さくし、かつ、確実な動作が可能なメモリセルを実現できるという利点がある。
なお、以上の第2〜第4実施形態では、とくに図示していないが、図8のメモリセルMCaを適用して図1のメモリセルアレイを実現する際と同様にして、ワード線を階層化している。このため、低消費電力および高速動作が可能である。
[第5実施形態]
本実施形態は、第4実施形態と同様にビット線の本数を減らした上で、さらに、図1のセルアレイよりも列方向のセルサイズが縮小可能なセル配置に関する。
本実施形態は、第4実施形態と同様にビット線の本数を減らした上で、さらに、図1のセルアレイよりも列方向のセルサイズが縮小可能なセル配置に関する。
図7は、本実施形態のメモリセルアレイの基本構成(セルユニット)を示す回路図である。
本実施形態のメモリセルアレイは、図7に示すセルユニット1Bを行列状に多数配置した構成を有する。
本実施形態のメモリセルアレイは、図7に示すセルユニット1Bを行列状に多数配置した構成を有する。
図示例のセルユニット1Bは、8個のメモリセルMCe1〜MCe8を有する。奇数番目のメモリセルMCe1,MCe3,MCe5,MCe7が同一行に配置され、偶数番目のメモリセルMCe2,MCe4,MCe6,MCe8が同一行に配置されている。そして、図の上下、すなわち列方向に隣接する2つのメモリセルMCe1とMCe2、MCe3とMCe4、MCe5とMCe6、MCe7とMCe8の組み合わせで、図6に示す2つのメモリセルMCd1とMCd2と同様なペアリングを実現している。
すなわち、メモリセルMCe1の書き込みトランジスタTW1のドレインが接続されたビット線BL1に、メモリセルMCe2の読み出しトランジスタTR2のドレインが接続されている。また、メモリセルMCe1の読み出しトランジスタTR1のドレインが接続されたビット線BL2に、メモリセルMCe2の書き込みトランジスタTW2のドレインが接続されている。
以上のメモリセルMCe1とMCe2との、ビット線BL1とBL2に対する接続関係は、他のペアリングされたメモリセル対でも同様である。
言い換えると、本実施形態では、奇数番目のメモリセルMCejと偶数番目のMCe(j+1)との、ビット線BLjとBL(j+1)に対する接続関係が、第4実施形態で述べた図6と同様になっている(ただし、j=1,3,5,7)。
言い換えると、本実施形態では、奇数番目のメモリセルMCejと偶数番目のMCe(j+1)との、ビット線BLjとBL(j+1)に対する接続関係が、第4実施形態で述べた図6と同様になっている(ただし、j=1,3,5,7)。
他の実施形態と同様、ワード線が階層化されている。ただし、図7に示すように、上記奇数番目のメモリセルMCejと偶数番目のメモリセルMCe(j+1)で書き込みワード線の副ワード線SWLwを共有している。そのため、副ワード線SWLwを境に、奇数番目のメモリセルMCejと偶数番目のメモリセルMCe(j+1)が列方向に対称に配置されている。これにより、図1に示すように8個のメモリセルを行方向に一列に並べる配置に比べて、本実施形態のセル配置では書き込みワード線の副ワード線1本分、列方向のサイズを縮小できている。
共通されている副ワード線SWLwは、スイッチ2wを介して主ワード線MWLwに接続されている。
一方、奇数番目のメモリセルの副ワード線と偶数番目のメモリセルの副ワード線は、その配線方向の一方端で短絡され、折り返し配線状の副ワード線SWLrとなっている。副ワード線SWLrは、スイッチ2rを介して主ワード線MWLrに接続されている。
一方、奇数番目のメモリセルの副ワード線と偶数番目のメモリセルの副ワード線は、その配線方向の一方端で短絡され、折り返し配線状の副ワード線SWLrとなっている。副ワード線SWLrは、スイッチ2rを介して主ワード線MWLrに接続されている。
なお、基本的な動作は図2および図3と同様である。ただし、図2(C)および図3(C)に示す電圧設定または電位変化の機能を、第1および第2ビット線BL1,BL2で相補的に切り換える必要がある。
本実施形態では、第4実施形態と同様に電圧設定マージン低下がなく、かつ、行方向と列方向のセルサイズをともに縮小したメモリセルアレイを実現している。
なお、上記実施形態1〜5では1本の副ワード線に接続されるメモリセル数、すなわちセルユニット内のメモリセル数を8としたが、これに限定されない。ランダムアクセスをバイト(8ビット)単位で行うことが一般的であるが、一度に読み書きする行方向のメモリセル数は、8に限らず、複数の任意の数とすることができる。
また、図2および図3の動作例に示す如く、スイッチ2r,2wは、それぞれ主ワード線MWLr,MWLwの活性化に連動し、かつ、その一方のスイッチのみが動作する。したがって、主ワード線MWLr,MWLwを共通な1本の配線により形成し、その配線に、必要に応じて前述した読み出し電圧Vrまたは書き込み電圧Vwを異なるタイミングで印加するようにしてもよい。この場合、階層化されたワード線の配線数を低減でき、その分、配線スペースを削減できるという利点がある。
あるいは、主ワード線には常に電圧を印加しておいてもよい。
あるいは、主ワード線には常に電圧を印加しておいてもよい。
また、上記実施形態のメモリセルアレイは、専用メモリであるか、混載(embedded)メモリであるかを問わない。
現在、論理LSIの分野で使用されている主流の混載メモリはSRAMであるが、本実施形態のメモリセル(ゲインセル)は、既存のSRAMセルあるいはe(embedded)−DRAMセルと同様の使われ方をするもので、これらを置き換え可能である。
現在、論理LSIの分野で使用されている主流の混載メモリはSRAMであるが、本実施形態のメモリセル(ゲインセル)は、既存のSRAMセルあるいはe(embedded)−DRAMセルと同様の使われ方をするもので、これらを置き換え可能である。
本発明の実施の形態では、2つのMOS型トランジスタと1つのキャパシタからなるメモリセル(ゲインセル)においてワード線を階層化している。これにより、メモリセルアレイの書き込み、読み出しを、ワード線単位ではなく、1本のワード方向に配置された総数より少ない複数個のセルを単位として実行可能である。このことにより、個々のメモリセルに対するランダムアクセスを、より少ない電力で行うことが可能である。
また、ワード線を階層化していることは、トランジスタサイズに比べて配線ピッチの短縮が困難なことに鑑みると、メモリセル面積の縮小に有利である。さらに、ビット線の配線数を減らす等により、さらなるメモリセル面積の縮小が図れている。
1A,1B…セルユニット、2r,2w…スイッチ、21…PMOSトランジスタ、22…NMOSトランジスタ、MC…メモリセル、TW…書き込みトランジスタ、TR…読み出しトランジスタ、C…キャパシタ、SN…記憶ノード、MWLr,MWLw…主ワード線、SWLr,SWLw…副ワード線、WWL…書き込みワード線、RWL…読み出しワード線、BL…ビット線、WBL…書き込みビット線、RBL…読み出しビット線、CLr,CLw…スイッチ制御線、VSL…電圧供給線
Claims (5)
- メモリセルアレイを構成する各メモリセルが、
ゲートが書き込みワード線に接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が記憶ノードに接続されている書き込みトランジスタと、
ゲートが前記記憶ノードに接続され、ソースとドレインの一方がビット線に接続され、ソースとドレインの他方が読み出しドレイン電圧を供給する電圧供給線に接続されている読み出しトランジスタと、
前記記憶ノードと前記読み出しワード線との間に接続されているキャパシタとを有し、
前記書き込みワード線と前記読み出しワード線の少なくとも一方が、
主ワード線と、
それぞれが前記主ワード線の配線方向に並ぶ複数のメモリセルに接続されている複数の副ワード線とからなり、
各副ワード線と主ワード線とがスイッチを介して接続されている
半導体メモリ装置。 - 前記スイッチの制御ノードが、前記主ワード線の配線方向と直交するビット線と略並行に配置されているスイッチ制御線に接続されている
請求項1に記載の半導体メモリ装置。 - 前記読み出しトランジスタのソースとドレインの他方が前記読み出しワード線に接続されることにより、読み出しワード線を前記電圧供給線と兼用している
請求項1に記載の半導体メモリ装置。 - 前記書き込みワード線と前記読み出しワード線との双方が、前記複数の副ワード線が前記スイッチを介して前記主ワード線に接続されているワード線階層構造を有し、
前記書き込みワード線の主ワード線と、前記読み出しワード線の主ワード線とを1本の配線で形成している
請求項1に記載の半導体メモリ装置。 - 一のメモリセルの前記書き込みトランジスタが接続されているビット線に、隣接するメモリセルの前記読み出しトランジスタが接続され、
前記一のメモリセルの前記読み出しトランジスタが接続されている他のビット線に、前記隣接するメモリセルの前記書き込みトランジスタが接続されている
請求項1に記載の半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005222933A JP2007042172A (ja) | 2005-08-01 | 2005-08-01 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005222933A JP2007042172A (ja) | 2005-08-01 | 2005-08-01 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007042172A true JP2007042172A (ja) | 2007-02-15 |
Family
ID=37800012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005222933A Pending JP2007042172A (ja) | 2005-08-01 | 2005-08-01 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007042172A (ja) |
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011052367A1 (en) * | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011052488A1 (en) * | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011055660A1 (en) * | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011065183A1 (en) * | 2009-11-24 | 2011-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including memory cell |
WO2011086847A1 (en) * | 2010-01-15 | 2011-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011096270A1 (en) * | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011135999A1 (en) * | 2010-04-27 | 2011-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
WO2012008286A1 (en) * | 2010-07-16 | 2012-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
CN102376714A (zh) * | 2010-08-06 | 2012-03-14 | 株式会社半导体能源研究所 | 半导体装置及其驱动方法 |
JP2012142562A (ja) * | 2010-12-17 | 2012-07-26 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
US8553447B2 (en) | 2010-10-05 | 2013-10-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and driving method thereof |
US8619454B2 (en) | 2009-11-20 | 2013-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8687411B2 (en) | 2011-01-14 | 2014-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and detecting method for defective memory cell in memory device |
JP2014086435A (ja) * | 2012-10-19 | 2014-05-12 | Floadia Co Ltd | 不揮発性半導体記憶装置 |
US8780614B2 (en) | 2011-02-02 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
US8837202B2 (en) | 2010-09-29 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for driving the same |
US9007812B2 (en) | 2010-09-14 | 2015-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Memory device comprising a cell array overlapping a driver circuit |
WO2017055967A1 (en) * | 2015-09-30 | 2017-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
JP2017084440A (ja) * | 2010-11-08 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 半導体メモリ装置 |
KR20180095727A (ko) * | 2010-03-19 | 2018-08-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치 구동 방법 |
WO2019111525A1 (ja) * | 2017-12-04 | 2019-06-13 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置、電子機器及び情報の読み出し方法 |
JP2020025103A (ja) * | 2010-02-05 | 2020-02-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
CN116209252A (zh) * | 2022-09-23 | 2023-06-02 | 北京超弦存储器研究院 | 存储单元、动态存储器、其读取方法及电子设备 |
CN116209253A (zh) * | 2022-09-23 | 2023-06-02 | 北京超弦存储器研究院 | 存储单元、动态存储器、其读取方法及电子设备 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10134565A (ja) * | 1996-10-28 | 1998-05-22 | Kawasaki Steel Corp | 半導体記憶装置 |
JP2001093988A (ja) * | 1999-07-22 | 2001-04-06 | Sony Corp | 半導体記憶装置 |
JP2001351386A (ja) * | 2000-06-07 | 2001-12-21 | Sony Corp | 半導体記憶装置およびその動作方法 |
JP2002198499A (ja) * | 2000-12-26 | 2002-07-12 | Toshiba Corp | 半導体記憶装置 |
-
2005
- 2005-08-01 JP JP2005222933A patent/JP2007042172A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10134565A (ja) * | 1996-10-28 | 1998-05-22 | Kawasaki Steel Corp | 半導体記憶装置 |
JP2001093988A (ja) * | 1999-07-22 | 2001-04-06 | Sony Corp | 半導体記憶装置 |
JP2001351386A (ja) * | 2000-06-07 | 2001-12-21 | Sony Corp | 半導体記憶装置およびその動作方法 |
JP2002198499A (ja) * | 2000-12-26 | 2002-07-12 | Toshiba Corp | 半導体記憶装置 |
Cited By (90)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9373640B2 (en) | 2009-10-30 | 2016-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8860108B2 (en) | 2009-10-30 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Oxide-based thin-film transistor (TFT) semiconductor memory device having source/drain electrode of one transistor connected to gate electrode of the other |
CN105070717A (zh) * | 2009-10-30 | 2015-11-18 | 株式会社半导体能源研究所 | 半导体装置 |
US11963374B2 (en) | 2009-10-30 | 2024-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2011119674A (ja) * | 2009-10-30 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2011119675A (ja) * | 2009-10-30 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US11322498B2 (en) | 2009-10-30 | 2022-05-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US10811417B2 (en) | 2009-10-30 | 2020-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US10510757B2 (en) | 2009-10-30 | 2019-12-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including storage element |
US8896042B2 (en) | 2009-10-30 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising oxide semiconductor |
US9685447B2 (en) | 2009-10-30 | 2017-06-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor including oxide semiconductor |
KR101293262B1 (ko) * | 2009-10-30 | 2013-08-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
CN102576708A (zh) * | 2009-10-30 | 2012-07-11 | 株式会社半导体能源研究所 | 半导体装置 |
WO2011052488A1 (en) * | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
CN104282691A (zh) * | 2009-10-30 | 2015-01-14 | 株式会社半导体能源研究所 | 半导体装置 |
CN102598249A (zh) * | 2009-10-30 | 2012-07-18 | 株式会社半导体能源研究所 | 半导体装置 |
US9105511B2 (en) | 2009-10-30 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising oxide semiconductor |
CN102576708B (zh) * | 2009-10-30 | 2015-09-23 | 株式会社半导体能源研究所 | 半导体装置 |
WO2011052367A1 (en) * | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
CN102612749A (zh) * | 2009-11-06 | 2012-07-25 | 株式会社半导体能源研究所 | 半导体器件 |
US9001566B2 (en) | 2009-11-06 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
WO2011055660A1 (en) * | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8363452B2 (en) | 2009-11-06 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2013021345A (ja) * | 2009-11-06 | 2013-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9589961B2 (en) | 2009-11-06 | 2017-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including write access transistor having channel region including oxide semiconductor |
US10056385B2 (en) | 2009-11-06 | 2018-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including write access transistor whose oxide semiconductor layer including channel formation region |
US8659935B2 (en) | 2009-11-06 | 2014-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device with transistor having oxide semiconductor channel formation region |
US9135958B2 (en) | 2009-11-20 | 2015-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8619454B2 (en) | 2009-11-20 | 2013-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8804396B2 (en) | 2009-11-20 | 2014-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9705005B2 (en) | 2009-11-20 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8659941B2 (en) | 2009-11-24 | 2014-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory cell having an oxide semiconductor transistor and erasable by ultraviolet light |
WO2011065183A1 (en) * | 2009-11-24 | 2011-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including memory cell |
JP2011135055A (ja) * | 2009-11-24 | 2011-07-07 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリ |
US8339836B2 (en) | 2010-01-15 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8587999B2 (en) | 2010-01-15 | 2013-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2011086847A1 (en) * | 2010-01-15 | 2011-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2011166128A (ja) * | 2010-01-15 | 2011-08-25 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
CN102714208A (zh) * | 2010-01-15 | 2012-10-03 | 株式会社半导体能源研究所 | 半导体装置 |
CN102725842A (zh) * | 2010-02-05 | 2012-10-10 | 株式会社半导体能源研究所 | 半导体器件 |
US9793276B2 (en) | 2010-02-05 | 2017-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having transistor and capacitor |
CN102725842B (zh) * | 2010-02-05 | 2014-12-03 | 株式会社半导体能源研究所 | 半导体器件 |
JP2020025103A (ja) * | 2010-02-05 | 2020-02-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
WO2011096270A1 (en) * | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9190413B2 (en) | 2010-02-05 | 2015-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
KR102001820B1 (ko) * | 2010-03-19 | 2019-07-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치 구동 방법 |
KR20180095727A (ko) * | 2010-03-19 | 2018-08-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치 구동 방법 |
WO2011135999A1 (en) * | 2010-04-27 | 2011-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
US8605477B2 (en) | 2010-04-27 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
JP2011249782A (ja) * | 2010-04-27 | 2011-12-08 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置 |
US8576636B2 (en) | 2010-07-16 | 2013-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
WO2012008286A1 (en) * | 2010-07-16 | 2012-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9299813B2 (en) | 2010-08-06 | 2016-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
KR20180033148A (ko) * | 2010-08-06 | 2018-04-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동방법 |
KR101841282B1 (ko) | 2010-08-06 | 2018-03-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동방법 |
US9825037B2 (en) | 2010-08-06 | 2017-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
US9525051B2 (en) | 2010-08-06 | 2016-12-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
JP2012256813A (ja) * | 2010-08-06 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
CN102376714A (zh) * | 2010-08-06 | 2012-03-14 | 株式会社半导体能源研究所 | 半导体装置及其驱动方法 |
KR101960221B1 (ko) | 2010-08-06 | 2019-03-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동방법 |
US10236033B2 (en) | 2010-09-14 | 2019-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
US11568902B2 (en) | 2010-09-14 | 2023-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistors with different channel-formation materials |
US10665270B2 (en) | 2010-09-14 | 2020-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Memory device comprising stacked memory cell |
US9299393B2 (en) | 2010-09-14 | 2016-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
US9007812B2 (en) | 2010-09-14 | 2015-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Memory device comprising a cell array overlapping a driver circuit |
US9384816B2 (en) | 2010-09-29 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for driving the same |
US9825042B2 (en) | 2010-09-29 | 2017-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for driving the same |
US8837202B2 (en) | 2010-09-29 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for driving the same |
US8553447B2 (en) | 2010-10-05 | 2013-10-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and driving method thereof |
JP2017204647A (ja) * | 2010-11-08 | 2017-11-16 | 株式会社半導体エネルギー研究所 | 半導体メモリ装置 |
JP2017084440A (ja) * | 2010-11-08 | 2017-05-18 | 株式会社半導体エネルギー研究所 | 半導体メモリ装置 |
US9424923B2 (en) | 2010-12-17 | 2016-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor storage device |
JP2012142562A (ja) * | 2010-12-17 | 2012-07-26 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
US9620186B2 (en) | 2010-12-17 | 2017-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor storage device |
US9570141B2 (en) | 2011-01-14 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Memory device having a transistor including a semiconductor oxide |
US8687411B2 (en) | 2011-01-14 | 2014-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and detecting method for defective memory cell in memory device |
US8780614B2 (en) | 2011-02-02 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
CN104718613A (zh) * | 2012-10-19 | 2015-06-17 | 株式会社佛罗迪亚 | 非易失性半导体存储装置 |
US20150262666A1 (en) * | 2012-10-19 | 2015-09-17 | Floadia Corporation | Non-Volatile Semiconductor Storage Device |
TWI646539B (zh) * | 2012-10-19 | 2019-01-01 | 日商佛羅迪亞股份有限公司 | Non-volatile semiconductor memory device |
JP2014086435A (ja) * | 2012-10-19 | 2014-05-12 | Floadia Co Ltd | 不揮発性半導体記憶装置 |
US9502109B2 (en) | 2012-10-19 | 2016-11-22 | Floadia Corporation | Non-volatile semiconductor storage device |
US9935143B2 (en) | 2015-09-30 | 2018-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
WO2017055967A1 (en) * | 2015-09-30 | 2017-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
WO2019111525A1 (ja) * | 2017-12-04 | 2019-06-13 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置、電子機器及び情報の読み出し方法 |
US11139310B2 (en) | 2017-12-04 | 2021-10-05 | Sony Semiconductor Solutions Corporation | Semiconductor memory device, electronic apparatus, and method of reading data |
CN116209252A (zh) * | 2022-09-23 | 2023-06-02 | 北京超弦存储器研究院 | 存储单元、动态存储器、其读取方法及电子设备 |
CN116209253A (zh) * | 2022-09-23 | 2023-06-02 | 北京超弦存储器研究院 | 存储单元、动态存储器、其读取方法及电子设备 |
CN116209253B (zh) * | 2022-09-23 | 2024-02-20 | 北京超弦存储器研究院 | 存储单元、动态存储器、其读取方法及电子设备 |
CN116209252B (zh) * | 2022-09-23 | 2024-02-23 | 北京超弦存储器研究院 | 存储单元、动态存储器、其读取方法及电子设备 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007042172A (ja) | 半導体メモリ装置 | |
JP3913709B2 (ja) | 半導体記憶装置 | |
US7023721B2 (en) | Semiconductor integrated circuit device | |
KR100824798B1 (ko) | 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법 | |
JP3781270B2 (ja) | 半導体集積回路装置 | |
US7643329B2 (en) | Asymmetric four-transistor SRAM cell | |
US20020001251A1 (en) | Low-power consumption semiconductor memory device | |
JP5650475B2 (ja) | 半導体装置及びその制御方法 | |
US7532536B2 (en) | Semiconductor memory device | |
KR20010094995A (ko) | 반도체 집적회로 | |
US20050213419A1 (en) | Memory | |
KR100506338B1 (ko) | 리프레시 동작이 불필요한 메모리셀을 구비한 반도체 기억장치 | |
US7200028B2 (en) | Ferroelectric memory device and its driving method | |
CN100461297C (zh) | 半导体存储装置 | |
JP4186119B2 (ja) | 強誘電体メモリ装置 | |
KR100512545B1 (ko) | 리프레쉬 동작이 불필요한 메모리 셀을 구비하는 반도체기억 장치 | |
JP2004531019A (ja) | 集積回路メモリ | |
US7719909B2 (en) | DRAM writing ahead of sensing scheme | |
US7924644B2 (en) | Semiconductor memory device including floating body transistor memory cell array and method of operating the same | |
CN115810372A (zh) | 用于单端感测放大器的设备及方法 | |
JP2012099195A (ja) | 半導体装置 | |
JP2004171742A (ja) | 半導体装置 | |
JPH06326272A (ja) | 半導体記憶装置 | |
JP2005332495A (ja) | 半導体記憶装置 | |
KR100479291B1 (ko) | 동작 안정성이 높은 비휘발성 메모리 셀을 갖는 반도체기억 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080611 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110208 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110628 |