JP2012142562A - 半導体記憶装置 - Google Patents

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Abstract

【課題】電力が供給されない状況でも記憶内容の保持が可能（不揮発性）で、且つ、書き込み回数にも制限が無い、新たな構造の半導体記憶装置を提供する。
【解決手段】半導体記憶装置に、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、デコーダに対して制御信号を出力するか否かを選択する制御回路と、を設ける。なお、複数のメモリセルのそれぞれは、酸化物半導体によってチャネル領域が形成される選択トランジスタをオフ状態とすることによってデータの保持を行う。
【選択図】図１

Description

本発明は、半導体素子を利用した半導体記憶装置に関する。特に、酸化物半導体を有する素子を利用した半導体記憶装置に関する。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、メモリセルを構成するトランジスタを選択して容量素子に電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すと容量素子の電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、メモリセルを構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によってメモリセルを構成するゲート絶縁膜が劣化するため、所定回数の書き込みによってメモリセルが機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各メモリセルの書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、本発明の一態様は、電力が供給されない状況でも記憶内容の保持が可能（不揮発性）で、且つ、書き込み回数にも制限が無い、新たな構造の半導体記憶装置を提供することを目的の一とする。また、本発明の一態様は、データの書き込みに高電圧を必要としない不揮発性の半導体記憶装置を提供することを目的の一とする。また、本発明の一態様は、電源供給開始直後等において各種配線にノイズが発生した場合であってもデータの誤書き換えを抑制することが可能な不揮発性の半導体記憶装置を提供することを目的の一とする。なお、本発明の一態様は、上述した目的の少なくとも一を達成することを課題とする。
本発明の一態様は、複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、制御信号に応じて、複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、デコーダに対して制御信号を出力するか否かを選択する制御回路と、を有し、複数のメモリセルのそれぞれは、酸化物半導体によってチャネル領域が形成される選択トランジスタをオフ状態とすることによってデータの保持が行われる半導体記憶装置である。
なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いことを特徴とする。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。
加えて、当該酸化物半導体は、電子供与体（ドナー）となり得る水分または水素などの不純物濃度が低減されたｉ型（真性）又はｉ型に限りなく近い酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ｐｕｒｉｆｉｅｄ ＯＳ）であることが好ましい。これにより、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流（リーク電流）をさらに低減することが可能である。具体的には、当該酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が、５×１０１９（ａｔｏｍｓ／ｃｍ３）以下、好ましくは５×１０１８（ａｔｏｍｓ／ｃｍ３）以下、より好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。また、ホール効果測定により測定できる当該酸化物半導体のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
ここで、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行う水素濃度の分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、及びＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、シリコンを含んでいてもよい。
また、本明細書において、酸化物半導体は、例えば、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記することができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を指す。
本発明の一態様に係る半導体記憶装置は、複数のメモリセルのそれぞれにおいて、酸化物半導体によってチャネル領域が形成される選択トランジスタをオフ状態とすることによってデータの保持が行われる。これにより、電力の供給がない場合（ただし、各種配線の電位は一定であることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本発明の一態様に係る半導体記憶装置では、データの書き込みに高電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体記憶装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのスイッチングによって、データの書き込みが行われるため、高速な動作も容易に実現しうる。また、データを消去するための動作が不要であるというメリットもある。
また、本発明の一態様に係る半導体記憶装置は、所望のメモリセルを選択するデコーダに対して、制御信号を出力するか否かを選択する制御回路を有する。これにより、電源投入等において各種配線にノイズが発生した場合であってもデコーダの誤動作の発生を抑制することが可能である。したがって、データの誤書き換えを抑制することが可能となる。
（Ａ）、（Ｂ）半導体記憶装置の構成例を示す図。 （Ａ）〜（Ｈ）トランジスタの作製方法の一例を示す図。 （Ａ）〜（Ｃ）トランジスタのオフ電流の測定方法を説明するための図。 （Ａ）、（Ｂ）トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 （Ａ）〜（Ｃ）メモリセルの具体例を示す回路図。 （Ａ）〜（Ｃ）制御回路の具体例を示す回路図、（Ｄ）制御回路の動作例を示すタイミングチャート。 （Ａ）、（Ｂ）制御回路の具体例を示す回路図。 トランジスタの具体例を示す図。 （Ａ）〜（Ｈ）トランジスタの作製工程の具体例を示す図。 （Ａ）〜（Ｇ）トランジスタの作製工程の具体例を示す図。 （Ａ）〜（Ｄ）トランジスタの作製工程の具体例を示す図。 トランジスタの変形例を示す図。 （Ａ）、（Ｂ）トランジスタの変形例を示す図。 （Ａ）、（Ｂ）トランジスタの変形例を示す図。 （Ａ）、（Ｂ）トランジスタの変形例を示す図。 トランジスタの変形例を示す図。 トランジスタの変形例を示す図。 （Ａ）〜（Ｃ）酸化物半導体層の作製工程の変形例を示す図。 半導体記憶装置の使用例を示す図。 半導体記憶装置の使用例を示す図。 （Ａ）〜（Ｆ）半導体記憶装置の使用例を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
まず、本発明の一態様に係る半導体記憶装置について図１〜８を参照して説明する。
＜半導体記憶装置の構成例＞
図１（Ａ）は、半導体記憶装置の構成例を示す図である。図１（Ａ）に示す半導体記憶装置は、複数のメモリセル２０がマトリクス状に配設されたメモリセルアレイ１０と、メモリセルアレイ１０の特定行を選択する行デコーダ１１と、メモリセルアレイ１０の特定列を選択する列デコーダ１２と、行デコーダ１１及び列デコーダ１２に対してアドレス信号、リードイネーブル信号、ライトイネーブル信号などの制御信号を出力するか否かを選択する制御回路１３と、を有する。
なお、図１（Ａ）に示す半導体記憶装置においては、制御信号に応じて行デコーダ１１及び列デコーダ１２が特定行及び特定列を選択することで特定のメモリセル２０が選択され（図１（Ａ）では、斜線を付したメモリセル２０が該当）、選択されたメモリセル２０においてデータの書き込み動作又は読み出し動作が行われる。
図１（Ｂ）は、図１（Ａ）に示した半導体記憶装置が有するメモリセル２０の構成例を示す図である。図１（Ｂ）に示すメモリセル２０は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタ２１と、トランジスタ２１がオフ状態となることによって浮遊状態となるノードを含む回路２２とを有する。なお、メモリセル２０は、当該ノードにおいて電荷を保持することが可能であり、２値又は多値のデータを当該ノードの電位の値に対応させるメモリセルである。
また、当該ノードは、トランジスタ２１のソース及びドレインの一方に電気的に接続されている。そのため、当該ノードの電位は、トランジスタ２１を介した電荷の授受によって容易に制御できる。これにより、メモリセル２０では、容易に保持データの多値化を行うことが可能である。
加えて、当該ノードにおいて保持されるデータは、上述したフラッシュメモリなどと比較して特定の半導体素子から受ける影響が少ない。すなわち、メモリセル２０は、半導体素子の特性バラツキなどに大きく依存することなくデータの保持を行うことが可能である。これにより、当該ノードの電位を細分化してメモリセル２０における保持データとすることができる。例えば、０Ｖ、１Ｖ、２Ｖ、及び３Ｖのそれぞれを当該ノードの電位とすることでメモリセル２０の保持データを４値とするのではなく、０Ｖ、０．２５Ｖ、０．５Ｖ、及び０．７５Ｖのそれぞれを当該ノードの電位とすることでメモリセル２０の保持データを４値とすることができる。
＜酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流＞
ここで、酸化物半導体によってチャネル領域が形成されるトランジスタのオフ電流（リーク電流）を測定した結果について示す。
まず、上記測定に用いたトランジスタの作製方法について図２を参照して説明する。
始めに、ガラス基板９０上に膜厚１００ｎｍの窒化シリコン層及び膜厚１５０ｎｍの酸化窒化シリコン層の積層からなる下地層９１をＣＶＤ法により形成した（図２（Ａ）参照）。
次いで、当該下地層９１上に膜厚１００ｎｍのタングステン層をスパッタリング法により形成した。さらに、当該タングステン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層９２を形成した（図２（Ｂ）参照）。
次いで、下地層９１上及びゲート層９２上に膜厚１００ｎｍの酸化窒化シリコン層からなるゲート絶縁膜９３をＣＶＤ法により形成した（図２（Ｃ）参照）。
次いで、ゲート絶縁膜９３上に膜厚２５ｎｍの酸化物半導体層をスパッタリング法により形成した。なお、当該酸化物半導体層の形成には、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ］の金属酸化物ターゲットを用いた。また、当該酸化物半導体層の形成は、基板温度を２００℃、チャンバー内圧を０．６Ｐａ、直流電源を５ｋＷ、酸素及びアルゴンの混合雰囲気（酸素流量５０ｓｃｃｍ、アルゴン流量５０ｓｃｃｍ）という条件において行っている。さらに、当該酸化物半導体層をフォトリソグラフィ法を用いて選択的にエッチングすることで酸化物半導体層９４を形成した（図２（Ｄ）参照）。
次いで、窒素及び酸素の混合雰囲気（窒素８０％、酸素２０％）下で４５０℃、１時間の熱処理を行った。
次いで、フォトリソグラフィ法を用いてゲート絶縁膜９３を選択的にエッチングした（図示しない）。なお、当該エッチング工程は、ゲート層９２と、後に形成される導電層とのコンタクトホールを形成するための工程である。
次いで、ゲート絶縁膜９３及び酸化物半導体層９４上に膜厚１００ｎｍのチタン層、膜厚２００ｎｍのアルミニウム層、及び膜厚１００ｎｍのチタン層の積層をスパッタリング法により形成した。さらに、当該積層をフォトリソグラフィ法を用いて選択的にエッチングすることでソース層９５ａ及びドレイン層９５ｂを形成した（図２（Ｅ）参照）。
次いで、窒素雰囲気下で３００℃、１時間の熱処理を行った。
次いで、ゲート絶縁膜９３、酸化物半導体層９４、ソース層９５ａ、及びドレイン層９５ｂ上に膜厚３００ｎｍの酸化シリコン層からなる保護絶縁層９６を形成した。さらに、保護絶縁層９６をフォトリソグラフィ法を用いて選択的にエッチングした（図２（Ｆ）参照）。なお、当該エッチング工程は、ゲート層、ソース層、及びドレイン層と、後に形成される導電層とのコンタクトホールを形成するための工程である。
次いで、保護絶縁層９６上に膜厚１．５μｍのアクリル層を塗布し、該アクリル層を選択的に露光することによって平坦化絶縁層９７を形成した（図２（Ｇ）参照）。さらに、窒素雰囲気下で２５０℃、１時間の熱処理を行うことで、アクリル層からなる平坦化絶縁層９７を焼き固めた。
次いで、平坦化絶縁層９７上に膜厚２００ｎｍのチタン層をスパッタリング法により形成した。さらに、当該チタン層をフォトリソグラフィ法を用いて選択的にエッチングすることでゲート層９２に接続する導電層（図示しない）、ソース層９５ａに接続する導電層９８ａ、及びドレイン層９５ｂに接続する導電層９８ｂを形成した（図２（Ｈ）参照）。
次いで、窒素雰囲気下で２５０℃、１時間の熱処理を行った。
以上の工程によって、上記測定に用いたトランジスタを作製した。
さらに、上記測定に用いた特性評価用回路によるオフ電流の値の算出方法について以下に説明する。
特性評価用回路による電流測定について、図３を用いて説明する。図３は、特性評価用回路を説明するための図である。
まず、特性評価用回路の回路構成について図３（Ａ）を用いて説明する。図３（Ａ）は、特性評価用回路の回路構成を示す回路図である。
図３（Ａ）に示す特性評価用回路は、複数の測定系８０１を備える。複数の測定系８０１は、互いに並列に接続される。ここでは、８個の測定系８０１が並列に接続される構成とする。複数の測定系８０１を用いることにより、同時に複数の測定を行うことができる。
測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５と、を含む。
トランジスタ８１１、トランジスタ８１２、トランジスタ８１４、及びトランジスタ８１５は、Ｎ型の電界効果トランジスタである。
トランジスタ８１１のソース及びドレインの一方には、電圧Ｖ１が入力され、トランジスタ８１１のゲートには、電圧Ｖｅｘｔ＿ａが入力される。トランジスタ８１１は、電荷注入用のトランジスタである。
トランジスタ８１２のソース及びドレインの一方は、トランジスタ８１１のソース及びドレインの他方に接続され、トランジスタ８１２のソース及びドレインの他方には、電圧Ｖ２が入力され、トランジスタ８１２のゲートには、電圧Ｖｅｘｔ＿ｂが入力される。トランジスタ８１２は、リーク電流評価用のトランジスタである。なお、ここでのリーク電流とは、トランジスタのオフ電流を含むリーク電流である。
容量素子８１３の一方の電極は、トランジスタ８１１のソース及びドレインの他方に接続され、容量素子８１３の他方の電極には、電圧Ｖ２が入力される。なお、ここでは、電圧Ｖ２は、０Ｖである。
トランジスタ８１４のソース及びドレインの一方には、電圧Ｖ３が入力され、トランジスタ８１４のゲートは、トランジスタ８１１のソース及びドレインの他方に接続される。なお、トランジスタ８１４のゲートと、トランジスタ８１１のソース及びドレインの他方、トランジスタ８１２のソース及びドレインの一方、並びに容量素子８１３の一方の電極との接続箇所をノードＡともいう。なお、ここでは、電圧Ｖ３は、５Ｖである。
トランジスタ８１５のソース及びドレインの一方は、トランジスタ８１４のソース及びドレインの他方に接続され、トランジスタ８１５のソース及びドレインの他方には、電圧Ｖ４が入力され、トランジスタ８１５のゲートには、電圧Ｖｅｘｔ＿ｃが入力される。なお、ここでは、電圧Ｖｅｘｔ＿ｃは、０．５Ｖである。
さらに、測定系８０１は、トランジスタ８１４のソース及びドレインの他方と、トランジスタ８１５のソース及びドレインの一方との接続箇所の電圧を出力電圧Ｖｏｕｔとして出力する。
ここでは、トランジスタ８１１として、図２を用いて説明した作製方法によって形成される、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍのトランジスタを用いる。
また、トランジスタ８１４及びトランジスタ８１５として、図２を用いて説明した作製方法によって形成される、チャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍのトランジスタを用いる。
なお、少なくともトランジスタ８１２は、図３（Ｂ）に示すようにゲート層９２及びソース層９５ａと、ゲート層９２及びドレイン層９５ｂとが重畳せず、幅１μｍのオフセット領域を有する。当該オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２としては、チャネル長Ｌ及びチャネル幅Ｗの異なる６つのトランジスタのサンプル（ＳＭＰともいう）を用いる（表１参照）。
Figure 2012142562
図３（Ａ）に示すように、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタを常にオフ状態に保つことができる。
また、電荷注入用のトランジスタと、リーク電流評価用のトランジスタとを別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用トランジスタのチャネル幅Ｗを、電荷注入用のトランジスタのチャネル幅Ｗよりも大きくすることにより、リーク電流評価用トランジスタのリーク電流以外の特性評価回路のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用トランジスタのリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用トランジスタを一度オン状態とする必要がないため、チャネル領域の電荷の一部がノードＡに流れ込むことによるノードＡの電圧変動の影響もない。
次に、図３（Ａ）に示す特性評価回路のリーク電流測定方法について、図３（Ｃ）を用いて説明する。図３（Ｃ）は、図３（Ａ）に示す特性評価回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。
図３（Ａ）に示す特性評価回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。
書き込み期間では、電圧Ｖｅｘｔ＿ｂとして、トランジスタ８１２がオフ状態となるような電圧ＶＬ（−３Ｖ）を入力する。また、電圧Ｖ１として、書き込み電圧Ｖｗを入力した後、電圧Ｖｅｘｔ＿ａとして、一定期間トランジスタ８１１がオン状態となるような電圧ＶＨ（５Ｖ）を入力する。これによって、ノードＡに電荷が蓄積され、ノードＡの電圧は、書き込み電圧Ｖｗと同等の値になる。その後、電圧Ｖｅｘｔ＿ａとして、トランジスタ８１１がオフ状態となるような電圧ＶＬを入力する。その後、電圧Ｖ１として、電圧ＶＳＳ（０Ｖ）を入力する。
また、保持期間では、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電圧の変化量の測定を行う。電圧の変化量から、トランジスタ８１２のソースとドレインとの間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電圧の変化量の測定とを行うことができる。
このとき、ノードＡの電荷の蓄積及びノードＡの電圧の変化量の測定（蓄積及び測定動作ともいう）を繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行う。第１の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして５Ｖの電圧を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして３．５Ｖの電圧を入力し、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電圧Ｖｗとして４．５Ｖの電圧を入力し、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流ＩＡのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。
一般に、ノードＡの電圧ＶＡは、出力電圧Ｖｏｕｔの関数として式（１）のように表される。
Figure 2012142562
また、ノードＡの電荷ＱＡは、ノードＡの電圧ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、式（２）のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８１３の容量と容量素子８１３以外の容量成分の和である。
Figure 2012142562
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは、式（３）のように表される。
Figure 2012142562
なお、ここでは、Δｔを約５４０００ｓｅｃとする。このように、ノードＡに接続される容量ＣＡと、出力電圧Ｖｏｕｔから、リーク電流であるノードＡの電流ＩＡを求めることができるため、特性評価回路のリーク電流を求めることができる。
次に、上記特性評価回路を用いた測定方法による出力電圧の測定結果及び該測定結果より算出した特性評価回路のリーク電流の値について、図４を用いて説明する。
図４（Ａ）に、ＳＭＰ４、ＳＭＰ５、及びＳＭＰ６におけるトランジスタの上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力電圧Ｖｏｕｔとの関係を示し、図４（Ｂ）に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出された電流ＩＡとの関係を示す。測定開始後から出力電圧Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。
また、図５に、上記測定により得られた値から見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図５では、例えばＳＭＰ４において、ノードＡの電圧が３．０Ｖの場合、リーク電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。
また、図６乃至図８に、８５℃、１２５℃、及び１５０℃における上記測定により見積もられたＳＭＰ１乃至ＳＭＰ６におけるノードＡの電圧とリーク電流の関係を示す。図６乃至図８に示すように、１５０℃の場合であっても、リーク電流は、１００ｚＡ／μｍ以下であることがわかる。
以上のように、酸化物半導体によってチャネル領域が形成されるトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。また、該トランジスタのオフ電流は、温度が上昇した場合であっても十分に低いことがわかる。
＜本明細書で開示される半導体記憶装置について＞
本明細書で開示される半導体記憶装置は、複数のメモリセルのそれぞれにおいて、酸化物半導体によってチャネル領域が形成される選択トランジスタをオフ状態とすることによってデータの保持が行われる。これにより、電力の供給がない場合（ただし、各種配線の電位は一定であることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本明細書で開示される半導体記憶装置では、情報の書き込みに高電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、本明細書で開示される半導体記憶装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのスイッチングによって、データの書き込みが行われるため、高速な動作も容易に実現しうる。また、データを消去するための動作が不要であるというメリットもある。
また、本明細書で開示される半導体記憶装置は、所望のメモリセルを選択するデコーダに対して、制御信号を出力するか否かを選択する制御回路を有する。これにより、電源投入等において各種配線にノイズが発生した場合であってもデコーダの誤動作の発生を抑制することが可能である。したがって、データの誤書き換えを抑制することが可能となる。
＜具体例＞
上述した半導体記憶装置の具体例について図９〜２２を参照して説明する。
＜メモリセル２０の具体例１＞
図９（Ａ）は、上述したメモリセル２０の具体例を示す回路図である。図９（Ａ）に示すメモリセル２０は、ゲートがワード線３４に電気的に接続され、ソース及びドレインの一方がビット線３５に電気的に接続されたトランジスタ３１と、一方の電極がトランジスタ３１のソース及びドレインの他方に電気的に接続され、他方の電極が一定電位を供給する配線３６に電気的に接続された容量素子３３と、を有する。なお、図９（Ａ）に示すメモリセル２０は、トランジスタ３１のソース及びドレインの他方並びに容量素子３３の一方の電極が電気的に接続するノード３２においてデータの保持を行うメモリセルである。また、当該一定電位としては、接地電位（ＧＮＤ）又は０Ｖなどを適用することが可能である。
図９（Ａ）に示すメモリセル２０では、２値又は多値のデータをノード３２の電位の値に直接的に対応させることが可能である。具体的には、トランジスタ３１がオン状態となる読み出し時におけるビット線３５の電位は、容量素子３３に保持された電荷の多寡によって変動する。したがって、読み出し時におけるビット線の電位の値によってメモリセル２０に保持されたデータを判別することが可能である。
＜メモリセル２０の具体例２＞
図９（Ｂ）は、図９（Ａ）とは異なるメモリセル２０の具体例を示す回路図である。図９（Ｂ）に示すメモリセル２０は、ゲートが書き込みワード線４５に電気的に接続され、ソース及びドレインの一方が書き込みビット線４８に電気的に接続されたトランジスタ４１と、ゲートがトランジスタ４１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が読み出しビット線４７に電気的に接続され、ソース及びドレインの他方が一定電位を供給する配線４９に電気的に接続されたトランジスタ４３と、一方の電極がトランジスタ４１のソース及びドレインの他方並びにトランジスタ４３のゲートに電気的に接続され、他方の電極が読み出しワード線４６に電気的に接続された容量素子４４と、を有する。なお、図９（Ｂ）に示すメモリセル２０は、トランジスタ４１のソース及びドレインの他方、トランジスタ４３のゲート、及び容量素子４４の一方の電極が電気的に接続するノード４２においてデータの保持を行うメモリセルである。また、当該一定電位としては、接地電位（ＧＮＤ）又は０Ｖなどを適用することが可能である。また、トランジスタ４１は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタであるが、トランジスタ４３のチャネル領域を形成する半導体材料は特に限定されない。
図９（Ｂ）に示すメモリセル２０では、ノード４２の電位に応じて、トランジスタ４３のスイッチングを制御することが可能である。加えて、ノード４２の電位は、読み出しワード線４６との容量結合によって制御することが可能である。そのため、図９（Ｂ）に示すメモリセル２０では、多値の情報を記憶することが可能である。すなわち、読み出しワード線４６の電位が異なる複数の条件においてトランジスタ４３の導通状態（オン状態又はオフ状態）を判別することで、ノード４２の電位が多値化されていても読み出しを行うことが可能である。なお、当該読み出しは、トランジスタ４３を用いて構成された分圧回路の出力信号を判別することなどによって行うことができる。また、図９（Ｂ）に示すメモリセル２０は、２値の情報を保持するメモリセルとして使用することもできる。
＜メモリセル２０の具体例３＞
図９（Ｃ）は、図９（Ａ）、（Ｂ）とは異なるメモリセル２０の具体例を示す回路図である。図９（Ｃ）に示すメモリセル２０は、一列に配設されたｎ個のメモリセルのいずれか一である。メモリセル２０は、ゲートが書き込みワード線５５に電気的に接続され、ソース及びドレインの一方が書き込みビット線５８に電気的に接続されたトランジスタ５１と、ゲートがトランジスタ５１のソース及びドレインの他方に電気的に接続されたトランジスタ５３と、一方の電極がトランジスタ５１のソース及びドレインの他方並びにトランジスタ５３のゲートに電気的に接続され、他方の電極が読み出しワード線５６に電気的に接続された容量素子５４と、を有する。また、ｋ番目（ｋは、２以上ｎ未満の自然数）に配設されたメモリセル２０が有するトランジスタ５３のソース及びドレインの一方は、（ｋ−１）番目に配設されたメモリセル２０が有するトランジスタ５３のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方は、（ｋ＋１）番目に配設されたメモリセル２０が有するトランジスタ５３のソース及びドレインの一方に電気的に接続される。なお、１番目に配設されたメモリセル２０が有するトランジスタ５３のソース及びドレインの一方は、一定電位を供給する配線５９に電気的に接続される。また、ｎ番目に配設されたメモリセル２０が有するトランジスタ５３のソース及びドレインの他方は、読み出しビット線５７に電気的に接続される。
なお、図９（Ｃ）に示すメモリセル２０は、トランジスタ５１のソース及びドレインの他方、トランジスタ５３のゲート、及び容量素子５４の一方の電極が電気的に接続するノード５２においてデータの保持を行うメモリセルである。また、当該一定電位としては、接地電位（ＧＮＤ）又は０Ｖなどを適用することが可能である。また、トランジスタ５１は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタであるが、トランジスタ５３のチャネル領域を形成する半導体材料は特に限定されない。
図９（Ｃ）に示すメモリセル２０では、ノード５２の電位に応じて、トランジスタ５３のスイッチングを制御することが可能である。加えて、ノード５２の電位は、読み出しワード線５６との容量結合によって制御することが可能である。なお、図９（Ｃ）に示すメモリセル２０を有する半導体記憶装置においては、一列に配設されたｎ個のメモリセル２０のいずれか一に保持されたデータの読み出しを行う際に、当該メモリセル２０以外の（ｎ−１）個のメモリセル２０の読み出しワード線５６の電位をハイレベルに上昇させる。これにより、当該メモリセル２０以外の（ｎ−１）個のメモリセル２０が有するトランジスタ５３がオン状態となる。そのため、当該メモリセル２０が有するトランジスタ５３のソース及びドレインの一方が一定電位を供給する配線に電気的に接続され、ソース及びドレインの他方が読み出しビット線５７に電気的に接続される。ここで、当該メモリセル２０が有するトランジスタ５３の状態（オン状態又はオフ状態）を判別することで、保持されたデータが得られる。具体的には、当該メモリセル２０が有するトランジスタ５３を用いて分圧回路を構成し、該分圧回路の出力信号を判別することなどで保持されたデータが得られる。なお、図９（Ｃ）に示すメモリセル２０において多値のデータを判別する場合は、読み出しワード線５６の電位が異なる複数の条件においてトランジスタ５３の状態（オン状態又はオフ状態）を判別する必要がある。また、図９（Ｃ）に示すメモリセル２０は、２値の情報を保持するメモリセルとして使用することもできる。
＜制御回路１３の具体例１＞
図１０（Ａ）〜（Ｃ）のそれぞれは、上述した制御回路１３の具体例を示す回路図である。端的に述べると、図１０（Ａ）〜（Ｃ）に示す制御回路１３は、リセット信号（ＲＥＳＥＴ）に応じて、外部から入力される制御信号（図１０（Ａ）〜（Ｃ）中においては、アドレス信号（ＡＤＤＲ＿ｉｎ）、読み出し制御信号（ＲＥ＿ｉｎ）、書き込み制御信号（ＷＥ＿ｉｎ）が該当）を行デコーダ及び列デコーダに対して出力するか否かを選択する回路である。
例えば、電源供給が開始される際の特定期間に渡って制御回路１３が行デコーダ及び列デコーダに対して制御信号を出力せず、当該特定期間経過後に出力する構成とすることが可能である。この場合、リセット信号（ＲＥＳＥＴ）が接地電位（ＧＮＤ）を示す期間において、制御回路１３が行デコーダ及び列デコーダに対して制御信号を出力しない構成とすることが好ましい。これは、リセット信号（ＲＥＳＥＴ）が接地電位（ＧＮＤ）以外の電位を示す期間において、制御回路１３が行デコーダ及び列デコーダに対して制御信号を出力しない構成とすると、電源供給開始以後制御回路１３にリセット信号（ＲＥＳＥＴ）を供給する配線の電位が当該接地電位（ＧＮＤ）以外の電位を示すまでの期間において、制御信号が行デコーダ及び列デコーダに供給され、誤動作を生じる可能性があるからである。
なお、図１０（Ａ）〜（Ｃ）に示す制御回路１３は、接地電位（ＧＮＤ）であるロウレベルの電位と、当該接地電位（ＧＮＤ）よりも高電位であるハイレベルの電位とによって動作が制御されるデジタル回路であることとする。
図１０（Ａ）に示す制御回路１３は、入力端子がリセット信号（ＲＥＳＥＴ）を供給する配線に電気的に接続されたインバータ６１と、入力端子がアドレス信号（ＡＤＤＲ＿ｉｎ）を供給する配線に電気的に接続されたスイッチ６２と、入力端子が読み出し制御信号（ＲＥ＿ｉｎ）を供給する配線に電気的に接続されたスイッチ６３と、入力端子が書き込み制御信号（ＷＥ＿ｉｎ）を供給する配線に電気的に接続されたスイッチ６４とを有する。なお、スイッチ６２〜６４は、リセット信号（ＲＥＳＥＴ）がハイレベルの電位となる場合にオン状態となり、ロウレベルの電位となる場合にオフ状態となるように設計されている。したがって、図１０（Ａ）に示す制御回路１３は、リセット信号（ＲＥＳＥＴ）の電位がハイレベルの間は、行デコーダ及び列デコーダに対して制御信号を出力し、リセット信号（ＲＥＳＥＴ）の電位がロウレベルの間は、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位を不定状態とする回路である。なお、図１０（Ａ）に示す制御回路１３は、図１０（Ｂ）、（Ｃ）に示す制御回路１３と比較して、回路を構成するのに必要とされるトランジスタ数を低減することができる点で好ましい。
また、図１０（Ｂ）に示す制御回路１３は、第１の入力端子がリセット信号（ＲＥＳＥＴ）を供給する配線に電気的に接続され、第２の入力端子がアドレス信号（ＡＤＤＲ＿ｉｎ）を供給する配線に電気的に接続されたＡＮＤゲート６６と、第１の入力端子がリセット信号（ＲＥＳＥＴ）を供給する配線に電気的に接続され、第２の入力端子が読み出し制御信号（ＲＥ＿ｉｎ）を供給する配線に電気的に接続されたＡＮＤゲート６７と、第１の入力端子がリセット信号（ＲＥＳＥＴ）を供給する配線に電気的に接続され、第２の入力端子が書き込み制御信号（ＷＥ＿ｉｎ）を供給する配線に電気的に接続されるＡＮＤゲート６８と、を有する。したがって、図１０（Ｂ）に示す制御回路１３は、リセット信号（ＲＥＳＥＴ）の電位がハイレベルの間は、行デコーダ及び列デコーダに対して制御信号を出力し、リセット信号（ＲＥＳＥＴ）の電位がロウレベルの間は、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位をロウレベルにする回路である。なお、図１０（Ｂ）に示す制御回路１３は、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位が不定状態となることがない点で好ましい。これにより、行デコーダ及び列デコーダにおける誤動作の発生確率をさらに低減することが可能である。
また、図１０（Ｃ）に示す制御回路１３は、制御信号（図１０（Ｃ）中においては、アドレス信号（ＡＤＤＲ＿ｉｎ）、書き込み制御信号（ＷＥ＿ｉｎ）、及び読み出し制御信号（ＲＥ＿ｉｎ）が該当）、クロック信号（ＣＫ）、及びリセット信号（ＲＥＳＥＴ）が入力されるフリップフロップ６９を有する。なお、図１０（Ｃ）に示すフリップフロップ６９は、リセット信号（ＲＥＳＥＴ）の電位がハイレベルとなる場合に、制御信号をクロック信号の周期に従って出力し、リセット信号（ＲＥＳＥＴ）の電位がロウレベルとなる場合に、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位をロウレベルにする回路である。なお、図１０（Ｃ）に示す制御回路１３は、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位が不定状態となることがない点で好ましい。これにより、行デコーダ及び列デコーダにおける誤動作の発生確率をさらに低減することが可能である。
図１０（Ｄ）は、図１０（Ａ）〜（Ｃ）に示した制御回路１３の具体的な動作例を示すタイミングチャートである。図１０（Ｄ）に示す動作例においては、電源供給開始後の特定期間に渡ってリセット信号（ＲＥＳＥＴ）がロウレベルの電位を示すリセット期間を有する。これにより、制御回路１３に対して制御信号（アドレス信号（ＡＤＤＲ＿ｉｎ）、読み出し制御信号（ＲＥ＿ｉｎ）、書き込み制御信号（ＷＥ＿ｉｎ））を供給する配線の電位が、電源供給が開始される際のノイズによって変動した場合であっても、当該配線の電位が行デコーダ及び列デコーダに入力されることがない。すなわち、行デコーダ及び列デコーダの誤動作を抑制することが可能である。
＜制御回路１３の具体例２＞
図１１（Ａ）、（Ｂ）のそれぞれは、上述した制御回路１３の具体例を示す回路図である。端的に述べると、図１１（Ａ）、（Ｂ）に示す制御回路１３は、制御信号（図１１（Ａ）、（Ｂ）中においては、アドレス信号（ＡＤＤＲ＿ｉｎ）が該当）が供給される配線の電位と、当該制御信号の反転信号である反転制御信号（図１１（Ａ）、（Ｂ）中においては、反転アドレス信号（ＡＤＤＲＢ＿ｉｎ）が該当）が供給される配線の電位とが反転状態となった場合に、当該制御信号及び当該反転制御信号を行デコーダ及び列デコーダに対して出力し、反転状態とならない場合に、当該制御信号及び当該反転制御信号を行デコーダ及び列デコーダに出力しない回路である。なお、図１１（Ａ）、（Ｂ）に示す制御回路１３を有する半導体記憶装置においては、行デコーダ及び列デコーダが制御信号及び反転制御信号に応じて特定のメモリセルを選択することとする。
ただし、行デコーダ及び列デコーダが当該制御信号のみを用いて動作する場合には、制御回路１３を、当該制御信号が供給される配線の電位及び当該反転制御信号が供給される配線の電位の状態（反転状態か否か）に応じて、当該制御信号のみを行デコーダ及び列デコーダに対して出力するか否かを選択する回路とすることも可能である。
図１１（Ａ）に示す制御回路１３は、第１の入力端子が読み出し制御信号（ＲＥ＿ｉｎ）を供給する配線に電気的に接続され、第２の入力端子が書き込み制御信号（ＷＥ＿ｉｎ）を供給する配線に電気的に接続されたＸＯＲゲート７１と、第１の入力端子がアドレス信号（ＡＤＤＲ＿ｉｎ）を供給する配線に電気的に接続され、第２の入力端子が反転アドレス信号（ＡＤＤＲＢ＿ｉｎ）を供給する配線に電気的に接続されたＸＯＲゲート７２と、第１の入力端子がＸＯＲゲート７１の出力端子に電気的に接続され、第２の入力端子がＸＯＲゲート７２の出力端子に電気的に接続されたＡＮＤゲート７３と、入力端子がＡＮＤゲート７３の出力端子に電気的に接続されたインバータ７４と、入力端子が読み出し制御信号（ＲＥ＿ｉｎ）を供給する配線に電気的に接続されたスイッチ７５と、入力端子が書き込み制御信号（ＷＥ＿ｉｎ）を供給する配線に電気的に接続されたスイッチ７６と、入力端子がアドレス信号（ＡＤＤＲ＿ｉｎ）を供給する配線に電気的に接続されたスイッチ７７と、入力端子が反転アドレス信号（ＡＤＤＲＢ＿ｉｎ）を供給する配線に電気的に接続されたスイッチ７８と、を有する。
なお、スイッチ７５〜７８は、ＡＮＤゲート７３の出力信号がハイレベルの電位（インバータ７４の出力信号がロウレベルの電位）となる場合にオン状態となり、ＡＮＤゲート７３の出力信号がロウレベルの電位（インバータ７４の出力信号がハイレベルの電位）となる場合にオフ状態となるように設計されている。したがって、図１１（Ａ）に示す制御回路１３は、読み出し制御信号（ＲＥ＿ｉｎ）を供給する配線の電位及び書き込み制御信号（ＷＥ＿ｉｎ）を供給する配線の電位の一方のみがハイレベルとなり、且つアドレス信号（ＡＤＤＲ＿ｉｎ）を供給する配線の電位が反転アドレス信号（ＡＤＤＲＢ＿ｉｎ）を供給する配線の電位の反転状態となった場合に、行デコーダ及び列デコーダに対して読み出し制御信号（ＲＥ＿ｉｎ）、書き込み制御信号（ＷＥ＿ｉｎ）、アドレス信号（ＡＤＤＲ＿ｉｎ）、及び反転アドレス信号（ＡＤＤＲＢ＿ｉｎ）を出力し、この条件を満たさない場合に、行デコーダ及び列デコーダに対してそれらの信号を供給する配線の電位を不定状態とする回路である。
図１１（Ａ）に示す制御回路１３は、読み出し制御信号（ＲＥ＿ｉｎ）、書き込み制御信号（ＷＥ＿ｉｎ）、アドレス信号（ＡＤＤＲ＿ｉｎ）、及び反転アドレス信号（ＡＤＤＲＢ＿ｉｎ）のいずれか一を供給する配線の電位がノイズなどによって変動した場合であっても、行デコーダ及び列デコーダが誤動作を起こす確率を低減することが可能である。また、図１１（Ａ）に示す制御回路１３は、図１１（Ｂ）に示す制御回路１３と比較して、回路を構成するのに必要とされるトランジスタ数を低減することができる点で好ましい。
また、図１１（Ｂ）に示す制御回路１３は、第１の入力端子が読み出し制御信号（ＲＥ＿ｉｎ）を供給する配線に電気的に接続され、第２の入力端子が書き込み制御信号（ＷＥ＿ｉｎ）を供給する配線に電気的に接続されたＸＯＲゲート８１と、第１の入力端子がアドレス信号（ＡＤＤＲ＿ｉｎ）を供給する配線に電気的に接続され、第２の入力端子が反転アドレス信号（ＡＤＤＲＢ＿ｉｎ）を供給する配線に電気的に接続されたＸＯＲゲート８２と、第１の入力端子がＸＯＲゲート８１の出力端子に電気的に接続され、第２の入力端子がＸＯＲゲート８２の出力端子に電気的に接続されたＡＮＤゲート８３と、第１の入力端子がＡＮＤゲート８３の出力端子に電気的に接続され、第２の入力端子が読み出し制御信号（ＲＥ＿ｉｎ）を供給する配線に電気的に接続されたＡＮＤゲート８４と、第１の入力端子がＡＮＤゲート８３の出力端子に電気的に接続され、第２の入力端子が書き込み制御信号（ＷＥ＿ｉｎ）を供給する配線に電気的に接続されたＡＮＤゲート８５と、第１の入力端子がＡＮＤゲート８３の出力端子に電気的に接続され、第２の入力端子がアドレス信号（ＡＤＤＲ＿ｉｎ）を供給する配線に電気的に接続されたＡＮＤゲート８６と、第１の入力端子がＡＮＤゲート８３の出力端子に電気的に接続され、第２の入力端子が反転アドレス信号（ＡＤＤＲＢ＿ｉｎ）を供給する配線に電気的に接続されたＡＮＤゲート８７と、を有する。
したがって、図１１（Ｂ）に示す制御回路１３は、読み出し制御信号（ＲＥ＿ｉｎ）を供給する配線の電位及び書き込み制御信号（ＷＥ＿ｉｎ）を供給する配線の電位の一方のみがハイレベルとなり、且つアドレス信号（ＡＤＤＲ＿ｉｎ）を供給する配線の電位が反転アドレス信号（ＡＤＤＲＢ＿ｉｎ）を供給する配線の電位の反転状態となった場合に、行デコーダ及び列デコーダに対して読み出し制御信号（ＲＥ＿ｉｎ）、書き込み制御信号（ＷＥ＿ｉｎ）、アドレス信号（ＡＤＤＲ＿ｉｎ）、及び反転アドレス信号（ＡＤＤＲＢ＿ｉｎ）を出力し、この条件を満たさない場合に、行デコーダ及び列デコーダに対してそれらの信号を供給する配線の電位をロウレベルとする回路である。なお、図１１（Ｂ）に示す制御回路１３は、行デコーダ及び列デコーダに対して制御信号を供給する配線の電位が不定状態となることがない点で好ましい。これにより、行デコーダ及び列デコーダにおける誤動作の発生確率をさらに低減することが可能である。
＜半導体記憶装置を構成するトランジスタの具体例＞
以下では、上述した半導体記憶装置が有するトランジスタの一例について説明する。具体的には、半導体材料を含む基板を用いて形成されるトランジスタ及び酸化物半導体を用いて形成されるトランジスタの一例について示す。
図１２に示すトランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル領域１１６と、チャネル領域１１６を挟むように設けられた一対の不純物領域１１４ａ、１１４ｂ及び一対の高濃度不純物領域１２０ａ、１２０ｂ（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル領域１１６上に設けられたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に設けられたゲート層１１０ａと、不純物領域１１４ａと電気的に接続するソース層１３０ａと、不純物領域１１４ｂと電気的に接続するドレイン層１３０ｂとを有する。
なお、ゲート層１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。また、半導体材料を含む基板１００のサイドウォール絶縁層１１８と重ならない領域には、一対の高濃度不純物領域１２０ａ、１２０ｂが存在し、一対の高濃度不純物領域１２０ａ、１２０ｂ上には一対の金属化合物領域１２４ａ、１２４ｂが存在する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。ソース層１３０ａは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４ａと電気的に接続され、ドレイン層１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域１２４ｂと電気的に接続されている。つまり、ソース層１３０ａは、金属化合物領域１２４ａを介して高濃度不純物領域１２０ａおよび不純物領域１１４ａと電気的に接続され、ドレイン層１３０ｂは、金属化合物領域１２４ｂを介して高濃度不純物領域１２０ｂおよび不純物領域１１４ｂと電気的に接続されている。
また、後述するトランジスタ１６４の下層には、ゲート絶縁膜１０８ａと同一材料からなる絶縁層１０８ｂ、ゲート層１１０ａと同一材料からなる電極層１１０ｂ、並びにソース層１３０ａ及びドレイン層１３０ｂと同一材料からなる電極層１３０ｃが設けられている。
図１２に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース層１４２ａと、ドレイン層１４２ｂとを有する。
ここで、ゲート層１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込むように設けられている。また、ゲート層１３６ｄと同様に、トランジスタ１６０が有する、ソース層１３０ａに接する電極層１３６ａ及びドレイン層１３０ｂに接する電極層１３６ｂが形成されている。また、電極層１３０ｃに接する電極層１３６ｃが形成されている。
また、トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース層１４２ａ及びドレイン層１４２ｂにまで達する開口が設けられており、当該開口を通じて、ソース層１４２ａに接する電極層１５０ｄ、ドレイン層１４２ｂに接する電極層１５０ｅが形成されている。また、電極層１５０ｄ、電極層１５０ｅと同様に、ゲート絶縁膜１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極層１３６ａに接する電極層１５０ａ、電極層１３６ｂに接する電極層１５０ｂ、及び電極層１３６ｃに接する電極層１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されている。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９（ａｔｏｍｓ／ｃｍ３）以下である。なお、酸化物半導体層１４０の水素濃度は、５×１０１８（ａｔｏｍｓ／ｃｍ３）以下であることが望ましく、５×１０１７（ａｔｏｍｓ／ｃｍ３）以下であることがより望ましい。水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を用いることで、極めて優れたオフ電流特性のトランジスタ１６４を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合、リーク電流は１×１０−１３［Ａ］以下となる。このように、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用することで、トランジスタ１６４のリーク電流を低減することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、絶縁層１５２に埋め込まれるように、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄが設けられている。なお、電極層１５４ａは電極層１５０ａと接しており、電極層１５４ｂは電極層１５０ｂと接しており、電極層１５４ｃは電極層１５０ｃおよび電極層１５０ｄと接しており、電極層１５４ｄは電極層１５０ｅと接している。
図１２に示すトランジスタ１６０が有するソース層１３０ａは、上層領域に設けられた電極層１３６ａ、電極層１５０ａ、及び電極層１５４ａに電気的に接続している。そのため、トランジスタ１６０のソース層１３０ａは、これらの電極層を適宜形成することにより、上層領域に設けられたトランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。また、トランジスタ１６０が有するドレイン層１３０ｂについても同様に、上層領域に設けられたトランジスタ１６４が有する電極層のいずれかと電気的に接続させることが可能である。なお、図１２には図示していないが、トランジスタ１６０が有するゲート層１１０ａが、上層領域に設けられた電極層を介して、トランジスタ１６４が有する電極層のいずれかと電気的に接続する構成にすることもできる。
同様に、図１２に示すトランジスタ１６４が有するソース層１４２ａは、下層領域に設けられた電極層１３０ｃ及び電極層１１０ｂに電気的に接続している。そのため、トランジスタ１６４のソース層１４２ａは、これらの電極層を適宜形成することにより、下層領域に設けられたトランジスタ１６０のゲート層１１０ａ、ソース層１３０ａ、又はドレイン層１３０ｂと電気的に接続させることが可能である。なお、図１２には図示していないが、トランジスタ１６４が有するゲート層１３６ｄ又はドレイン層１４２ｂが、下層領域に設けられた電極層を介して、トランジスタ１６０が有する電極層のいずれかと電気的に接続する構成にすることもできる。
＜トランジスタの作製工程例＞
次に、トランジスタ１６０及びトランジスタ１６４の作製方法の一例について説明する。以下では、はじめにトランジスタ１６０の作製方法について図１３を参照しながら説明し、その後、トランジスタ１６４の作製方法について図１４および図１５を参照しながら説明する。
まず、半導体材料を含む基板１００を用意する（図１３（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含むこととする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図１３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図１３（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１３（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁膜となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素などとの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、ここでは、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁膜１０８ａ、ゲート層１１０ａを形成する（図１３（Ｃ）参照）。
次に、ゲート層１１０ａを覆う絶縁層１１２を形成する（図１３（Ｃ）参照）。そして、半導体領域１０４に硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、浅い接合深さの一対の不純物領域１１４ａ、１１４ｂを形成する（図１３（Ｃ）参照）。なお、一対の不純物領域１１４ａ、１１４ｂの形成により、半導体領域１０４のゲート絶縁膜１０８ａ下部には、チャネル領域１１６が形成される（図１３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に一対の不純物領域１１４ａ、１１４ｂを形成する工程を採用しているが、一対の不純物領域１１４ａ、１１４ｂを形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図１３（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート層１１０ａの上面と、一対の不純物領域１１４ａ、１１４ｂの上面を露出させると良い。
次に、ゲート層１１０ａ、一対の不純物領域１１４ａ、１１４ｂ、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、一対の不純物領域１１４ａ、１１４ｂの一部に対して硼素（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などを添加して、一対の高濃度不純物領域１２０ａ、１２０ｂを形成する（図１３（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート層１１０ａ、サイドウォール絶縁層１１８、一対の高濃度不純物領域１２０ａ、１２０ｂ等を覆うように金属層１２２を形成する（図１３（Ｅ）参照）。金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、一対の高濃度不純物領域１２０ａ、１２０ｂに接する一対の金属化合物領域１２４ａ、１２４ｂが形成される（図１３（Ｆ）参照）。なお、ゲート層１１０ａとして多結晶シリコンなどを用いる場合には、ゲート層１１０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、一対の金属化合物領域１２４ａ、１２４ｂを形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図１３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、一対の金属化合物領域１２４ａ、１２４ｂにまで達する開口を形成し、当該開口に、ソース層１３０ａ、ドレイン層１３０ｂを形成する（図１３（Ｈ）参照）。ソース層１３０ａ及びドレイン層１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
なお、ソース層１３０ａ及びドレイン層１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース層１３０ａ及びドレイン層１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、一対の金属化合物領域１２４ａ、１２４ｂと接触するソース層１３０ａ及びドレイン層１３０ｂのみを示しているが、この工程において、配線として機能する電極層（例えば、図１２における電極層１３０ｃ）などをあわせて形成することができる。ソース層１３０ａ及びドレイン層１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。また、それらの少なくとも一を含む合金を用いることもできる。例えば、銅を主構成元素とし、さらにマグネシウム及びアルミニウムを含む合金を用いることができる。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した回路を提供することができる。
次に、図１４および図１５を用いて、層間絶縁層１２８上にトランジスタ１６４を作製する工程について説明する。なお、図１４および図１５は、層間絶縁層１２８上の各種電極層や、トランジスタ１６４などの作製工程を示すものであるから、トランジスタ１６４の下部に存在するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース層１３０ａ、ドレイン層１３０ｂ、電極層１３０ｃ上に絶縁層１３２を形成する（図１４（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース層１３０ａ、ドレイン層１３０ｂ、および電極層１３０ｃにまで達する開口を形成する。この際、後にゲート層１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図１４（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
より具体的には、例えば、ＰＶＤ法により開口を含む領域にチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極層（ここでは、ソース層１３０ａ、ドレイン層１３０ｂ、電極層１３０ｃなど）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄを形成する（図１４（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ゲート層１３６ｄを覆うように、ゲート絶縁膜１３８を形成する（図１４（Ｄ）参照）。ゲート絶縁膜１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁膜１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁膜１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁膜１３８を形成することができる。ゲート絶縁膜１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁膜と、第１のゲート絶縁膜上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁膜の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁膜との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁膜１３８には、高品質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁膜１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁膜とが密接することにより、界面準位密度を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁膜として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁膜１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。
次いで、ゲート絶縁膜１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図１４（Ｅ）参照）。
酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ、Ｚｎ、Ａｌ、Ｍｇ、Ｈｆ及びランタノイドから選ばれた一種以上の元素を含有する。例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系、Ｉｎ−Ｇａ−Ｚｎ系、Ｉｎ−Ｓｎ−Ｚｎ系、Ｉｎ−Ａｌ−Ｚｎ系、Ｓｎ−Ｇａ−Ｚｎ系、Ａｌ−Ｇａ−Ｚｎ系、Ｓｎ−Ａｌ−Ｚｎ系、Ｉｎ−Ｈｆ−Ｚｎ系、Ｉｎ−Ｌａ−Ｚｎ系、Ｉｎ−Ｃｅ−Ｚｎ系、Ｉｎ−Ｐｒ−Ｚｎ系、Ｉｎ−Ｎｄ−Ｚｎ系、Ｉｎ−Ｓｍ−Ｚｎ系、Ｉｎ−Ｅｕ−Ｚｎ系、Ｉｎ−Ｇｄ−Ｚｎ系、Ｉｎ−Ｔｂ−Ｚｎ系、Ｉｎ−Ｄｙ−Ｚｎ系、Ｉｎ−Ｈｏ−Ｚｎ系、Ｉｎ−Ｅｒ−Ｚｎ系、Ｉｎ−Ｔｍ−Ｚｎ系、Ｉｎ−Ｙｂ−Ｚｎ系、Ｉｎ−Ｌｕ−Ｚｎ系、Ｚｎ−Ｍｇ系、Ｓｎ−Ｍｇ系、Ｉｎ−Ｍｇ系、Ｉｎ−Ｇａ系、Ｉｎ−Ｚｎ系、Ｓｎ−Ｚｎ系、Ａｌ−Ｚｎ系、Ｉｎ系、Ｓｎ系、Ｚｎ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である。ここでは、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ系の金属酸化物ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］の組成比を有するターゲットなどを用いても良い。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い金属酸化物ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
次いで、酸化物半導体層１４０に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れることなく、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース層及びドレイン層を積層させた後、又はソース層及びドレイン層上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース層１４２ａ及びドレイン層１４２ｂを形成する（図１４（Ｆ）参照）。ソース層１４２ａ及びドレイン層１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
当該導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。
トランジスタのチャネル長（Ｌ）は、ソース層１４２ａの下端部と、ドレイン層１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース層１４２ａの間、又は酸化物半導体層１４０とドレイン層１４２ｂの間に、酸化物導電層を形成してもよい。酸化物導電層と、ソース層１４２ａ及びドレイン層１４２ｂを形成するための金属層とは、連続して形成すること（連続成膜）が可能である。酸化物導電層は、ソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図１４（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層１４０への侵入や、水素による酸化物半導体層１４０中の酸素の引き抜き、などが生じ、酸化物半導体層１４０のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。これは、酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、濃度ｐｐｍ程度（望ましくは、濃度ｐｐｂ程度）にまで除去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを軽減することができる。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図１５（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁膜１３８に対し、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース層１４２ａ、ドレイン層１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図１５（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここでは、電極層１３６ａ、電極層１３６ｂ、電極層１３６ｃ、ソース層１４２ａ、ドレイン層１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する（図１５（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極層１５０ａ、電極層１５０ｂ、電極層１５０ｃ、電極層１５０ｄ、電極層１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極層１５４ａ、電極層１５４ｂ、電極層１５４ｃ、電極層１５４ｄを形成する（図１５（Ｄ）参照）。当該工程は、電極層１５０ａ等を形成する場合と同様であるから、詳細は省略する。
＜トランジスタの変形例＞
図１６乃至図１９には、トランジスタ１６４の構成の変形例を示す。つまり、トランジスタ１６０の構成は上記と同様である。
図１６には、酸化物半導体層１４０の下にゲート層１３６ｄを有し、ソース層１４２ａ及びドレイン層１４２ｂの端面の一部が、酸化物半導体層１４０と接する構成のトランジスタ１６４を示す。
図１６に示す構成と図１２に示す構成の大きな相違点として、ソース層１４２ａ及びドレイン層１４２ｂと、酸化物半導体層１４０との接続の位置が挙げられる。つまり、図１２に示す構成では、酸化物半導体層１４０の端面の一部がソース層１４２ａ及びドレイン層１４２ｂと接するのに対して、図１６に示す構成では、ソース層１４２ａ及びドレイン層１４２ｂの端面の一部が酸化物半導体層１４０と接する。そして、この接触の相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１２と同様である。
具体的には、図１６に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。また、トランジスタ１６４の上には、酸化物半導体層１４０を覆うように、保護絶縁層１４４が設けられている。
図１７には、酸化物半導体層１４０の上にゲート層１３６ｄを有するトランジスタ１６４を示す。ここで、図１７（Ａ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例を示す図であり、図１７（Ｂ）は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例を示す図である。
図１２又は図１６に示す構成と図１７に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート層１３６ｄを有する点である。また、図１７（Ａ）に示す構成と図１７（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１２などと同様である。
具体的には、図１７（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上の酸化物半導体層１４０と重畳する領域のゲート層１３６ｄと、を有する。
また、図１７（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、酸化物半導体層１４０、ソース層１４２ａ、及びドレイン層１４２ｂ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する。
なお、図１７に示す構成では、図１２に示す構成などと比較して、構成要素が省略される場合がある（例えば、電極層１５０ａや、電極層１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図１２などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
図１８には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層１３６ｄなどを形成することが可能である。
図１８（Ａ）に示す構成と図１８（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが酸化物半導体層１４０の端面の一部に接するか、又は酸化物半導体層１４０の端面がソース層１４２ａ及びドレイン層１４２ｂの端面の一部に接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１２などと同様である。
具体的には、図１８（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられた、ソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの端面の一部に接する酸化物半導体層１４０と、を有する。
また、図１８（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたゲート層１３６ｄと、ゲート層１３６ｄ上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上のゲート層１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の端面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、を有する。
なお、図１８に示す構成においても、図１２に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
図１９には、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート層１３６ｄを有する構成のトランジスタ１６４を示す。この場合にも、表面の平坦性やカバレッジに対する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート層１３６ｄなどを形成することが可能である。
図１９（Ａ）に示す構成と図１９（Ｂ）に示す構成の大きな相違点は、ソース層１４２ａ及びドレイン層１４２ｂが酸化物半導体層１４０の端面の一部に接するか、又は酸化物半導体層１４０の端面がソース層１４２ａ及びドレイン層１４２ｂの端面の一部に接するか、という点である。そして、これらの相違に起因して、その他の電極層、絶縁層などの配置が異なるものとなっている。なお、各構成要素の詳細は、図１２などと同様である。
具体的には、図１９（Ａ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ及びドレイン層１４２ｂの端面に接する酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート層１３６ｄと、を有する。
また、図１９（Ｂ）に示すトランジスタ１６４は、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の端面に接するように設けられたソース層１４２ａ及びドレイン層１４２ｂと、ソース層１４２ａ、ドレイン層１４２ｂ、及び酸化物半導体層１４０上に設けられたゲート絶縁膜１３８と、ゲート絶縁膜１３８上に設けられたゲート層１３６ｄと、を有する。なお、ゲート層１３６ｄは、ゲート絶縁膜１３８を介して、酸化物半導体層１４０と重畳する領域に設けられる。
なお、図１９に示す構成においても、図１２に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
また、図１２に示す酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図２０、２１は、図１２のトランジスタ１６４に酸化物導電層を設けたトランジスタを示す図である。
図２０、２１のトランジスタ１６４は、酸化物半導体層１４０と、ソース層１４２ａ、ドレイン層１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層１６２ａ、１６２ｂが形成されている。図２０、２１のトランジスタ１６４の違いは、作製工程により酸化物導電層１６２ａ、１６２ｂの形状が異なる点である。
図２０のトランジスタ１６４では、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４０と酸化物導電層を形成する。酸化物半導体層及び酸化物導電層上にソース層１４２ａ、ドレイン層１４２ｂを形成した後、ソース層１４２ａ、ドレイン層１４２ｂをマスクとして、島状の酸化物導電層をエッチングし、ソース領域およびドレイン領域となる酸化物導電層１６２ａ、１６２ｂを形成する。
図２１のトランジスタ１６４では、酸化物半導体層１４０上に酸化物導電層を形成し、その上に金属導電層を形成し、酸化物導電層および金属導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層１６２ａ、１６２ｂ、ソース層１４２ａ、ドレイン層１４２ｂを形成する。
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
酸化物導電層１６２ａ、１６２ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４０とソース層１４２ａ、ドレイン層１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６４が高速動作をすることができる。
また、このような構成とすることによって、トランジスタ１６４の耐圧を向上させることができる。
なお、図２０、２１では、図１２に示したトランジスタ１６４の酸化物半導体層１４０と、ソース層１４２ａ及びドレイン層１４２ｂとの間に酸化物導電層を設ける構成について示したが、図１６、１７、１８、１９に示したトランジスタ１６４の酸化物半導体層１４０と、ソース層１４２ａ及びドレイン層１４２ｂとの間に酸化物導電層を設ける構成とすることも可能である。
なお、ここでは、トランジスタ１６０上にトランジスタ１６４を積層して形成する例について説明したが、トランジスタ１６０及びトランジスタ１６４の構成はこれに限られるものではない。例えば、同一平面上にトランジスタ１６０及びトランジスタ１６４を形成することができる。さらに、トランジスタ１６０と、トランジスタ１６４とを重畳して設けても良い。
＜酸化物半導体層の作製工程の変形例＞
上述したトランジスタの作製工程と異なる酸化物半導体層の作製工程について図２２を用いて説明する。
当該酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する。
絶縁層４００上に絶縁層４３７を形成する。ここでは、絶縁層４３７として、ＰＥＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、当該酸化物絶縁層として、酸化シリコン層、酸化ガリウム層、酸化アルミニウム層、酸化窒化シリコン層、酸化窒化アルミニウム層、若しくは窒化酸化シリコン層から選ばれた一層またはこれらの積層を用いることができる。
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成する。第１の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
ここでは、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体層を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図２２（Ａ）参照）。
成膜時における基板温度や第１の加熱処理の温度にもよるが、成膜や第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体層を形成する。第２の酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する第２の酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
ここでは、金属酸化物ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体層を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図２２（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、または窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に行うことが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図２２（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。
なお、第１及び第２の結晶性酸化物半導体層は、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などがある。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
＜半導体記憶装置の利用例＞
以下では、上述した半導体記憶装置の使用例として、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ５００を示す（図２３参照）。
ＲＦＩＤタグ５００は、アンテナ回路５０１及び信号処理回路５０２を有する。信号処理回路５０２は、整流回路５０３、電源回路５０４、復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２を有する。メモリ回路５０９は、上述した半導体記憶装置を有する。
アンテナ回路５０１によって受信された通信信号は復調回路５０５に入力される。受信される通信信号、すなわちアンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数は極超短波帯においては９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで規定される。もちろん、アンテナ回路５０１とリーダ／ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイクロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波である３０ＭＨｚ〜３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ回路５０１とリーダ／ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかでよい。好ましくは、振幅変調または周波数変調である。
発振回路５０６から出力された発振信号は、クロック信号として論理回路５０７に供給される。また、変調された搬送波は、復調回路５０５で復調される。復調後の信号も論理回路５０７に送られ解析される。論理回路５０７で解析された信号は、メモリコントロール回路５０８に送られる。メモリコントロール回路５０８は、メモリ回路５０９を制御し、メモリ回路５０９に記憶されたデータを取り出し、当該データを論理回路５１０に送る。論理回路５１０では当該データに対してエンコード処理を行う。その後、エンコード処理された当該データは、アンプ５１１で増幅され、これに基づいて変調回路５１２は搬送波に変調をかける。この変調された搬送波によりリーダ／ライタがＲＦＩＤタグ５００からの信号を認識する。
整流回路５０３に入った搬送波は整流された後、電源回路５０４に入力される。このようにして得られた電源電圧を電源回路５０４より復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２などに供給する。
信号処理回路５０２とアンテナ回路５０１におけるアンテナとの接続については特に限定されない。例えば、アンテナと信号処理回路５０２をワイヤボンディング接続やバンプ接続を用いて接続する、またはチップ化した信号処理回路５０２の一面を電極にしてアンテナに貼り付ける。信号処理回路５０２とアンテナとの貼り付けにはＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ：異方性導電性フィルム）を用いることができる。
アンテナは、信号処理回路５０２と共に同じ基板上に積層して設けるか、外付けのアンテナを用いる。もちろん、信号処理回路の上部もしくは下部にアンテナが設けられる。
整流回路５０３は、アンテナ回路５０１が受信する搬送波により誘導される交流信号を直流信号に変換する。
ＲＦＩＤタグ５００はバッテリー５６１を有してもよい（図２４参照）。整流回路５０３から出力される電源電圧が、信号処理回路５０２を動作させるのに十分でないときには、バッテリー５６１からも信号処理回路５０２を構成する各回路（復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２など）に電源電圧を供給する。
整流回路５０３から出力される電源電圧のうちの余剰分をバッテリー５６１に充電すれば良い。ＲＦＩＤタグ５００にアンテナ回路５０１及び整流回路５０３とは別にさらにアンテナ回路及び整流回路を設けることにより、無作為に生じている電磁波等からバッテリー５６１に蓄えるエネルギーを得ることができる。
バッテリーに充電することで連続的に使用できる。バッテリーはシート状に形成された電池を用いる。例えば、ゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム２次電池等を用いると、バッテリーの小型化が可能である。例えば、ニッケル水素電池、ニッケルカドミウム電池、または大容量のコンデンサーなどが挙げられる。
なお、図２５に示すように、ＲＦＩＤの用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２５（Ａ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２５（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２５（Ｃ）参照）、乗り物類（自転車等、図２５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン受像機、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２５（Ｅ）、図２５（Ｆ）参照）等に設けて使用することができる。
ＲＦＩＤタグ１５００は、プリント基板に実装する、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。ＲＦＩＤタグ１５００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等にＲＦＩＤタグ１５００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等にＲＦＩＤタグ１５００を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、ＲＦＩＤタグ１５００を取り付けることにより、盗難などに対するセキュリティを高めることができる。
以上のように、上述した半導体記憶装置を各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティを高めることができる。
１０ メモリセルアレイ
１１ 行デコーダ
１２ 列デコーダ
１３ 制御回路
２０ メモリセル
２１ トランジスタ
２２ ノードを含む回路
３１ トランジスタ
３２ ノード
３３ 容量素子
３４ ワード線
３５ ビット線
３６ 一定電位を供給する配線
４１ トランジスタ
４２ ノード
４３ トランジスタ
４４ 容量素子
４５ 書き込みワード線
４６ 読み出しワード線
４７ 読み出しビット線
４８ 書き込みビット線
４９ 一定電位を供給する配線
５１ トランジスタ
５２ ノード
５３ トランジスタ
５４ 容量素子
５５ 書き込みワード線
５６ 読み出しワード線
５７ 読み出しビット線
５８ 書き込みビット線
５９ 一定電位を供給する配線
６１ インバータ
６２ スイッチ
６３ スイッチ
６４ スイッチ
６６ ＡＮＤゲート
６７ ＡＮＤゲート
６８ ＡＮＤゲート
６９ フリップフロップ
７１ ＸＯＲゲート
７２ ＸＯＲゲート
７３ ＡＮＤゲート
７４ インバータ
７５ スイッチ
７６ スイッチ
７７ スイッチ
７８ スイッチ
８１ ＸＯＲゲート
８２ ＸＯＲゲート
８３ ＡＮＤゲート
８４ ＡＮＤゲート
８５ ＡＮＤゲート
８６ ＡＮＤゲート
８７ ＡＮＤゲート
９０ 基板
９１ 下地層
９２ ゲート層
９３ ゲート絶縁膜
９４ 酸化物半導体層
９５ａ ソース層
９５ｂ ドレイン層
９６ 保護絶縁層
９７ 平坦化絶縁層
９８ａ 導電層
９８ｂ 導電層
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁膜
１０８ｂ 絶縁層
１１０ａ ゲート層
１１０ｂ 電極層
１１２ 絶縁層
１１４ａ 不純物領域
１１４ｂ 不純物領域
１１６ チャネル領域
１１８ サイドウォール絶縁層
１２０ａ 高濃度不純物領域
１２０ｂ 高濃度不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース層
１３０ｂ ドレイン層
１３０ｃ 電極層
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極層
１３６ｂ 電極層
１３６ｃ 電極層
１３６ｄ ゲート層
１３８ ゲート絶縁膜
１４０ 酸化物半導体層
１４２ａ ソース層
１４２ｂ ドレイン層
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極層
１５０ｂ 電極層
１５０ｃ 電極層
１５０ｄ 電極層
１５０ｅ 電極層
１５２ 絶縁層
１５４ａ 電極層
１５４ｂ 電極層
１５４ｃ 電極層
１５４ｄ 電極層
１６０ トランジスタ
１６２ａ 酸化物導電層
１６２ｂ 酸化物導電層
１６４ トランジスタ
４００ 絶縁層
４３７ 絶縁層
４５０ａ 結晶性酸化物半導体層
４５０ｂ 結晶性酸化物半導体層
４５３ 酸化物半導体層
５００ ＲＦＩＤタグ
５０１ アンテナ回路
５０２ 信号処理回路
５０３ 整流回路
５０４ 電源回路
５０５ 復調回路
５０６ 発振回路
５０７ 論理回路
５０８ メモリコントロール回路
５０９ メモリ回路
５１０ 論理回路
５１１ アンプ
５１２ 変調回路
８０１ 測定系
８１１ トランジスタ
８１２ トランジスタ
８１３ 容量素子
８１４ トランジスタ
８１５ トランジスタ
１５００ ＲＦＩＤタグ

Claims (8)

  1. 複数のメモリセルがマトリクス状に配設されたメモリセルアレイと、
    制御信号に応じて、前記複数のメモリセルの中から動作を行うメモリセルを選択するデコーダと、
    前記デコーダに対して前記制御信号を出力するか否かを選択する制御回路と、を有し、
    前記複数のメモリセルのそれぞれは、酸化物半導体によってチャネル領域が形成される選択トランジスタをオフ状態とすることによってデータの保持が行われることを特徴とする半導体記憶装置。
  2. 前記複数のメモリセルのそれぞれにおいて、一方の電極が前記選択トランジスタのソース及びドレインの一方に電気的に接続された容量素子が設けられ、
    前記容量素子が保持する電荷の多寡を判別することによって前記データの読み出しが行われることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記複数のメモリセルのそれぞれにおいて、ゲートが前記選択トランジスタのソース及びドレインの一方に電気的に接続された読み出しトランジスタが設けられ、
    前記読み出しトランジスタの導通状態を判別することによって前記データの読み出しが行われることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記複数のメモリセルのそれぞれにおいて、一方の電極が前記選択トランジスタのソース及びドレインの一方並びに前記読み出しトランジスタのゲートに電気的に接続され、他方の電極が読み出しワード線に電気的に接続された容量素子が設けられ、
    前記読み出しトランジスタのソース及びドレインの一方が読み出しビット線に電気的に接続され、ソース及びドレインの他方が一定電位を供給する配線に電気的に接続されることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記複数のメモリセルのそれぞれにおいて、一方の電極が前記選択トランジスタのソース及びドレインの一方並びに前記読み出しトランジスタのゲートに電気的に接続され、他方の電極が読み出しワード線に電気的に接続された容量素子が設けられ、
    前記複数のメモリセルに含まれる列方向に配設されたｎ個のメモリセル（ｎは、３以上の自然数）のｋ番目に配設されたメモリセル（ｋは、２以上ｎ未満の自然数）が有する読み出しトランジスタのソース及びドレインの一方が、（ｋ−１）番目に配設されたメモリセルが有する読み出しトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が、（ｋ＋１）番目に配設されたメモリセルが有する読み出しトランジスタのソース及びドレインの一方に電気的に接続され、
    前記列方向に配設されたｎ個のメモリセルの１番目に配設されたメモリセルが有する読み出しトランジスタのソース及びドレインの一方が、一定電位を供給する配線に電気的に接続され、
    前記列方向に配設されたｎ個のメモリセルのｎ番目に配設されたメモリセルが有する読み出しトランジスタのソース及びドレインの他方が、読み出しビット線に電気的に接続されることを特徴とする請求項３に記載の半導体記憶装置。
  6. 前記制御回路が、電源供給開始後の特定期間において前記制御信号を出力せず、且つ前記特定期間経過後に前記制御信号を出力することを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体記憶装置。
  7. 前記制御回路が、リセット信号によってスイッチングが制御されるスイッチを有し、
    前記制御信号が、前記スイッチを介して前記デコーダに供給され、
    前記リセット信号が前記特定期間において接地電位を示すことで前記スイッチをオフ状態とすることを特徴とする請求項６に記載の半導体記憶装置。
  8. 前記制御信号が、第１の配線を介して前記制御回路に供給され、
    前記制御信号の反転信号である反転制御信号が、第２の配線を介して前記制御回路に供給され、
    前記制御回路が、前記第１の配線の電位及び前記第２の配線の電位が反転状態となった場合に、前記制御信号を出力することを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体記憶装置。
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