TWI646539B - Non-volatile semiconductor memory device - Google Patents

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Abstract

提出不增加位元線數而能夠確實防止讀出電晶體的誤動作之非揮發性半導體記憶裝置。
非揮發性半導體記憶裝置(1)中，根據開關電晶體(SWa，SWb)的轉換，連接至第1單元(2a)的程式電晶體(5a)並成為資料寫入用的第2位元線(BLN1)，兼作另一方的第2單元(2b)中讀出用的位元線的同時，藉由設置資料寫入時及消去時成為電荷移動路徑的程式電晶體(5a，5b)及拭除電晶體(3a，3b)，不增加位元線數，而能夠確實防止由於用於資料寫入、消去所產生的讀出電晶體(4a，4b)的誤動作。

Description

非揮發性半導體記憶裝置
本發明係關於非揮發性半導體記憶裝置，適合應用於例如使用單層多晶矽製造的非揮發性半導體記憶裝置。
一般，單層多晶矽形成的非揮發性半導體記憶裝置，大多具有井區用作控制閘的大面積的電容器、以及資料讀出用的MOS(金屬氧化半導體)電晶體(以下，僅稱作讀出電晶體)作為構成要素。以往，還為了追加消去功能，附加其他的電容器，用作非揮發性半導體記憶裝置。
第2009-538519號公開公報(以下，稱作專利文件1)，係其中一例，設置PMOS存取電晶體作為讀出電晶體，在資料的讀出動作時，檢測發現流入此讀出電晶體的電流，據此能夠判定對應的浮閘內寫入或消去資料。又，此專利文件1中，資料的消去動作時，此讀出電晶體的閘極絕緣膜的兩端間產生高電壓下降，經由上述讀出電晶體的閘極絕緣膜，從浮閘抽出電荷，而能夠從記憶單元消去資料。
又，此專利文件1中，其他的實施例，設置NMOS存取電晶體作為讀出電晶體，浮閘內寫入資料之際，開隧道使電荷從此讀出電晶體的通道通往浮閘內，揭示關於寫入資料至浮閘的構成。
不過，一般電荷通過的閘極絕緣膜的區域中，由於對閘極絕緣膜的施加電場、熱載子的應力，使電荷通過區域受到損傷。因此，資料的寫入動作、消去動作時，電荷通過閘極絕緣膜之習知讀出電晶體中，使閘極絕緣膜受損，由於界面準位的產生等，從此讀出電晶體得到的讀出電流下降，具有擔心誤動作發生的問題。
又，如專利文件1所述，讀出電晶體用於資料寫入時，有時例如讀出電晶體的側壁區域內注入一部分的電荷。除去側壁區域內的電荷是困難的，且讀出電晶體中，由於重複資料的寫入，臨界電壓(讀出電晶體從斷開轉換為導通時的電壓，以下稱作Vth)位移，具有擔心產生誤動作的問題。
解決如此的問題點的構成，考慮資料寫入時及消去時不使用讀出電晶體於電荷的移動路徑的構成。此時，如第2005-175411號公開公報(以下，稱作專利文件2)中所示的非揮發性半導記憶裝置，用以決定選擇．不選擇寫入的寫入用位元線，與讀出用的位元線獨立設置，根據這些位元線，能夠實現資料寫入時及消去時讀出電晶體區域不成為電荷的移動路徑的構成。
[先行技術文件] [專利文件]
[專利文件1]第2009-538519號公開公報
[專利文件2]第2005-175411號公開公報
不過，如此的構成所形成的非揮發性半導體記憶裝置，除了用以決定選擇．不選擇寫入的寫入用位元線，因為必須另外也獨立讀出用的位元線，控制的位元線數成為2倍，引起單元面積的增大之外，具有複雜化記憶墊周邊的控制電路，並引起控制電路的面積增大的問題。
於是，由於本發明考慮以上的點，以提出不會增加位元線數，能夠確實防止讀出電晶體的誤動作之非揮發性半導體記憶裝置為目的。
為了解決相關課題，本發明的申請專利範圍第1項係包括電氣絕緣的複數的浮閘、以及第1位元線及以及第2位元線，並在每浮閘構成單元之非揮發性半導體記憶裝置；其特徵在於：各上述單元包括：讀出電晶體，用以讀出對應上述浮閘內的電荷有無之電壓；程式電晶體，注入電荷至上述浮閘；拭除電晶體，從上述浮閘抽出電荷；以及控制電容器，調整上述浮閘的電位；上述讀出電晶體、上述程式電晶體、上述拭除電晶體以及上述控制電容器的各活性區域上，上述浮閘延伸著，一上述單元具有上述第1位元線經由開關電晶體連接至上述讀出電晶體，且上述第2位元線具有直接連接至上述程式電晶體的構成，與上述的一單元成對的另一上述單元具有上述第2位元線經由開關電晶體連接至上述讀出電晶體，且上述第1位元線直接連接至上述程式電晶體的構成。
又，為了解決相關的課題，本發明係包括電氣絕 緣的複數的浮閘、第1位元線及以及第2位元線，並在每浮閘構成單元之非揮發性半導體記憶裝置；各上述單元，包括：讀出電晶體，用以讀出對應上述浮閘內的電荷有無之電壓；程式電晶體，注入電荷至上述浮閘；拭除電晶體，從上述浮閘抽出電荷；以及控制電容器，調整上述浮閘的電位；上述讀出電晶體、上述程式電晶體、上述拭除電晶體以及上述控制電容器的各活性區域上，上述浮閘延伸著；一上述單元包括一開關電晶體，在資料的寫入動作時，一端連接至施加藉由上述程式電晶體注入電荷至上述浮閘的寫入電壓，或藉由上述程式電晶體不注入電荷至上述浮閘的禁止寫入電壓之上述第1位元線，另一端連接至上述讀出電晶體的一端，上述資料的寫入動作時，做切斷動作，切斷從上述第1位元線到上述讀出電晶體的上述寫入電壓以及上述禁止寫入電壓的供給；上述第2位元線具有直接連接至上述程式電晶體的構成；與上述的一單元成對的另一上述單元，包括另外的開關電晶體，在上述資料寫入動作時，一端連接至施加上述寫入電壓或上述禁止寫入電壓，連接至上述的一單元之上述第2位元線，另一端連接至上述讀出電晶體的一端，上述資料寫入動作時，做切斷動作，切斷從上述第2位元線到上述讀出電晶體的上述寫入電壓以及上述禁止寫入電壓的供給； 上述第1位元線具有直接連接至上述程式電晶體的構成；資料讀出動作時，對上述資料寫入動作時被施加上述寫入電壓或上述禁止寫入電壓的上述第1位元線及上述第2位元線，施加讀出電壓，讀出對應上述浮閘的上述電荷有無的電壓之單元的上述開關電晶體做導通動作，連接至上述開關電晶體的上述第1位元線或上述第2位元線，與上述讀出電晶體電氣連接。
又，申請專利範圍第1項的非揮發性半導體記憶裝置中，特徵在於各單元的上述拭除電晶體在N型井區或P型井區中形成，上述控制電容器與上述拭去電晶體係相同極性，且在不同的N型井區或P型井區中形成，上述讀出電晶體、上述開關電晶體及上述程式電晶體，在極性與上述拭除電晶體及上述控制電容器不同的P型井區或N型井區中形成。
又，各單元的特徵在於上述拭除電晶體在N型井區中形成，上述控制電容器在與上述N型井區不同的N型井區中形成，上述讀出電晶體、上述開關電晶體及上述程式電晶體在P型井區中形成。
根據本發明，由於開關電晶體的轉換，連接至一方的單元的程式電晶體並成為資料寫入用的第2位元線，兼作另一方的單元中讀出用的位元線的同時，由於設置成為資料寫入時及消去時電荷移動路徑的程式電晶體及拭去電晶體，不會增位元線數，能夠確實防止用於資料寫入或消去所產生的讀出電晶體的誤動作。
1‧‧‧非揮發性半導體記憶裝置
2a‧‧‧第1單元
2b‧‧‧第2單元
3a、3b‧‧‧拭除電晶體
4a、4b‧‧‧讀出電晶體
5a、5b‧‧‧程式電晶體
6a、6b‧‧‧控制電容器
10‧‧‧選擇記憶單元
11‧‧‧非選擇記憶單元
21a、21b‧‧‧存取電晶體
22a、22b‧‧‧裝載電晶體
23a、23b‧‧‧驅動電晶體
30‧‧‧SRAM單元
31‧‧‧非揮發記憶部
BL1‧‧‧選擇位元線
BL2‧‧‧非選擇位元線
BLB‧‧‧互補型第2位元線
BLP‧‧‧第1位元線
BLP1‧‧‧第1位元線
BLP2‧‧‧第1位元線
BLN‧‧‧第2位元線
BLN1‧‧‧第2位元線
BLN2‧‧‧第2位元線
BLT‧‧‧互補型第1位元線
Ca‧‧‧儲存節點
Cb‧‧‧儲存節點
EG‧‧‧拭除閘極線
FGa、FGb‧‧‧浮閘
GI1‧‧‧閘極絕緣膜
GI2‧‧‧閘極絕緣膜
GI3‧‧‧閘極絕緣膜
GI4‧‧‧絕緣膜
GND‧‧‧接地線
Ibasis‧‧‧基準電流
N1‧‧‧第1N型井區
N2‧‧‧第2N型井區
P1‧‧‧第1P型井區
P2‧‧‧第2P型井區
PG‧‧‧控制閘極線
PG1‧‧‧控制閘極線
PG2‧‧‧控制閘極線
RG‧‧‧讀出閘極線
RG1‧‧‧讀出閘極線
RGP1、RGP2‧‧‧第1讀出閘極線
RGN1、RGN2‧‧‧第2讀出閘極線
SL‧‧‧源極線
SWa、SWb‧‧‧開關電晶體
UN1、UN2、UN3、UN4‧‧‧記憶單元
UN30‧‧‧記憶單元
Vcc‧‧‧既定電壓的
Vpp‧‧‧電源線
Vmonitot‧‧‧監視電壓
Vth‧‧‧臨界電壓
WL‧‧‧字元線
[第1圖]係顯示記憶單元的電路構成圖；[第2圖]係顯示第1圖所示的記憶單元的電路構成之佈置概略圖；[第3圖]係顯示資料寫入時各部位的電壓值之電路圖；[第4圖]係顯示資料消去時各部位的電壓值之電路圖；[第5圖]係顯示資料讀出時各部位的電壓值之電路圖；[第6圖]係提供互補型的第1單元及第2單元的Vth監視器的說明之電路圖；[第7圖]係顯示具有SRAM單元的記憶單元的電路構成之電路圖；以及[第8圖]係第7圖所示的記憶單元中，資料的程式設計時、消去時、資料裝載時，寫入時及讀出時各部位的電壓值之顯示表。
根據以下圖面，詳述本發明的實施例。
(1)非揮發性半導體記憶裝置的電路構造
第1圖中，UN1係顯示構成本發明的非揮發性半導體記憶裝置之記憶單元。非揮發性半導體記憶裝置，在第3圖中如後述，複數的記憶單元配置成行列狀，首先著眼於1個記憶單元UN1，以下說明關於此構成。如第1圖所示，記憶單元UN1具有第1單元2a及第2單元2b，第1位元線BLP1及第2位元線BLN1連接至第1單元2a的同時，這些第1位元線BLP1 及第2位元線BLP2也連接至第1單元2b。
又，第1單元2a及第2單元2b，連接拭除閘極線EG、源極線SL、讀出閘極線RG1以及控制閘極線PG1，從這些拭除閘極線EG、源極線SL、讀出閘極線RG1以及控制閘極線PG1按照需要能夠施加既定的電壓。
在此，記憶單元UN1中，只著眼於一方的第1單元2a時，對於此第1單元2a，連接第1位元線BLP1及第2位元線BLN1兩條，位元線數每單元存在2條。不過，此記憶單元UN1中，例如一方的第1單元2a中成為寫入用的第2位元線BLN1，因為兼作另一方的第2單元2b讀出用的位元線，全體位元線數與單元數相同，實效的位元線數成為每單元1條。
此實施例的情況，第1單元2a及第2單元2b具有相同的構成，例如這2單元中，構成記憶1位元的互補型單元。又，此實施例中，說明關於以第1單元2a及第2單元2b構成記憶1位元的互補型單元的情況，但本發明不限於此，每單元記憶1位元的記憶單元(即，以第1單元2a及第2單元2b分別記憶1位元，合計記憶2位元的記憶單元)也可以。
在此，著眼於第1單元2a的構成時，此第1單元2a包括拭除(消去)MOS電晶體(以下，稱作拭除電晶體)3a、讀出MOS電晶體(以下，稱作讀出電晶體)4a、程式(寫入)MOS電晶體(以下，稱作程式電晶體)5a、控制電容器6a、以及開關MOS電晶體(以下，稱作開關電晶體)SWa，拭除電晶體3a、讀出電晶體4a、程式電晶體5a、以及控制電容器6a共有1個浮閘FGa。
浮閘FGa，在拭除電晶體3a、讀出電晶體4a、程式電晶體5a、控制電容器6a的各活性區域延伸著，作用為拭除電晶體3a、讀出電晶體4a以及程式電晶體5a的控制閘，而且能夠作用為控制電容器6a的電極。此時，浮閘FGa連接至拭除電晶體3a的閘極絕緣膜GI1、讀出電晶體4a的閘極絕緣膜GI2、程式電晶體5a的閘極絕緣膜GI3以及控制電容器6a的絕緣膜GI4。
在此，控制電容器6a的一端的擴散層連接至控制閘極線PG1，控制閘極線PG1的電位能夠傳至浮閘FGa。拭除電晶體3a係P型MOS，一端的擴散層連接拭除閘極線EG，拭除閘極線EG的電位經由閘極絕緣膜GI1能夠傳至浮閘FGa。又，拭除電晶體3a的另一端的擴散層與後述的第1N型井區N1短路。
又，讀出電晶體4a係N型MOS，源極線SL連接至一端的擴散層，開關電晶體SWa的一端的擴散層連接至另一端的擴散層。在此，開關電晶體SWa係N型MOS，具有第1位元線BLP1連接至另一端的擴散層之構成，由於按照需要做通斷動作，時而電氣連接第1位元線BLP1與讀出電晶體4a，或能夠切斷電氣連接。
此實施例的情況，連接至開關電晶體SWa、SWb的讀出閘極線RG1，以連接至第1單元2a的開關電晶體SWa的閘極之第1讀出閘極線RGP1、以及連接至第2單元2b的開關電晶體SWb的閘極之第2讀出閘極線RGN1構成，施加既定的電壓至開關電晶體SWa、SWb，按照需要能夠使這些開關 電晶體SWa、SWb通斷動作。
一端分別連接至開關電晶體SWa、SWb的讀出電晶體4a、4b中，另一端連接共同的源極線SL，經由源極線SL能夠施加既定的電壓至這些讀出電晶體4a、4b雙方。
除了相關的構成之外，程式電晶體5a、5b係N型MOS，一方的第1單元2a中配置的程式電晶體5a中一端的擴散層連接第2位元線BLN1，另一方的第2單元2b中配置的程式電晶體5b中一端的擴散層連接第1位元線BLP1。
於是，本發明中，第1位元線BLP1，經由開關電晶體SWa連接至第1單元2a的讀出電晶體4a的同時，直接連接至第2單元2b的程式電晶體5b。又，第2位元線BLN1，也與第1位元線BLP1同樣地，經由開關電晶體SWb連接至第2單元2b的讀出電晶體4b的同時，直接連接至第1單元2a的程式電晶體5a。又，這些程式電晶體5a、5b的另一端，與鄰接的另外的程式電晶體的擴散層電氣分離。控制電容器6a、6b的一端的擴散層連接至控制閘極線PG1，另一端的擴散層與後述的第2N型井區N2短路，控制閘極線PG1的電位經由絕緣膜GI4能夠傳至浮閘FGa、FGb。
又，第1圖中，控制電容器6a的絕緣膜GI4的面積，形成比拭除電晶體3a的絕緣膜GI1的面積大。於是，此實施例的情況下，就控制電容器6a的絕緣膜GI4的面積加大的部分，從控制閘極線PG1容易傳導電位至浮閘FGa，寫入資料之際，上述程式電晶體5a的絕緣膜GI3中產生大量的隧道電流，從基板能夠注入大量的電荷至浮閘FGa。
在此，第2圖係顯示實現第1圖所示的記憶單元UN1的電路構成之佈置的一範例的概略圖。此時，記憶單元UN1，在未圖示的基板上依序配置第1N型井區N1、第1P型井區P1、第2N型井區N2及第2P型井區P2，遍及這些第1N型井區N1、第1P型井區P1、第2N型井區N2及第2P型井區P2，並排形成第1單元2a及第2單元2b。實際上，第1N型井區N1中，遍及第1單元2a及第2單元2b形成第1活性區域，第1單元2a及第2單元2b的拭除電晶體3a、3b在第1活性區域中形成。
又，鄰接第1N型井區N1的第1P型井區P1中，遍及第1單元2a及第2單元2b形成第2活性區域，第1單元2a的開關SWa以及讀出電晶體4a、與另一方的第2單元2b的程式電晶體5b在此第2活性區域中形成。又，與第1N型井區N1電氣絕緣的第2N型井區N2中，遍及第1單元2a及第2單元2b形成第4活性區域，第1單元2a及第2單元2b的控制電容器6a、6b在此第4活性區域中形成。
鄰接第2N型井區N2的第2P型井區P2中，遍及第1單元2a及第2單元2b形成第3活性區域，第1單元2a的程式電晶體5a、與第2單元2b的開關電晶體SWa及讀出電晶體4b在第3活性區域中形成。於是，記憶單元UN1中，遍及這些第1活性區域、第2活性區域、第4活性區域以及第3活性區域，浮閘FGa、FGb平行配置，上述浮閘FGa、FGb，遍及拭除電晶體3a、3b、讀出電晶體4a、4b、程式電晶體5a、5b以及控制電容器6a、6b而形成。
記憶單元UN1，藉由成為如第2圖所示的配置構成，能夠高效率地實際組裝這些拭除電晶體3a、3b、讀出電晶體4a、4b、程式電晶體5a、5b、控制電容器6a、6b以及開關電晶體SWa、SWb，可以促進全體小型化。又，此時，如上述，例如程式電晶體5b，雖然與另外的記憶單元的程式電晶體鄰接，但是另一端的擴散層與此另外的程式電晶體的擴散層電氣絕緣。如此的程式電晶體間的絕緣方法，例如可以是以元件分離層使鄰接的程式電晶體的擴散層電氣絕緣、或使另一端與極性不同的P型井區短路的構成。
附帶一提，本發明中，可以實現第1圖所示的記憶單元UN1的電路構成的話，不限於第2圖所示的佈置，也可以是其他各種佈置。其他的佈置，例如在第1P型井區P1中形成上述第3活性區域，且在上述第1P型井區P1中形成第2活性區域以及第3活性區域也可以。
(2)資料的寫入動作
第3圖係顯示第1圖所示的記憶單元UN1配置為2行2列之非揮發性半導體記憶裝置1，這些複數的記憶單元UN1、UN2、UN3、UN4中，顯示只對第1行第1列的記憶單元UN1的第1單元2a(即，區域ER1)寫入資料之際各部位的電壓值。又，在此，第1單元2a或第2單元2b中任一進行資料寫入的記憶單元UN1稱作選擇記憶單元10，第1單元2a或第2單元2b中都沒進行資料寫入的記憶單元UN2、UN3、UN4稱作非選擇記憶單元11。
此時，非揮發性半導體記憶裝置1中，配置選擇 記憶單元10的第1列(以下稱作選擇列)中，進行資料寫入的第1單元(以下，稱作選擇單元)2a的程式電晶體5a連接的第2位元線BLN1作為選擇位元線BL1，對此選擇位元線BL1能夠施加0[V]的寫入電壓。又，此時，連接至選擇記憶單元10的控制閘極線PG1中，能夠施加12[V]的寫入閘極電壓。因此，連接至控制閘極線PG1的控制電容器6a，由於絕緣膜GI4(第1圖)和浮閘FGa電容耦合，能夠升高浮閘FGa的電壓。
非揮發性半導體記憶裝置1，由於施加0[V]的寫入電壓至選擇位元線BL1，選擇單元2a的程式電晶體5a的通道電位與選擇位元線BL1成為相同的0[V]，由於控制閘極線PG1的寫入閘極電壓(12[V])，浮閘FGa與程式電晶體5a的通道之間產生大的電壓下降。
因此，選擇記憶單元10中，根據浮閘FGa與程式電晶體5a之間的電位差產生的量子隧道效應，程式電晶體5a的通道中，能夠從基板注入電荷至浮閘FGa。結果，選擇記憶單元10中，電荷累積在浮閘FGa中，能夠成為資料寫入的狀態。
此時，成為非選擇位元線BL2的第1位元線BLP1中施加6[V]的禁止寫入電壓。藉此，選擇記憶單元10中，對不執行資料寫入的另一方的第2單元(以下，稱作非選擇單元)2b的程式電晶體5b的一端，能夠從第1位元線BLP1施加6[V]的禁止寫入電壓。藉此，作為選擇記憶單元10的非選擇單元之第2單元2b中，由於程式電晶體5b的通道電位成為與第1位元線BLP1的禁止寫入電壓相同的6[V]，與控制閘極線 PG1的寫入閘極電壓(12[V])間的電位差變小，結果，不會產生量子隧道效應，不能注入電荷至浮閘FGb。
又，此時對拭除閘極線EG及源極SL也施加6[V]的禁止寫入電壓，選擇記憶單元10的第1單元2a及第2單元2b中，連接至拭除閘極線EG的拭除電晶體3a、3b的閘極絕緣膜GI1(第1圖)、連接至源極線SL的讀出電晶體4a、4b的閘極絕緣膜GI2(第1圖)中與浮閘FGa、FGb的電位差變小，其區域中，不會產生量子隧道效應，不能注入電荷至浮閘FGa、FGb。
除此之外，此時對於配置於選擇記憶單元10的第1讀出閘極線RGP1以及第2讀出閘極線RGN1，施加0[V]的切斷電壓。因此，選擇記憶單元10中，第1單元2a的開關電晶體SWa，由於從第1讀出閘極線RGP1對閘極施加0[V]的切斷電壓，做切斷動作，切斷第1位元線BLP1的電壓，對讀出電晶體4a不能施加第1位元線BLP1的電壓。同樣地，選擇記憶單元10中，第2單元2b的開關電晶體SWb，也由於從第2讀出閘極線RGN1對閘極施加0[V]的切斷電壓，做切斷動作，切斷第2位元線BLN1的電壓，對讀出電晶體4b不能施加第2位元線BLN1的電壓。
此時，拭除閘極線EG，在複數的記憶單元UN1、UN2、UN3、UN4中共用，對各記憶單元UN1、UN2、UN3、UN4的拭除電晶體3a、3b能夠總括施加既定的電壓。又，源極線SL也在複數的記憶單元UN1、UN2、UN3、UN4中共用，對各記憶單元UN1、UN2、UN3、UN4的讀出電晶體4a、4b 能夠總括施加既定的電壓。
附帶一提，成為非選擇記憶單元11的記憶單元UN2中，雖然對與選擇記憶單元10共用的控制閘極線PG1施加12[V]的寫入閘極電壓，但因為對作為非選擇位元線BL2的第1位元線BLP2及第2位元線BLN2施加6[V]的禁止寫入閘極電壓，浮閘FGa、FGb與程式電晶體5a、5b之間的電位差小，其區域中，不會產生量子隧道效應，不能注入電荷至浮閘FGa、FGb。
又，成為非選擇記憶單元11的記憶單元UN3中，雖然對與選擇記憶單元10共用的第2位元線BLN1也施加寫入電壓，但因為對控制閘極線PG2施加0[V]的禁止寫入閘極電壓，浮閘FGa、FGb與程式電晶體5a、5b之間的電位差小，其區域中，不會產生量子隧道效應，不能注入電荷至浮閘FGa、FGb。
如此一來，此非揮發性半導體記憶裝置1中，不使用讀出電晶體4a作為電荷移動路徑，只根據程式電晶體5a，只對設置於選擇記憶單元10的第1單元2a之浮閘FGa能夠注入電荷，對選擇記憶單元10的第2單元2b、其他非選擇記憶單元11的第1單元2a及第2單元2b中設置的浮閘FGa、FGb不會注入電荷，只對選擇記憶單元10的第1單元2a能夠執行資料寫入。
(3)資料的消去動作
其次，此非揮發性半導體記憶裝置1中，以下說明關於消去記憶單元UN1、UN2、UN3、UN4的資料之際的電壓。與第 3圖的對應部分，附上相同的符號指示的第4圖，顯示消去記憶單元UN1、UN2、UN3、UN4的資料之際的各部位電壓。
此時，非揮發性半導體記憶裝置1中，能夠對拭除閘極線EG施加12[V]的拭除電壓，對源極線SL、控制閘極線PG1、PG2施加0[V]。又，此時，非揮發性半導體記憶裝置1，藉由對第1讀出閘極線RGP1、RGP2及第2讀出閘極線RGN1、RGN2施加0[V]，開關電晶體SWa、SWb做切斷動作，能夠切斷第1位元線BLP1及讀出電晶體4a間、與第2位元線BLN1及讀出電晶體4b間的電氣連接。
非揮發性半導體記憶裝置1，藉由切斷第1位元線BLP1及第2位元線BLN1，只對連接至拭除閘極線EG的拭除電晶體3a、3b的閘極絕緣膜GI1施加強電場。因此，拭除電晶體3a、3b抽出通道中浮閘FGa、FGb中的電荷，以墊總括處理能夠執行記憶單元UN1、UN2、UN3、UN4的資料消去。
如此一來，非揮發性半導體記憶裝置1中，資料消去時，記憶單元UN1、UN2、UN3、UN4中的讀出電晶體4a、4b的區域不用作電荷的移動路徑，只使用拭除電晶體3a、3b的區域可以從浮閘FGa、FGb抽出電荷，可以執行資料的墊總括消去。
(4)資料的讀出動作
其次，非揮發性半導體記憶裝置1中，以下說明關於讀出資料之際的電壓施加。與第3圖的對應部分附上相同符號指示的第5圖，在記憶單元UN1、UN2、UN3、UN4中，顯示讀出記憶單元UN1的資料之際各部位的電壓值。又，在此，假設 記憶單元UN1、UN2、UN3、UN4中只對記憶單元UN1的第1單元2a寫入資料，不對記憶單元UN1的第2單元2b寫入資料。又，在此，浮閘FGa內累積電荷的狀態例如為「0」，浮閘FGb內不累積電荷的狀態為「1」。
此時，非揮發性半導體記憶裝置1對第1讀出閘極線RGP1及第2讀出閘極線RGN1施加3[V]的導通電壓，使開關電晶體SWa、SWb中任一做導通動作。此時，對源極線SL施加0「V」，能夠對第1位元線BLP1、BLP2及第2位元線BLN1、BLN2施加VCC作為讀出電壓。
在此，浮閘FGa內累積電荷的第1單元2a中，對讀出電晶體4a的源極施加0「V」時，上述讀出電晶體4a做切斷動作，切斷讀出電晶體4a及第1位元線BLP1間的電氣連接，第1位元線BLP1中的電壓維持在VCC。另一方面，浮閘FGb內不累積電荷的另一方的第2單元2b(讀出電晶體4a、4b的臨界電壓Vth假設為空乏狀態)中，對讀出電晶體4b的源極施加0「V」時，做導通動作，電氣連接讀出電晶體4b及第2位元線BLN1之間，第2位元線BLN1的電壓變化，變得比VCC低。
非揮發性半導體記憶裝置1中，相較於第1位元線BLP1，第2位元線BLN1成為低電位，這些第1位元線BLP1及第2位元線BLN1的電位差，以未圖示的閂鎖電路閂鎖，藉此第1位元線BLP1固定在VCC的同時，第2位元線BLN1固定在0V，能夠確定讀出資訊。
又，此實施例的情況，非揮發性半導體記憶裝置1 中，對拭除閘極線EG及控制閘極線PG1、PG2施加0[V]，根據拭除電晶體3a、3b及控制電容器6a、6b產生的資料讀出時，能夠防止浮閘FGa、FGb中的電荷移動。
附帶一提，此實施例的情況下，雖然說明可以對拭除閘極線EG及控制閘極線PG1、PG2施加0「V」的情況，但本發明不限於此，對拭除閘極線EG或控制閘極線PG1、PG2，也可以施加既定電壓的VCC。此時，藉由對例如控制閘極線PG1、PG2施加VCC，由於例如控制電容器6a與浮閘FGb的電容耦合，浮閘FGb的電位上升，結果，從讀出電晶體4b輸出的導通電流變成增加，可以促進到閂鎖資料為止的時間縮短。
附帶一提，此實施例的情況，在不執行資料讀出的記憶單元UN3、UN4中，對第1讀出閘極線RGP2及第2讀出閘極線RGN2施加0[V]的切斷電壓，開關電晶體SWa、SWb做切斷動作，不執行浮閘的資料讀出，如此一來就可以只讀出記憶單元UN1的資料。
(5)動作及效果
以上的構成中，非揮發性半導體記憶裝置1中，包括讀出電晶體4a、4b，用以讀出對應浮閘FGa、FGb內的電荷有無之電壓；程式電晶體5a、5b，對浮閘FGa、FGb注入電荷；拭除電晶體3a、3b，從浮閘FGa、FGb抽出電荷；以及控制電容器6a、6b，調整浮閘FGa、FGb的電位；這些讀出電晶體4a(4b)、程式電晶體5a(5b)、拭除電晶體3a(3b)以及控制電容器6a(6b)的各活性區域上延伸浮閘FGa(FGb)。
又，第1單元2a中，使第1位元線BLP1經由開關電晶體SWa連接至讀出電晶體4a，使第2位元線BLN1直接連接至程式電晶體5a。另一方面，與第1單元2a成對的第2單元2b中，使第2位元線BLN1經由開關電晶體SWb連接至讀出電晶體4b，使第1位元線BLP1直接連接至程式電晶體5b。
因此，非揮發性半導體記憶裝置1中，用以讀出浮閘FGa、FGb的資料之讀出電晶體4a、4b，資料寫入、消去之際不成為電荷的移動路徑，可以防止對讀出電晶體4a、4b的閘極氧化膜的施加電場、熱載子的應力產生的損傷，如此一來，不會由於資料的寫入、消去而讀出電流惡化，可以防止誤動作。
又，此非揮發性半導體記憶裝置1中，因為讀出電晶體4a、4b在資料寫入、消去之際不成為電荷的移動路徑，讀出電晶體4a、4b的側壁區域中，也不會注入一部分的電荷，即使重複資料的改寫，也不位移讀出電晶體4a、4b的Vth，可以防止誤動作。
又，此非揮發性半導體記憶裝置1中，設置第1位元線BLP1及第2位元線BLN1，雖然位元線數2條，因為一方的第1單元2a中成為寫入用的第2位元線BLN1，構成兼作另一方的第2單元2b中讀出用的位元線，全體位元線數與單元數成為相同，由於實效的位元線數成為每單元一條，可以促進裝置全體小型化。
根據以上的構成，非揮發性半導體記憶裝置1中， 由於開關電晶體SWa、SWb的轉換，連接至第1單元2a的程式電晶體5a成為資料寫入用的第2位元線BLN1，兼作另一方的第2單元2b中讀出用的位元線的同時，藉由設置資料的寫入時及消去時成為電荷移動路徑的程式電晶體5a、5b及拭除電晶體3a、3b，不增加位元線數而能夠確實防止用於資料寫入時、消去時產生的讀出電晶體4a、4b的誤動作。
(6)關於互補型的第1單元及第2單元的Vth監視器
記憶單元UN1的測試中，並非如上述實施例的互補型單元，例如成為1單元/1位元時，藉由只控制施加至控制閘極線PG1的電壓，可以監視讀出電晶體4a、4b的Vth(臨界電壓)。
不過，如上述實施例，根據第1單元2a及第2單元2b，構成2單元/1位元的互補型單元時，使連接至讀出閘極線RG1的各開關電晶體SWa、SWb雙方都為導通時，根據互補側的單元狀態，因為互補側的位元線的電位變化，由於未圖示的閂鎖電路，例如更早電壓下降側的第1位元線BLP1為「1」，因此另一方的第2位元線BLN1側強制成為「0」，具有不能執行正常監視的問題。
在此，本發明中，如第6圖所示，構成互補型單元的記憶單元UN1中，記憶單元UN1內的讀出閘極線RG1以第1讀出閘極線RGP1及第2讀出閘極線RGN1構成，藉由獨立控制這些第1讀出閘極線RGP1及第2讀出閘極線RGN1，使開關電晶體SWa、SWb個別通斷動作，能夠個別監視第1單元2a及第2單元2b的Vth。
在此，第6圖係顯示在第1圖所示的記憶單元UN1中，監視第1單元的Vth之際各部位的電壓值。此時，記憶單元UN1中，對拭除閘極線EG及源極線SL施加0[V]，對連接至監視Vth的第1單元2a之第1讀出閘極線RGP1施加既定電壓的VCC，對連接至不監視Vth的第2單元2b之第2讀出閘極線RGN1能夠施加0[V]。於是，記憶單元UN1中，藉由對第2讀出閘極線RGN1，施加0[V]，強制使開關電晶體SWb做切斷動作，由上述開關電晶體SWb切斷浮閘FGb及第2讀出閘極線RGN1間的電氣連接，第2單元2b的電位狀態不干預第2位元線BLN1，能夠維持第2位元線BLN1的電壓固定。
在此狀態下，記憶單元UN1中，對第2位元線BLN1提供既定的電壓，例如VCC/2，決定Vth的基準電流Ibasis流入第1位元線BLP1，對控制閘極線PG1施加監視電壓Vmonitot的同時，對上述控制閘極線PG1施加的監視電壓Vmonitot的電壓值改變。因此，記憶單元UN1中，根據對控制閘極線PG1施加的監視電壓Vmonitot的電壓值，由於控制電容器6a及浮閘FGa間產生的電容耦合上述浮閘FGa的電壓上升，能夠變化流過讀出電晶體4a的導通電流。
此時，記憶單元UN1中，第1單元2a中從讀出電晶體4a流出的導通電流為基準電流Ibasis以上的話，第1位元線BLP1成為比第2位元線BLN1低的電位，閂鎖至0[V]，可以判斷第1單元2a的Vth為監視電壓Vmonitot以下。相對地，第1單元2a中只有基準電流Ibasis以下的導通電流從讀出電晶體4a流出時，既定時間之後，第1位元線BLP1成為比第2 位元線BLN1高的電位，閂鎖在VCC，可以判斷第1單元2a的Vth在監視電壓Vmonitot以上。
又，上述實施例中，敘述關於監視第1單元2a中讀出電晶體4a的Vth之情況，但關於第2單元2b的讀出電晶體4b，與上述實施例同樣的原理，可以監視Vth。具體而言，對連接至監視Vth的第2單元2b之第2讀出閘極線RGN1，施加既定電壓的VCC，對連接至不監視Vth的第1單元2a之第1讀出閘極線RGP1，施加0[V]，使開關電晶體SWa做切斷動作，由上述開關電晶體SWa切斷浮閘FGa及第1位元線BLP1間的電氣連接，能夠維持第1位元線BLP1在一定的電壓。
又，此狀態下，記憶單元UN1中，決定Vth的基準電流Ibasis流入第2位元線BLN1，對控制閘極線PG1施加監視電壓Vmonitot的同時，對上述控制閘極線PG1施加的監視電壓Vmonitot的電壓值改變下去，判斷從讀出電晶體4b流出的導通電流是否在基準電流Ibasis以上。
(7)其他的實施例
其次，以下說明關於與SRAM(靜態存取記憶體)單元組合的記憶單元。與第1圖對應部分附上相同符號指示的第7圖，顯示構成本發明的非揮發性半導體記憶裝置之1個記憶單元UN30。又，根據此其他實施例的非揮發性半導體記憶裝置，具有複數的記憶單元行列狀配置的構成，在此著眼於1個記憶單元UN30，以下說明此構成。如第7圖所示，此記憶單元UN30具有由第1單元2a及第2單元2b構成的非揮發記憶部31連接SRAM單元30的特徵點。
在此，SRAM單元30，包括存取電晶體21a、21b，由N型MOS電晶體構成；裝載電晶體22a、22b，由P型MOS電晶體構成；以及驅動電晶體23a、23b，由N型MOS電晶體構成；以合計6個MOS電晶體構成。裝載電晶體22a、22b的汲極連接至驅動電晶體23a、23b的汲極，源極連接至電源線Vpp，還有閘極連接至驅動電晶體23a、23b的閘極。又，驅動電晶體23a、23b的源極連接至接地線GND。
存取電晶體21a的汲極連接至互補型第1位元線BLT，源極連接至裝載電晶體22a及驅動電晶體23a間的儲存節點Ca、和裝載電晶體22b及驅動電晶體23b的閘極。另一方面，另一方的存取電晶體21b也同樣地，汲極連接至互補型第2位元線BLB，源極連接至裝載電晶體22b及驅動電晶體23b間的儲存節點Cb、和裝載電晶體22a及驅動電晶體23a的閘極。又，存取電晶體21a、21b的閘極連接至共同的字元線WL，而互補型第1位元線BLT及互補型第2位元線BLB之間，連接未圖示的閂鎖型感測放大器。
除了相關構成之外，SRAM單元30中，一方的儲存節點Ca連接第1單元2a的第1位元線BLP的同時，另一方的儲存節點Cb連接第2單元2b的第2位元線BLN。又，在此，非揮發記憶部31，具有與上述實施例中說明的第1圖所示之記憶單元UN1大致相同的構成，在此讀出閘極線RG為1條，構成能夠總括通斷控制開關電晶體SWa、SWb。
具有如此構成的記憶單元UN30，在SRAM單元30中執行寫入來自外部的資料或讀出。在此，第8圖顯示記憶 單元UN30中對SRAM單元30寫入資料時(第8圖中，標示「寫入」)、從SRAM單元30讀出資料時(第8圖中，標示「讀出」)、程式設計從SRAM單元30取入資料至非揮發記憶部31時(第8圖中，標示「程式」)、非揮發記憶部31中的資料消去時(第8圖，標示「消去」)、再次從非揮發記憶部31取入資料至SRAM單元30的資料裝載時(第8圖，標示「資料裝載」)的各部位電壓值。又，第8圖，在可以設定任意電壓值的部位標示「Don’t care」。
(7-1)對SRAM單元寫入資料
此時，對SRAM單元30寫入資料，係對字元線WL施加Vcc的既定電壓，使連接至字元線WL的存取電晶體21a、21b雙方都導通動作。又，此時，對電源線Vpp也能夠施加Vcc的既定電壓。SRAM單元30，例如對一方的互補型第1位元線BLT施加Vcc作為寫入電壓時，對另一方的互補型第2位元線BLB能夠施加0[V]作為禁止寫入電壓。
因此，一方的裝載電晶體22a及驅動電晶體23a中，由於經由另一方的存取電晶體21b閘極與互補型第2位元線BLB電氣連接，閘極為Low(低)，結果，裝載電晶體22a做導通動作的同時，驅動電晶體23a做切斷動作。如此一來，這些裝載電晶體22a及驅動電晶體23a間的儲存節點Ca，經由裝載電晶體22a與電源線Vpp電氣連接，電壓為High(高)。
此時，另一方的裝載電晶體22b及驅動電晶體23b中，由於經由另一方的存取電晶體21a閘極與互補型第1位元線BLT電氣連接，閘極為High(高)，結果，裝載電晶體22b 做切斷動作的同時，驅動電晶體23b做導通動作。如此一來，這些裝載電晶體22b及驅動電晶體23b間的儲存節點Cb，經由驅動電晶體23b與接地線GND電氣連接，電壓為Low(低)。根據上述，SRAM單元30成為寫入資料的狀態。
(7-2)從SRAM單元讀出資料
讀出SRAM單元30的資料時，對字元線WL施加Vcc的既定電壓，連接至字元線WL的存取電晶體21a、21b雙方都做導通動作。因此，記憶單元UN30中，經由互補型第1位元線BLT讀出一方的儲存節點Ca的電位的同時，由於經由互補型第2位元線BLB讀出另一方的儲存節點Cb的電位，由感測放大器能夠判定記錄至儲存節點的資料為「0」「1」。
(7-3)對非揮發記憶部的程式設計
本發明中，根據上述「(2)資料的寫入動作」的原理，以墊總括處理可以取入上述SRAM單元中記錄的資料至非揮發記憶部31。又，在此的說明中，假設SRAM單元30中一方的儲存節點Ca的電位在高High狀態，另一方的儲存節點Cb的電位在低Low狀態。
此情況下，非揮發記憶部31中，能夠對拭除閘極線EG施加6[V]，對控制閘極線PG施加12[V]。非揮發記憶部31，由於寫入資料的一方的儲存節點Ca經由第1位元線BLP電氣連接第2單元2b的程式電晶體5b，上述程式電晶體5b的通道電位與儲存節點Ca成為相同的Hgh電位，與控制閘極線PG的寫入閘極電壓(12[V])的電位差變小，結果，不會產生量子隧道效應，不能對浮閘FGb注入電荷。
另一方面，此非揮發記憶部31中，由於未寫入資料的另一方的儲存節點Cb經由第2位元線BLN電氣連接第1單元2a的程式電晶體5a，上述程式電晶體5a的通道電位與儲存節點Cb成為相同的Low電位，與控制閘極線PG的寫入閘極電壓(12[V])的電位差變大，結果，產生量子隧道效應，能夠對浮閘FGa注入電荷。記憶單元UN30中，以墊總括處理可以取入SRAM單元30中記錄的資料至非揮發記憶部31，如此一來也可以簡化周邊電路的控制。
又，如此的非揮發記憶部31中，也在SRAM單元30的資料程式設計時，與上述的實施例相同，拭除電晶體3a及讀出電晶體4a不成為電荷的移動路徑，只能由程式電晶體5a注入電荷至浮閘FGa，如此一來，能夠確實防止由於成為電荷移動路徑而產生的讀出電晶體4a、4b的誤動作。
(7-4)從非揮發記憶體裝載資料
又，本發明中，如上述非揮發記憶部31中暫時取入的資料，根據上述「(4)資料的讀出動作」的原理，以墊總括處理可以再度寫入SRAM單元30。在此，假設非揮發記憶部31中在一方的第1單元2a的浮閘FGa內累積電荷，為寫入資料的狀態，另一方的第2單元2b的浮閘FGb內不累積電荷，為不寫入資料的狀態。此情況下，非揮發記憶部31中，對拭除閘極線EG施加0[V]，對控制閘極線PG也能夠施加0[V]。
又，非揮發記憶部31中，藉由對讀出閘極線RG施加既定電壓的Vcc，第1單元2a及第2單元2b的各開關電晶體SWa、SWb做導通動作的同時，藉由對讀出電晶體4a、 4b的源極施加0[V]，讀出電晶體4a、4b做導通動作。因此，非揮發記憶部31，在讀出電晶體4a及第1位元線BLP之間電氣連接，隨著浮閘FGa的高電位，SRAM單元30的一方的儲存節點Ca成為高電位，能夠復原至寫入資料的狀態。
又，非揮發記憶部31，在讀出電晶體4b及第2位元線BLN之間也電氣連接，隨著浮閘FGb的低電位，SRAM單元30的另一方的儲存節點Cb成為低電位，能夠復原至不寫入資料的狀態。又，此非揮發記憶部31中，因為可以以墊總括處理執行對SRAM單元30的資料裝載，可以也使周邊電路的控制簡化。
(7-5)非揮發記憶部中的資料消去
又，本發明中，根據上述「(3)資料的消去動作」的原理，可以使此非揮發記憶部31中消去資料。此情況下，此非揮發記憶部31中，對拭除閘極線EG施加12[V]的拭除電壓，對源極線SL、控制閘極線PG能夠施加0[V]。非揮發記憶部31，藉由只對連接至拭除閘極線EG的拭除電晶體3a、3b的閘極絕緣膜施加強的電場，由拭除電晶體3a、3b的通道層抽出浮閘FGa、FGb中的電荷，能夠以墊總括處理執行非揮發記憶部31的資料消去。
又，本發明不限定於本實施例，在本發明的主旨範圍內可以實施各種變形，例如第3~5圖、第8圖，雖然分別明確記載資料寫入時、資料消去時、資料讀出時等的電壓值，但本發明不限於此，也可以適用於各種電壓值。
又，上述實施例中，敘述關於拭除電晶體3a在N 型井區中形成，控制電容器6a在與上述N型井區不同的N型井區中形成，還有讀出電晶體4a、開關電晶體SWa及程式電晶體5a在P型井區中形成的情況，但本發明不限於此，拭除電晶體3a在P型井區中形成，控制電容器6a在與上述P型井區不同的P型井區中形成，還有讀出電晶體4a、開關電晶體SWa及程式電晶體5a在N型井區中形成也可以。

Claims (7)

  1. 一種非揮發性半導體裝置，包括：電氣絕緣的複數的浮閘、第1位元線及以及第2位元線，且每一上述浮閘構成一單元；其特徵在於：各上述單元包括：讀出電晶體，用以讀出對應上述浮閘內的電荷有無之電壓；程式電晶體，注入電荷至上述浮閘；拭除電晶體，從上述浮閘抽出電荷；以及控制電容器，調整上述浮閘的電位；其中，上述浮閘延伸在上述讀出電晶體、上述程式電晶體以及上述控制電容器的各活性區域上；一上述單元具有的構成係上述第1位元線經由上述單元之開關電晶體連接至上述單元之上述讀出電晶體，且上述第2位元線直接連接至上述單元之上述程式電晶體；與上述單元成對的另一上述單元具有的構成係上述第2位元線經由另一上述單元之開關電晶體連接至另一上述單元之上述讀出電晶體，且上述第1位元線直接連接至另一上述單元之上述程式電晶體，並且上述單元之寫入用的上述第2位元線兼作另一上述單元之讀出用的位元線，另一上述單元之寫入用的上述第1位元線兼作上述單元之讀出用的位元線。
  2. 如申請專利範圍第1項所述的非揮發性半導體裝置，其中，各單元中 上述拭除電晶體在N型井區或P型井區中形成，上述控制電容器與上述拭去電晶體相同極性，且在不同的N型井區或P型井區中形成；上述讀出電晶體、上述開關電晶體及上述程式電晶體，在極性與上述拭除電晶體及上述控制電容器不同的P型井區或N型井區中形成。
  3. 如申請專利範圍第1項所述的非揮發性半導體裝置，包括：拭除閘極線，對設置於每上述浮閘的上述拭除電晶體，一律施加共同的電壓；以及源極線，對設置於每上述浮閘的上述讀出電晶體，一律施加共同的電壓。
  4. 如申請專利範圍第1項所述的非揮發性半導體裝置，其中，以上述一單元與另一上述單元構成1位元；以及設置於每上述單元的各上述開關電晶體個別連接閘極線，且獨立通斷控制各上述開關電晶體。
  5. 如申請專利範圍第1至4項中任一項所述的非揮發性半導體裝置，其中，上述第1位元線直接連接至SRAM單元的一儲存節點，上述第2位元線直接連接至上述SRAM單元與上述一儲存節點互補的另一儲存節點；以及上述SRAM單元、與上述一單元及上述另一單元的2單元構成1位元。
  6. 如申請專利範圍第1項所述的非揮發性半導體裝置，其中，上述單元與另一上述單元係並列形成電性絕緣之第1活性區域、第2活性區域、第3活性區域與第4活性區域。
  7. 如申請專利範圍第1項所述的非揮發性半導體裝置，其中，上述單元之上述讀出電晶體、上述單元之上述開關電晶體與另一上述單元之上述程式電晶體係形成一相同活性區域，與另一上述單元之上述讀出電晶體、另一上述單元之上述開關電晶體與上述單元之上述程式電晶體所形成之另一相同活性區域是不相同的。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6280428B2 (ja) * 2014-04-18 2018-02-14 株式会社フローディア 不揮発性半導体記憶装置
JP6286292B2 (ja) 2014-06-20 2018-02-28 株式会社フローディア 不揮発性半導体記憶装置
JP6306466B2 (ja) * 2014-07-31 2018-04-04 株式会社フローディア 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
EP3330968B1 (en) * 2016-12-04 2019-10-09 eMemory Technology Inc. Memory cell with different program and read paths for achieving high endurance
JP6276447B1 (ja) * 2017-03-24 2018-02-07 株式会社フローディア 不揮発性半導体記憶装置
US10192626B1 (en) 2017-08-31 2019-01-29 Micro Technology, Inc. Responding to power loss
US10373694B2 (en) * 2017-08-31 2019-08-06 Micron Technology, Inc. Responding to power loss
CN110335636B (zh) * 2019-07-05 2021-04-02 中国科学院上海微系统与信息技术研究所 相变存储器的多级存储读写方法及系统
JP2021044041A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7149114B2 (en) * 2004-03-17 2006-12-12 Cypress Semiconductor Corp. Latch circuit and method for writing and reading volatile and non-volatile data to and from the latch
JP2007042172A (ja) * 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
US7239558B1 (en) * 2005-09-26 2007-07-03 National Semiconductor Corporation Method of hot electron injection programming of a non-volatile memory (NVM) cell array in a single cycle
US20100103719A1 (en) * 2008-10-27 2010-04-29 Cheng Hung Lee Two-Stage 8T SRAM Cell Design
JP2011023567A (ja) * 2009-07-16 2011-02-03 Renesas Electronics Corp 半導体装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4399552A (en) * 1980-07-07 1983-08-16 Renshaw Governor K Crosstable X-ray cassette holder
US4387444A (en) * 1980-07-07 1983-06-07 Hughes Aircraft Company Non-volatile semiconductor memory cells
US4388704A (en) * 1980-09-30 1983-06-14 International Business Machines Corporation Non-volatile RAM cell with enhanced conduction insulators
JPS6295797A (ja) 1985-10-21 1987-05-02 Sharp Corp 不揮発性半導体記憶装置
JPH0580115A (ja) * 1991-09-19 1993-04-02 Fujitsu Ltd 不揮発性ランダムアクセスメモリ装置及び不揮発性ランダムアクセスメモリ装置における浮遊ゲート電圧レベルの検出方法
US5523971A (en) * 1995-03-16 1996-06-04 Xilinx, Inc. Non-volatile memory cell for programmable logic device
US5745432A (en) * 1996-01-19 1998-04-28 Sgs-Thomson Microelectronics, Inc. Write driver having a test function
US6324095B1 (en) * 2000-05-09 2001-11-27 Agere Systems Guardian Corp. Low voltage flash EEPROM memory cell with improved data retention
US6414873B1 (en) * 2001-03-16 2002-07-02 Simtek Corporation nvSRAM with multiple non-volatile memory cells for each SRAM memory cell
JP3914869B2 (ja) * 2002-12-20 2007-05-16 スパンション インク 不揮発性メモリ及びその書き換え方法
US7663917B2 (en) * 2003-06-17 2010-02-16 Nxp B.V. Non-volatile static memory cell
JP2005175411A (ja) 2003-12-12 2005-06-30 Genusion:Kk 半導体装置、及びその製造方法
DE102004046793B3 (de) * 2004-09-27 2006-05-11 Austriamicrosystems Ag Nicht-flüchtiges Speicherelement
JP2006344735A (ja) * 2005-06-08 2006-12-21 Seiko Epson Corp 半導体装置
JP4725263B2 (ja) * 2005-09-14 2011-07-13 セイコーエプソン株式会社 トランスファーゲート回路並びにそれを用いた集積回路装置及び電子機器
JP2007123830A (ja) * 2005-09-29 2007-05-17 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP2007213699A (ja) 2006-02-09 2007-08-23 Toshiba Corp 半導体記憶装置
US7391647B2 (en) * 2006-04-11 2008-06-24 Mosys, Inc. Non-volatile memory in CMOS logic process and method of operation thereof
JP4901325B2 (ja) * 2006-06-22 2012-03-21 ルネサスエレクトロニクス株式会社 半導体装置
US7483310B1 (en) * 2006-11-02 2009-01-27 National Semiconductor Corporation System and method for providing high endurance low cost CMOS compatible EEPROM devices
US7518916B2 (en) * 2006-12-22 2009-04-14 Cypress Semiconductor Corporation Method and apparatus to program both sides of a non-volatile static random access memory
US7656698B1 (en) * 2007-01-23 2010-02-02 National Semiconductor Corporation Non-volatile memory cell with improved programming technique with decoupling pass gates and equalize transistors
US7755941B2 (en) * 2007-02-23 2010-07-13 Panasonic Corporation Nonvolatile semiconductor memory device
TW201001420A (en) 2008-03-25 2010-01-01 Toppan Printing Co Ltd Nonvolatile semiconductor memory and semiconductor device
JP5266443B2 (ja) * 2008-04-18 2013-08-21 インターチップ株式会社 不揮発性メモリセル及び不揮発性メモリセル内蔵データラッチ
US8018768B2 (en) * 2009-08-18 2011-09-13 United Microelectronics Corp. Non-volatile static random access memory (NVSRAM) device
FR2952227B1 (fr) * 2009-10-29 2013-09-06 St Microelectronics Rousset Dispositif de memoire du type electriquement programmable et effacable, a deux cellules par bit
JP2011123958A (ja) 2009-12-11 2011-06-23 Renesas Electronics Corp 半導体装置
US8363469B1 (en) * 2010-02-02 2013-01-29 National Semiconductor Corporation All-NMOS 4-transistor non-volatile memory cell
US8861271B1 (en) 2012-03-16 2014-10-14 Cypress Semiconductor Corporation High reliability non-volatile static random access memory devices, methods and systems
US9208826B2 (en) * 2012-03-30 2015-12-08 Sharp Kabushiki Kaisha Semiconductor storage device with two control lines
US20130294161A1 (en) * 2012-05-07 2013-11-07 Aplus Flash Technology, Inc. Low-voltage fast-write nvsram cell

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7149114B2 (en) * 2004-03-17 2006-12-12 Cypress Semiconductor Corp. Latch circuit and method for writing and reading volatile and non-volatile data to and from the latch
JP2007042172A (ja) * 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
US7239558B1 (en) * 2005-09-26 2007-07-03 National Semiconductor Corporation Method of hot electron injection programming of a non-volatile memory (NVM) cell array in a single cycle
US20100103719A1 (en) * 2008-10-27 2010-04-29 Cheng Hung Lee Two-Stage 8T SRAM Cell Design
JP2011023567A (ja) * 2009-07-16 2011-02-03 Renesas Electronics Corp 半導体装置

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Publication number Publication date
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