JP2007123830A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】先端標準CMOSプロセスのLSIに混載可能な不揮発性半導体記憶装置に関し、消去速度の高速化を実現する。
【解決手段】フローティングゲート32に電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、フローティングゲート32を共有する複数のMOSトランジスタ24,25,26を有し、書き込み時のカップリングにPMOS24を用い、消去時のカップリングにN型のデプレッションMOS(DMOS)25を用いることを特徴とし、書き込みにはPMOS24によるチャネル反転容量のカップリングを用い、消去にはN型DMOS25による空乏容量のカップリングを用いることで、従来の3トランジスタ型不揮発性メモリ素子に対して面積増加無く、消去速度を高速化する。
【選択図】図8
【解決手段】フローティングゲート32に電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、フローティングゲート32を共有する複数のMOSトランジスタ24,25,26を有し、書き込み時のカップリングにPMOS24を用い、消去時のカップリングにN型のデプレッションMOS(DMOS)25を用いることを特徴とし、書き込みにはPMOS24によるチャネル反転容量のカップリングを用い、消去にはN型DMOS25による空乏容量のカップリングを用いることで、従来の3トランジスタ型不揮発性メモリ素子に対して面積増加無く、消去速度を高速化する。
【選択図】図8
Description
本発明は、不揮発性半導体記憶装置に関するものである。更に詳しくは、本発明は、先端標準CMOSプロセスのLSIに混載可能な低コストの不揮発性半導体記憶装置に関するものである。
近年、先端標準CMOSプロセスのシステムLSIに、コンテンツ系の暗号キーを中心にセキュア情報を実装する要望が高まってきている。その実装向けにメタルヒューズの利用が検討されているが、解析による情報漏洩の懸念がある。この解決策として低コストで書き換え可能な不揮発性半導体記憶装置を搭載することが考えられる。
システムLSIへフラッシュメモリ等の不揮発性半導体記憶装置を搭載する場合、標準CMOSプロセスに対して、別途専用工程を必要とするため、プロセスコストは増加し、先端プロセスを使用できない。そこで、先端標準CMOSプロセスのLSIに混載可能な安価な不揮発性半導体記憶装置が求められている。
この課題を解決する手段として、先端標準CMOSプロセスのLSIに混載可能な1つのNMOSのゲートと2つのPMOSのゲートとでフローティングゲートを形成し、第1のPMOSの拡散層領域を書き込み動作時、読み出し動作時の制御ゲートとして用い、第2のPMOSの拡散層領域を消去動作時に用いるCMOS不揮発性メモリが知られている(非特許文献1参照)。
図1は、1つのNMOSトランジスタと2つのPMOSトランジスタとから構成された従来の不揮発性メモリ素子の回路図を示す。図2は、図1に示す従来の不揮発性メモリ素子の断面図を示す。また図3は、従来の不揮発性メモリ素子の概略平面図を示す。
図1において、1は制御ゲートトランジスタ(PMOSトランジスタ)、2は消去ゲートトランジスタ(PMOSトランジスタ)、3は読み出しトランジスタ(NMOSトランジスタ)、4は制御ゲート、5は消去ゲート、6はNMOSトランジスタのドレイン端子、7はNMOSトランジスタのソース端子、8はP型シリコン基板端子である。9はフローティングゲート(FG)で、PMOSトランジスタ1,2のゲートとNMOSトランジスタ3のゲートとを接続している。
図2に示すように、NMOSトランジスタ3はP型シリコン基板10に形成され、N型の通電領域とゲート電極とを有している。PMOSトランジスタ1,2は、各々P型シリコン基板10上のN型ウェル11,12に設けられ、P型の通電領域とゲート電極とを有している。そして、NMOSトランジスタ3のゲート電極とPMOSトランジスタ1,2のゲート電極とをフローティングゲート(FG)9で接続して、各端子に所定の電圧を印加することで、フローティングゲート(FG)9へのキャリアの書き込み、読み出し、消去動作を行う。
Richard J. McPartland, et al., "1.25 Volt, Low Cost, Embedded FLASH Memory for Low Density Applications", 2000 Symposium on VLSI Circuits Digest of Technical Papers, pp.158-161.
Richard J. McPartland, et al., "1.25 Volt, Low Cost, Embedded FLASH Memory for Low Density Applications", 2000 Symposium on VLSI Circuits Digest of Technical Papers, pp.158-161.
上記従来の標準CMOSプロセスを用いた不揮発性メモリ素子は、書き込み速度を高速化しようとするとメモリセルの占有面積が大きくなり、消去速度を高速化しようとするとメモリセルを構成する消去ゲートトランジスタの最小加工サイズ限界にぶつかるといった問題がある。したがって、コスト及び物理的限界の観点から、アプリケーションの要望に対して書き込み速度、消去速度の高速化が難しい等の問題があった。
また、従来の標準CMOSプロセスを用いた不揮発性半導体記憶装置は、データ書き換え回数が1000回ほどしかなく、フラッシュメモリと同等の信頼性(データ書き換え回数10万回)を確保できない等の問題がある。今後、大容量化及び1000回以上のデータ書き換え回数の要望が生じると、コスト及び信頼性の観点から不揮発性半導体記憶装置のデータ書き換え回数は極めて重要なファクタになると考えられる。
また、書き込み及び消去の高速化のために、制御ゲートトランジスタは読み出しトランジスタに対し容量を大きくとるが、これにより電荷0の状態(信頼性劣化後の究極状態)の閾値電圧が低くなる。したがって、優れたデータ保持特性を有する差動増幅型メモリセルの利点を生かそうとすると、消去状態の閾値電圧を極端に低く設定する必要があり、過消去の問題が起こりやすくなる。
上記課題を解決するために、本発明の1つの観点は、フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置において、フローティングゲートを共有する複数のMOSトランジスタを有し、そのうち書き込み用のMOSトランジスタで書き込みにチャネル容量のカップリングを用い、消去用のMOSトランジスタで消去に空乏容量のカップリングを用いることとしたものである。これにより、消去速度が高速化した不揮発性半導体記憶装置を実現できる。
書き込みのカップリングにPMOSを用い、消去のカップリングにN型のデプレッション(Depletion)MOSを用いることとすれば、書き込み効率及び消去効率を向上させることができる。
書き込み時はPMOSの制御ゲート及びデプレッションMOSの消去ゲートに高バイアスを印加することでNMOSの読み出しトランジスタにおいて電子のFN(Fowler-Nordheim)トンネリング注入で書き込み動作を行い、消去時は前記PMOSの制御ゲートに低バイアスを印加することで前記デプレッションMOSにおいて電子のFNトンネリング放出で消去動作を行うこととすれば、書き込み、消去電流を小さくすることができるため、一度に複数のビットセルの書き込み、消去が可能であり、書き込み消去の高速化を実現できる。
また、本発明の他の観点は、フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置において、フローティングゲートを共有する複数のMOSトランジスタを有し、そのうち第1の制御ゲートは書き込みと読み出しの時だけ高バイアスを印加し、第2の制御ゲートは書き込みの時だけ高バイアスを印加することとしたものである。電荷0状態の閾値電圧は第1の制御ゲートで決定し、書き込み、消去に応じた電位は第2の制御ゲート及び消去ゲートで調整でき、高速書き込み消去と同時に電荷0の閾値電圧を速度調整とは別に決定できる。
書き込みにチャネル容量のカップリングを用い、消去に空乏容量のカップリングを用いることとすれば、消去速度が高速化した不揮発性半導体記憶装置を実現できる。それゆえ、所望の消去速度を実現するためには印加するバイアスを低電圧化することが可能であり、データ書き換え回数が向上する。
第1の制御ゲートをPMOSで、第2の制御ゲートをPMOSで、消去ゲートをN型のデプレッションMOSでそれぞれ構成し、かつ読み出し用のトランジスタをNMOSで構成した4トランジスタ型のビットセルを採用すれば、高速書き込み消去を実現できる。
また、本発明の他の観点は、フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置において、フローティングゲートを共有する複数のMOSトランジスタを有し、これら複数のMOSトランジスタは、N型ウェル領域に形成されかつソースもしくはドレインがP型の拡散層で形成された第1のMOSトランジスタと、N型ウェル領域に形成されかつソースもしくはドレインがN型の拡散層で形成された第2のMOSトランジスタとを含むこととしたものである。第2のMOSトランジスタは、デプレッションMOSトランジスタであることが好ましい。
また、本発明の他の観点は、フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置において、フローティングゲートを共有する複数のMOSトランジスタを有し、これら複数のMOSトランジスタは、N型ウェル領域に形成されかつソースもしくはドレインがP型の拡散層で形成された第1のMOSトランジスタと、N型ウェル領域に形成されかつソースもしくはドレインがP型の拡散層で形成された第2のMOSトランジスタと、N型ウェル領域に形成されかつソースもしくはドレインがN型の拡散層で形成された第3のMOSトランジスタと、NMOSで構成された第4のMOSトランジスタとを含むこととしたものである。
本発明の不揮発性半導体記憶装置によれば、従来の3トランジスタ型不揮発性メモリ素子に対してメモリ素子の面積増加無く、消去速度を高速化することができる。また、消去速度を高速化することができるので、従来と同等の消去速度を実現するとき、印加バイアスを低電圧化することができるため、データ書き換え回数を向上することができる。
以下、本発明の実施形態について図面を用いながら説明する。
まず、3トランジスタ型の不揮発性半導体記憶装置を例にし、制御ゲートとして最適な構造、消去ゲートとして最適な構造について説明する。
〈制御ゲートに関する説明〉
図4は、3トランジスタ型の不揮発性メモリ素子の回路図を示す。図4において、13は制御ゲート(CG)、14は消去ゲート(EG)、19はフローティングゲート(FG)、15はNMOSの読み出しトランジスタ、16はNMOSトランジスタのドレイン端子、17はNMOSトランジスタのソース端子、18はP型シリコン基板端子、C1は制御ゲートトランジスタのチャネル容量、C2は消去ゲートトランジスタのチャネル容量、C3は読み出しトランジスタのチャネル容量である。
図4は、3トランジスタ型の不揮発性メモリ素子の回路図を示す。図4において、13は制御ゲート(CG)、14は消去ゲート(EG)、19はフローティングゲート(FG)、15はNMOSの読み出しトランジスタ、16はNMOSトランジスタのドレイン端子、17はNMOSトランジスタのソース端子、18はP型シリコン基板端子、C1は制御ゲートトランジスタのチャネル容量、C2は消去ゲートトランジスタのチャネル容量、C3は読み出しトランジスタのチャネル容量である。
書き込み動作時、制御ゲート(CG)13及び消去ゲート(EG)14に高バイアスを印加し、ソース端子16及びドレイン端子17を接地して読み出しトランジスタ15においてFNトンネリングにより電子をフローティングゲート(FG)19に注入して書き込みを行う。このとき、電子の注入効率を上げるためには制御ゲートトランジスタ(容量はC1)と読み出しトランジスタ(容量はC3)との容量比を大きく設計する必要がある。このように制御ゲートトランジスタ、消去ゲートトランジスタ、読み出しトランジスタを有する3トランジスタ型の不揮発性半導体記憶装置において、制御ゲートトランジスタとして最適な構造について述べる。読み出しトランジスタはNMOSとするが、NMOSに限定されるものではない。
まず、書き込み開始時、電荷保存則より以下の式が成り立つ。
ここで、Qはフローティングゲート(FG)19内の電荷、VCGは制御ゲート電圧、VEGは消去ゲート電圧、VFGはフローティングゲート電位、C1は制御ゲートトランジスタのチャネル容量、C2は消去ゲートトランジスタのチャネル容量、C3は読み出しトランジスタのチャネル容量を示す。式(1)において、Q=0のとき式(2)になる。C1とC2との容量比(C1/C2)をα、C3とC2との容量比(C3/C2)をβと定義する。
図5は、書き込み時(VCG=VEG=8.5V)のフローティングゲート電位VFGの容量比(α,β)依存性を示す。図5から分かるように、C1/C2(=α)を大、C3/C2(=β)を小にすればVFGは大きくなり、読み出しトランジスタ15であるNMOSのゲートとP型シリコン基板端子18との間に印加される電圧が大きくなって、消去速度が高速化する。
制御ゲートトランジスタには、PMOSとN型のデプレッションMOS(以下、DMOSと略す)との2つが考えられる。
図6は、N型DMOSキャパシタの断面図を示す。ここで、20はN型DMOSキャパシタのゲート端子、21はN型DMOSキャパシタのN型ウェル端子(拡散層端子)、22はN型ウェル領域、23はP型シリコン基板である。図6に示すN型DMOSキャパシタは、CMOSプロセスで追加のマスク無く製造することができる。
さて、N型DMOSを制御ゲートトランジスタ(容量はC1)に適用すると、書き込み動作時に空乏状態で動作するため容量値が酸化膜容量の1/3程度しか得られない。つまり、制御ゲートトランジスタ(容量はC1)と読み出しトランジスタ(容量はC3)との容量比が小さく、フローティングゲート電位(VFG)に伝わる電圧が低下するため書き込み速度が劣化する。一方、PMOSを制御ゲートトランジスタ(容量はC1)に適用すると、反転状態で動作するためチャネル反転容量が得られ、制御ゲートトランジスタ(容量はC1)と読み出しトランジスタ(容量はC3)との容量比を大きく取れる。したがって、書き込み時のカップリングトランジスタとして、制御ゲートトランジスタ(容量はC1)にPMOSを適用するのが望ましい。
〈消去ゲートに関する説明〉
上述したように、制御ゲートトランジスタ(容量はC1)にPMOSを適用すれば、制御ゲート(CG)13のフローティングゲート(FG)19へのカップリング効率が高い。一方、消去ゲートトランジスタ(容量はC2)としてPMOSとN型DMOSとのどちらが良いかについて説明する。読み出しトランジスタ(容量はC3)はNMOSとするが、NMOSに限定されるものではない。
上述したように、制御ゲートトランジスタ(容量はC1)にPMOSを適用すれば、制御ゲート(CG)13のフローティングゲート(FG)19へのカップリング効率が高い。一方、消去ゲートトランジスタ(容量はC2)としてPMOSとN型DMOSとのどちらが良いかについて説明する。読み出しトランジスタ(容量はC3)はNMOSとするが、NMOSに限定されるものではない。
まず、消去動作時、電荷保存則から以下の式が成り立つ。
ここで、C1は制御ゲートトランジスタのチャネル容量、C2は消去ゲートトランジスタのチャネル容量、C3は読み出しトランジスタのチャネル容量を示す。
VCG=0Vのとき、式(4)は式(5)になる。式(5)より分かるように、α(=C1/C2)及びβ(=C3/C2)が大きくなればフローティングゲート電位(VFG)が小さくなり、消去ゲートトランジスタ(容量はC2)のゲートであるフローティングゲート(FG)19と消去ゲート14であるN型ウェルとの間に印加される電圧が大きくなり、消去速度が高速化する。消去時、例えば消去ゲート14に8.5V印加し、制御ゲート13に0V印加する。消去ゲートトランジスタ(容量はC2)にPMOSを用いた場合、このバイアス条件ではPMOSは反転状態で動作するため容量値が大きい。一方、消去ゲートトランジスタ(容量はC2)にN型DMOSを用いた場合、このバイアス条件ではN型DMOSは空乏状態で動作するため容量値が小さい。それゆえ、消去ゲートトランジスタ(容量はC2)にN型DMOSを用いると、α及びβを大きくすることができるのでPMOSを用いた場合よりもフローティングゲート電位(VFG)を小さくすることができる。よって、消去ゲートトランジスタ(容量はC2)のゲートであるフローティングゲート(FG)19と消去ゲート14であるN型ウェルとの間に印加される電圧が大きくなり、消去速度が高速化する。このとき、N型DMOSのゲートであるフローティングゲート(FG)19とソース・ドレイン(S/D)拡散層のオーバーラップ領域及びチャネル領域で電子のFNトンネリング放出によって消去が行われる。したがって、消去ゲートトランジスタ(容量はC2)にはN型DMOSを適用するのが望ましい。
以上のとおり、制御ゲートトランジスタ(容量はC1)にはPMOSを、消去ゲートトランジスタ(容量はC2)にはN型DMOSをそれぞれ適用するのが望ましい。
図5に示すように、書き込み時の容量比はβ=3近傍、α>8〜9でフローティングゲートの電圧が高く設定でき、書き込み動作の効率が良い。この場合、制御ゲートと消去ゲートにはチャネルが形成されており、容量比=ゲートの面積比となる。したがって、消去ゲートトランジスタのゲート面積:読み出しトランジスタのゲート面積=1:2〜4が好ましい。また、消去ゲートトランジスタのゲート面積:制御ゲートトランジスタのゲート面積=1:8〜9が好ましい。一例として、消去ゲートトランジスタのゲート面積:読み出しトランジスタのゲート面積:制御ゲートトランジスタのゲート面積=1:3:9とするのが好ましい。また、消去時は消去ゲートがDMOSの場合は空乏層が形成されており、容量比≠ゲートの面積比であり、消去ゲートトランジスタのゲート面積:制御ゲートトランジスタのゲート面積=1:9の場合、容量比は1:27程度になり、効率良く容量比を得ることができる。
《実施形態1》
本発明の実施形態1における不揮発性メモリ素子の回路図を図7に、断面図を図8に示す。本発明の不揮発性メモリ素子は制御ゲートトランジスタ24がPMOS、読み出しトランジスタ26がNMOS、消去ゲートトランジスタ25がN型DMOSの3トランジスタで構成される。本発明の不揮発性メモリ素子をPMOS−NMOS−DMOS(PND)セルと呼ぶことにする。
本発明の実施形態1における不揮発性メモリ素子の回路図を図7に、断面図を図8に示す。本発明の不揮発性メモリ素子は制御ゲートトランジスタ24がPMOS、読み出しトランジスタ26がNMOS、消去ゲートトランジスタ25がN型DMOSの3トランジスタで構成される。本発明の不揮発性メモリ素子をPMOS−NMOS−DMOS(PND)セルと呼ぶことにする。
図7において、27は制御ゲート(CG)、28は消去ゲート(EG)、29はNMOSトランジスタのドレイン端子、30はNMOSトランジスタのソース端子、31はP型シリコン基板端子、32はフローティングゲート(FG)である。図8において、33及び34はN型ウェル領域、35はP型シリコン基板である。PMOS24、NMOS26、N型DMOS25のポリシリコンゲートは電気的に接続されており、不揮発性メモリ素子のフローティングゲート(FG)32を形成する。PMOS24のN型ウェル領域34は制御ゲート(CG)27、N型DMOS25のN型ウェル領域33は消去ゲート(EG)28をなす。ここで、N型DMOS25は、CMOSプロセスで追加のマスク無く製造することができる。
書き込みは読み出しトランジスタであるNMOSトランジスタ26のチャネル全面における電子のFNトンネリング注入、消去はN型DMOS25のゲートであるフローティングゲート(FG)32とソース・ドレイン(S/D)拡散層とのオーバーラップ領域及びチャネル領域で電子のFNトンネリング放出で行う。消去時に消去ゲートトランジスタであるN型DMOS25を空乏状態で動作させ、フローティングゲート(FG)32とN型DMOS25のN型ウェル領域33との間の容量を(蓄積容量の28%程度に)小さくすることで、フローティングゲート(FG)32とN型DMOS25のN型ウェル領域33との間に印加される電圧が大きくなり、従来よりも消去速度を高速化することができる。
図9は、C−V特性測定用のN型DMOSキャパシタ、PMOSキャパシタ、NMOSキャパシタの断面図を示す。ここで36はN型DMOSキャパシタのウェル端子(拡散層端子)、37はN型DMOSキャパシタのゲート端子、38はN型ウェル領域、39はPMOSキャパシタのウェル端子(拡散層端子)、40はPMOSキャパシタのゲート端子、41はN型ウェル領域、42はNMOSキャパシタの基板端子(拡散層端子)、43はNMOSキャパシタのゲート端子、44はP型シリコン基板である。
図10は、110nmのCMOSロジックプロセスにて3.3VのI/Oトランジスタを用いて作製されたPNDセルを構成する(a)N型DMOSキャパシタ、(b)PMOSキャパシタ、(c)NMOSキャパシタのC−V特性の測定結果を示す。PMOSキャパシタはn+とp+拡散領域から電子と正孔の両方が容易に供給されるために、そのC−VカーブはN型DMOSキャパシタのC−Vカーブとは異なる。対照的に、N型DMOSキャパシタは近くのn+拡散領域から電子のみが供給される。図10(b)のPMOSキャパシタのC−Vカーブに示されるように、−5Vから+5Vまでのバイアス電圧の増加により、ゲート電極下のシリコン表面状態が反転状態、空乏状態、蓄積状態と変わるので、キャパシタが大、小、大と変わる。対照的に、図10(a)のDMOSキャパシタのC−Vカーブは同じ条件下でシリコン表面状態が空乏状態、蓄積状態と変わるので、キャパシタは小、大と変わる。図10(a)から分かるように、DMOSキャパシタのゲート端子37とN型ウェル端子36との間の電位差が−5Vの時(空乏状態)の容量は蓄積容量の28%程度である。PNDセルではこの特性を利用する。
《実施形態2》
本発明の実施形態2における差動セル構成の不揮発性半導体記憶装置の回路図を図11に示す。差動ビットセルの片方をT(True)ビット、もう一方をB(Bar)ビットと呼ぶ。ここで、45はTビットの制御ゲートトランジスタ(PMOSトランジスタ)、46はTビットの消去ゲートトランジスタ(N型DMOSトランジスタ)、47はTビットの読み出しトランジスタ(NMOSトランジスタ)、48は負荷PMOSトランジスタ、49はBビットの制御ゲートトランジスタ(PMOSトランジスタ)、50はBビットの消去ゲートトランジスタ(N型DMOSトランジスタ)、51は読み出しトランジスタ(NMOSトランジスタ)、52は負荷PMOSトランジスタ、53はビットライン(BL)、54はビットラインバー(/BL)、55はセンスアンプである。
本発明の実施形態2における差動セル構成の不揮発性半導体記憶装置の回路図を図11に示す。差動ビットセルの片方をT(True)ビット、もう一方をB(Bar)ビットと呼ぶ。ここで、45はTビットの制御ゲートトランジスタ(PMOSトランジスタ)、46はTビットの消去ゲートトランジスタ(N型DMOSトランジスタ)、47はTビットの読み出しトランジスタ(NMOSトランジスタ)、48は負荷PMOSトランジスタ、49はBビットの制御ゲートトランジスタ(PMOSトランジスタ)、50はBビットの消去ゲートトランジスタ(N型DMOSトランジスタ)、51は読み出しトランジスタ(NMOSトランジスタ)、52は負荷PMOSトランジスタ、53はビットライン(BL)、54はビットラインバー(/BL)、55はセンスアンプである。
図12は、本発明の実施形態2における差動セル構成の書き込み“1”動作を示す回路図である。差動セル構成における書き込み“1”動作では、Tビットで書き込み動作、Bビットで消去動作を行う。読み出し制御信号(/RD)は電源電圧のVDDが入力されており、負荷PMOSトランジスタ48,52はオフしている。
初めに、TビットのPNDセルの書き込み動作を示す。TビットのPNDセルの制御ゲートCG(T)及び消去ゲートEG(T)にそれぞれ8.5V印加する。このとき、制御ゲートトランジスタ45のPMOSと読み出しトランジスタ47のNMOSとの容量比を大きく設計してあるため、フローティングゲート(FG)に8.5Vに近い高電圧が伝わり、読み出しトランジスタ47であるNMOSのチャネルにおいてFNトンネリングにより電子がフローティングゲートに注入され、閾値電圧が高くなり“1”状態を形成する。
次に、BビットのPNDセルの消去動作について示す。BビットのPNDセルの消去ゲートEG(B)に8.5V印加し、制御ゲートCG(B)に0Vを印加する。このとき、制御ゲートトランジスタ49のPMOSと消去ゲートトランジスタ50のN型DMOSとの容量比を大きく設計しているため、フローティングゲート電位は制御ゲート電位の0Vに引っ張られ、フローティングゲート(FG)内の蓄積電子量によるが−0.5V程度となる。それゆえ、N型DMOS50ではフローティングゲート(FG)とN型ウェルである消去ゲート(EG)との間に高電圧が印加され、フローティングゲート(FG)に蓄積した電子がフローティングゲート(FG)からN型DMOS50のN型ウェル端子である消去ゲートEG(B)にFNトンネリング放出される。
図13は、本発明の実施形態2における差動セル構成の書き込み“0”動作を示す回路図である。このとき、読み出し制御信号(/RD)はVDDが入力されており、負荷PMOSトランジスタ48,52はオフしている。バイアス条件は書き込み“1”動作のTビットとBビットとが反対の場合と同じである。
図14は、本発明の実施形態2における差動セル構成の読み出し動作を示す回路図である。差動PNDセルのTビットに“1”データ、Bビットに“0”データが書き込まれているとする。読み出し動作時には、図14に示されるように読み出し制御信号(/RD)には0Vが入力されており、負荷PMOSトランジスタ48,52はオンしている。また、TビットのPNDセルの制御ゲートCG(T)及び消去ゲートEG(T)にそれぞれ1.2V及び0Vを印加し、BビットのPNDセルの制御ゲートCG(B)及び消去ゲートEG(B)にそれぞれ1.2V及び0Vを印加する。このとき、Tビットのメモリセルは高い閾値電圧なのでオンせず、ビットライン(BL)53はVDDになり、Bビットのメモリセルは低い閾値電圧なのでオンし、ビットラインバー(/BL)54は0Vになる。BL53と/BL54とはセンスアンプ55に入力され、増幅され信号が読み出される。
なお、7〜10Vの範囲の電圧を第1のバイアスとし、LSIのロジック回路の電源電圧に実質的に等しい電圧を第2のバイアス(第1のバイアスよりも低い。)としたとき、例えばTビットのPNDセルにて、書き込みの際には制御ゲートCG(T)及び消去ゲートEG(T)第1のバイアスを印加し、消去の際には制御ゲートCG(T)に第2のバイアスを印加することとすればよい。
《実施形態3》
本発明の実施形態3における不揮発性メモリ素子の回路図を図15に示す。ここで、89はプログラムゲートトランジスタ(PMOSトランジスタ)、90は制御ゲートトランジスタ(PMOSトランジスタ)、91は消去ゲートトランジスタ(PMOSトランジスタ)、92は読み出しトランジスタ(NMOSトランジスタ)、93はプログラムゲート(PG)、94は制御ゲート(CG)、95は消去ゲート(EG)、96はNMOSトランジスタのドレイン端子、97はNMOSトランジスタのソース端子、98はP型シリコン基板端子、99はフローティングゲート(FG)である。
本発明の実施形態3における不揮発性メモリ素子の回路図を図15に示す。ここで、89はプログラムゲートトランジスタ(PMOSトランジスタ)、90は制御ゲートトランジスタ(PMOSトランジスタ)、91は消去ゲートトランジスタ(PMOSトランジスタ)、92は読み出しトランジスタ(NMOSトランジスタ)、93はプログラムゲート(PG)、94は制御ゲート(CG)、95は消去ゲート(EG)、96はNMOSトランジスタのドレイン端子、97はNMOSトランジスタのソース端子、98はP型シリコン基板端子、99はフローティングゲート(FG)である。
本発明の実施形態3における不揮発性メモリ素子の断面図を図16に示す。ここで、100、101及び102はN型ウェル領域、103はP型シリコン基板である。3トランジスタ型の不揮発性メモリ素子に対して、プログラムゲートをもう1つの制御ゲートとして付加した4トランジスタで不揮発性メモリ素子を構成する。
書き込み動作は、プログラムゲート(PG)93、制御ゲート(CG)94、消去ゲート(EG)95に高バイアスを印加し、読み出しトランジスタ92のNMOSにおいてFNトンネリングにより電子をフローティングゲート(FG)99に注入して行う。消去動作は、プログラムゲート(PG)93及び制御ゲート(CG)94に0Vを印加し、消去ゲート(EG)95に高バイアスを印加することで、消去ゲートトランジスタ91においてFNトンネリングにより電子をフローティングゲート(FG)99から消去ゲート(EG)95に放出することによって行う。読み出し動作はプログラムゲート(PG)93、消去ゲート(EG)95に0Vを印加し、通常電圧を制御ゲート(CG)94に印加して読み出しトランジスタ92が導通するか否かで行う。
図15の構成により、電荷0状態の閾値電圧は読み出しトランジスタ92との容量比がプログラムゲートトランジスタ89よりも高くない状態に設定した制御ゲートトランジスタ90で決定し、書き込み、消去に応じた電位はプログラムゲートトランジスタ89と消去ゲートトランジスタ91との容量で調整でき、高速書き込み消去と同時に、電荷0の状態(信頼性劣化後の究極状態)の閾値電圧を速度調整とは別に決定することができる。
《実施形態4》
図17は、本発明の実施形態4における不揮発性メモリ素子の回路図を示す。ここで、104はプログラムゲートトランジスタ(PMOSトランジスタ)、105は制御ゲートトランジスタ(PMOSトランジスタ)、106は消去ゲートトランジスタ(N型DMOSトランジスタ)、107は読み出しトランジスタ(NMOSトランジスタ)、108はプログラムゲート(PG)、109は制御ゲート(CG)、110は消去ゲート(EG)、111はNMOSトランジスタのドレイン端子、112はNMOSトランジスタのソース端子、113はP型シリコン基板端子、114はフローティングゲート(FG)である。書き込みにチャネル容量のカップリングを用い、消去に空乏容量を用いることで書き込み消去速度を高速化することができる。
図17は、本発明の実施形態4における不揮発性メモリ素子の回路図を示す。ここで、104はプログラムゲートトランジスタ(PMOSトランジスタ)、105は制御ゲートトランジスタ(PMOSトランジスタ)、106は消去ゲートトランジスタ(N型DMOSトランジスタ)、107は読み出しトランジスタ(NMOSトランジスタ)、108はプログラムゲート(PG)、109は制御ゲート(CG)、110は消去ゲート(EG)、111はNMOSトランジスタのドレイン端子、112はNMOSトランジスタのソース端子、113はP型シリコン基板端子、114はフローティングゲート(FG)である。書き込みにチャネル容量のカップリングを用い、消去に空乏容量を用いることで書き込み消去速度を高速化することができる。
なお、第1、第2及び第3のバイアスをそれぞれV1、V2及びV3とし、V1>V2かつV3>V2とするとき、書き込み動作の際にはプログラムゲート(PG)108及び制御ゲート(CG)109にV1を印加し、読み出し動作の際には制御ゲート(CG)109にV2を印加し、消去動作の際には消去ゲート(EG)110にV3を印加すればよい。
《実施形態5》
図18は、本発明の実施形態5における差動セル構成の不揮発性半導体記憶装置を示す。この差動セルは図17に示す実施形態4を差動セル構成にしたものである。ここで、115はTビットのプログラムゲートトランジスタ(PMOSトランジスタ)、116はTビットの制御ゲートトランジスタ(PMOSトランジスタ)、117はTビットの消去ゲートトランジスタ(N型DMOSトランジスタ)、118はTビットの読み出しトランジスタ(NMOSトランジスタ)、119及び124は負荷PMOSトランジスタ、120はBビットのプログラムゲートトランジスタ(PMOSトランジスタ)、121はBビットの制御ゲートトランジスタ(PMOSトランジスタ)、122はBビットの消去ゲートトランジスタ(N型DMOSトランジスタ)、123はBビットの読み出しトランジスタ(NMOSトランジスタ)、125はビットライン(BL)、126はビットラインバー(/BL)、127はセンスアンプである。
図18は、本発明の実施形態5における差動セル構成の不揮発性半導体記憶装置を示す。この差動セルは図17に示す実施形態4を差動セル構成にしたものである。ここで、115はTビットのプログラムゲートトランジスタ(PMOSトランジスタ)、116はTビットの制御ゲートトランジスタ(PMOSトランジスタ)、117はTビットの消去ゲートトランジスタ(N型DMOSトランジスタ)、118はTビットの読み出しトランジスタ(NMOSトランジスタ)、119及び124は負荷PMOSトランジスタ、120はBビットのプログラムゲートトランジスタ(PMOSトランジスタ)、121はBビットの制御ゲートトランジスタ(PMOSトランジスタ)、122はBビットの消去ゲートトランジスタ(N型DMOSトランジスタ)、123はBビットの読み出しトランジスタ(NMOSトランジスタ)、125はビットライン(BL)、126はビットラインバー(/BL)、127はセンスアンプである。
本発明の実施形態5によれば、本発明の実施形態4における不揮発性メモリセルを差動セル構成にすることで、差動セルの高信頼性を維持する電荷0の閾値電圧を速度調整とは別に決定でき、差動増幅セルの利点を生かしたデータ保持特性の優れた不揮発性半導体記憶装置を実現できる。
なお、上記各実施形態の不揮発性半導体記憶装置は、LSIの入出力回路を形成するMOSトランジスタと同一のプロセスで製造するMOSトランジスタで構成することによって、コストの安価な不揮発性半導体記憶装置を実現できる。具体的に言えば、不揮発性メモリセルを構成する各MOSトランジスタのゲート酸化膜厚を、LSIの入出力回路を形成するMOSトランジスタのゲート酸化膜厚と実質的に等しい膜厚、例えば7〜8nmとする。
本発明に係る不揮発性記憶半導体装置は、先端標準CMOSプロセスのLSIに混載可能な低コストの不揮発性半導体記憶装置であり、回路トリミングやセキュアデータ等の情報実装用途として有用である。
1,24,90,105 制御ゲートトランジスタ(PMOSトランジスタ)
2,91 消去ゲートトランジスタ(PMOSトランジスタ)
3,15,26,92,107 読み出しトランジスタ(NMOSトランジスタ)
4,13,27,94,109 制御ゲート(CG)
5,14,28,95,110 消去ゲート(EG)
6,16,29,96,111 NMOSトランジスタのドレイン端子
7,17,30,97,112 NMOSトランジスタのソース端子
8,18,31,42,98,113 P型シリコン基板端子
9,19,32,99,114 フローティングゲート(FG)
10,23,35,44,103 P型シリコン基板
11,12,22,33,34,38,41,100,101,102 N型ウェル領域
20,37 N型デプレッションMOS(DMOS)キャパシタのゲート端子
21,36 N型DMOSキャパシタのウェル端子(拡散層端子)
25,106 消去ゲートトランジスタ(N型DMOSトランジスタ)
39 PMOSキャパシタのウェル端子(拡散層端子)
40 PMOSキャパシタのゲート端子
42 NMOSキャパシタの基板端子(拡散層端子)
43 NMOSキャパシタのゲート端子
45,116 Tビットの制御ゲートトランジスタ(PMOSトランジスタ)
46,117 Tビットの消去ゲートトランジスタ(N型DMOSトランジスタ)
47,118 Tビットの読み出しトランジスタ(NMOSトランジスタ)
48,52,119,124 負荷PMOSトランジスタ
49,121 Bビットの制御ゲートトランジスタ(PMOSトランジスタ)
50,122 Bビットの消去ゲートトランジスタ(N型DMOSトランジスタ)
51,123 Bビットの読み出しトランジスタ(NMOSトランジスタ)
53,125 ビットライン(BL)
54,126 ビットラインバー(/BL)
55,127 センスアンプ
89,104 プログラムゲートトランジスタ(PMOSトランジスタ)
93,108 プログラムゲート(PG)
115 Tビットのプログラムゲートトランジスタ(PMOSトランジスタ)
120 Bビットのプログラムゲートトランジスタ(PMOSトランジスタ)
C1 制御ゲートトランジスタのチャネル容量
C2 消去ゲートトランジスタのチャネル容量
C3 読み出しトランジスタのチャネル容量
VDD 電源電圧
VFG フローティングゲート電位
2,91 消去ゲートトランジスタ(PMOSトランジスタ)
3,15,26,92,107 読み出しトランジスタ(NMOSトランジスタ)
4,13,27,94,109 制御ゲート(CG)
5,14,28,95,110 消去ゲート(EG)
6,16,29,96,111 NMOSトランジスタのドレイン端子
7,17,30,97,112 NMOSトランジスタのソース端子
8,18,31,42,98,113 P型シリコン基板端子
9,19,32,99,114 フローティングゲート(FG)
10,23,35,44,103 P型シリコン基板
11,12,22,33,34,38,41,100,101,102 N型ウェル領域
20,37 N型デプレッションMOS(DMOS)キャパシタのゲート端子
21,36 N型DMOSキャパシタのウェル端子(拡散層端子)
25,106 消去ゲートトランジスタ(N型DMOSトランジスタ)
39 PMOSキャパシタのウェル端子(拡散層端子)
40 PMOSキャパシタのゲート端子
42 NMOSキャパシタの基板端子(拡散層端子)
43 NMOSキャパシタのゲート端子
45,116 Tビットの制御ゲートトランジスタ(PMOSトランジスタ)
46,117 Tビットの消去ゲートトランジスタ(N型DMOSトランジスタ)
47,118 Tビットの読み出しトランジスタ(NMOSトランジスタ)
48,52,119,124 負荷PMOSトランジスタ
49,121 Bビットの制御ゲートトランジスタ(PMOSトランジスタ)
50,122 Bビットの消去ゲートトランジスタ(N型DMOSトランジスタ)
51,123 Bビットの読み出しトランジスタ(NMOSトランジスタ)
53,125 ビットライン(BL)
54,126 ビットラインバー(/BL)
55,127 センスアンプ
89,104 プログラムゲートトランジスタ(PMOSトランジスタ)
93,108 プログラムゲート(PG)
115 Tビットのプログラムゲートトランジスタ(PMOSトランジスタ)
120 Bビットのプログラムゲートトランジスタ(PMOSトランジスタ)
C1 制御ゲートトランジスタのチャネル容量
C2 消去ゲートトランジスタのチャネル容量
C3 読み出しトランジスタのチャネル容量
VDD 電源電圧
VFG フローティングゲート電位
Claims (31)
- フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、
フローティングゲートを共有する複数のMOSトランジスタを有し、そのうち書き込み用のMOSトランジスタで書き込みにチャネル容量のカップリングを用い、消去用のMOSトランジスタで消去に空乏容量のカップリングを用いる不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置において、
前記書き込みのカップリングにPMOSを用い、前記消去のカップリングにN型のデプレッションMOSを用いることを特徴とする不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置において、
読み出しトランジスタがNMOSであることを特徴とする不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置において、
P型シリコン基板とN型ウェル領域とに形成されたことを特徴とする不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置において、
書き込み時はPMOSの制御ゲート及びデプレッションMOSの消去ゲートに高バイアスを印加することでNMOSの読み出しトランジスタにおいて電子のFNトンネリング注入で書き込み動作を行い、消去時は前記PMOSの制御ゲートに低バイアスを印加することで前記デプレッションMOSにおいて電子のFNトンネリング放出で消去動作を行うことを特徴とする不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置を差動セル構成にし、第1のビットセルと第2のビットセル各々の読み出し用MOSトランジスタのドレインが差動増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置。
- 請求項1記載の不揮発性半導体記憶装置において、
LSIの入出力回路を形成するMOSトランジスタと同一のプロセスで製造するMOSトランジスタで構成されたことを特徴とする不揮発性半導体記憶装置。 - フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、
フローティングゲートを共有する複数のMOSトランジスタを有し、そのうち第1の制御ゲートは書き込みと読み出しの時だけ高バイアスを印加し、第2の制御ゲートは書き込みの時だけ高バイアスを印加する不揮発性半導体記憶装置。 - 請求項8記載の不揮発性半導体記憶装置において、
書き込みにチャネル容量のカップリングを用い、消去に空乏容量のカップリングを用いることを特徴とする不揮発性半導体記憶装置。 - 請求項8記載の不揮発性半導体記憶装置において、
読み出しトランジスタがNMOSであることを特徴とする不揮発性半導体記憶装置。 - 請求項8記載の不揮発性半導体記憶装置において、
P型シリコン基板とN型ウェル領域とに形成されたことを特徴とする不揮発性半導体記憶装置。 - 請求項8記載の不揮発性半導体記憶装置において、
前記第1の制御ゲートをPMOSで、前記第2の制御ゲートをPMOSで、消去ゲートをN型のデプレッションMOSでそれぞれ構成し、読み出し用のトランジスタをNMOSで構成した4トランジスタ型のビットセルを有することを特徴とする不揮発性半導体記憶装置。 - 請求項8記載の不揮発性半導体記憶装置を差動セル構成にし、第1のビットセルと第2のビットセル各々の読み出し用MOSトランジスタのドレインが差動増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置。
- 請求項8記載の不揮発性半導体記憶装置において、
LSIの入出力回路を形成するMOSトランジスタと同一のプロセスで製造するMOSトランジスタで構成されたことを特徴とする不揮発性半導体記憶装置。 - フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、フローティングゲートを共有する複数のMOSトランジスタを有し、
前記複数のMOSトランジスタは、
N型ウェル領域に形成され、かつソースもしくはドレインがP型の拡散層で形成された第1のMOSトランジスタと、
N型ウェル領域に形成され、かつソースもしくはドレインがN型の拡散層で形成された第2のMOSトランジスタとを含むことを特徴とする不揮発性半導体記憶装置。 - 請求項15記載の不揮発性半導体記憶装置において、
前記第2のMOSトランジスタがデプレッションMOSトランジスタであることを特徴とする不揮発性半導体記憶装置。 - 請求項16記載の不揮発性半導体記憶装置において、
前記第2のMOSトランジスタと前記第1のMOSトランジスタとのゲートの面積比が実質的に1:9であることを特徴とする不揮発性半導体記憶装置。 - 請求項15記載の不揮発性半導体記憶装置において、
前記フローティングゲートを共有する第3のMOSトランジスタを更に有し、前記第3のMOSトランジスタの電流値によってデータの読み出し動作を行うことを特徴とする不揮発性半導体記憶装置。 - 請求項18記載の不揮発性半導体記憶装置において、
前記第2のMOSトランジスタと前記第3のMOSトランジスタとのゲートの面積比が実質的に1:2〜4であることを特徴とする不揮発性半導体記憶装置。 - 請求項18記載の不揮発性半導体記憶装置において、
前記第3のMOSトランジスタと前記第1のMOSトランジスタとのゲートの面積比が実質的に1:2〜4であることを特徴とする不揮発性半導体記憶装置。 - 請求項18記載の不揮発性半導体記憶装置において、
前記第2のMOSトランジスタと前記第3のMOSトランジスタと前記第1のMOSトランジスタとのゲート面積比が実質的に1:3:9であることを特徴とする不揮発性半導体記憶装置。 - 請求項18記載の不揮発性半導体記憶装置を差動セル構成にし、第1のビットセルと第2のビットセル各々の前記第3のMOSトランジスタのドレインが差動増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置。
- 請求項18記載の不揮発性半導体記憶装置において、
前記第1、第2及び第3のMOSトランジスタのゲート酸化膜厚がLSIの入出力回路を形成するMOSトランジスタのゲート酸化膜厚と実質的に等しいことを特徴とする不揮発性半導体記憶装置。 - 請求項18記載の不揮発性半導体記憶装置において、
前記第1、第2及び第3のMOSトランジスタのゲート酸化膜厚が7〜8nmであることを特徴とする不揮発性半導体記憶装置。 - 請求項15記載の不揮発性半導体記憶装置において、
書き込みの際には前記第1のMOSトランジスタのP型のソースもしくはドレインと、前記第2のMOSトランジスタのN型のソースもしくはドレインとに第1のバイアスを印加し、消去の際には前記第1のMOSトランジスタのP型のソースもしくはドレインに第2のバイアスを印加し、前記第1のバイアスが前記第2のバイアスより高いことを特徴とする不揮発性半導体記憶装置。 - 請求項25記載の不揮発性半導体記憶装置において、
前記第1のバイアスが7〜10Vの範囲であることを特徴とする不揮発性半導体記憶装置。 - 請求項25記載の不揮発性半導体記憶装置において、
前記第2のバイアスがLSIのロジック回路の電源電圧に実質的に等しいことを特徴とする不揮発性半導体記憶装置。 - フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、フローティングゲートを共有する複数のMOSトランジスタを有し、
前記複数のMOSトランジスタは、
N型ウェル領域に形成され、かつソースもしくはドレインがP型の拡散層で形成された第1のMOSトランジスタと、
N型ウェル領域に形成され、かつソースもしくはドレインがP型の拡散層で形成された第2のMOSトランジスタと、
N型ウェル領域に形成され、かつソースもしくはドレインがN型の拡散層で形成された第3のMOSトランジスタと、
NMOSで構成された第4のMOSトランジスタとを含むことを特徴とする不揮発性半導体記憶装置。 - 請求項28記載の不揮発性半導体記憶装置において、
書き込み動作の際には、前記第1及び第2のMOSトランジスタのN型ウェル領域に第1のバイアスを印加し、
読み出し動作の際には、前記第2のMOSトランジスタのN型ウェル領域に第2のバイアスを印加し、
消去動作の際には、前記第3のMOSトランジスタのN型ウェル領域に第3のバイアスを印加し、
前記第1及び第3のバイアスは前記第2のバイアスより高いことを特徴とする不揮発性半導体記憶装置。 - 請求項28記載の不揮発性半導体記憶装置を差動セル構成にし、第1のビットセルと第2のビットセル各々の前記第4のMOSトランジスタのドレインが差動増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置。
- 請求項28記載の不揮発性半導体記憶装置において、
前記第1、第2、第3及び第4のMOSトランジスタのゲート酸化膜厚がLSIの入出力回路を形成するMOSトランジスタのゲート酸化膜厚と実質的に等しいことを特徴とする不揮発性半導体記憶装置。
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