JP2007123830A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】先端標準ＣＭＯＳプロセスのＬＳＩに混載可能な不揮発性半導体記憶装置に関し、消去速度の高速化を実現する。
【解決手段】フローティングゲート３２に電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、フローティングゲート３２を共有する複数のＭＯＳトランジスタ２４，２５，２６を有し、書き込み時のカップリングにＰＭＯＳ２４を用い、消去時のカップリングにＮ型のデプレッションＭＯＳ（ＤＭＯＳ）２５を用いることを特徴とし、書き込みにはＰＭＯＳ２４によるチャネル反転容量のカップリングを用い、消去にはＮ型ＤＭＯＳ２５による空乏容量のカップリングを用いることで、従来の３トランジスタ型不揮発性メモリ素子に対して面積増加無く、消去速度を高速化する。
【選択図】図８

Description

本発明は、不揮発性半導体記憶装置に関するものである。更に詳しくは、本発明は、先端標準ＣＭＯＳプロセスのＬＳＩに混載可能な低コストの不揮発性半導体記憶装置に関するものである。
近年、先端標準ＣＭＯＳプロセスのシステムＬＳＩに、コンテンツ系の暗号キーを中心にセキュア情報を実装する要望が高まってきている。その実装向けにメタルヒューズの利用が検討されているが、解析による情報漏洩の懸念がある。この解決策として低コストで書き換え可能な不揮発性半導体記憶装置を搭載することが考えられる。
システムＬＳＩへフラッシュメモリ等の不揮発性半導体記憶装置を搭載する場合、標準ＣＭＯＳプロセスに対して、別途専用工程を必要とするため、プロセスコストは増加し、先端プロセスを使用できない。そこで、先端標準ＣＭＯＳプロセスのＬＳＩに混載可能な安価な不揮発性半導体記憶装置が求められている。
この課題を解決する手段として、先端標準ＣＭＯＳプロセスのＬＳＩに混載可能な１つのＮＭＯＳのゲートと２つのＰＭＯＳのゲートとでフローティングゲートを形成し、第１のＰＭＯＳの拡散層領域を書き込み動作時、読み出し動作時の制御ゲートとして用い、第２のＰＭＯＳの拡散層領域を消去動作時に用いるＣＭＯＳ不揮発性メモリが知られている（非特許文献１参照）。
図１は、１つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタとから構成された従来の不揮発性メモリ素子の回路図を示す。図２は、図１に示す従来の不揮発性メモリ素子の断面図を示す。また図３は、従来の不揮発性メモリ素子の概略平面図を示す。
図１において、１は制御ゲートトランジスタ（ＰＭＯＳトランジスタ）、２は消去ゲートトランジスタ（ＰＭＯＳトランジスタ）、３は読み出しトランジスタ（ＮＭＯＳトランジスタ）、４は制御ゲート、５は消去ゲート、６はＮＭＯＳトランジスタのドレイン端子、７はＮＭＯＳトランジスタのソース端子、８はＰ型シリコン基板端子である。９はフローティングゲート（ＦＧ）で、ＰＭＯＳトランジスタ１，２のゲートとＮＭＯＳトランジスタ３のゲートとを接続している。
図２に示すように、ＮＭＯＳトランジスタ３はＰ型シリコン基板１０に形成され、Ｎ型の通電領域とゲート電極とを有している。ＰＭＯＳトランジスタ１，２は、各々Ｐ型シリコン基板１０上のＮ型ウェル１１，１２に設けられ、Ｐ型の通電領域とゲート電極とを有している。そして、ＮＭＯＳトランジスタ３のゲート電極とＰＭＯＳトランジスタ１，２のゲート電極とをフローティングゲート（ＦＧ）９で接続して、各端子に所定の電圧を印加することで、フローティングゲート（ＦＧ）９へのキャリアの書き込み、読み出し、消去動作を行う。
Richard J. McPartland, et al., "1.25 Volt, Low Cost, Embedded FLASH Memory for Low Density Applications", 2000 Symposium on VLSI Circuits Digest of Technical Papers, pp.158-161.
上記従来の標準ＣＭＯＳプロセスを用いた不揮発性メモリ素子は、書き込み速度を高速化しようとするとメモリセルの占有面積が大きくなり、消去速度を高速化しようとするとメモリセルを構成する消去ゲートトランジスタの最小加工サイズ限界にぶつかるといった問題がある。したがって、コスト及び物理的限界の観点から、アプリケーションの要望に対して書き込み速度、消去速度の高速化が難しい等の問題があった。
また、従来の標準ＣＭＯＳプロセスを用いた不揮発性半導体記憶装置は、データ書き換え回数が１０００回ほどしかなく、フラッシュメモリと同等の信頼性（データ書き換え回数１０万回）を確保できない等の問題がある。今後、大容量化及び１０００回以上のデータ書き換え回数の要望が生じると、コスト及び信頼性の観点から不揮発性半導体記憶装置のデータ書き換え回数は極めて重要なファクタになると考えられる。
また、書き込み及び消去の高速化のために、制御ゲートトランジスタは読み出しトランジスタに対し容量を大きくとるが、これにより電荷０の状態（信頼性劣化後の究極状態）の閾値電圧が低くなる。したがって、優れたデータ保持特性を有する差動増幅型メモリセルの利点を生かそうとすると、消去状態の閾値電圧を極端に低く設定する必要があり、過消去の問題が起こりやすくなる。
上記課題を解決するために、本発明の１つの観点は、フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置において、フローティングゲートを共有する複数のＭＯＳトランジスタを有し、そのうち書き込み用のＭＯＳトランジスタで書き込みにチャネル容量のカップリングを用い、消去用のＭＯＳトランジスタで消去に空乏容量のカップリングを用いることとしたものである。これにより、消去速度が高速化した不揮発性半導体記憶装置を実現できる。
書き込みのカップリングにＰＭＯＳを用い、消去のカップリングにＮ型のデプレッション（Depletion）ＭＯＳを用いることとすれば、書き込み効率及び消去効率を向上させることができる。
書き込み時はＰＭＯＳの制御ゲート及びデプレッションＭＯＳの消去ゲートに高バイアスを印加することでＮＭＯＳの読み出しトランジスタにおいて電子のＦＮ（Fowler-Nordheim）トンネリング注入で書き込み動作を行い、消去時は前記ＰＭＯＳの制御ゲートに低バイアスを印加することで前記デプレッションＭＯＳにおいて電子のＦＮトンネリング放出で消去動作を行うこととすれば、書き込み、消去電流を小さくすることができるため、一度に複数のビットセルの書き込み、消去が可能であり、書き込み消去の高速化を実現できる。
また、本発明の他の観点は、フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置において、フローティングゲートを共有する複数のＭＯＳトランジスタを有し、そのうち第１の制御ゲートは書き込みと読み出しの時だけ高バイアスを印加し、第２の制御ゲートは書き込みの時だけ高バイアスを印加することとしたものである。電荷０状態の閾値電圧は第１の制御ゲートで決定し、書き込み、消去に応じた電位は第２の制御ゲート及び消去ゲートで調整でき、高速書き込み消去と同時に電荷０の閾値電圧を速度調整とは別に決定できる。
書き込みにチャネル容量のカップリングを用い、消去に空乏容量のカップリングを用いることとすれば、消去速度が高速化した不揮発性半導体記憶装置を実現できる。それゆえ、所望の消去速度を実現するためには印加するバイアスを低電圧化することが可能であり、データ書き換え回数が向上する。
第１の制御ゲートをＰＭＯＳで、第２の制御ゲートをＰＭＯＳで、消去ゲートをＮ型のデプレッションＭＯＳでそれぞれ構成し、かつ読み出し用のトランジスタをＮＭＯＳで構成した４トランジスタ型のビットセルを採用すれば、高速書き込み消去を実現できる。
また、本発明の他の観点は、フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置において、フローティングゲートを共有する複数のＭＯＳトランジスタを有し、これら複数のＭＯＳトランジスタは、Ｎ型ウェル領域に形成されかつソースもしくはドレインがＰ型の拡散層で形成された第１のＭＯＳトランジスタと、Ｎ型ウェル領域に形成されかつソースもしくはドレインがＮ型の拡散層で形成された第２のＭＯＳトランジスタとを含むこととしたものである。第２のＭＯＳトランジスタは、デプレッションＭＯＳトランジスタであることが好ましい。
また、本発明の他の観点は、フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置において、フローティングゲートを共有する複数のＭＯＳトランジスタを有し、これら複数のＭＯＳトランジスタは、Ｎ型ウェル領域に形成されかつソースもしくはドレインがＰ型の拡散層で形成された第１のＭＯＳトランジスタと、Ｎ型ウェル領域に形成されかつソースもしくはドレインがＰ型の拡散層で形成された第２のＭＯＳトランジスタと、Ｎ型ウェル領域に形成されかつソースもしくはドレインがＮ型の拡散層で形成された第３のＭＯＳトランジスタと、ＮＭＯＳで構成された第４のＭＯＳトランジスタとを含むこととしたものである。
本発明の不揮発性半導体記憶装置によれば、従来の３トランジスタ型不揮発性メモリ素子に対してメモリ素子の面積増加無く、消去速度を高速化することができる。また、消去速度を高速化することができるので、従来と同等の消去速度を実現するとき、印加バイアスを低電圧化することができるため、データ書き換え回数を向上することができる。
以下、本発明の実施形態について図面を用いながら説明する。
まず、３トランジスタ型の不揮発性半導体記憶装置を例にし、制御ゲートとして最適な構造、消去ゲートとして最適な構造について説明する。
〈制御ゲートに関する説明〉
図４は、３トランジスタ型の不揮発性メモリ素子の回路図を示す。図４において、１３は制御ゲート（ＣＧ）、１４は消去ゲート（ＥＧ）、１９はフローティングゲート（ＦＧ）、１５はＮＭＯＳの読み出しトランジスタ、１６はＮＭＯＳトランジスタのドレイン端子、１７はＮＭＯＳトランジスタのソース端子、１８はＰ型シリコン基板端子、Ｃ１は制御ゲートトランジスタのチャネル容量、Ｃ２は消去ゲートトランジスタのチャネル容量、Ｃ３は読み出しトランジスタのチャネル容量である。
書き込み動作時、制御ゲート（ＣＧ）１３及び消去ゲート（ＥＧ）１４に高バイアスを印加し、ソース端子１６及びドレイン端子１７を接地して読み出しトランジスタ１５においてＦＮトンネリングにより電子をフローティングゲート（ＦＧ）１９に注入して書き込みを行う。このとき、電子の注入効率を上げるためには制御ゲートトランジスタ（容量はＣ１）と読み出しトランジスタ（容量はＣ３）との容量比を大きく設計する必要がある。このように制御ゲートトランジスタ、消去ゲートトランジスタ、読み出しトランジスタを有する３トランジスタ型の不揮発性半導体記憶装置において、制御ゲートトランジスタとして最適な構造について述べる。読み出しトランジスタはＮＭＯＳとするが、ＮＭＯＳに限定されるものではない。
まず、書き込み開始時、電荷保存則より以下の式が成り立つ。
Figure 2007123830
Figure 2007123830
ここで、Ｑはフローティングゲート（ＦＧ）１９内の電荷、ＶＣＧは制御ゲート電圧、ＶＥＧは消去ゲート電圧、ＶＦＧはフローティングゲート電位、Ｃ１は制御ゲートトランジスタのチャネル容量、Ｃ２は消去ゲートトランジスタのチャネル容量、Ｃ３は読み出しトランジスタのチャネル容量を示す。式（１）において、Ｑ＝０のとき式（２）になる。Ｃ１とＣ２との容量比（Ｃ１／Ｃ２）をα、Ｃ３とＣ２との容量比（Ｃ３／Ｃ２）をβと定義する。
図５は、書き込み時（ＶＣＧ＝ＶＥＧ＝８．５Ｖ）のフローティングゲート電位ＶＦＧの容量比（α，β）依存性を示す。図５から分かるように、Ｃ１／Ｃ２（＝α）を大、Ｃ３／Ｃ２（＝β）を小にすればＶＦＧは大きくなり、読み出しトランジスタ１５であるＮＭＯＳのゲートとＰ型シリコン基板端子１８との間に印加される電圧が大きくなって、消去速度が高速化する。
制御ゲートトランジスタには、ＰＭＯＳとＮ型のデプレッションＭＯＳ（以下、ＤＭＯＳと略す）との２つが考えられる。
図６は、Ｎ型ＤＭＯＳキャパシタの断面図を示す。ここで、２０はＮ型ＤＭＯＳキャパシタのゲート端子、２１はＮ型ＤＭＯＳキャパシタのＮ型ウェル端子（拡散層端子）、２２はＮ型ウェル領域、２３はＰ型シリコン基板である。図６に示すＮ型ＤＭＯＳキャパシタは、ＣＭＯＳプロセスで追加のマスク無く製造することができる。
さて、Ｎ型ＤＭＯＳを制御ゲートトランジスタ（容量はＣ１）に適用すると、書き込み動作時に空乏状態で動作するため容量値が酸化膜容量の１／３程度しか得られない。つまり、制御ゲートトランジスタ（容量はＣ１）と読み出しトランジスタ（容量はＣ３）との容量比が小さく、フローティングゲート電位（ＶＦＧ）に伝わる電圧が低下するため書き込み速度が劣化する。一方、ＰＭＯＳを制御ゲートトランジスタ（容量はＣ１）に適用すると、反転状態で動作するためチャネル反転容量が得られ、制御ゲートトランジスタ（容量はＣ１）と読み出しトランジスタ（容量はＣ３）との容量比を大きく取れる。したがって、書き込み時のカップリングトランジスタとして、制御ゲートトランジスタ（容量はＣ１）にＰＭＯＳを適用するのが望ましい。
〈消去ゲートに関する説明〉
上述したように、制御ゲートトランジスタ（容量はＣ１）にＰＭＯＳを適用すれば、制御ゲート（ＣＧ）１３のフローティングゲート（ＦＧ）１９へのカップリング効率が高い。一方、消去ゲートトランジスタ（容量はＣ２）としてＰＭＯＳとＮ型ＤＭＯＳとのどちらが良いかについて説明する。読み出しトランジスタ（容量はＣ３）はＮＭＯＳとするが、ＮＭＯＳに限定されるものではない。
まず、消去動作時、電荷保存則から以下の式が成り立つ。
Figure 2007123830
Figure 2007123830
Figure 2007123830
ここで、Ｃ１は制御ゲートトランジスタのチャネル容量、Ｃ２は消去ゲートトランジスタのチャネル容量、Ｃ３は読み出しトランジスタのチャネル容量を示す。
ＶＣＧ＝０Ｖのとき、式（４）は式（５）になる。式（５）より分かるように、α（＝Ｃ１／Ｃ２）及びβ（＝Ｃ３／Ｃ２）が大きくなればフローティングゲート電位（ＶＦＧ）が小さくなり、消去ゲートトランジスタ（容量はＣ２）のゲートであるフローティングゲート（ＦＧ）１９と消去ゲート１４であるＮ型ウェルとの間に印加される電圧が大きくなり、消去速度が高速化する。消去時、例えば消去ゲート１４に８．５Ｖ印加し、制御ゲート１３に０Ｖ印加する。消去ゲートトランジスタ（容量はＣ２）にＰＭＯＳを用いた場合、このバイアス条件ではＰＭＯＳは反転状態で動作するため容量値が大きい。一方、消去ゲートトランジスタ（容量はＣ２）にＮ型ＤＭＯＳを用いた場合、このバイアス条件ではＮ型ＤＭＯＳは空乏状態で動作するため容量値が小さい。それゆえ、消去ゲートトランジスタ（容量はＣ２）にＮ型ＤＭＯＳを用いると、α及びβを大きくすることができるのでＰＭＯＳを用いた場合よりもフローティングゲート電位（ＶＦＧ）を小さくすることができる。よって、消去ゲートトランジスタ（容量はＣ２）のゲートであるフローティングゲート（ＦＧ）１９と消去ゲート１４であるＮ型ウェルとの間に印加される電圧が大きくなり、消去速度が高速化する。このとき、Ｎ型ＤＭＯＳのゲートであるフローティングゲート（ＦＧ）１９とソース・ドレイン（Ｓ／Ｄ）拡散層のオーバーラップ領域及びチャネル領域で電子のＦＮトンネリング放出によって消去が行われる。したがって、消去ゲートトランジスタ（容量はＣ２）にはＮ型ＤＭＯＳを適用するのが望ましい。
以上のとおり、制御ゲートトランジスタ（容量はＣ１）にはＰＭＯＳを、消去ゲートトランジスタ（容量はＣ２）にはＮ型ＤＭＯＳをそれぞれ適用するのが望ましい。
図５に示すように、書き込み時の容量比はβ＝３近傍、α＞８〜９でフローティングゲートの電圧が高く設定でき、書き込み動作の効率が良い。この場合、制御ゲートと消去ゲートにはチャネルが形成されており、容量比＝ゲートの面積比となる。したがって、消去ゲートトランジスタのゲート面積：読み出しトランジスタのゲート面積＝１：２〜４が好ましい。また、消去ゲートトランジスタのゲート面積：制御ゲートトランジスタのゲート面積＝１：８〜９が好ましい。一例として、消去ゲートトランジスタのゲート面積：読み出しトランジスタのゲート面積：制御ゲートトランジスタのゲート面積＝１：３：９とするのが好ましい。また、消去時は消去ゲートがＤＭＯＳの場合は空乏層が形成されており、容量比≠ゲートの面積比であり、消去ゲートトランジスタのゲート面積：制御ゲートトランジスタのゲート面積＝１：９の場合、容量比は１：２７程度になり、効率良く容量比を得ることができる。
《実施形態１》
本発明の実施形態１における不揮発性メモリ素子の回路図を図７に、断面図を図８に示す。本発明の不揮発性メモリ素子は制御ゲートトランジスタ２４がＰＭＯＳ、読み出しトランジスタ２６がＮＭＯＳ、消去ゲートトランジスタ２５がＮ型ＤＭＯＳの３トランジスタで構成される。本発明の不揮発性メモリ素子をＰＭＯＳ−ＮＭＯＳ−ＤＭＯＳ（ＰＮＤ）セルと呼ぶことにする。
図７において、２７は制御ゲート（ＣＧ）、２８は消去ゲート（ＥＧ）、２９はＮＭＯＳトランジスタのドレイン端子、３０はＮＭＯＳトランジスタのソース端子、３１はＰ型シリコン基板端子、３２はフローティングゲート（ＦＧ）である。図８において、３３及び３４はＮ型ウェル領域、３５はＰ型シリコン基板である。ＰＭＯＳ２４、ＮＭＯＳ２６、Ｎ型ＤＭＯＳ２５のポリシリコンゲートは電気的に接続されており、不揮発性メモリ素子のフローティングゲート（ＦＧ）３２を形成する。ＰＭＯＳ２４のＮ型ウェル領域３４は制御ゲート（ＣＧ）２７、Ｎ型ＤＭＯＳ２５のＮ型ウェル領域３３は消去ゲート（ＥＧ）２８をなす。ここで、Ｎ型ＤＭＯＳ２５は、ＣＭＯＳプロセスで追加のマスク無く製造することができる。
書き込みは読み出しトランジスタであるＮＭＯＳトランジスタ２６のチャネル全面における電子のＦＮトンネリング注入、消去はＮ型ＤＭＯＳ２５のゲートであるフローティングゲート（ＦＧ）３２とソース・ドレイン（Ｓ／Ｄ）拡散層とのオーバーラップ領域及びチャネル領域で電子のＦＮトンネリング放出で行う。消去時に消去ゲートトランジスタであるＮ型ＤＭＯＳ２５を空乏状態で動作させ、フローティングゲート（ＦＧ）３２とＮ型ＤＭＯＳ２５のＮ型ウェル領域３３との間の容量を（蓄積容量の２８％程度に）小さくすることで、フローティングゲート（ＦＧ）３２とＮ型ＤＭＯＳ２５のＮ型ウェル領域３３との間に印加される電圧が大きくなり、従来よりも消去速度を高速化することができる。
図９は、Ｃ−Ｖ特性測定用のＮ型ＤＭＯＳキャパシタ、ＰＭＯＳキャパシタ、ＮＭＯＳキャパシタの断面図を示す。ここで３６はＮ型ＤＭＯＳキャパシタのウェル端子（拡散層端子）、３７はＮ型ＤＭＯＳキャパシタのゲート端子、３８はＮ型ウェル領域、３９はＰＭＯＳキャパシタのウェル端子（拡散層端子）、４０はＰＭＯＳキャパシタのゲート端子、４１はＮ型ウェル領域、４２はＮＭＯＳキャパシタの基板端子（拡散層端子）、４３はＮＭＯＳキャパシタのゲート端子、４４はＰ型シリコン基板である。
図１０は、１１０ｎｍのＣＭＯＳロジックプロセスにて３．３ＶのＩ／Ｏトランジスタを用いて作製されたＰＮＤセルを構成する（ａ）Ｎ型ＤＭＯＳキャパシタ、（ｂ）ＰＭＯＳキャパシタ、（ｃ）ＮＭＯＳキャパシタのＣ−Ｖ特性の測定結果を示す。ＰＭＯＳキャパシタはｎ＋とｐ＋拡散領域から電子と正孔の両方が容易に供給されるために、そのＣ−ＶカーブはＮ型ＤＭＯＳキャパシタのＣ−Ｖカーブとは異なる。対照的に、Ｎ型ＤＭＯＳキャパシタは近くのｎ＋拡散領域から電子のみが供給される。図１０（ｂ）のＰＭＯＳキャパシタのＣ−Ｖカーブに示されるように、−５Ｖから＋５Ｖまでのバイアス電圧の増加により、ゲート電極下のシリコン表面状態が反転状態、空乏状態、蓄積状態と変わるので、キャパシタが大、小、大と変わる。対照的に、図１０（ａ）のＤＭＯＳキャパシタのＣ−Ｖカーブは同じ条件下でシリコン表面状態が空乏状態、蓄積状態と変わるので、キャパシタは小、大と変わる。図１０（ａ）から分かるように、ＤＭＯＳキャパシタのゲート端子３７とＮ型ウェル端子３６との間の電位差が−５Ｖの時（空乏状態）の容量は蓄積容量の２８％程度である。ＰＮＤセルではこの特性を利用する。
《実施形態２》
本発明の実施形態２における差動セル構成の不揮発性半導体記憶装置の回路図を図１１に示す。差動ビットセルの片方をＴ（True）ビット、もう一方をＢ（Bar）ビットと呼ぶ。ここで、４５はＴビットの制御ゲートトランジスタ（ＰＭＯＳトランジスタ）、４６はＴビットの消去ゲートトランジスタ（Ｎ型ＤＭＯＳトランジスタ）、４７はＴビットの読み出しトランジスタ（ＮＭＯＳトランジスタ）、４８は負荷ＰＭＯＳトランジスタ、４９はＢビットの制御ゲートトランジスタ（ＰＭＯＳトランジスタ）、５０はＢビットの消去ゲートトランジスタ（Ｎ型ＤＭＯＳトランジスタ）、５１は読み出しトランジスタ（ＮＭＯＳトランジスタ）、５２は負荷ＰＭＯＳトランジスタ、５３はビットライン（ＢＬ）、５４はビットラインバー（／ＢＬ）、５５はセンスアンプである。
図１２は、本発明の実施形態２における差動セル構成の書き込み“１”動作を示す回路図である。差動セル構成における書き込み“１”動作では、Ｔビットで書き込み動作、Ｂビットで消去動作を行う。読み出し制御信号（／ＲＤ）は電源電圧のＶＤＤが入力されており、負荷ＰＭＯＳトランジスタ４８，５２はオフしている。
初めに、ＴビットのＰＮＤセルの書き込み動作を示す。ＴビットのＰＮＤセルの制御ゲートＣＧ（Ｔ）及び消去ゲートＥＧ（Ｔ）にそれぞれ８．５Ｖ印加する。このとき、制御ゲートトランジスタ４５のＰＭＯＳと読み出しトランジスタ４７のＮＭＯＳとの容量比を大きく設計してあるため、フローティングゲート（ＦＧ）に８．５Ｖに近い高電圧が伝わり、読み出しトランジスタ４７であるＮＭＯＳのチャネルにおいてＦＮトンネリングにより電子がフローティングゲートに注入され、閾値電圧が高くなり“１”状態を形成する。
次に、ＢビットのＰＮＤセルの消去動作について示す。ＢビットのＰＮＤセルの消去ゲートＥＧ（Ｂ）に８．５Ｖ印加し、制御ゲートＣＧ（Ｂ）に０Ｖを印加する。このとき、制御ゲートトランジスタ４９のＰＭＯＳと消去ゲートトランジスタ５０のＮ型ＤＭＯＳとの容量比を大きく設計しているため、フローティングゲート電位は制御ゲート電位の０Ｖに引っ張られ、フローティングゲート（ＦＧ）内の蓄積電子量によるが−０．５Ｖ程度となる。それゆえ、Ｎ型ＤＭＯＳ５０ではフローティングゲート（ＦＧ）とＮ型ウェルである消去ゲート（ＥＧ）との間に高電圧が印加され、フローティングゲート（ＦＧ）に蓄積した電子がフローティングゲート（ＦＧ）からＮ型ＤＭＯＳ５０のＮ型ウェル端子である消去ゲートＥＧ（Ｂ）にＦＮトンネリング放出される。
図１３は、本発明の実施形態２における差動セル構成の書き込み“０”動作を示す回路図である。このとき、読み出し制御信号（／ＲＤ）はＶＤＤが入力されており、負荷ＰＭＯＳトランジスタ４８，５２はオフしている。バイアス条件は書き込み“１”動作のＴビットとＢビットとが反対の場合と同じである。
図１４は、本発明の実施形態２における差動セル構成の読み出し動作を示す回路図である。差動ＰＮＤセルのＴビットに“１”データ、Ｂビットに“０”データが書き込まれているとする。読み出し動作時には、図１４に示されるように読み出し制御信号（／ＲＤ）には０Ｖが入力されており、負荷ＰＭＯＳトランジスタ４８，５２はオンしている。また、ＴビットのＰＮＤセルの制御ゲートＣＧ（Ｔ）及び消去ゲートＥＧ（Ｔ）にそれぞれ１．２Ｖ及び０Ｖを印加し、ＢビットのＰＮＤセルの制御ゲートＣＧ（Ｂ）及び消去ゲートＥＧ（Ｂ）にそれぞれ１．２Ｖ及び０Ｖを印加する。このとき、Ｔビットのメモリセルは高い閾値電圧なのでオンせず、ビットライン（ＢＬ）５３はＶＤＤになり、Ｂビットのメモリセルは低い閾値電圧なのでオンし、ビットラインバー（／ＢＬ）５４は０Ｖになる。ＢＬ５３と／ＢＬ５４とはセンスアンプ５５に入力され、増幅され信号が読み出される。
なお、７〜１０Ｖの範囲の電圧を第１のバイアスとし、ＬＳＩのロジック回路の電源電圧に実質的に等しい電圧を第２のバイアス（第１のバイアスよりも低い。）としたとき、例えばＴビットのＰＮＤセルにて、書き込みの際には制御ゲートＣＧ（Ｔ）及び消去ゲートＥＧ（Ｔ）第１のバイアスを印加し、消去の際には制御ゲートＣＧ（Ｔ）に第２のバイアスを印加することとすればよい。
《実施形態３》
本発明の実施形態３における不揮発性メモリ素子の回路図を図１５に示す。ここで、８９はプログラムゲートトランジスタ（ＰＭＯＳトランジスタ）、９０は制御ゲートトランジスタ（ＰＭＯＳトランジスタ）、９１は消去ゲートトランジスタ（ＰＭＯＳトランジスタ）、９２は読み出しトランジスタ（ＮＭＯＳトランジスタ）、９３はプログラムゲート（ＰＧ）、９４は制御ゲート（ＣＧ）、９５は消去ゲート（ＥＧ）、９６はＮＭＯＳトランジスタのドレイン端子、９７はＮＭＯＳトランジスタのソース端子、９８はＰ型シリコン基板端子、９９はフローティングゲート（ＦＧ）である。
本発明の実施形態３における不揮発性メモリ素子の断面図を図１６に示す。ここで、１００、１０１及び１０２はＮ型ウェル領域、１０３はＰ型シリコン基板である。３トランジスタ型の不揮発性メモリ素子に対して、プログラムゲートをもう１つの制御ゲートとして付加した４トランジスタで不揮発性メモリ素子を構成する。
書き込み動作は、プログラムゲート（ＰＧ）９３、制御ゲート（ＣＧ）９４、消去ゲート（ＥＧ）９５に高バイアスを印加し、読み出しトランジスタ９２のＮＭＯＳにおいてＦＮトンネリングにより電子をフローティングゲート（ＦＧ）９９に注入して行う。消去動作は、プログラムゲート（ＰＧ）９３及び制御ゲート（ＣＧ）９４に０Ｖを印加し、消去ゲート（ＥＧ）９５に高バイアスを印加することで、消去ゲートトランジスタ９１においてＦＮトンネリングにより電子をフローティングゲート（ＦＧ）９９から消去ゲート（ＥＧ）９５に放出することによって行う。読み出し動作はプログラムゲート（ＰＧ）９３、消去ゲート（ＥＧ）９５に０Ｖを印加し、通常電圧を制御ゲート（ＣＧ）９４に印加して読み出しトランジスタ９２が導通するか否かで行う。
図１５の構成により、電荷０状態の閾値電圧は読み出しトランジスタ９２との容量比がプログラムゲートトランジスタ８９よりも高くない状態に設定した制御ゲートトランジスタ９０で決定し、書き込み、消去に応じた電位はプログラムゲートトランジスタ８９と消去ゲートトランジスタ９１との容量で調整でき、高速書き込み消去と同時に、電荷０の状態（信頼性劣化後の究極状態）の閾値電圧を速度調整とは別に決定することができる。
《実施形態４》
図１７は、本発明の実施形態４における不揮発性メモリ素子の回路図を示す。ここで、１０４はプログラムゲートトランジスタ（ＰＭＯＳトランジスタ）、１０５は制御ゲートトランジスタ（ＰＭＯＳトランジスタ）、１０６は消去ゲートトランジスタ（Ｎ型ＤＭＯＳトランジスタ）、１０７は読み出しトランジスタ（ＮＭＯＳトランジスタ）、１０８はプログラムゲート（ＰＧ）、１０９は制御ゲート（ＣＧ）、１１０は消去ゲート（ＥＧ）、１１１はＮＭＯＳトランジスタのドレイン端子、１１２はＮＭＯＳトランジスタのソース端子、１１３はＰ型シリコン基板端子、１１４はフローティングゲート（ＦＧ）である。書き込みにチャネル容量のカップリングを用い、消去に空乏容量を用いることで書き込み消去速度を高速化することができる。
なお、第１、第２及び第３のバイアスをそれぞれＶ１、Ｖ２及びＶ３とし、Ｖ１＞Ｖ２かつＶ３＞Ｖ２とするとき、書き込み動作の際にはプログラムゲート（ＰＧ）１０８及び制御ゲート（ＣＧ）１０９にＶ１を印加し、読み出し動作の際には制御ゲート（ＣＧ）１０９にＶ２を印加し、消去動作の際には消去ゲート（ＥＧ）１１０にＶ３を印加すればよい。
《実施形態５》
図１８は、本発明の実施形態５における差動セル構成の不揮発性半導体記憶装置を示す。この差動セルは図１７に示す実施形態４を差動セル構成にしたものである。ここで、１１５はＴビットのプログラムゲートトランジスタ（ＰＭＯＳトランジスタ）、１１６はＴビットの制御ゲートトランジスタ（ＰＭＯＳトランジスタ）、１１７はＴビットの消去ゲートトランジスタ（Ｎ型ＤＭＯＳトランジスタ）、１１８はＴビットの読み出しトランジスタ（ＮＭＯＳトランジスタ）、１１９及び１２４は負荷ＰＭＯＳトランジスタ、１２０はＢビットのプログラムゲートトランジスタ（ＰＭＯＳトランジスタ）、１２１はＢビットの制御ゲートトランジスタ（ＰＭＯＳトランジスタ）、１２２はＢビットの消去ゲートトランジスタ（Ｎ型ＤＭＯＳトランジスタ）、１２３はＢビットの読み出しトランジスタ（ＮＭＯＳトランジスタ）、１２５はビットライン（ＢＬ）、１２６はビットラインバー（／ＢＬ）、１２７はセンスアンプである。
本発明の実施形態５によれば、本発明の実施形態４における不揮発性メモリセルを差動セル構成にすることで、差動セルの高信頼性を維持する電荷０の閾値電圧を速度調整とは別に決定でき、差動増幅セルの利点を生かしたデータ保持特性の優れた不揮発性半導体記憶装置を実現できる。
なお、上記各実施形態の不揮発性半導体記憶装置は、ＬＳＩの入出力回路を形成するＭＯＳトランジスタと同一のプロセスで製造するＭＯＳトランジスタで構成することによって、コストの安価な不揮発性半導体記憶装置を実現できる。具体的に言えば、不揮発性メモリセルを構成する各ＭＯＳトランジスタのゲート酸化膜厚を、ＬＳＩの入出力回路を形成するＭＯＳトランジスタのゲート酸化膜厚と実質的に等しい膜厚、例えば７〜８ｎｍとする。
本発明に係る不揮発性記憶半導体装置は、先端標準ＣＭＯＳプロセスのＬＳＩに混載可能な低コストの不揮発性半導体記憶装置であり、回路トリミングやセキュアデータ等の情報実装用途として有用である。
従来の不揮発性メモリ素子の回路図である。 従来の不揮発性メモリ素子の断面図である。 従来の不揮発性メモリ素子の概略平面図である。 ３トランジスタ型の不揮発性メモリ素子の回路図である。 ３トランジスタ型の不揮発性メモリ素子の書き込み時のフローティングゲート電位（ＶＦＧ）の容量比（α，β）依存性を示す図である。 Ｎ型ＤＭＯＳキャパシタの断面図である。 本発明の実施形態１における不揮発性メモリ素子の回路図である。 本発明の実施形態１における不揮発性メモリ素子の断面図である。 Ｃ−Ｖ特性測定用のＮ型ＤＭＯＳキャパシタ、ＰＭＯＳキャパシタ及びＮＭＯＳキャパシタの断面図である。 （ａ）はＮ型ＤＭＯＳキャパシタ、（ｂ）はＰＭＯＳキャパシタ、（ｃ）はＮＭＯＳキャパシタの各々Ｃ−Ｖ特性図である。 本発明の実施形態２における差動セル構成の不揮発性半導体記憶装置の回路図である。 本発明の実施形態２における差動セル構成の書き込み“１”動作を示す回路図である。 本発明の実施形態２における差動セル構成の書き込み“０”動作を示す回路図である。 本発明の実施形態２における差動セル構成の読み出し動作を示す回路図である。 本発明の実施形態３における不揮発性メモリ素子の回路図である。 本発明の実施形態３における不揮発性メモリ素子の断面図である。 本発明の実施形態４における不揮発性メモリ素子の回路図である。 本発明の実施形態５における差動セル構成の不揮発性半導体記憶装置の回路図である。
符号の説明
１，２４，９０，１０５ 制御ゲートトランジスタ（ＰＭＯＳトランジスタ）
２，９１ 消去ゲートトランジスタ（ＰＭＯＳトランジスタ）
３，１５，２６，９２，１０７ 読み出しトランジスタ（ＮＭＯＳトランジスタ）
４，１３，２７，９４，１０９ 制御ゲート（ＣＧ）
５，１４，２８，９５，１１０ 消去ゲート（ＥＧ）
６，１６，２９，９６，１１１ ＮＭＯＳトランジスタのドレイン端子
７，１７，３０，９７，１１２ ＮＭＯＳトランジスタのソース端子
８，１８，３１，４２，９８，１１３ Ｐ型シリコン基板端子
９，１９，３２，９９，１１４ フローティングゲート（ＦＧ）
１０，２３，３５，４４，１０３ Ｐ型シリコン基板
１１，１２，２２，３３，３４，３８，４１，１００，１０１，１０２ Ｎ型ウェル領域
２０，３７ Ｎ型デプレッションＭＯＳ（ＤＭＯＳ）キャパシタのゲート端子
２１，３６ Ｎ型ＤＭＯＳキャパシタのウェル端子（拡散層端子）
２５，１０６ 消去ゲートトランジスタ（Ｎ型ＤＭＯＳトランジスタ）
３９ ＰＭＯＳキャパシタのウェル端子（拡散層端子）
４０ ＰＭＯＳキャパシタのゲート端子
４２ ＮＭＯＳキャパシタの基板端子（拡散層端子）
４３ ＮＭＯＳキャパシタのゲート端子
４５，１１６ Ｔビットの制御ゲートトランジスタ（ＰＭＯＳトランジスタ）
４６，１１７ Ｔビットの消去ゲートトランジスタ（Ｎ型ＤＭＯＳトランジスタ）
４７，１１８ Ｔビットの読み出しトランジスタ（ＮＭＯＳトランジスタ）
４８，５２，１１９，１２４ 負荷ＰＭＯＳトランジスタ
４９，１２１ Ｂビットの制御ゲートトランジスタ（ＰＭＯＳトランジスタ）
５０，１２２ Ｂビットの消去ゲートトランジスタ（Ｎ型ＤＭＯＳトランジスタ）
５１，１２３ Ｂビットの読み出しトランジスタ（ＮＭＯＳトランジスタ）
５３，１２５ ビットライン（ＢＬ）
５４，１２６ ビットラインバー（／ＢＬ）
５５，１２７ センスアンプ
８９，１０４ プログラムゲートトランジスタ（ＰＭＯＳトランジスタ）
９３，１０８ プログラムゲート（ＰＧ）
１１５ Ｔビットのプログラムゲートトランジスタ（ＰＭＯＳトランジスタ）
１２０ Ｂビットのプログラムゲートトランジスタ（ＰＭＯＳトランジスタ）
Ｃ１ 制御ゲートトランジスタのチャネル容量
Ｃ２ 消去ゲートトランジスタのチャネル容量
Ｃ３ 読み出しトランジスタのチャネル容量
ＶＤＤ 電源電圧
ＶＦＧ フローティングゲート電位

Claims (31)

  1. フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、
    フローティングゲートを共有する複数のＭＯＳトランジスタを有し、そのうち書き込み用のＭＯＳトランジスタで書き込みにチャネル容量のカップリングを用い、消去用のＭＯＳトランジスタで消去に空乏容量のカップリングを用いる不揮発性半導体記憶装置。
  2. 請求項１記載の不揮発性半導体記憶装置において、
    前記書き込みのカップリングにＰＭＯＳを用い、前記消去のカップリングにＮ型のデプレッションＭＯＳを用いることを特徴とする不揮発性半導体記憶装置。
  3. 請求項１記載の不揮発性半導体記憶装置において、
    読み出しトランジスタがＮＭＯＳであることを特徴とする不揮発性半導体記憶装置。
  4. 請求項１記載の不揮発性半導体記憶装置において、
    Ｐ型シリコン基板とＮ型ウェル領域とに形成されたことを特徴とする不揮発性半導体記憶装置。
  5. 請求項１記載の不揮発性半導体記憶装置において、
    書き込み時はＰＭＯＳの制御ゲート及びデプレッションＭＯＳの消去ゲートに高バイアスを印加することでＮＭＯＳの読み出しトランジスタにおいて電子のＦＮトンネリング注入で書き込み動作を行い、消去時は前記ＰＭＯＳの制御ゲートに低バイアスを印加することで前記デプレッションＭＯＳにおいて電子のＦＮトンネリング放出で消去動作を行うことを特徴とする不揮発性半導体記憶装置。
  6. 請求項１記載の不揮発性半導体記憶装置を差動セル構成にし、第１のビットセルと第２のビットセル各々の読み出し用ＭＯＳトランジスタのドレインが差動増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置。
  7. 請求項１記載の不揮発性半導体記憶装置において、
    ＬＳＩの入出力回路を形成するＭＯＳトランジスタと同一のプロセスで製造するＭＯＳトランジスタで構成されたことを特徴とする不揮発性半導体記憶装置。
  8. フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、
    フローティングゲートを共有する複数のＭＯＳトランジスタを有し、そのうち第１の制御ゲートは書き込みと読み出しの時だけ高バイアスを印加し、第２の制御ゲートは書き込みの時だけ高バイアスを印加する不揮発性半導体記憶装置。
  9. 請求項８記載の不揮発性半導体記憶装置において、
    書き込みにチャネル容量のカップリングを用い、消去に空乏容量のカップリングを用いることを特徴とする不揮発性半導体記憶装置。
  10. 請求項８記載の不揮発性半導体記憶装置において、
    読み出しトランジスタがＮＭＯＳであることを特徴とする不揮発性半導体記憶装置。
  11. 請求項８記載の不揮発性半導体記憶装置において、
    Ｐ型シリコン基板とＮ型ウェル領域とに形成されたことを特徴とする不揮発性半導体記憶装置。
  12. 請求項８記載の不揮発性半導体記憶装置において、
    前記第１の制御ゲートをＰＭＯＳで、前記第２の制御ゲートをＰＭＯＳで、消去ゲートをＮ型のデプレッションＭＯＳでそれぞれ構成し、読み出し用のトランジスタをＮＭＯＳで構成した４トランジスタ型のビットセルを有することを特徴とする不揮発性半導体記憶装置。
  13. 請求項８記載の不揮発性半導体記憶装置を差動セル構成にし、第１のビットセルと第２のビットセル各々の読み出し用ＭＯＳトランジスタのドレインが差動増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置。
  14. 請求項８記載の不揮発性半導体記憶装置において、
    ＬＳＩの入出力回路を形成するＭＯＳトランジスタと同一のプロセスで製造するＭＯＳトランジスタで構成されたことを特徴とする不揮発性半導体記憶装置。
  15. フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、フローティングゲートを共有する複数のＭＯＳトランジスタを有し、
    前記複数のＭＯＳトランジスタは、
    Ｎ型ウェル領域に形成され、かつソースもしくはドレインがＰ型の拡散層で形成された第１のＭＯＳトランジスタと、
    Ｎ型ウェル領域に形成され、かつソースもしくはドレインがＮ型の拡散層で形成された第２のＭＯＳトランジスタとを含むことを特徴とする不揮発性半導体記憶装置。
  16. 請求項１５記載の不揮発性半導体記憶装置において、
    前記第２のＭＯＳトランジスタがデプレッションＭＯＳトランジスタであることを特徴とする不揮発性半導体記憶装置。
  17. 請求項１６記載の不揮発性半導体記憶装置において、
    前記第２のＭＯＳトランジスタと前記第１のＭＯＳトランジスタとのゲートの面積比が実質的に１：９であることを特徴とする不揮発性半導体記憶装置。
  18. 請求項１５記載の不揮発性半導体記憶装置において、
    前記フローティングゲートを共有する第３のＭＯＳトランジスタを更に有し、前記第３のＭＯＳトランジスタの電流値によってデータの読み出し動作を行うことを特徴とする不揮発性半導体記憶装置。
  19. 請求項１８記載の不揮発性半導体記憶装置において、
    前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとのゲートの面積比が実質的に１：２〜４であることを特徴とする不揮発性半導体記憶装置。
  20. 請求項１８記載の不揮発性半導体記憶装置において、
    前記第３のＭＯＳトランジスタと前記第１のＭＯＳトランジスタとのゲートの面積比が実質的に１：２〜４であることを特徴とする不揮発性半導体記憶装置。
  21. 請求項１８記載の不揮発性半導体記憶装置において、
    前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタと前記第１のＭＯＳトランジスタとのゲート面積比が実質的に１：３：９であることを特徴とする不揮発性半導体記憶装置。
  22. 請求項１８記載の不揮発性半導体記憶装置を差動セル構成にし、第１のビットセルと第２のビットセル各々の前記第３のＭＯＳトランジスタのドレインが差動増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置。
  23. 請求項１８記載の不揮発性半導体記憶装置において、
    前記第１、第２及び第３のＭＯＳトランジスタのゲート酸化膜厚がＬＳＩの入出力回路を形成するＭＯＳトランジスタのゲート酸化膜厚と実質的に等しいことを特徴とする不揮発性半導体記憶装置。
  24. 請求項１８記載の不揮発性半導体記憶装置において、
    前記第１、第２及び第３のＭＯＳトランジスタのゲート酸化膜厚が７〜８ｎｍであることを特徴とする不揮発性半導体記憶装置。
  25. 請求項１５記載の不揮発性半導体記憶装置において、
    書き込みの際には前記第１のＭＯＳトランジスタのＰ型のソースもしくはドレインと、前記第２のＭＯＳトランジスタのＮ型のソースもしくはドレインとに第１のバイアスを印加し、消去の際には前記第１のＭＯＳトランジスタのＰ型のソースもしくはドレインに第２のバイアスを印加し、前記第１のバイアスが前記第２のバイアスより高いことを特徴とする不揮発性半導体記憶装置。
  26. 請求項２５記載の不揮発性半導体記憶装置において、
    前記第１のバイアスが７〜１０Ｖの範囲であることを特徴とする不揮発性半導体記憶装置。
  27. 請求項２５記載の不揮発性半導体記憶装置において、
    前記第２のバイアスがＬＳＩのロジック回路の電源電圧に実質的に等しいことを特徴とする不揮発性半導体記憶装置。
  28. フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、フローティングゲートを共有する複数のＭＯＳトランジスタを有し、
    前記複数のＭＯＳトランジスタは、
    Ｎ型ウェル領域に形成され、かつソースもしくはドレインがＰ型の拡散層で形成された第１のＭＯＳトランジスタと、
    Ｎ型ウェル領域に形成され、かつソースもしくはドレインがＰ型の拡散層で形成された第２のＭＯＳトランジスタと、
    Ｎ型ウェル領域に形成され、かつソースもしくはドレインがＮ型の拡散層で形成された第３のＭＯＳトランジスタと、
    ＮＭＯＳで構成された第４のＭＯＳトランジスタとを含むことを特徴とする不揮発性半導体記憶装置。
  29. 請求項２８記載の不揮発性半導体記憶装置において、
    書き込み動作の際には、前記第１及び第２のＭＯＳトランジスタのＮ型ウェル領域に第１のバイアスを印加し、
    読み出し動作の際には、前記第２のＭＯＳトランジスタのＮ型ウェル領域に第２のバイアスを印加し、
    消去動作の際には、前記第３のＭＯＳトランジスタのＮ型ウェル領域に第３のバイアスを印加し、
    前記第１及び第３のバイアスは前記第２のバイアスより高いことを特徴とする不揮発性半導体記憶装置。
  30. 請求項２８記載の不揮発性半導体記憶装置を差動セル構成にし、第１のビットセルと第２のビットセル各々の前記第４のＭＯＳトランジスタのドレインが差動増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置。
  31. 請求項２８記載の不揮発性半導体記憶装置において、
    前記第１、第２、第３及び第４のＭＯＳトランジスタのゲート酸化膜厚がＬＳＩの入出力回路を形成するＭＯＳトランジスタのゲート酸化膜厚と実質的に等しいことを特徴とする不揮発性半導体記憶装置。
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