JPH04289593A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH04289593A
JPH04289593A JP3055042A JP5504291A JPH04289593A JP H04289593 A JPH04289593 A JP H04289593A JP 3055042 A JP3055042 A JP 3055042A JP 5504291 A JP5504291 A JP 5504291A JP H04289593 A JPH04289593 A JP H04289593A
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JP
Japan
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eprom cell
eprom
floating gate
semiconductor memory
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JP3055042A
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Hirokazu Yamazaki
山崎　浩和
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭやＥＥＰＲ
ＯＭ等、不揮発性半導体メモリセルを設けてなる不揮発
性半導体記憶装置に関する。
【０００２】
【従来の技術】従来、ＥＰＲＯＭとして、図５にそのメ
モリセル部の要部を示すようなものが提案されている。 このメモリセル部は、いわゆる冗長回路として設けられ
たものであり、図中、１はメモリセルをなすＥＰＲＯＭ
セル、２はワード線、３は負荷トランジスタをなすデプ
リーション形のｎＭＯＳ、４は電源電圧Ｖｃｃ、例えば
、＋５［Ｖ］を供給する電源線、５はアンプ、６は出力
端子である。
【０００３】かかるメモリセル部においては、ＥＰＲＯ
Ｍセル１の電荷蓄積用のゲート、いわゆるフローティン
グゲートに電子が注入されていない場合（書込みが行わ
れていない場合、即ち、記憶内容が論理「１」の場合）
において、ワード線２が電源電圧Ｖｃｃに設定されると
、ＥＰＲＯＭセル１がＯＮとなり、ＥＰＲＯＭセル１の
ドレイン、ソース間に電流が流れる。この結果、ノード
７の電圧は、０［Ｖ］に下降し、これがアンプ５を介し
て出力端子６に出力される。
【０００４】これに対して、ＥＰＲＯＭセル１のフロー
ティングゲートに電子が注入されている場合（書込みが
行われている場合、即ち、記憶内容が論理「０」の場合
）においては、ワード線２が電源電圧Ｖｃｃに設定され
ても、ＥＰＲＯＭセル１はＯＮとはならず、ＥＰＲＯＭ
セル１のドレイン、ソース間には電流は流れない。この
結果、ノード７の電圧は、電源電圧Ｖｃｃ［Ｖ］に上昇
し、これがアンプ５を介して出力端子６に出力される。
【０００５】換言すれば、かかるメモリセル部において
は、負荷トランジスタをなすｎＭＯＳ３は、ＥＰＲＯＭ
セル１に書込みが行われていない場合、即ち、記憶内容
が論理「１」の場合には、ノード７の電圧が電源電圧０
［Ｖ］となるように、また、ＥＰＲＯＭセル１に書込み
が行われている場合、即ち、記憶内容が論理「０」の場
合には、ノード７の電圧がＶｃｃ［Ｖ］になるように設
計される。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
ＥＰＲＯＭにおいては、ＥＰＲＯＭセル１に論理「０」
を書込んだにも関わらず、即ち、ＥＰＲＯＭセル１のフ
ローティングゲートに電子を注入したにも関わらず、そ
の後のアセンブリ工程や加速試験時における加熱によっ
てＥＰＲＯＭセル１のフローティングゲートの電子が抜
けてしまい、記憶内容が論理「１」と読み出されてしま
う場合があるという問題点があった。かかる電子の抜け
は、ＥＰＲＯＭセル１のサイズが縮小されると、その影
響は増大するので、近年の大容量メモリでは、きわめて
重要な問題となる。また、かかる電子の抜けは経年変化
によっても起こるものである。
【０００７】本発明は、かかる点に鑑み、ＥＰＲＯＭセ
ルやＥＥＰＲＯＭセル等の不揮発性半導体メモリセルの
フローティングゲートに電子を注入した場合において、
その後のアセンブリ工程や加速試験における加熱又は経
年変化等によってフローティングゲートの電子が抜けた
としても、記憶当初の記憶内容を読出すことができるよ
うにした不揮発性半導体記憶装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明による不揮発性半導体記憶装置は、フ
ローティングゲートを有してなる不揮発性半導体メモリ
セル８と、この不揮発性半導体メモリセル８の記憶内容
を読出すための負荷トランジスタ９とを備えて構成され
る不揮発性半導体記憶装置において、負荷トランジスタ
９を不揮発性半導体メモリセル８と同様にフローティン
グゲートを有する構造とし、負荷トランジスタ９にも書
込みを行うことができるように構成するというものであ
る。なお、１０はワード線、１１は電源電圧Ｖｃｃを供
給する電源線、１２はアンプ、１３は出力端子である。
【０００９】
【作用】本発明においては、不揮発性半導体メモリセル
８のフローティングゲートに電子を注入する場合、負荷
トランジスタ９のフローティングゲートにも電子を注入
しておく場合には、その後のアセンブリ工程や加速試験
における加熱又は経年変化等により不揮発性半導体メモ
リセル８のフローティングゲートの電子が抜ける場合、
負荷トランジスタ９のフローティングゲートの電子も抜
けることになる。即ち、負荷トランジスタ９のスレッシ
ョルド電圧Ｖｔｈ９と不揮発性半導体メモリセル８のス
レッショルド電圧Ｖｔｈ８との電圧差Ｖｔｈ９−Ｖｔｈ
８は一定に維持されることになる。したがって、不揮発
性半導体メモリセル８のフローティングゲートの電子が
抜けたとしても、記憶当初の記憶内容を読出すことがで
きる。なお、図１においては、不揮発性メモリセルとし
てＥＰＲＯＭセルを図示しているが、これは便宜上のた
めであり、不揮発性メモリセルとしては、ＥＥＰＲＯＭ
であっても良い。
【００１０】
【実施例】以下、図２〜図４を参照して、本発明の一実
施例について、図５の場合と同様に、本発明をＥＰＲＯ
Ｍの冗長回路に適用した場合を例にして説明する。なお
、図２において、図５に対応する部分には同一符号を付
し、その重複説明は省略する。
【００１１】図２は本発明の一実施例の要部を示す回路
図であり、図中、１４はメモリセル部であり、本実施例
においては、ＥＰＲＯＭセル１の負荷トランジスタは、
同じくＥＰＲＯＭセル１５で構成されている。ここに、
このＥＰＲＯＭセル１５は、そのドレイン及びコントロ
ールゲートを電源線４に接続され、そのソースをＥＰＲ
ＯＭセル１のドレインに接続され、ＥＰＲＯＭセル１５
のソースとＥＰＲＯＭセル１のドレインとの接続点がア
ンプ５の入力端子に接続されている。
【００１２】また、図中、１６はＥＰＲＯＭセル１５の
書込み回路であり、この書込み回路１６はｐＭＯＳ１７
、１８及びＥＰＲＯＭセル１９を設けて構成されている
。ここに、ｐＭＯＳ１７は、そのゲートをプログラマブ
ル信号ＰＧＭＢが入力されるプログラマブル信号入力端
子２０に接続され、そのソースを書込み電圧Ｖｐｐ、例
えば、＋１２［Ｖ］を供給する書込み電圧線２１に接続
され、そのドレインをＥＰＲＯＭセル１９のコントロー
ルゲートに接続されている。
【００１３】また、ｐＭＯＳ１８は、そのゲートをプロ
グラマブル信号入力端子２０に接続され、そのソースを
書込み電圧線２１に接続され、そのドレインをＥＰＲＯ
Ｍセル１９のドレインに接続されている。また、ＥＰＲ
ＯＭセル１９は、そのフローティングゲートをＥＰＲＯ
Ｍセル１５のフローティングゲートに接続され、そのソ
ースを接地されている。
【００１４】この書込み回路１６は、書込み時、プログ
ラマブル信号ＰＧＭＢをＬレベルにしてｐＭＯＳ１７、
１８をＯＮとし、書込み電圧ＶｐｐをＥＰＲＯＭセル１
９のコントロールゲート及びドレインに供給し、ＥＰＲ
ＯＭセル１９のフローティングゲートに電子を注入し、
この電子をＥＰＲＯＭセル１５のフローティングゲート
に分配しようとするものである。
【００１５】かかる本実施例においては、ＥＰＲＯＭセ
ル１のフローティングゲートに電子を注入する場合、Ｅ
ＰＲＯＭセル１５のフローティングゲートにも電子を注
入することができ、そのようにする場合には、その後の
アセンブリ工程や加速試験における加熱又は経年変化な
どによってＥＰＲＯＭセル１のフローティングゲートの
電子が抜ける場合、ＥＰＲＯＭセル１５のフローティン
グゲートの電子も抜けることになる。換言すれば、図３
に、フローティングゲートに蓄積されている電荷の量（
横軸）と、スレッショルド電圧（縦軸）との関係を示す
ように、ＥＰＲＯＭセル１５のスレッショルド電圧Ｖｔ
ｈ１５と、ＥＰＲＯＭセル１のスレッショルド電圧Ｖｔ
ｈ１との電圧差Ｖｔｈ１５−Ｖｔｈ１を一定に維持する
ことができる。
【００１６】したがって、本実施例によれば、ＥＰＲＯ
Ｍセル１のフローティングゲートの電子がアセンブリ工
程や加速試験における加熱又は経年変化等によって抜け
たとしても、記憶当初の記憶内容である論理「０」を読
出すことができる。
【００１７】なお、ＥＰＲＯＭセル１５のフローティン
グゲートに注入する電子の量と、ＥＰＲＯＭセル１のフ
ローティングゲートに注入する電子の量とは同一である
必要はなく、要は、ＥＰＲＯＭセル１５のスレッショル
ド電圧Ｖｔｈ１５と、ＥＰＲＯＭセル１のスレッショル
ド電圧Ｖｔｈ１との電圧差Ｖｔｈ１５−Ｖｔｈ１を一定
に維持することができる量であれば足りる。
【００１８】また、ＥＰＲＯＭセル１５は、そのドレイ
ン及びゲートに５［Ｖ］が印加される構成とされている
ので、動作時に、そのフローティングゲートに電子が注
入され、そのスレッショルド電圧Ｖｔｈ１５が変動して
しまうおそれがあるので、図４に示すようにＬＤＤ（　
ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ　）構造にし
、フローティングゲートに電子が注入されにくくするこ
とが好適である。図中、２２はＰ型シリコン基板、２３
はドレイン領域をなすＮ−拡散層、２４は同じくドレイ
ン領域をなすＮ＋拡散層、２５はソース領域をなすＮ−
拡散層、２６は同じくソース領域をなすＮ＋拡散層、２
７はフローティングゲート、２８はコントロールゲート
、２９、３０はアルミニウム配線、３１は絶縁層である
。
【００１９】
【発明の効果】本発明によれば、不揮発性半導体メモリ
セルの負荷トランジスタを不揮発性半導体メモリセルと
同様にフローティングゲートを有する構造とし、負荷ト
ランジスタにも書込みを行うことができる構成としたこ
とにより、不揮発性半導体メモリセルに書込みを行う場
合において、負荷トランジスタにも書込みを行う場合に
は、その後のアセンブリ工程や加速試験における加熱又
は経年変化等により不揮発性半導体メモリセルのフロー
ティングゲートの電子が抜ける場合、負荷トランジスタ
のフローティングゲートの電子も抜けるようにでき、負
荷トランジスタのスレッショルド電圧と不揮発性半導体
メモリセルのスレッショルド電圧との電圧差を一定に維
持することができるので、不揮発性半導体メモリセルの
フローティングゲートの電子が抜けたとしても、記憶当
初の記憶内容を読出すことができ、リテンション特性（
電荷保持特性）の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の一実施例の要部を示す回路図である。
【図３】本発明の一実施例の効果を説明するための図で
ある。
【図４】負荷トランジスタの好適な構造を示す断面図で
ある。
【図５】従来の不揮発性半導体記憶装置の一例の要部を
示す回路図である。
【符号の説明】
８　　不揮発性半導体メモリセル ９　　負荷トランジスタ １０　　ワード線 １１　　電源線 １２　　アンプ １３　　出力端子

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】電荷蓄積用のゲートを有してなる不揮発性
    半導体メモリセル（８）と、該不揮発性半導体メモリセ
    ル（８）の記憶内容を読出すための負荷トランジスタ（
    ９）とを備えて構成される不揮発性半導体記憶装置にお
    いて、前記負荷トランジスタ（９）を前記不揮発性半導
    体メモリセル（８）と同様に電荷蓄積用のゲートを有す
    る構造とし、前記負荷トランジスタ（９）にも書込みを
    行うことができるように構成されていることを特徴とす
    る不揮発性半導体記憶装置。
JP3055042A 1991-03-19 1991-03-19 不揮発性半導体記憶装置 Pending JPH04289593A (ja)

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EP92907106A EP0530376B1 (en) 1991-03-19 1992-03-18 Semiconductor memory having nonvolatile semiconductor memory cell

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WO (1) WO1992016946A1 (ja)

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