JP2829156B2 - 不揮発性半導体記憶装置の冗長回路 - Google Patents
不揮発性半導体記憶装置の冗長回路Info
- Publication number
- JP2829156B2 JP2829156B2 JP18644391A JP18644391A JP2829156B2 JP 2829156 B2 JP2829156 B2 JP 2829156B2 JP 18644391 A JP18644391 A JP 18644391A JP 18644391 A JP18644391 A JP 18644391A JP 2829156 B2 JP2829156 B2 JP 2829156B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- write
- circuit
- gate
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 230000002950 deficient Effects 0.000 claims description 32
- 238000003860 storage Methods 0.000 claims description 24
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 2
- 238000013500 data storage Methods 0.000 claims 17
- 230000004044 response Effects 0.000 claims 2
- 239000003990 capacitor Substances 0.000 claims 1
- 230000001419 dependent effect Effects 0.000 claims 1
- 230000000116 mitigating effect Effects 0.000 claims 1
- 230000001052 transient effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 230000014759 maintenance of location Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- 238000004435 EPR spectroscopy Methods 0.000 description 3
- 229920000181 Ethylene propylene rubber Polymers 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000002040 relaxant effect Effects 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- SJHPCNCNNSSLPL-CSKARUKUSA-N (4e)-4-(ethoxymethylidene)-2-phenyl-1,3-oxazol-5-one Chemical compound O1C(=O)C(=C/OCC)\N=C1C1=CC=CC=C1 SJHPCNCNNSSLPL-CSKARUKUSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に係り、特に積層ゲート構造を有するトランジスタを
メモリセルとして使用する不揮発性半導体記憶装置の冗
長回路において不良番地を記憶する回路に関する。
置に係り、特に積層ゲート構造を有するトランジスタを
メモリセルとして使用する不揮発性半導体記憶装置の冗
長回路において不良番地を記憶する回路に関する。
【０００２】
【従来の技術】最近、大容量化している半導体記憶装置
においては、製造歩留りを向上させるために冗長回路を
設けることが必須の技術になってきている。この冗長回
路は、メモリセルアレイの不良ビットを救済するための
予備メモリセルと、フューズ素子群を備えた予備プログ
ラマブルアドレスデコーダからなる予備デコーダとを有
し、この予備デコーダの出力を用いて前記予備メモリセ
ルを選択する。上記予備プログラマブルアドレスデコー
ダには、不良番地を記憶しておくための不良番地記憶回
路がデコードすべきアドレス信号に対応して複数個設け
られている。この不良番地記憶回路は、記憶装置の動作
電源がオフにされた場合でも、あるいは、記憶装置にい
かなるストレスが加わっても、記憶情報を失わないよう
に構成する必要がある。
においては、製造歩留りを向上させるために冗長回路を
設けることが必須の技術になってきている。この冗長回
路は、メモリセルアレイの不良ビットを救済するための
予備メモリセルと、フューズ素子群を備えた予備プログ
ラマブルアドレスデコーダからなる予備デコーダとを有
し、この予備デコーダの出力を用いて前記予備メモリセ
ルを選択する。上記予備プログラマブルアドレスデコー
ダには、不良番地を記憶しておくための不良番地記憶回
路がデコードすべきアドレス信号に対応して複数個設け
られている。この不良番地記憶回路は、記憶装置の動作
電源がオフにされた場合でも、あるいは、記憶装置にい
かなるストレスが加わっても、記憶情報を失わないよう
に構成する必要がある。
【０００３】図６は、従来の不良番地記憶回路を示して
おり、この回路は、不良番地データの各アドレス毎に設
けられている。即ち、デコードすべきアドレス信号に対
応して複数個の不良番地記憶回路が設けられている。
おり、この回路は、不良番地データの各アドレス毎に設
けられている。即ち、デコードすべきアドレス信号に対
応して複数個の不良番地記憶回路が設けられている。
【０００４】この回路は、不良番地データのうちの対応
する１ビットのデータに応じて選択的に切断されるフュ
ーズ素子６１と、このフューズ素子６１が切断している
か否かのデータ（フューズ・データ）を電源投入時にラ
ッチするラッチ回路６０と、このラッチ回路６０のラッ
チデータに応じて１ビットのアドレス信号Ａｄｉまたは
その反転信号／Ａｄｉを選択して出力するセレクタ回路
６２とを具備している。上記ラッチ回路６０は、ＣＭＯ
Ｓインバータ回路ＩＶ1 およびフィードバック用のＰチ
ャネルトランジスタＴ1 を有する。Ｃ1 およびＣ2 は容
量である。上記セレクタ回路６２は、インバータ回路Ｉ
Ｖ2 および２個のＣＭＯＳトランスファゲートＣＴ1 、
ＣＴ2 からなる。
する１ビットのデータに応じて選択的に切断されるフュ
ーズ素子６１と、このフューズ素子６１が切断している
か否かのデータ（フューズ・データ）を電源投入時にラ
ッチするラッチ回路６０と、このラッチ回路６０のラッ
チデータに応じて１ビットのアドレス信号Ａｄｉまたは
その反転信号／Ａｄｉを選択して出力するセレクタ回路
６２とを具備している。上記ラッチ回路６０は、ＣＭＯ
Ｓインバータ回路ＩＶ1 およびフィードバック用のＰチ
ャネルトランジスタＴ1 を有する。Ｃ1 およびＣ2 は容
量である。上記セレクタ回路６２は、インバータ回路Ｉ
Ｖ2 および２個のＣＭＯＳトランスファゲートＣＴ1 、
ＣＴ2 からなる。
【０００５】この不良番地記憶回路は、フューズ素子６
１が切断されている場合には、電源投入時にラッチ回路
６０が“Ｈ”レベルをラッチし、ラッチ回路６０の出力
が“Ｌ”レベルになり、ＣＭＯＳトランスファゲートＣ
Ｔ1 がオンになってアドレス信号Ａｄｉを選択して出力
する。フューズ素子６１が切断されていない場合には、
電源投入時にラッチ回路６０が“Ｌ”レベルをラッチ
し、ラッチ回路６０の出力が“Ｈ”レベルになり、ＣＭ
ＯＳトランスファゲートＣＴ2 がオンになって反転アド
レス信号／Ａｄｉを選択して出力する。
１が切断されている場合には、電源投入時にラッチ回路
６０が“Ｈ”レベルをラッチし、ラッチ回路６０の出力
が“Ｌ”レベルになり、ＣＭＯＳトランスファゲートＣ
Ｔ1 がオンになってアドレス信号Ａｄｉを選択して出力
する。フューズ素子６１が切断されていない場合には、
電源投入時にラッチ回路６０が“Ｌ”レベルをラッチ
し、ラッチ回路６０の出力が“Ｈ”レベルになり、ＣＭ
ＯＳトランスファゲートＣＴ2 がオンになって反転アド
レス信号／Ａｄｉを選択して出力する。
【０００６】従って、不良番地データの各アドレス毎に
設けられている各不良番地記憶回路の各フューズ素子６
１を不良番地データに応じて選択的に切断しておけば、
不良番地データの入力時に、各不良番地記憶回路からそ
れぞれ例えば“Ｈ”レベルが出力するようになり、この
出力に基ずいて前記予備行線あるいは予備列線を選択す
るように制御することが可能になる。
設けられている各不良番地記憶回路の各フューズ素子６
１を不良番地データに応じて選択的に切断しておけば、
不良番地データの入力時に、各不良番地記憶回路からそ
れぞれ例えば“Ｈ”レベルが出力するようになり、この
出力に基ずいて前記予備行線あるいは予備列線を選択す
るように制御することが可能になる。
【０００７】前記フューズ素子６１は、通常は、レーザ
ービームの照射による切断が可能なポリシリコンあるい
はアルミニウムなどからなるレーザー・フューズが用い
られている。
ービームの照射による切断が可能なポリシリコンあるい
はアルミニウムなどからなるレーザー・フューズが用い
られている。
【０００８】一方、ＥＰＲＯＭ（紫外線消去・再書込み
可能な読み出し専用メモリ）などの不揮発性半導体メモ
リにおいては、図７の回路に示すように、前記レーザー
・フューズの代わりに不揮発性メモリセル・フューズ７
１を用いることができる。この不揮発性メモリセル・フ
ューズは、積層ゲート構造を有するトランジスタが用い
られており、以下、このトランジスタをＥＰＲＯＭセル
と呼ぶ。なお、図７において、図６中と同一部分には同
一符号を付している。
可能な読み出し専用メモリ）などの不揮発性半導体メモ
リにおいては、図７の回路に示すように、前記レーザー
・フューズの代わりに不揮発性メモリセル・フューズ７
１を用いることができる。この不揮発性メモリセル・フ
ューズは、積層ゲート構造を有するトランジスタが用い
られており、以下、このトランジスタをＥＰＲＯＭセル
と呼ぶ。なお、図７において、図６中と同一部分には同
一符号を付している。
【０００９】上記ＥＰＲＯＭセル７１に対するデータの
書込み（プログラム）時には、ソースと基板とに０Ｖを
与え、ドレインと制御ゲートとに高電圧を与える。する
と、ドレイン・ソース間にオン電流が流れ、ドレイン近
傍でホット・エレクトロンおよびホット・ホールの対が
発生する。そして、ホールは基板電流として基板に流れ
るが、ホット・エレクトロンが浮遊ゲートに注入される
ことにより、制御ゲートからみた閾値が上昇し、書込み
が完了する。この書込み完了後のＥＰＲＯＭセル７１の
閾値が読み出し時の電源電圧Ｖccよりも十分高ければ、
通常の動作時に上記ＥＰＲＯＭセル７１の制御ゲートに
電源電圧Ｖccを与えると、その書込み状態／非書込み状
態に対応してオフ状態／オン状態になり、上記ＥＰＲＯ
Ｍセル７１のオフ／オン状態を前記レーザー・フューズ
の切断状態／非切断状態と同様に機能させることができ
る。
書込み（プログラム）時には、ソースと基板とに０Ｖを
与え、ドレインと制御ゲートとに高電圧を与える。する
と、ドレイン・ソース間にオン電流が流れ、ドレイン近
傍でホット・エレクトロンおよびホット・ホールの対が
発生する。そして、ホールは基板電流として基板に流れ
るが、ホット・エレクトロンが浮遊ゲートに注入される
ことにより、制御ゲートからみた閾値が上昇し、書込み
が完了する。この書込み完了後のＥＰＲＯＭセル７１の
閾値が読み出し時の電源電圧Ｖccよりも十分高ければ、
通常の動作時に上記ＥＰＲＯＭセル７１の制御ゲートに
電源電圧Ｖccを与えると、その書込み状態／非書込み状
態に対応してオフ状態／オン状態になり、上記ＥＰＲＯ
Ｍセル７１のオフ／オン状態を前記レーザー・フューズ
の切断状態／非切断状態と同様に機能させることができ
る。
【００１０】従って、図７の回路は、前述した図６の回
路と同様の動作が可能になる。この場合、ＥＰＲＯＭセ
ル７１を用いているので、ウェハ状態でのダイソート・
テスト時にリダンダンシーのための書込みまで実行する
ことが可能になり、レーザー・フューズを用いる場合よ
りもダイソート・テストの回数（パッドに対する接触回
数）を低減できるほか、メモリ・チップをパッケージン
グした後でも、リダンダンシーを行うことができるとい
う利点がある。
路と同様の動作が可能になる。この場合、ＥＰＲＯＭセ
ル７１を用いているので、ウェハ状態でのダイソート・
テスト時にリダンダンシーのための書込みまで実行する
ことが可能になり、レーザー・フューズを用いる場合よ
りもダイソート・テストの回数（パッドに対する接触回
数）を低減できるほか、メモリ・チップをパッケージン
グした後でも、リダンダンシーを行うことができるとい
う利点がある。
【００１１】ところで、図７の回路は、ＥＰＲＯＭセル
７１をオフ状態にするためには、その書込み量を十分に
大きく（閾値のシフト量を十分に大きく）しなければな
らず、ＥＰＲＯＭセル７１をオン状態で使うためにはセ
ル電流を十分に大きくする必要がある。
７１をオフ状態にするためには、その書込み量を十分に
大きく（閾値のシフト量を十分に大きく）しなければな
らず、ＥＰＲＯＭセル７１をオン状態で使うためにはセ
ル電流を十分に大きくする必要がある。
【００１２】しかし、（ａ）ＥＰＲＯＭセルを書込み状
態とするための書込み量を十分に確保できないと、次に
述べるような問題がある。即ち、ＥＰＲＯＭの電源電圧
Ｖccは、通常、５Ｖ±１０％であるが、例えば書込みベ
リファイ時の仕様のように６．２５±０．２５Ｖが仕様
である場合には、ベリファイのための読み出し時にＥＰ
ＲＯＭセルの制御ゲートに最大６．５Ｖの電圧Ｖccが加
わる。また、電源電圧Ｖccにノイズが乗った時には、動
作時にＥＰＲＯＭセル７１の制御ゲートに瞬間的に８Ｖ
程度の電圧Ｖccが加わる場合も考えられる。このような
場合、ＥＰＲＯＭセルが書込み状態であってもその書込
み量が十分でないと、スタンドバイ電流が流れるように
なり、ＣＭＯＳ集積回路で一般的に要求されるスタンバ
イ電流を零にすることと相反し、最悪の場合、図７中の
ラッチ回路におけるラッチデータが反転してしまい、メ
モリの誤動作が発生する。
態とするための書込み量を十分に確保できないと、次に
述べるような問題がある。即ち、ＥＰＲＯＭの電源電圧
Ｖccは、通常、５Ｖ±１０％であるが、例えば書込みベ
リファイ時の仕様のように６．２５±０．２５Ｖが仕様
である場合には、ベリファイのための読み出し時にＥＰ
ＲＯＭセルの制御ゲートに最大６．５Ｖの電圧Ｖccが加
わる。また、電源電圧Ｖccにノイズが乗った時には、動
作時にＥＰＲＯＭセル７１の制御ゲートに瞬間的に８Ｖ
程度の電圧Ｖccが加わる場合も考えられる。このような
場合、ＥＰＲＯＭセルが書込み状態であってもその書込
み量が十分でないと、スタンドバイ電流が流れるように
なり、ＣＭＯＳ集積回路で一般的に要求されるスタンバ
イ電流を零にすることと相反し、最悪の場合、図７中の
ラッチ回路におけるラッチデータが反転してしまい、メ
モリの誤動作が発生する。
【００１３】また、（ｂ）ＥＰＲＯＭセルにはデータ・
リテンション（data retention）により信頼性が低下す
るという問題がある。データ・リテンションとは、ＥＰ
ＲＯＭセル７１を長期間使用している間に書込み状態の
セル閾値が低下するものであり、初期状態での書込み量
が多いほどセル閾値の低下量が大きくなる。
リテンション（data retention）により信頼性が低下す
るという問題がある。データ・リテンションとは、ＥＰ
ＲＯＭセル７１を長期間使用している間に書込み状態の
セル閾値が低下するものであり、初期状態での書込み量
が多いほどセル閾値の低下量が大きくなる。
【００１４】上記（ａ）の問題を避けるために要求され
る条件は、ＥＰＲＯＭセルの書込み状態の閾値ＶTHが
６．５Ｖよりも十分に大きくなるように初期状態での書
込み量を定めることであるが、上記（ｂ）のデータ・リ
テンションの問題まで含めて満足するようにＥＰＲＯＭ
セルの書込み量を定めることは非常に困難である。
る条件は、ＥＰＲＯＭセルの書込み状態の閾値ＶTHが
６．５Ｖよりも十分に大きくなるように初期状態での書
込み量を定めることであるが、上記（ｂ）のデータ・リ
テンションの問題まで含めて満足するようにＥＰＲＯＭ
セルの書込み量を定めることは非常に困難である。
【００１５】
【発明が解決しようとする課題】上記したように従来の
不揮発性半導体記憶装置の冗長回路は、不良番地記憶回
路におけるフューズ素子としてＥＰＲＯＭセルを用いる
場合に、ＥＰＲＯＭセルを書込み状態とするための初期
状態での書込み量をスタンドバイ電流の防止およびデー
タ・リテンションによる信頼性の低下の防止を両立させ
るように定めることが非常に困難であるという問題があ
った。
不揮発性半導体記憶装置の冗長回路は、不良番地記憶回
路におけるフューズ素子としてＥＰＲＯＭセルを用いる
場合に、ＥＰＲＯＭセルを書込み状態とするための初期
状態での書込み量をスタンドバイ電流の防止およびデー
タ・リテンションによる信頼性の低下の防止を両立させ
るように定めることが非常に困難であるという問題があ
った。
【００１６】本発明は上記の問題点を解決すべくなされ
たもので、不揮発性セルを書込み状態とするための初期
状態での書込み量をスタンドバイ電流の防止およびデー
タ・リテンションによる信頼性の低下の防止を両立させ
るように定める上での制約を緩和し得る不揮発性半導体
記憶装置の冗長回路を提供することを目的とする。
たもので、不揮発性セルを書込み状態とするための初期
状態での書込み量をスタンドバイ電流の防止およびデー
タ・リテンションによる信頼性の低下の防止を両立させ
るように定める上での制約を緩和し得る不揮発性半導体
記憶装置の冗長回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明は、デコードすべ
きアドレス信号に対応して不良番地記憶回路が設けられ
ている不揮発性半導体記憶装置の冗長回路において、上
記不良番地記憶回路は、不良番地データに応じて導通ま
たは非導通状態に設定されるフューズ素子として積層ゲ
ート構造を有するトランジスタからなる不揮発性メモリ
セルが用いられ、この不揮発性メモリセルは浮遊ゲート
を共有する書込み用トランジスタと読み出し用トランジ
スタとに分けられており、上記読み出し用トランジスタ
の閾値が上記書込み用トランジスタの閾値よりも低く設
定されており、通常動作時には、上記読み出し用トラン
ジスタの制御ゲートに電源電圧に依存しない定電圧が印
加されることを特徴とする。
きアドレス信号に対応して不良番地記憶回路が設けられ
ている不揮発性半導体記憶装置の冗長回路において、上
記不良番地記憶回路は、不良番地データに応じて導通ま
たは非導通状態に設定されるフューズ素子として積層ゲ
ート構造を有するトランジスタからなる不揮発性メモリ
セルが用いられ、この不揮発性メモリセルは浮遊ゲート
を共有する書込み用トランジスタと読み出し用トランジ
スタとに分けられており、上記読み出し用トランジスタ
の閾値が上記書込み用トランジスタの閾値よりも低く設
定されており、通常動作時には、上記読み出し用トラン
ジスタの制御ゲートに電源電圧に依存しない定電圧が印
加されることを特徴とする。
【００１８】
【作用】通常動作時には、フューズ素子用の不揮発性メ
モリセルの制御ゲートに電源電圧に依存しない定電圧が
印加されるので、電源電圧依存性、電源ノイズによるス
タンドバイ電流の問題が生じなくなる。従って、過度の
書込み量が不要になり、書込みが楽になる。また、不揮
発性セルを書込み状態とするための初期状態での書込み
量が少なくて済むので、データ・リテンションに対する
マージンが拡がり、信頼性が向上する。
モリセルの制御ゲートに電源電圧に依存しない定電圧が
印加されるので、電源電圧依存性、電源ノイズによるス
タンドバイ電流の問題が生じなくなる。従って、過度の
書込み量が不要になり、書込みが楽になる。また、不揮
発性セルを書込み状態とするための初期状態での書込み
量が少なくて済むので、データ・リテンションに対する
マージンが拡がり、信頼性が向上する。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２０】図１は、本発明の第１実施例として、ＥＰ
ＲＯＭの冗長回路における不良番地記憶回路の一例を示
している。この回路は、デコードすべきアドレス信号に
対応して複数個設けられている。
ＲＯＭの冗長回路における不良番地記憶回路の一例を示
している。この回路は、デコードすべきアドレス信号に
対応して複数個設けられている。
【００２１】この回路は、図６を参照して前述した従来
の不良番地記憶回路と比べて、フューズ素子用のＥＰＲ
ＯＭセル１１が異なり、ストレス緩和用のデプレッショ
ン型のＮチャネルトランジスタＴ2 および書込み制御用
のエンハンスメント型のＮチャネルトランジスタＴ5 が
付加されており、その他は同じであるので図６中と同一
符号を付している。
の不良番地記憶回路と比べて、フューズ素子用のＥＰＲ
ＯＭセル１１が異なり、ストレス緩和用のデプレッショ
ン型のＮチャネルトランジスタＴ2 および書込み制御用
のエンハンスメント型のＮチャネルトランジスタＴ5 が
付加されており、その他は同じであるので図６中と同一
符号を付している。
【００２２】即ち、ラッチ回路６０は、ＣＭＯＳインバ
ータ回路ＩＶ1 と、このＣＭＯＳインバータ回路ＩＶ1
の出力がゲートに入力し、ソースが電源ノードに接続さ
れ、ドレインが上記ＣＭＯＳインバータ回路ＩＶ1 の入
力ノードＮ1 に接続されたフィードバック用のＰチャネ
ルＭＯＳトランジスタＴ1 とからなる。Ｃ1 、Ｃ2 は容
量である。セレクタ回路６２は、上記ラッチ回路６０の
ラッチデータに応じて１ビットのアドレス信号Ａｄｉま
たはその反転信号／Ａｄｉを選択して出力するものであ
り、インバータ回路ＩＶ2 および２個のＣＭＯＳトラン
スファゲートＣＴ1 、ＣＴ2 からなる。ストレス緩和用
トランジスタＴ2 は、ＣＭＯＳインバータ回路ＩＶ1 の
入力ノードＮ1 にドレインが接続され、ゲートが接地電
位Ｖssに接続されている。
ータ回路ＩＶ1 と、このＣＭＯＳインバータ回路ＩＶ1
の出力がゲートに入力し、ソースが電源ノードに接続さ
れ、ドレインが上記ＣＭＯＳインバータ回路ＩＶ1 の入
力ノードＮ1 に接続されたフィードバック用のＰチャネ
ルＭＯＳトランジスタＴ1 とからなる。Ｃ1 、Ｃ2 は容
量である。セレクタ回路６２は、上記ラッチ回路６０の
ラッチデータに応じて１ビットのアドレス信号Ａｄｉま
たはその反転信号／Ａｄｉを選択して出力するものであ
り、インバータ回路ＩＶ2 および２個のＣＭＯＳトラン
スファゲートＣＴ1 、ＣＴ2 からなる。ストレス緩和用
トランジスタＴ2 は、ＣＭＯＳインバータ回路ＩＶ1 の
入力ノードＮ1 にドレインが接続され、ゲートが接地電
位Ｖssに接続されている。
【００２３】一方、ＥＰＲＯＭセル１１は、書込み用ト
ランジスタＴ3 と読み出し用トランジスタＴ4 とに分け
られている。この場合、読み出し用トランジスタＴ4 は
デプレッション型となるようにチャネル・インプランテ
ーション（イオン注入）が行われており、書込み用トラ
ンジスタＴ3 はエンハンスメント型となるようにチャネ
ル・インプランテーションが行われている。本例では、
上記書込み用トランジスタＴ3 および読み出し用トラン
ジスタＴ4 は、それぞれ浮遊ゲートＦＧおよび制御ゲー
トＣＧを共有している。上記制御ゲートＣＧには、リダ
ンダンシーのための書込み時には高電圧Ｖpp、通常動作
時には接地電位Ｖssが与えられる。
ランジスタＴ3 と読み出し用トランジスタＴ4 とに分け
られている。この場合、読み出し用トランジスタＴ4 は
デプレッション型となるようにチャネル・インプランテ
ーション（イオン注入）が行われており、書込み用トラ
ンジスタＴ3 はエンハンスメント型となるようにチャネ
ル・インプランテーションが行われている。本例では、
上記書込み用トランジスタＴ3 および読み出し用トラン
ジスタＴ4 は、それぞれ浮遊ゲートＦＧおよび制御ゲー
トＣＧを共有している。上記制御ゲートＣＧには、リダ
ンダンシーのための書込み時には高電圧Ｖpp、通常動作
時には接地電位Ｖssが与えられる。
【００２４】そして、上記ＥＰＲＯＭセル１１の読み出
し用トランジスタＴ4は、前記ストレス緩和用トランジ
スタＴ2 のソースと接地電位Ｖssとの間に接続されてい
る。また、上記ＥＰＲＯＭセル１１の書込み用トランジ
スタＴ3 は、ソースが接地電位Ｖssに接続されており、
そのドレインと書込み電圧Ｖppノードとの間に書込み制
御用のエンハンスメント型のＮチャネルトランジスタＴ
5 が接続されている。この書込み制御用トランジスタゲ
ートＴ5 のゲートには、リダンダンシーのための書込み
時に高電圧Ｖpp、その他の時は接地電位Ｖssになる書込
みデータDin が与えられる。
し用トランジスタＴ4は、前記ストレス緩和用トランジ
スタＴ2 のソースと接地電位Ｖssとの間に接続されてい
る。また、上記ＥＰＲＯＭセル１１の書込み用トランジ
スタＴ3 は、ソースが接地電位Ｖssに接続されており、
そのドレインと書込み電圧Ｖppノードとの間に書込み制
御用のエンハンスメント型のＮチャネルトランジスタＴ
5 が接続されている。この書込み制御用トランジスタゲ
ートＴ5 のゲートには、リダンダンシーのための書込み
時に高電圧Ｖpp、その他の時は接地電位Ｖssになる書込
みデータDin が与えられる。
【００２５】なお、ＥＰＲＯＭセルを書込み用トランジ
スタと読み出し用トランジスタとに分ける技術は、ISSC
C 85 DIGEST OF TECHNICAL PAPERS p.162-163, S.Patha
k 他,"A 25ns 16K CMOS PROM using a 4-Transistor Ce
ll" に開示されている。
スタと読み出し用トランジスタとに分ける技術は、ISSC
C 85 DIGEST OF TECHNICAL PAPERS p.162-163, S.Patha
k 他,"A 25ns 16K CMOS PROM using a 4-Transistor Ce
ll" に開示されている。
【００２６】図１の回路の動作は、前述した従来の図６
の回路の動作と比べて、基本的には同様であるが、ＥＰ
ＲＯＭセル１１の動作が異なると共にストレス緩和用ト
ランジスタＴ2 による動作が加わっており、この点を以
下に説明する。
の回路の動作と比べて、基本的には同様であるが、ＥＰ
ＲＯＭセル１１の動作が異なると共にストレス緩和用ト
ランジスタＴ2 による動作が加わっており、この点を以
下に説明する。
【００２７】通常、ＥＰＲＯＭセルは、書込み効率が著
しく低下するのでデプレッション型となるようにイオン
注入されることはないが、上記ＥＰＲＯＭセル１１は、
書込み用トランジスタＴ3 をエンハンスメント型として
形成し、デプレッション型の読み出し用トランジスタＴ
4 から分離しているので書込みが可能である。即ち、リ
ダンダンシーのための書込み時に、ＥＰＲＯＭセル１１
の制御ゲートＣＧに高電圧Ｖppを印加すると共に、書込
み制御用トランジスタＴ5 をオンにして書込み用トラン
ジスタＴ3 のドレインに高電圧Ｖppを印加することによ
り、書込みが可能である。
しく低下するのでデプレッション型となるようにイオン
注入されることはないが、上記ＥＰＲＯＭセル１１は、
書込み用トランジスタＴ3 をエンハンスメント型として
形成し、デプレッション型の読み出し用トランジスタＴ
4 から分離しているので書込みが可能である。即ち、リ
ダンダンシーのための書込み時に、ＥＰＲＯＭセル１１
の制御ゲートＣＧに高電圧Ｖppを印加すると共に、書込
み制御用トランジスタＴ5 をオンにして書込み用トラン
ジスタＴ3 のドレインに高電圧Ｖppを印加することによ
り、書込みが可能である。
【００２８】また、リダンダンシーのための書込み時以
外の通常動作時には、ＥＰＲＯＭセル１１の制御ゲート
ＣＧに接地電位Ｖssが与えられる。従って、ＥＰＲＯＭ
セル１１が書込み状態の場合には、読み出し用トランジ
スタＴ4の閾値が正になっていれば読み出し用トランジ
スタＴ4 がオフ状態になる。即ち、読み出し用トランジ
スタＴ4 の書込み前の閾値を例えば−１．５Ｖ程度にし
ておけば、ＥＰＲＯＭセル１１の書込みによる閾値のシ
フト量ΔＶTHは１．５Ｖ以上であればよい。このこと
は、初期状態での書込み量が少なくて済み、データ・リ
テンションについても有利になり、セルの信頼性が向上
することになる。これに対して、ＥＰＲＯＭセル１１が
非書込み状態の場合には、読み出し用トランジスタＴ4
の閾値が負になっているので、制御ゲートＣＧの電位が
接地電位Ｖssであれば読み出し用トランジスタＴ4 がオ
ン状態になる。このようにＥＰＲＯＭセル１１が非書込
み状態の場合に読み出し用トランジスタＴ4 がオン状態
になるようにするためにＥＰＲＯＭセル１１の制御ゲー
トＣＧに通常動作時の与える電圧は、接地電位Ｖssに限
らず、電源電圧Ｖccに依存しない定電圧（例えば電源電
圧Ｖccと接地電位Ｖssとの中間の電圧）でもよいが、ス
タンバイ電流を完全に零に抑えるためには接地電位Ｖss
であることが望ましい。
外の通常動作時には、ＥＰＲＯＭセル１１の制御ゲート
ＣＧに接地電位Ｖssが与えられる。従って、ＥＰＲＯＭ
セル１１が書込み状態の場合には、読み出し用トランジ
スタＴ4の閾値が正になっていれば読み出し用トランジ
スタＴ4 がオフ状態になる。即ち、読み出し用トランジ
スタＴ4 の書込み前の閾値を例えば−１．５Ｖ程度にし
ておけば、ＥＰＲＯＭセル１１の書込みによる閾値のシ
フト量ΔＶTHは１．５Ｖ以上であればよい。このこと
は、初期状態での書込み量が少なくて済み、データ・リ
テンションについても有利になり、セルの信頼性が向上
することになる。これに対して、ＥＰＲＯＭセル１１が
非書込み状態の場合には、読み出し用トランジスタＴ4
の閾値が負になっているので、制御ゲートＣＧの電位が
接地電位Ｖssであれば読み出し用トランジスタＴ4 がオ
ン状態になる。このようにＥＰＲＯＭセル１１が非書込
み状態の場合に読み出し用トランジスタＴ4 がオン状態
になるようにするためにＥＰＲＯＭセル１１の制御ゲー
トＣＧに通常動作時の与える電圧は、接地電位Ｖssに限
らず、電源電圧Ｖccに依存しない定電圧（例えば電源電
圧Ｖccと接地電位Ｖssとの中間の電圧）でもよいが、ス
タンバイ電流を完全に零に抑えるためには接地電位Ｖss
であることが望ましい。
【００２９】なお、もしも、読み出し用トランジスタＴ
4 のドレイン電位が上り過ぎると、その浮遊ゲート・ド
レイン間の電界が強くなり、浮遊ゲートに蓄積された電
子が読み出し用トランジスタＴ4 のゲート酸化膜を介し
て抜けてしまうおそれがある。しかし、前記ストレス緩
和用トランジスタＴ2 は、読み出し用トランジスタＴ4
のドレイン電位をクランプするように動作するので、上
記したように読み出し用トランジスタＴ4 のドレイン電
位が上り過ぎてストレスが強くなることを防止してい
る。
4 のドレイン電位が上り過ぎると、その浮遊ゲート・ド
レイン間の電界が強くなり、浮遊ゲートに蓄積された電
子が読み出し用トランジスタＴ4 のゲート酸化膜を介し
て抜けてしまうおそれがある。しかし、前記ストレス緩
和用トランジスタＴ2 は、読み出し用トランジスタＴ4
のドレイン電位をクランプするように動作するので、上
記したように読み出し用トランジスタＴ4 のドレイン電
位が上り過ぎてストレスが強くなることを防止してい
る。
【００３０】図２は、図１中のＥＰＲＯＭセル１１の平
面パターンの一例を示す図である。２１および２２は半
導体基板表層部に形成された不純物拡散領域からなる書
込み用トランジスタＴ3 のドレイン領域および読み出し
用トランジスタＴ4 のドレイン領域、２３は半導体基板
表層部に形成された不純物拡散領域からなる書込み用ト
ランジスタＴ3 および読み出し用トランジスタＴ4 のソ
ース領域である。２４は基板上にゲート絶縁膜（図示せ
ず）を介して設けられた浮遊ゲート、２５は浮遊ゲート
２４上に層間ゲート絶縁膜（図示せず）を介して設けら
れた制御ゲート、２６は書込み用トランジスタＴ3 のド
レイン・コンタクト領域、２７は読み出し用トランジス
タＴ4 のドレイン・コンタクト領域であり、前記ソース
領域２３は接地電位Ｖssに接続されている。２８は半導
体基板表層部における読み出し用トランジスタＴ4 のデ
プレッション化のためのイオン注入領域である。なお、
書込み効率が上がるように、書込み用トランジスタＴ3
のゲート長Ｌを短くし、誤書込みを防止するために、読
み出し用トランジスタＴ4 のゲート長Ｌを長めに設定し
ておくことが望ましい。
面パターンの一例を示す図である。２１および２２は半
導体基板表層部に形成された不純物拡散領域からなる書
込み用トランジスタＴ3 のドレイン領域および読み出し
用トランジスタＴ4 のドレイン領域、２３は半導体基板
表層部に形成された不純物拡散領域からなる書込み用ト
ランジスタＴ3 および読み出し用トランジスタＴ4 のソ
ース領域である。２４は基板上にゲート絶縁膜（図示せ
ず）を介して設けられた浮遊ゲート、２５は浮遊ゲート
２４上に層間ゲート絶縁膜（図示せず）を介して設けら
れた制御ゲート、２６は書込み用トランジスタＴ3 のド
レイン・コンタクト領域、２７は読み出し用トランジス
タＴ4 のドレイン・コンタクト領域であり、前記ソース
領域２３は接地電位Ｖssに接続されている。２８は半導
体基板表層部における読み出し用トランジスタＴ4 のデ
プレッション化のためのイオン注入領域である。なお、
書込み効率が上がるように、書込み用トランジスタＴ3
のゲート長Ｌを短くし、誤書込みを防止するために、読
み出し用トランジスタＴ4 のゲート長Ｌを長めに設定し
ておくことが望ましい。
【００３１】即ち、上記したようなＥＰＲＯＭセル１１
を用いた図１の回路によれば、通常動作時には、ＥＰＲ
ＯＭセル１１の制御ゲートＣＧに電源電圧Ｖccに依存し
ない定電圧が印加されるので、電源電圧依存性、電源ノ
イズによるスタンドバイ電流の問題が生じなくなる。従
って、ＥＰＲＯＭセル１１を書込み状態とする際に過度
の書込み量が不要になり、書込みが楽になる。また、Ｅ
ＰＲＯＭセル１１を書込み状態とするための初期状態で
の書込み量が少なくて済むので、つまり、過剰な書込み
を必要としないので、データ・リテンションに対するマ
ージンが拡がり、信頼性が向上するようになる。また、
上記定電圧の値の選択によってスタンドバイ電流を抑制
でき、上記定電圧として接地電位Ｖssを用いれば、スタ
ンドバイ電流を完全に防止できる。換言すれば、ＥＰＲ
ＯＭセル１１を書込み状態とするための初期状態での書
込み量をスタンドバイ電流の防止およびデータ・リテン
ションによる信頼性の低下の防止を両立させるように定
める上での制約が著しく緩和される。図３は、上記した
ＥＰＲＯＭセルの変形例に係るＥＰＲＯＭセル３１を示
す等価回路図である。
を用いた図１の回路によれば、通常動作時には、ＥＰＲ
ＯＭセル１１の制御ゲートＣＧに電源電圧Ｖccに依存し
ない定電圧が印加されるので、電源電圧依存性、電源ノ
イズによるスタンドバイ電流の問題が生じなくなる。従
って、ＥＰＲＯＭセル１１を書込み状態とする際に過度
の書込み量が不要になり、書込みが楽になる。また、Ｅ
ＰＲＯＭセル１１を書込み状態とするための初期状態で
の書込み量が少なくて済むので、つまり、過剰な書込み
を必要としないので、データ・リテンションに対するマ
ージンが拡がり、信頼性が向上するようになる。また、
上記定電圧の値の選択によってスタンドバイ電流を抑制
でき、上記定電圧として接地電位Ｖssを用いれば、スタ
ンドバイ電流を完全に防止できる。換言すれば、ＥＰＲ
ＯＭセル１１を書込み状態とするための初期状態での書
込み量をスタンドバイ電流の防止およびデータ・リテン
ションによる信頼性の低下の防止を両立させるように定
める上での制約が著しく緩和される。図３は、上記した
ＥＰＲＯＭセルの変形例に係るＥＰＲＯＭセル３１を示
す等価回路図である。
【００３２】このＥＰＲＯＭセル３１は、図１中のＥＰ
ＲＯＭセル１１と比べて、書込み用トランジスタＴ3 お
よび読み出し用トランジスタＴ4 は、浮遊ゲートＦＧを
共有しているが、制御ゲートＣＧ3 、ＣＧ4 を別々に有
している。上記書込み用トランジスタＴ3 の制御ゲート
ＣＧ3は、リダンダンシーのための書込み時には高電圧
Ｖpp、その他の通常動作時には接地電位Ｖssが与えら
れ、読み出し用トランジスタＴ4 の制御ゲートＣＧ4 は
接地電位Ｖssノードに接続されている点が異なる。この
ＥＰＲＯＭセル３１の動作は、図１中のＥＰＲＯＭセル
１１の動作と基本的に同様である。
ＲＯＭセル１１と比べて、書込み用トランジスタＴ3 お
よび読み出し用トランジスタＴ4 は、浮遊ゲートＦＧを
共有しているが、制御ゲートＣＧ3 、ＣＧ4 を別々に有
している。上記書込み用トランジスタＴ3 の制御ゲート
ＣＧ3は、リダンダンシーのための書込み時には高電圧
Ｖpp、その他の通常動作時には接地電位Ｖssが与えら
れ、読み出し用トランジスタＴ4 の制御ゲートＣＧ4 は
接地電位Ｖssノードに接続されている点が異なる。この
ＥＰＲＯＭセル３１の動作は、図１中のＥＰＲＯＭセル
１１の動作と基本的に同様である。
【００３３】なお、図１の不良番地記憶回路はラッチ回
路６０を用いており、このラッチ回路６０は、一度誤っ
たデータをラッチしてしまうと元に戻れないおそれがあ
るが、その点に関するマージンを拡大するために、例え
ば図４に示すような不良番地記憶回路を用いてもよい。
図４は、本発明の第２実施例に係る不良番地記憶回路を
示す回路図である。
路６０を用いており、このラッチ回路６０は、一度誤っ
たデータをラッチしてしまうと元に戻れないおそれがあ
るが、その点に関するマージンを拡大するために、例え
ば図４に示すような不良番地記憶回路を用いてもよい。
図４は、本発明の第２実施例に係る不良番地記憶回路を
示す回路図である。
【００３４】この回路においては、図１中と同様に接続
されたストレス緩和用トランジスタ、ＥＰＲＯＭセルお
よび書込み制御用トランジスタがそれぞれ２個づつ設け
られている。この場合、２個のＥＰＲＯＭセル１１ａお
よび１１ｂは、対称性を確保するために同じサイズ、パ
ターンで形成されていることが望ましい。また、２個の
ストレス緩和用トランジスタＴ2aおよびＴ2bの各ドレイ
ンとＶcc電源ノードとの間に対応して負荷用のＰチャネ
ルトランジスタＴ6aおよびＴ6bが接続されており、この
２個の負荷用トランジスタＴ6aおよびＴ6bは、互いのゲ
ート・ドレイン相互が接続されている。ここで、上記し
た２個の負荷用トランジスタＴ6aおよびＴ6b、２個スト
レス緩和用トランジスタＴ2aおよびＴ2b、２個のＥＰＲ
ＯＭセル１１ａおよび１１ｂの読み出し用トランジスタ
Ｔ4aおよびＴ4bはフリップフロップ回路ＦＦを形成して
いる。そして、上記２個の負荷用トランジスタＴ6aおよ
びＴ6bの各ドレインは対応してＣＭＯＳインバータ４１
および４２の各入力ノードに接続されている。この２個
のＣＭＯＳインバータ４１および４２の各出力ノード
は、２個のＣＭＯＳトランスファゲートＣＴ1 およびＣ
Ｔ2 を相補的にスイッチ制御するようにそれぞれの制御
入力ノードに接続されている。なお、２個の書込み制御
用トランジスタＴ5aおよびＴ5bの各ゲートには、相補的
な書込みデータDin 、/Dinが与えられる。
されたストレス緩和用トランジスタ、ＥＰＲＯＭセルお
よび書込み制御用トランジスタがそれぞれ２個づつ設け
られている。この場合、２個のＥＰＲＯＭセル１１ａお
よび１１ｂは、対称性を確保するために同じサイズ、パ
ターンで形成されていることが望ましい。また、２個の
ストレス緩和用トランジスタＴ2aおよびＴ2bの各ドレイ
ンとＶcc電源ノードとの間に対応して負荷用のＰチャネ
ルトランジスタＴ6aおよびＴ6bが接続されており、この
２個の負荷用トランジスタＴ6aおよびＴ6bは、互いのゲ
ート・ドレイン相互が接続されている。ここで、上記し
た２個の負荷用トランジスタＴ6aおよびＴ6b、２個スト
レス緩和用トランジスタＴ2aおよびＴ2b、２個のＥＰＲ
ＯＭセル１１ａおよび１１ｂの読み出し用トランジスタ
Ｔ4aおよびＴ4bはフリップフロップ回路ＦＦを形成して
いる。そして、上記２個の負荷用トランジスタＴ6aおよ
びＴ6bの各ドレインは対応してＣＭＯＳインバータ４１
および４２の各入力ノードに接続されている。この２個
のＣＭＯＳインバータ４１および４２の各出力ノード
は、２個のＣＭＯＳトランスファゲートＣＴ1 およびＣ
Ｔ2 を相補的にスイッチ制御するようにそれぞれの制御
入力ノードに接続されている。なお、２個の書込み制御
用トランジスタＴ5aおよびＴ5bの各ゲートには、相補的
な書込みデータDin 、/Dinが与えられる。
【００３５】この回路において、いま、リダンダンシー
のための書込み時に、２個のＥＰＲＯＭセル１１ａおよ
び１１ｂの各制御ゲートに高電圧Ｖppを印加すると共
に、２個の書込み制御用トランジスタＴ5aおよびＴ5bの
一方をオンにして一方のＥＰＲＯＭセルの書込み用トラ
ンジスタのドレインに高電圧Ｖppを印加する。これによ
り、２個の書込み用トランジスタＴ3aおよびＴ3bの一方
に書込みを行い、他方を非書込み状態のままにすること
が可能になる。
のための書込み時に、２個のＥＰＲＯＭセル１１ａおよ
び１１ｂの各制御ゲートに高電圧Ｖppを印加すると共
に、２個の書込み制御用トランジスタＴ5aおよびＴ5bの
一方をオンにして一方のＥＰＲＯＭセルの書込み用トラ
ンジスタのドレインに高電圧Ｖppを印加する。これによ
り、２個の書込み用トランジスタＴ3aおよびＴ3bの一方
に書込みを行い、他方を非書込み状態のままにすること
が可能になる。
【００３６】このような状態においては、通常動作時
に、２個のＥＰＲＯＭセル１１ａおよび１１ｂの各制御
ゲートに接地電位Ｖssが与えられると、２個の読み出し
用トランジスタＴ4aおよびＴ4bの一方はオフ状態、他方
はオン状態になる。ここで、前記２個のストレス緩和用
トランジスタＴ2aおよびＴ2bを同じサイズ、２個の負荷
用トランジスタＴ6aおよびＴ6bを同じサイズに設定して
おけば、前記フリップフロップ回路ＦＦは２個のＥＰＲ
ＯＭセル１１ａおよび１１ｂの各読み出し用トランジス
タＴ4aおよびＴ4bの相補的な状態に対応した安定状態と
なって落ち着く。そして、２個のＣＭＯＳインバータ４
１および４２の相補的な出力により、２個のＣＭＯＳト
ランスファゲートＣＴ1 およびＣＴ2 が相補的にスイッ
チ制御され、アドレス信号Ａｄｉまたは反転アドレス信
号／Ａｄｉが選択的に出力される。
に、２個のＥＰＲＯＭセル１１ａおよび１１ｂの各制御
ゲートに接地電位Ｖssが与えられると、２個の読み出し
用トランジスタＴ4aおよびＴ4bの一方はオフ状態、他方
はオン状態になる。ここで、前記２個のストレス緩和用
トランジスタＴ2aおよびＴ2bを同じサイズ、２個の負荷
用トランジスタＴ6aおよびＴ6bを同じサイズに設定して
おけば、前記フリップフロップ回路ＦＦは２個のＥＰＲ
ＯＭセル１１ａおよび１１ｂの各読み出し用トランジス
タＴ4aおよびＴ4bの相補的な状態に対応した安定状態と
なって落ち着く。そして、２個のＣＭＯＳインバータ４
１および４２の相補的な出力により、２個のＣＭＯＳト
ランスファゲートＣＴ1 およびＣＴ2 が相補的にスイッ
チ制御され、アドレス信号Ａｄｉまたは反転アドレス信
号／Ａｄｉが選択的に出力される。
【００３７】この回路は、２つのＥＰＲＯＭセル１１ａ
および１１ｂに相補的に書込みを行って不良番地情報を
記憶するので、一度誤ったデータを記憶した状態になっ
ても、正しい状態に回復する能力を有している。また、
パターン的に左右の対称性がよいので、電源投入時のノ
イズマージンが優れている。
および１１ｂに相補的に書込みを行って不良番地情報を
記憶するので、一度誤ったデータを記憶した状態になっ
ても、正しい状態に回復する能力を有している。また、
パターン的に左右の対称性がよいので、電源投入時のノ
イズマージンが優れている。
【００３８】図５は、本発明の第２実施例として、ＥＰ
ＲＯＭにおけるリダンダンシー・シグネチャー回路の一
例を示しており、前記したようなＥＰＲＯＭセルを従来
のレーザー・フューズに代えて使用したものである。リ
ダンダンシー・シグネチャー回路とは、リダンダンシー
を行ったチップであるか否かをユーザーに知られるため
にチップ上に設けられるものである。
ＲＯＭにおけるリダンダンシー・シグネチャー回路の一
例を示しており、前記したようなＥＰＲＯＭセルを従来
のレーザー・フューズに代えて使用したものである。リ
ダンダンシー・シグネチャー回路とは、リダンダンシー
を行ったチップであるか否かをユーザーに知られるため
にチップ上に設けられるものである。
【００３９】この回路において、５１はリダンダンシー
・シグネチャー用の外部端子（例えばアドレスＡ0 ピ
ン）であり、Ｖcc電源ノードと上記シグネチャー用端子
５１との間に、ドレイン・ゲート相互が接続されたＮチ
ャネルトランジスタ５２、ゲート・ソース相互が接続さ
れたＮチャネルトランジスタ５３および抵抗５４が直列
に接続されている。１１は例えば図１中に示したような
ＥＰＲＯＭセルであり、その読み出し用トランジスタＴ
4 のドレインは、ストレス緩和用トランジスタＴ2 を介
して前記Ｖcc電源ノードに接続され、上記読み出し用ト
ランジスタＴ4 のソースは、ゲート・ソース相互が接続
されたＮチャネルトランジスタ５５を介して前記Ｎチャ
ネルトランジスタ５２および５３の接続ノードに接続さ
れている。上記ＥＰＲＯＭセル１１の書込み用トランジ
スタＴ3 のソースは接地電位Ｖssに接続され、上記書込
み用トランジスタＴ3 のドレインは書込み制御用トラン
ジスタＴ5を介して書込み電圧Ｖppノードに接続されて
いる。
・シグネチャー用の外部端子（例えばアドレスＡ0 ピ
ン）であり、Ｖcc電源ノードと上記シグネチャー用端子
５１との間に、ドレイン・ゲート相互が接続されたＮチ
ャネルトランジスタ５２、ゲート・ソース相互が接続さ
れたＮチャネルトランジスタ５３および抵抗５４が直列
に接続されている。１１は例えば図１中に示したような
ＥＰＲＯＭセルであり、その読み出し用トランジスタＴ
4 のドレインは、ストレス緩和用トランジスタＴ2 を介
して前記Ｖcc電源ノードに接続され、上記読み出し用ト
ランジスタＴ4 のソースは、ゲート・ソース相互が接続
されたＮチャネルトランジスタ５５を介して前記Ｎチャ
ネルトランジスタ５２および５３の接続ノードに接続さ
れている。上記ＥＰＲＯＭセル１１の書込み用トランジ
スタＴ3 のソースは接地電位Ｖssに接続され、上記書込
み用トランジスタＴ3 のドレインは書込み制御用トラン
ジスタＴ5を介して書込み電圧Ｖppノードに接続されて
いる。
【００４０】図５の回路を有するチップがリダンダンシ
ーを実行した場合には、上記ＥＰＲＯＭセル１１に書込
みが行われるので、通常動作時に上記ＥＰＲＯＭセル１
１の制御ゲートに接地電位Ｖssが与えられると、上記Ｅ
ＰＲＯＭセル１１の読み出し用トランジスタＴ4 はオフ
状態になる。これに対して、リダンダンシーを実行しな
かった場合には、上記ＥＰＲＯＭセル１１に書込みが行
われないので、通常動作時に上記ＥＰＲＯＭセル１１の
制御ゲートに接地電位が与えられると、上記ＥＰＲＯＭ
セル１１の読み出し用トランジスタＴ4 はオン状態にな
る。従って、リダンダンシーを行ったチップであるか否
かに応じてシグネチャー用端子５１のレベルが異なるこ
とになる。
ーを実行した場合には、上記ＥＰＲＯＭセル１１に書込
みが行われるので、通常動作時に上記ＥＰＲＯＭセル１
１の制御ゲートに接地電位Ｖssが与えられると、上記Ｅ
ＰＲＯＭセル１１の読み出し用トランジスタＴ4 はオフ
状態になる。これに対して、リダンダンシーを実行しな
かった場合には、上記ＥＰＲＯＭセル１１に書込みが行
われないので、通常動作時に上記ＥＰＲＯＭセル１１の
制御ゲートに接地電位が与えられると、上記ＥＰＲＯＭ
セル１１の読み出し用トランジスタＴ4 はオン状態にな
る。従って、リダンダンシーを行ったチップであるか否
かに応じてシグネチャー用端子５１のレベルが異なるこ
とになる。
【００４１】なお、上記各実施例ではＥＰＲＯＭについ
て説明したが、本発明は一括消去可能なＥＥＰＲＯＭ
（電気的消去・再書込み可能な読み出し専用メモリ）に
も適用することができる。この場合には、図１、図３、
図４の回路において、ＥＰＲＯＭセルに代えて、ＥＥＰ
ＲＯＭセルを読み出し用トランジスタと書込み用トラン
ジスタとに分けて用いる。上記ＥＥＰＲＯＭセルの代表
的な例としては、前記ＥＰＲＯＭセルと殆んど同一の構
造を有し、消去をソース側からのトンネル電流によって
行うトンネル・オキサイド型ＥＰＲＯＭセルであるＥＴ
ＯＸ（米国インテル社商標）型セルがある。このような
ＥＴＯＸ型セルを用いる場合には、図１、図３、図４の
回路に対して、リダンダンシーのための電気的消去時
に、書込み用トランジスタのソースに高電圧Ｖppを印加
し、書込み制御用トランジスタをオフにして書込み用ト
ランジスタのドレインを浮遊状態にするように回路を変
更すればよい。
て説明したが、本発明は一括消去可能なＥＥＰＲＯＭ
（電気的消去・再書込み可能な読み出し専用メモリ）に
も適用することができる。この場合には、図１、図３、
図４の回路において、ＥＰＲＯＭセルに代えて、ＥＥＰ
ＲＯＭセルを読み出し用トランジスタと書込み用トラン
ジスタとに分けて用いる。上記ＥＥＰＲＯＭセルの代表
的な例としては、前記ＥＰＲＯＭセルと殆んど同一の構
造を有し、消去をソース側からのトンネル電流によって
行うトンネル・オキサイド型ＥＰＲＯＭセルであるＥＴ
ＯＸ（米国インテル社商標）型セルがある。このような
ＥＴＯＸ型セルを用いる場合には、図１、図３、図４の
回路に対して、リダンダンシーのための電気的消去時
に、書込み用トランジスタのソースに高電圧Ｖppを印加
し、書込み制御用トランジスタをオフにして書込み用ト
ランジスタのドレインを浮遊状態にするように回路を変
更すればよい。
【００４２】また、このようなＥＴＯＸ型セルを用いる
場合には、ＥＴＯＸ型セルの読み出し用トランジスタの
閾値の初期値が０Ｖのものを形成しておき、電気的消去
を行うことにより読み出し用トランジスタをデプレッシ
ョン化することができる。
場合には、ＥＴＯＸ型セルの読み出し用トランジスタの
閾値の初期値が０Ｖのものを形成しておき、電気的消去
を行うことにより読み出し用トランジスタをデプレッシ
ョン化することができる。
【００４３】
【発明の効果】上述したように本発明の不揮発性半導体
記憶装置の冗長回路によれば、不揮発性セルを書込み状
態とするための初期状態での書込み量をスタンドバイ電
流の防止およびデータ・リテンションによる信頼性の低
下の防止を両立させるように定める上での制約を著しく
緩和することができる。
記憶装置の冗長回路によれば、不揮発性セルを書込み状
態とするための初期状態での書込み量をスタンドバイ電
流の防止およびデータ・リテンションによる信頼性の低
下の防止を両立させるように定める上での制約を著しく
緩和することができる。
【図１】本発明の第１実施例に係るＥＰＲＯＭの冗長回
路における不良番地記憶回路の一例を示す回路図。
路における不良番地記憶回路の一例を示す回路図。
【図２】図１中のＥＰＲＯＭセルの平面パターンの一例
を示す図。
を示す図。
【図３】図１中のＥＰＲＯＭセルの変形例を示す等価回
路図。
路図。
【図４】図１の不良番地記憶回路の他の実施例を示す回
路図。
路図。
【図５】本発明の第２実施例に係るＥＰＲＯＭにおける
リダンダンシー・シグネチャー回路の一例を示す図。
リダンダンシー・シグネチャー回路の一例を示す図。
【図６】従来の半導体メモリの冗長回路における不良番
地記憶回路を示す回路図。
地記憶回路を示す回路図。
【図７】従来の不揮発性半導体メモリの冗長回路におけ
る不良番地記憶回路を示す回路図。
る不良番地記憶回路を示す回路図。
１１、３１…ＥＰＲＯＭセル、２１…書込み用トランジ
スタＴ3 のドレイン領域、２２…読み出し用トランジス
タＴ4 のドレイン領域、２３…書込み用トランジスタＴ
3 および読み出し用トランジスタＴ4 のソース領域、２
４、ＦＧ…浮遊ゲート、２５、ＣＧ、ＣＧ3 、ＣＧ4 …
制御ゲート、５１…リダンダンシー・シグネチャー用外
部端子、５２、５３、５５…Ｎチャネルトランジスタ、
５４…抵抗、６０…ラッチ回路、６２…セレクタ回路、
ＩＶ1 、４１、４２…ＣＭＯＳインバータ回路、ＣＴ1
、ＣＴ2 …ＣＭＯＳトランスファゲート、Ｔ1 …フィ
ードバック用トランジスタ、Ｔ2 、Ｔ2a、Ｔ2b…ストレ
ス緩和用トランジスタ、Ｔ3、Ｔ3a、Ｔ3b…書込み用ト
ランジスタ、Ｔ4 、Ｔ4a、Ｔ4b…読み出し用トランジス
タ、Ｔ5 、Ｔ5a、Ｔ5b…書込み制御用トランジスタ、Ｔ
6a、Ｔ6b…負荷用トランジスタ。
スタＴ3 のドレイン領域、２２…読み出し用トランジス
タＴ4 のドレイン領域、２３…書込み用トランジスタＴ
3 および読み出し用トランジスタＴ4 のソース領域、２
４、ＦＧ…浮遊ゲート、２５、ＣＧ、ＣＧ3 、ＣＧ4 …
制御ゲート、５１…リダンダンシー・シグネチャー用外
部端子、５２、５３、５５…Ｎチャネルトランジスタ、
５４…抵抗、６０…ラッチ回路、６２…セレクタ回路、
ＩＶ1 、４１、４２…ＣＭＯＳインバータ回路、ＣＴ1
、ＣＴ2 …ＣＭＯＳトランスファゲート、Ｔ1 …フィ
ードバック用トランジスタ、Ｔ2 、Ｔ2a、Ｔ2b…ストレ
ス緩和用トランジスタ、Ｔ3、Ｔ3a、Ｔ3b…書込み用ト
ランジスタ、Ｔ4 、Ｔ4a、Ｔ4b…読み出し用トランジス
タ、Ｔ5 、Ｔ5a、Ｔ5b…書込み制御用トランジスタ、Ｔ
6a、Ｔ6b…負荷用トランジスタ。
フロントページの続き (56)参考文献 特開 平２−192099（ＪＰ，Ａ) 特開 昭62−139199（ＪＰ，Ａ) 特開 昭59−72162（ＪＰ，Ａ) 特開 平２−307259（ＪＰ，Ａ) 特開 平２−263399（ＪＰ，Ａ) 特開 平３−83298（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06
Claims (32)
- 【請求項１】 デコードすべきアドレス信号に対応して
不良番地記憶回路が設けられている不揮発性半導体記憶
装置の冗長回路において、 上記不良番地記憶回路は、不良番地データに応じて導通
または非導通状態に設定されるフューズ素子として積層
ゲート構造を有するトランジスタからなる不揮発性メモ
リセルが用いられ、この不揮発性メモリセルは電気的消
去・再書込み可能な読み出し専用メモリセルであり、且
つ浮遊ゲートを共有する書込み用トランジスタと読み出
し用トランジスタとに分けられ、上記書込み用トランジ
スタがエンハンスメント型で、上記読み出し用トランジ
スタが初期化のための消去によりデプレッション化され
ることにより、この読み出し用トランジスタの閾値が上
記書込み用トランジスタの閾値よりも低く設定され、通
常動作時には、上記読み出し用トランジスタの制御ゲー
トに電源電圧に依存しない定電圧が印加されることを特
徴とする不揮発性半導体記憶装置の冗長回路。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置の冗長回路において、通常動作時に前記読み出し用ト
ランジスタの制御ゲートに印加される定電圧は接地電位
であることを特徴とする不揮発性半導体記憶装置の冗長
回路。 - 【請求項３】 請求項１または２に記載の不揮発性半導
体記憶装置の冗長回路において、前記不揮発性メモリセ
ルは、書込み用トランジスタと読み出し用トランジスタ
とが制御ゲートも共有することを特徴とする不揮発性半
導体記憶装置の冗長回路。 - 【請求項４】 請求項１または２に記載の不揮発性半導
体記憶装置の冗長回路において、前記不揮発性メモリセ
ルは、書込み用トランジスタと読み出し用トランジスタ
とが制御ゲートを別々に有し、上記読み出し用トランジ
スタの制御ゲートは接地電位ノードに接続されているこ
とを特徴とする不揮発性半導体記憶装置の冗長回路。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
不揮発性半導体記憶装置の冗長回路において、前記不良
番地記憶回路は、 ＣＭＯＳインバータ回路と、 このＣＭＯＳインバータ回路の出力がゲートに入力し、
ソースが電源ノードに接続され、ドレインが上記ＣＭＯ
Ｓインバータ回路の入力ノードに接続されたフィードバ
ック用のＰチャネルトランジスタと、 上記ＣＭＯＳインバータ回路の入力ノードにドレインが
接続され、ゲートが接地電位に接続されたストレス緩和
用のＮチャネルトランジスタと、 このストレス緩和用トランジスタのソースと接地ノード
との間に接続された前記不揮発性メモリセルの読み出し
用トランジスタと、 前記不揮発性メモリセルのドレインと書込み電圧ノード
との間に接続された書込み制御用トランジスタとを具備
することを特徴とする不揮発性半導体記憶装置の冗長回
路。 - 【請求項６】 請求項１乃至４のいずれか１項に記載の
不揮発性半導体記憶装置の冗長回路において、前記不良
番地記憶回路は、２個の不揮発性メモリセルと、この２
個の不揮発性メモリセルに相補的な書込みを行うための
回路と、上記２個の不揮発性メモリセルの各読み出し用
トランジスタのオン／オフ状態を比較し、その比較結果
に応じてフューズ素子のオン／オフ状態を判定する判定
回路とを具備することを特徴とする不揮発性半導体記憶
装置の冗長回路。 - 【請求項７】 請求項６記載の不揮発性半導体記憶装置
の冗長回路において、前記判定回路は、互いのゲート・
ドレイン相互が接続されたＰチャネルトランジスタを前
記２個の不揮発性メモリセルの読み出し用トランジスタ
の負荷として接続してなるフリップフロップ回路である
ことを特徴とする不揮発性半導体記憶装置の冗長回路。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
不揮発性半導体記憶装置の冗長回路において、さらに、
前記不揮発性メモリセルと同様の不揮発性メモリセルが
リダンダンシー・シグネチャー回路のフューズ素子とし
て用いられていることを特徴とする不揮発性半導体記憶
装置の冗長回路。 - 【請求項９】 各々が制御ゲートと浮遊ゲートを有する
書込み用トランジスタと読み出し用トランジスタとを備
え、データが書き込まれる不揮発性メモリセルと、前記
不揮発性メモリセルに印加されるストレスを緩和して保
護する保護手段とを具備し、 前記不揮発性メモリセルは、電気的消去・再書込み可能
な読み出し専用メモリセルであり、前記書込み用トラン
ジスタと前記読み出し用トランジスタは前記浮遊ゲート
を共用し、前記書込み用トランジスタはエンハンスメン
ト型、及び前記読み出しトランジスタは初期化のための
消去によりディプレッション化され、前記読み出し用ト
ランジスタの制御ゲートには、通常動作時に電源電圧に
依存しない定電圧が供給されるようにしてなり、 前記保護手段は、電流通路の一端が前記読み出し用トラ
ンジスタの電流通路の一端に接続され、ゲートが接地点
に接続され、前記読み出し用トランジスタの一端の電位
をクランプするディプレッション型のストレス緩和用ト
ランジスタを備えることを特徴とするデータ記憶回路。 - 【請求項１０】 請求項９記載のデータ記憶回路におい
て、外部端子と、前記不揮発性メモリセルのオン／オフ
状態に対応する前記外部端子の電位を出力する出力手段
とを更に具備することを特徴とするデータ記憶回路。 - 【請求項１１】 請求項１０記載のデータ記憶回路にお
いて、前記出力手段は、電流通路の一端が前記読み出し
用トランジスタの電流通路の他端に接続されたＭＯＳト
ランジスタと、前記外部端子と前記ＭＯＳトランジスタ
の電流通路の他端との間に接続された第１の負荷手段
と、前記電源と前記ＭＯＳトランジスタの電流通路の他
端との間に接続された第２の負荷手段とを含むことを特
徴とするデータ記憶回路。 - 【請求項１２】 請求項９記載のデータ記憶回路におい
て、前記ストレス緩和用トランジスタの電流通路の他端
には、前記電源電圧が印加されることを特徴とするデー
タ記憶回路。 - 【請求項１３】 請求項９記載のデータ記憶回路におい
て、電流通路が前記書込み用トランジスタのドレインと
書込み用の電源との間に接続され、ゲートに書込み時に
書込み電源電圧、書込み時以外には接地電位が印加され
る書込み制御用トランジスタを更に具備することを特徴
とするデータ記憶回路。 - 【請求項１４】 請求項９記載のデータ記憶回路におい
て、通常動作時に前記読み出し用トランジスタの制御ゲ
ートに印加される電源電圧に依存しない定電圧は、接地
電位であることを特徴とするデータ記憶回路。 - 【請求項１５】 請求項９記載のデータ記憶回路におい
て、前記書込み用トランジスタと前記読み出し用トラン
ジスタは、制御ゲートを共有することを特徴とするデー
タ記憶回路。 - 【請求項１６】 請求項９記載のデータ記憶回路におい
て、前記書込み用トランジスタと前記読み出し用トラン
ジスタは別々の制御ゲートを有し、前記読み出し用トラ
ンジスタの制御ゲートは接地点に接続されることを特徴
とするデータ記憶回路。 - 【請求項１７】 請求項９記載のデータ記憶回路におい
て、前記書込み用トランジスタのゲート長は、前記読み
出し用トランジスタのゲート長よりも短いことを特徴と
するデータ記憶回路。 - 【請求項１８】 各々が制御ゲートと浮遊ゲートを有す
る書込み用トランジスタと読み出し用トランジスタとを
備え、データが書き込まれる不揮発性メモリセルと、前
記不揮発性メモリセルのオン／オフ状態に対応した電位
をラッチするラッチ手段と、前記不揮発性メモリセルに
印加されるストレスを緩和して保護する保護手段とを具
備し、 前記不揮発性メモリセルは、電気的消去・再書込み可能
な読み出し専用メモリセルであり、前記書込み用トラン
ジスタと前記読み出し用トランジスタは前記浮遊ゲート
を共用し、前記書込み用トランジスタはエンハンスメン
ト型、及び前記読み出しトランジスタは初期化のための
消去によりディプレッション化され、前記読み出し用ト
ランジスタの制御ゲートには、通常動作時に電源電圧に
依存しない定電圧が供給されるようにしてなり、 前記保護手段は、電流通路の一端が前記読み出し用トラ
ンジスタの電流通路の一端に接続され、ゲートが接地点
に接続され、前記読み出し用トランジスタの一端の電位
をクランプするディプレッション型のストレス緩和用ト
ランジスタを備えることを特徴とするデータラッチ回
路。 - 【請求項１９】 請求項１８記載のデータラッチ回路に
おいて、前記ラッチ手段の出力に応答して１つのアドレ
ス信号とその反転信号を選択する選択手段を更に具備す
ることを特徴とするデータラッチ回路。 - 【請求項２０】 請求項１８記載のデータラッチ回路に
おいて、通常動作時に前記読み出し用トランジスタの制
御ゲートに印加される電源電圧に依存しない定電圧は、
接地電位であることを特徴とするデータラッチ回路。 - 【請求項２１】 請求項１８記載のデータラッチ回路に
おいて、前記書込み用トランジスタと前記読み出し用ト
ランジスタは、制御ゲートを共有することを特徴とする
データラッチ回路。 - 【請求項２２】 請求項１８記載のデータラッチ回路に
おいて、前記書込み用トランジスタと前記読み出し用ト
ランジスタは別々の制御ゲートを有し、前記読み出し用
トランジスタの制御ゲートは接地点に接続されることを
特徴とするデータラッチ回路。 - 【請求項２３】 請求項１８記載のデータラッチ回路に
おいて、電流通路が前記書込み用トランジスタのドレイ
ンと書込み用の電源との間に接続され、ゲートに書込み
時に書込み電源電圧、書込み時以外には接地電位が印加
される書込み制御用トランジスタを更に具備することを
特徴とするデータラッチ回路。 - 【請求項２４】 請求項１８記載のデータラッチ回路に
おいて、前記ラッチ手段は、ＣＭＯＳインバータ回路
と、ソースが前記電源に接続され、ドレインが前記ＣＭ
ＯＳインバータ回路の入力ノードに接続され、ゲートが
前記ＣＭＯＳインバータ回路の出力ノードに接続され、
フィードバック制御を行うためのＰチャネル型ＭＯＳト
ランジスタとを含むことを特徴とするデータラッチ回
路。 - 【請求項２５】 請求項２４記載のデータラッチ回路に
おいて、前記ＣＭＯＳインバータ回路の入力ノードと前
記電源との間に接続されたキャパシタを更に具備するこ
とを特徴とするデータラッチ回路。 - 【請求項２６】 請求項１８記載のデータラッチ回路に
おいて、前記書込み用トランジスタのゲート長は、前記
読み出し用トランジスタのゲート長よりも短いことを特
徴とするデータラッチ回路。 - 【請求項２７】 各々が制御ゲートと浮遊ゲートを有す
る第１の書込み用トランジスタと第１の読み出し用トラ
ンジスタとを備え、データが書き込まれる第１の不揮発
性メモリセルと、各々が制御ゲートと浮遊ゲートを有す
る第２の書込み用トランジスタと第２の読み出し用トラ
ンジスタとを備え、データが書き込まれる第２の不揮発
性メモリセルと、前記第１，第２の不揮発性メモリセル
のオン／オフ状態に対応した電位をラッチするラッチ手
段とを具備し、 前記第１の不揮発性メモリセルは、電気的消去・再書込
み可能な読み出し専用メモリセルであり、前記第１の書
込み用トランジスタと前記第１の読み出し用トランジス
タは前記浮遊ゲートを共用し、前記第１の書込み用トラ
ンジスタはエンハンスメント型、及び前記第１の読み出
しトランジスタは初期化のための消去によりディプレッ
ション化され、前記第１の読み出し用トランジスタの制
御ゲートには、通常動作時に電源電圧に依存しない定電
圧が供給されるようにしてなり、 前記第２の不揮発性メモリセルは、電気的消去・再書込
み可能な読み出し専用メモリセルであり、前記第２の書
込み用トランジスタと前記第２の読み出し用トランジス
タは前記浮遊ゲートを共用し、前記第２の書込み用トラ
ンジスタはエンハンスメント型、及び前記第２の読み出
しトランジスタは初期化のための消去によりディプレッ
ション化され、前記第２の読み出し用トランジスタの制
御ゲートには、通常動作時に電源電圧に依存しない定電
圧が供給されるようにしてなることを特徴とするデータ
ラッチ回路。 - 【請求項２８】 請求項２７記載のデータラッチ回路に
おいて、前記ラッチ手段はフリップフロップ回路を含む
ことを特徴とするデータラッチ回路。 - 【請求項２９】 請求項２８記載のデータラッチ回路に
おいて、前記フリップフロップ回路は、第１のＰチャネ
ル型ＭＯＳトランジスタと第２のＰチャネル型ＭＯＳト
ランジスタを含み、前記第１のＰチャネル型ＭＯＳトラ
ンジスタは前記第２のＰチャネル型ＭＯＳトランジスタ
のドレインに接続されたゲートと、前記第２のＰチャネ
ル型ＭＯＳトランジスタのゲートに接続されたドレイン
とを有し、前記第１，第２のＰチャネル型ＭＯＳトラン
ジスタはそれぞれ、前記第１の読み出し用トランジスタ
と前記第２の読み出し用トランジスタの負荷として働く
ことを特徴とするデータラッチ回路。 - 【請求項３０】 請求項２９記載のデータラッチ回路に
おいて、電流通路の一端が前記第１の読み出し用トラン
ジスタの電流通路の一端に接続され、他端が前記第１の
Ｐチャネル型ＭＯＳトランジスタに接続され、ゲートが
接地点に接続された第１のストレス緩和用トランジスタ
と、電流通路の一端が前記第２の読み出し用トランジス
タの電流通路の一端に接続され、他端が前記第２のＰチ
ャネル型ＭＯＳトランジスタに接続され、ゲートが接地
点に接続された第２のストレス緩和用トランジスタとを
更に具備することを特徴とするデータラッチ回路。 - 【請求項３１】 請求項２７記載のデータラッチ回路に
おいて、電流通路が前記第１の書込み用トランジスタの
ドレインと書込み用の電源との間に接続され、ゲートに
書込み時に書込み電源電圧、書込み時以外には接地電位
が印加される第１の書込み制御用トランジスタと、電流
通路が前記第２の書込み用トランジスタのドレインと前
記書込み用の電源との間に接続され、ゲートに書込み時
に前記書込み電源電圧、書込み時以外には接地電位が印
加される第２の書込み制御用トランジスタとを更に具備
することを特徴とするデータラッチ回路。 - 【請求項３２】 請求項２７記載のデータラッチ回路に
おいて、前記ラッチ手段の出力に応答して前記アドレス
信号の１つとその反転信号を選択するための選択手段を
更に具備することを特徴とするデータラッチ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18644391A JP2829156B2 (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体記憶装置の冗長回路 |
| US07/917,957 US5311470A (en) | 1991-07-25 | 1992-07-24 | Data latch circuit having non-volatile memory cell |
| EP92112729A EP0525680B1 (en) | 1991-07-25 | 1992-07-24 | Data latch circuit having non-volatile memory cell |
| DE69227413T DE69227413T2 (de) | 1991-07-25 | 1992-07-24 | Zwischenspeicherschaltung für Daten mit einer nichtlöschbaren Speicherzelle |
| KR1019920013353A KR960002017B1 (ko) | 1991-07-25 | 1992-07-25 | 데이터 래치회로 |
| US08/200,438 US5428571A (en) | 1991-07-25 | 1994-02-23 | Data latch circuit having non-volatile memory cell equipped with common floating gate and stress relaxing transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18644391A JP2829156B2 (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体記憶装置の冗長回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528787A JPH0528787A (ja) | 1993-02-05 |
| JP2829156B2 true JP2829156B2 (ja) | 1998-11-25 |
Family
ID=16188541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18644391A Expired - Fee Related JP2829156B2 (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体記憶装置の冗長回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5311470A (ja) |
| EP (1) | EP0525680B1 (ja) |
| JP (1) | JP2829156B2 (ja) |
| KR (1) | KR960002017B1 (ja) |
| DE (1) | DE69227413T2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04289593A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US6781895B1 (en) * | 1991-12-19 | 2004-08-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| DE69326154T2 (de) * | 1993-11-30 | 2000-02-24 | Stmicroelectronics S.R.L., Agrate Brianza | Integrierte Schaltung für die Programmierung einer Speicherzelle eines nicht flüchtigen Speicherregisters |
| DE4342821C1 (de) * | 1993-12-15 | 1994-12-15 | Sgs Thomson Microelectronics | Elektronische Speicherschaltung |
| FR2715782B1 (fr) * | 1994-01-31 | 1996-03-22 | Sgs Thomson Microelectronics | Bascule bistable non volatile programmable, à état initial prédéfini, notamment pour circuit de redondance de mémoire. |
| FR2715759B1 (fr) * | 1994-01-31 | 1996-03-22 | Sgs Thomson Microelectronics | Bascule bistable non volatile programmable, avec réduction de parasites en mode de lecture, notamment pour circuit de redondance de mémoire. |
| FR2715758B1 (fr) * | 1994-01-31 | 1996-03-22 | Sgs Thomson Microelectronics | Bascule bistable non volatile programmable par la source, notamment pour circuit de redondance de mémoire. |
| FR2716743B1 (fr) * | 1994-02-28 | 1996-09-27 | Sgs Thomson Microelectronics | Circuit de redondance de mémoire. |
| US5682345A (en) * | 1995-07-28 | 1997-10-28 | Micron Quantum Devices, Inc. | Non-volatile data storage unit method of controlling same |
| US5627784A (en) * | 1995-07-28 | 1997-05-06 | Micron Quantum Devices, Inc. | Memory system having non-volatile data storage structure for memory control parameters and method |
| US5801985A (en) | 1995-07-28 | 1998-09-01 | Micron Technology, Inc. | Memory system having programmable control parameters |
| US5793775A (en) * | 1996-01-26 | 1998-08-11 | Micron Quantum Devices, Inc. | Low voltage test mode operation enable scheme with hardware safeguard |
| DE69622988D1 (de) * | 1996-03-22 | 2002-09-19 | St Microelectronics Srl | Schaltung um Übereinstimmung zwischen einer darin gespeicherten binären Informationseinheit und einem einkommenden Datum festzustellen |
| US5838040A (en) * | 1997-03-31 | 1998-11-17 | Gatefield Corporation | Nonvolatile reprogrammable interconnect cell with FN tunneling in sense |
| US5764569A (en) * | 1996-09-24 | 1998-06-09 | Altera Corporation | Test structure and method to characterize charge gain in a non-volatile memory |
| US5812477A (en) | 1996-10-03 | 1998-09-22 | Micron Technology, Inc. | Antifuse detection circuit |
| US5838606A (en) * | 1997-04-28 | 1998-11-17 | Mitsubishi Semiconductor America, Inc. | Three-transistor static storage cell |
| US6141247A (en) * | 1997-10-24 | 2000-10-31 | Micron Technology, Inc. | Non-volatile data storage unit and method of controlling same |
| US6038168A (en) * | 1998-06-26 | 2000-03-14 | International Business Machines Corporation | Hot-electron programmable latch for integrated circuit fuse applications and method of programming therefor |
| JP2000036735A (ja) * | 1998-07-17 | 2000-02-02 | Oki Electric Ind Co Ltd | 半導体集積回路およびその省電力化方法 |
| US6097629A (en) * | 1998-09-30 | 2000-08-01 | Simtek Corporation | Non-volatile, static random access memory with high speed store capability |
| US6805435B2 (en) * | 1998-10-16 | 2004-10-19 | Silverbrook Research Pty Ltd | Printhead assembly with an ink distribution arrangement |
| KR100506188B1 (ko) * | 1998-10-27 | 2005-10-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치의 센싱 회로 |
| US6144580A (en) * | 1998-12-11 | 2000-11-07 | Cypress Semiconductor Corp. | Non-volatile inverter latch |
| JP3933817B2 (ja) * | 1999-06-24 | 2007-06-20 | 富士通株式会社 | 不揮発性メモリ回路 |
| US6288436B1 (en) * | 1999-07-27 | 2001-09-11 | International Business Machines Corporation | Mixed fuse technologies |
| ITRM20010556A1 (it) * | 2001-09-12 | 2003-03-12 | Micron Technology Inc | Decodificatore per decodificare i comandi di commutazione a modo di test di circuiti integrati. |
| JP4251815B2 (ja) * | 2002-04-04 | 2009-04-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP4524735B2 (ja) * | 2003-06-20 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7746695B2 (en) * | 2003-12-12 | 2010-06-29 | X-Fab Semiconductor Foundries Ag | Non-volatile semiconductor latch using hot-electron injection devices |
| US7006392B2 (en) * | 2004-01-26 | 2006-02-28 | Micron Technology, Inc. | Memory redundancy programming |
| US7869275B2 (en) * | 2006-10-07 | 2011-01-11 | Active-Semi, Inc. | Memory structure capable of bit-wise write or overwrite |
| US20080232162A1 (en) * | 2007-03-23 | 2008-09-25 | Hing Poh Kuan | One time programming cell structure and method of fabricating the same |
| US7933136B2 (en) * | 2008-11-07 | 2011-04-26 | Seagate Technology Llc | Non-volatile memory cell with multiple resistive sense elements sharing a common switching device |
| US9950746B2 (en) | 2013-12-25 | 2018-04-24 | The Yokohama Rubber Co., Ltd. | Vehicle |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4532607A (en) * | 1981-07-22 | 1985-07-30 | Tokyo Shibaura Denki Kabushiki Kaisha | Programmable circuit including a latch to store a fuse's state |
| DE3275790D1 (en) * | 1982-09-15 | 1987-04-23 | Itt Ind Gmbh Deutsche | Cmos memory cell with floating memory gate |
| US4573144A (en) * | 1982-09-30 | 1986-02-25 | Motorola, Inc. | Common floating gate programmable link |
| US4532611A (en) * | 1982-11-01 | 1985-07-30 | Motorola, Inc. | Redundant memory circuit |
| JPS6038799A (ja) * | 1983-08-11 | 1985-02-28 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ用読み出し回路 |
| US4571707A (en) * | 1984-02-23 | 1986-02-18 | Nec Corporation | Memory circuit with improved redundant structure |
| US4621346A (en) * | 1984-09-20 | 1986-11-04 | Texas Instruments Incorporated | Low power CMOS fuse circuit |
| JPS6180597A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
| JPS61123169A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | 半導体集積回路 |
| US4663740A (en) * | 1985-07-01 | 1987-05-05 | Silicon Macrosystems Incorporated | High speed eprom cell and array |
| JP2554620B2 (ja) * | 1985-12-12 | 1996-11-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US4823320A (en) * | 1986-05-08 | 1989-04-18 | Texas Instruments Incorporated | Electrically programmable fuse circuit for an integrated-circuit chip |
| US4803659A (en) * | 1987-01-22 | 1989-02-07 | Intel Corporation | EPROM latch circuit |
| US4788663A (en) * | 1987-04-24 | 1988-11-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with a lightly-doped drain structure |
| US4852063A (en) * | 1987-11-23 | 1989-07-25 | Ford Aerospace & Communications Corporation | Programmable voltage offset circuit |
| US5005155A (en) * | 1988-06-15 | 1991-04-02 | Advanced Micro Devices, Inc. | Optimized electrically erasable PLA cell for minimum read disturb |
| JPH02192099A (ja) * | 1988-10-28 | 1990-07-27 | Toshiba Corp | 半導体メモリ |
| JP2580752B2 (ja) * | 1988-12-27 | 1997-02-12 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5088066A (en) * | 1989-02-10 | 1992-02-11 | Intel Corporation | Redundancy decoding circuit using n-channel transistors |
| JPH02263399A (ja) * | 1989-04-03 | 1990-10-26 | Mitsubishi Electric Corp | 半導体装置 |
| US4980859A (en) * | 1989-04-07 | 1990-12-25 | Xicor, Inc. | NOVRAM cell using two differential decouplable nonvolatile memory elements |
| JPH02307259A (ja) * | 1989-05-23 | 1990-12-20 | Seiko Epson Corp | 高電圧発生回路 |
| JPH0815000B2 (ja) * | 1989-08-25 | 1996-02-14 | シャープ株式会社 | 半導体記憶装置 |
| JPH07105159B2 (ja) * | 1989-11-16 | 1995-11-13 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
| FR2659165A1 (fr) * | 1990-03-05 | 1991-09-06 | Sgs Thomson Microelectronics | Memoire ultra-rapide comportant un limiteur de la tension de drain des cellules. |
| US5231602A (en) * | 1990-04-25 | 1993-07-27 | Advanced Micro Devices, Inc. | Apparatus and method for improving the endurance of floating gate devices |
| US5247477A (en) * | 1991-05-31 | 1993-09-21 | Altera Corporation | Method of programming floating gate memory devices aided by potential applied to read channel |
-
1991
- 1991-07-25 JP JP18644391A patent/JP2829156B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-24 US US07/917,957 patent/US5311470A/en not_active Expired - Lifetime
- 1992-07-24 EP EP92112729A patent/EP0525680B1/en not_active Expired - Lifetime
- 1992-07-24 DE DE69227413T patent/DE69227413T2/de not_active Expired - Fee Related
- 1992-07-25 KR KR1019920013353A patent/KR960002017B1/ko not_active IP Right Cessation
-
1994
- 1994-02-23 US US08/200,438 patent/US5428571A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002017B1 (ko) | 1996-02-09 |
| EP0525680B1 (en) | 1998-10-28 |
| US5311470A (en) | 1994-05-10 |
| US5428571A (en) | 1995-06-27 |
| DE69227413T2 (de) | 1999-04-22 |
| DE69227413D1 (de) | 1998-12-03 |
| EP0525680A2 (en) | 1993-02-03 |
| KR930003171A (ko) | 1993-02-24 |
| EP0525680A3 (ja) | 1995-03-01 |
| JPH0528787A (ja) | 1993-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2829156B2 (ja) | 不揮発性半導体記憶装置の冗長回路 | |
| US6288944B1 (en) | NAND type nonvolatile memory with improved erase-verify operations | |
| US7002828B2 (en) | Flash cell fuse circuit | |
| US6654272B2 (en) | Flash cell fuse circuit | |
| US6337825B2 (en) | Semiconductor memory device | |
| US6327180B2 (en) | Semiconductor memory device for effecting erasing operation in block unit | |
| JP2001358313A (ja) | 半導体装置 | |
| JP3093649B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP3895855B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100506978B1 (ko) | 휘발성 반도체 메모리의 제조공정에서 제조된 불휘발성메모리 셀 트랜지스터를 퓨즈소자로서 갖는 반도체 집적회로장치 | |
| US7209387B2 (en) | Non-volatile programmable fuse apparatus in a flash memory with pairs of supercells programmed in a complementary fashion | |
| US8144493B2 (en) | CAM cell memory device | |
| US6115293A (en) | Non-volatile semiconductor memory device | |
| US5327392A (en) | Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise | |
| EP0377841B1 (en) | Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise | |
| US8680887B2 (en) | Nonvolatile configuration memory | |
| KR100657148B1 (ko) | 플래시 메모리 및 그 레퍼런스 셀 제어 방법 | |
| JP3103163B2 (ja) | 不揮発性半導体記憶回路 | |
| JPH05298898A (ja) | 不揮発性半導体記憶装置 | |
| JP3604256B2 (ja) | フューズ回路 | |
| JP2875068B2 (ja) | バイアス電位発生回路 | |
| KR0169413B1 (ko) | 불 휘발성 반도체 메모리의 소거검증 방법 | |
| JPH0528782A (ja) | 不揮発性半導体記憶装置 | |
| KR20000002889A (ko) | 플래시 메모리 장치의 페이지 버퍼 | |
| JP3167309B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070918 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080918 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090918 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |