JPH0528782A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0528782A JPH0528782A JP3186441A JP18644191A JPH0528782A JP H0528782 A JPH0528782 A JP H0528782A JP 3186441 A JP3186441 A JP 3186441A JP 18644191 A JP18644191 A JP 18644191A JP H0528782 A JPH0528782 A JP H0528782A
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Abstract
(57)【要約】
【目的】EEPROMにおいて、ダミーセルの閾値を任
意の値に設定できるようにし、初期化のために紫外線を
照射してデータ消去を行った後のダミーセルの閾値にか
かわりなく、ダミーセルの閾値を所望値に設定して読み
出し時のダミーセル側ビット線電位を精度よく設定する
ことにより、読み出しの高速化を十分に達成する。 【構成】EEPROMにおいて、本体セル1からの読み
出し電位のデータ判定基準を与えるダミーセル11に対
する書込みを行うためのダミーセル用書込み回路10を
有することを特徴とする。
意の値に設定できるようにし、初期化のために紫外線を
照射してデータ消去を行った後のダミーセルの閾値にか
かわりなく、ダミーセルの閾値を所望値に設定して読み
出し時のダミーセル側ビット線電位を精度よく設定する
ことにより、読み出しの高速化を十分に達成する。 【構成】EEPROMにおいて、本体セル1からの読み
出し電位のデータ判定基準を与えるダミーセル11に対
する書込みを行うためのダミーセル用書込み回路10を
有することを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、積層ゲート構造の不揮
発性メモリセルのアレイを用いた不揮発性半導体記憶装
置に係り、特にダミーセルの書込みを行う回路に関す
る。
発性メモリセルのアレイを用いた不揮発性半導体記憶装
置に係り、特にダミーセルの書込みを行う回路に関す
る。
【0002】
【従来の技術】EPROM(紫外線消去・再書込み可能
な読み出し専用メモリ)やEEPROM(電気的消去・
再書込み可能な読み出し専用メモリ)においては、メモ
リセルとして積層ゲート構造(スタック・ゲート)を有
する1個のMOSトランジスタが用いられる。このセル
トランジスタに対するデータの書込みは、制御ゲートお
よびドレインに高電圧を印加し、ドレイン近傍に生じる
チャネル・ホット・エレクトロンを浮遊ゲートに注入す
ることに行う。このエレクトロンが注入されたセルトラ
ンジスタは、制御ゲートからみた閾値が上昇する。上記
セルトランジスタのデータの読み出しは、制御ゲートに
読み出し電源電位Vccを印加し、セルトランジスタがオ
ンするかオフするかによってデータの判定を行う。
な読み出し専用メモリ)やEEPROM(電気的消去・
再書込み可能な読み出し専用メモリ)においては、メモ
リセルとして積層ゲート構造(スタック・ゲート)を有
する1個のMOSトランジスタが用いられる。このセル
トランジスタに対するデータの書込みは、制御ゲートお
よびドレインに高電圧を印加し、ドレイン近傍に生じる
チャネル・ホット・エレクトロンを浮遊ゲートに注入す
ることに行う。このエレクトロンが注入されたセルトラ
ンジスタは、制御ゲートからみた閾値が上昇する。上記
セルトランジスタのデータの読み出しは、制御ゲートに
読み出し電源電位Vccを印加し、セルトランジスタがオ
ンするかオフするかによってデータの判定を行う。
【0003】なお、EEPROMセルの代表例として
は、ETOX(米国インテル社登録商標)型セルと呼ば
れるトンネル・オキサイド型EPROM(EPROM with T
unnelOxide )セルがある。
は、ETOX(米国インテル社登録商標)型セルと呼ば
れるトンネル・オキサイド型EPROM(EPROM with T
unnelOxide )セルがある。
【0004】図6は、EPROMで一般的に用いられて
いる読み出し回路を示す回路図である。Vccは読み出し
電源電位(通常、5V)、Vssは接地電位、1…はメモ
リセル(本体セル)、2…はビット線、3…は列選択用
のエンハンスメント型Nチャネルトランジスタ、5はビ
ット線トランスファゲート用のエンハンスメント型Nチ
ャネルトランジスタ、6はバイアス回路、7はゲート・
ドレイン相互が接続されたビット線負荷用のエンハンス
メント型Pチャネルトランジスタ、8はセンス線、9は
ワード線、11はダミーセル、12はダミーセル側ビッ
ト線、13はダミーセル側列選択用のエンハンスメント
型Nチャネルトランジスタ、15はダミーセル側ビット
線トランスファゲート用のエンハンスメント型Nチャネ
ルトランジスタ、16はダミーセル側のバイアス回路、
17はゲート・ドレイン相互が接続されたダミービット
線負荷用のエンハンスメント型Pチャネルトランジス
タ、18はダミーセル側センス線、19はダミーワード
線、20は差動型センスアンプである。上記バイアス回
路6は、読み出し時に前記トランジスタ5に所定のバイ
アス電位(例えば3V程度)を供給するためのものであ
る。上記トランジスタ5は基板バイアス効果を含めた閾
値電圧が1.5V程度となるように設定されており、ビ
ット線電位を1.5V程度にクランプするように作用す
る。このようにクランプする理由は、本体セル1の長時
間の読み出し中に誤書込みが生じることを防止すること
にある。前記ダミーセル側のバイアス回路16は上記バ
イアス回路6と同様のものであり、ダミーセル側のトラ
ンジスタ15は上記トランジスタ4および5と同様の作
用によりダミーセル側ビット線電位を1.5V程度にク
ランプする。
いる読み出し回路を示す回路図である。Vccは読み出し
電源電位(通常、5V)、Vssは接地電位、1…はメモ
リセル(本体セル)、2…はビット線、3…は列選択用
のエンハンスメント型Nチャネルトランジスタ、5はビ
ット線トランスファゲート用のエンハンスメント型Nチ
ャネルトランジスタ、6はバイアス回路、7はゲート・
ドレイン相互が接続されたビット線負荷用のエンハンス
メント型Pチャネルトランジスタ、8はセンス線、9は
ワード線、11はダミーセル、12はダミーセル側ビッ
ト線、13はダミーセル側列選択用のエンハンスメント
型Nチャネルトランジスタ、15はダミーセル側ビット
線トランスファゲート用のエンハンスメント型Nチャネ
ルトランジスタ、16はダミーセル側のバイアス回路、
17はゲート・ドレイン相互が接続されたダミービット
線負荷用のエンハンスメント型Pチャネルトランジス
タ、18はダミーセル側センス線、19はダミーワード
線、20は差動型センスアンプである。上記バイアス回
路6は、読み出し時に前記トランジスタ5に所定のバイ
アス電位(例えば3V程度)を供給するためのものであ
る。上記トランジスタ5は基板バイアス効果を含めた閾
値電圧が1.5V程度となるように設定されており、ビ
ット線電位を1.5V程度にクランプするように作用す
る。このようにクランプする理由は、本体セル1の長時
間の読み出し中に誤書込みが生じることを防止すること
にある。前記ダミーセル側のバイアス回路16は上記バ
イアス回路6と同様のものであり、ダミーセル側のトラ
ンジスタ15は上記トランジスタ4および5と同様の作
用によりダミーセル側ビット線電位を1.5V程度にク
ランプする。
【0005】上記回路は、本体セル1からの読み出し電
位をセンスアンプ20に入力してリファレンス電位(ダ
ミーセル11からの読み出し電位)と比較するシングル
エンド型センスアンプ方式が用いられている。また、本
体セル1からの読み出し電位をビット線トランスファゲ
ート用のトランジスタ5により増幅した後にセンスアン
プ20に入力する二段センス方式が用いられている。
位をセンスアンプ20に入力してリファレンス電位(ダ
ミーセル11からの読み出し電位)と比較するシングル
エンド型センスアンプ方式が用いられている。また、本
体セル1からの読み出し電位をビット線トランスファゲ
ート用のトランジスタ5により増幅した後にセンスアン
プ20に入力する二段センス方式が用いられている。
【0006】なお、前記バイアス回路6および16は、
読み出し時以外には0Vを出力し、前記トランジスタ5
および15をオフにしてビット線2およびダミービット
線12からセンスアンプ20側の回路を電気的に切り離
す。
読み出し時以外には0Vを出力し、前記トランジスタ5
および15をオフにしてビット線2およびダミービット
線12からセンスアンプ20側の回路を電気的に切り離
す。
【0007】次に、上記読み出し回路の動作を説明す
る。アドレス信号により選択されたワード線9およびビ
ット線2に接続されている本体セル1(選択セル)が書
込み状態(オフ状態)であると、これに接続されている
ビット線2の電位は高レベルになり、この高レベルは本
例では1.5Vになる。上記とは逆に、選択セル1が非
書込み状態(オン状態)であると、これに接続されてい
るビット線2の電位は低レベルになり、この低レベルは
ビット線トランスファゲート用トランジスタ5のサイズ
を調整すれば1.2Vにすることが可能である。従っ
て、ビット線電位を0.3V程度の振幅に絞り込むこと
が可能になる。また、ビット線負荷用トランジスタ7の
閾値電圧が−1.0Vであると、ビット線電位が高レベ
ル(1.5V)の時にセンス線8の電位は4Vになり、
ビット線負荷用トランジスタ7のサイズを調整すること
により、ビット線電位が低レベル(1.2V)の時にセ
ンス線8の電位を例えば3Vにすることが可能になる。
即ち、ビット線2の僅かな振幅(0.3V)が1Vに増
幅されるようになる。以後、このようにビット線電位の
小さな振幅をトランスファゲート用トランジスタ5およ
び負荷用トランジスタ7を用いて増幅する回路方式をレ
ベルシフト回路方式と呼ぶことにする。
る。アドレス信号により選択されたワード線9およびビ
ット線2に接続されている本体セル1(選択セル)が書
込み状態(オフ状態)であると、これに接続されている
ビット線2の電位は高レベルになり、この高レベルは本
例では1.5Vになる。上記とは逆に、選択セル1が非
書込み状態(オン状態)であると、これに接続されてい
るビット線2の電位は低レベルになり、この低レベルは
ビット線トランスファゲート用トランジスタ5のサイズ
を調整すれば1.2Vにすることが可能である。従っ
て、ビット線電位を0.3V程度の振幅に絞り込むこと
が可能になる。また、ビット線負荷用トランジスタ7の
閾値電圧が−1.0Vであると、ビット線電位が高レベ
ル(1.5V)の時にセンス線8の電位は4Vになり、
ビット線負荷用トランジスタ7のサイズを調整すること
により、ビット線電位が低レベル(1.2V)の時にセ
ンス線8の電位を例えば3Vにすることが可能になる。
即ち、ビット線2の僅かな振幅(0.3V)が1Vに増
幅されるようになる。以後、このようにビット線電位の
小さな振幅をトランスファゲート用トランジスタ5およ
び負荷用トランジスタ7を用いて増幅する回路方式をレ
ベルシフト回路方式と呼ぶことにする。
【0008】ここで、ダミーセル11、ダミーセル側の
列選択用トランジスタ13、ビット線トランスファゲー
ト用トランジスタ15の各サイズ(チャネル幅W/チャ
ネル長L)を、それぞれ対応して、本体セル1、本体セ
ル側の列選択用トランジスタ3…、ビット線トランスフ
ァゲート用トランジスタ5の各サイズと同一に設定して
おくものとする。そして、セル11を非書込み状態(オ
ン状態)に設定すると共にその制御ゲート(ダミーワー
ド線19)に読み出し電源電位Vccを与えることによ
り、選択された本体セル1が非書込み状態である場合
に、本体セル1およびダミーセル11には同じ電流量が
流れることになる。
列選択用トランジスタ13、ビット線トランスファゲー
ト用トランジスタ15の各サイズ(チャネル幅W/チャ
ネル長L)を、それぞれ対応して、本体セル1、本体セ
ル側の列選択用トランジスタ3…、ビット線トランスフ
ァゲート用トランジスタ5の各サイズと同一に設定して
おくものとする。そして、セル11を非書込み状態(オ
ン状態)に設定すると共にその制御ゲート(ダミーワー
ド線19)に読み出し電源電位Vccを与えることによ
り、選択された本体セル1が非書込み状態である場合
に、本体セル1およびダミーセル11には同じ電流量が
流れることになる。
【0009】ここで、ダミーセル側ビット線負荷用トラ
ンジスタ17のサイズを本体セル側ビット線負荷用トラ
ンジスタ7のサイズよりも大きく設定することにより、
ダミーセル側ビット線負荷用トランジスタ17のコンダ
クタンスを本体セル側ビット線負荷用トランジスタ7の
コンダクタンスよりも高く設定しておけば、ダミーセル
側センス線18の電位は本体セル側センス線8の低レベ
ルよりも高くなる。
ンジスタ17のサイズを本体セル側ビット線負荷用トラ
ンジスタ7のサイズよりも大きく設定することにより、
ダミーセル側ビット線負荷用トランジスタ17のコンダ
クタンスを本体セル側ビット線負荷用トランジスタ7の
コンダクタンスよりも高く設定しておけば、ダミーセル
側センス線18の電位は本体セル側センス線8の低レベ
ルよりも高くなる。
【0010】同時に、ダミーセル側ビット線負荷用トラ
ンジスタ17のコンダクタンスを調整しておくことによ
り、ダミーセル側センス線18の電位が本体セル側セン
ス線8の高レベルよりも低くなるように(本体セル側セ
ンス線8の低レベルと高レベルとの中間電位となるよう
に)設定することが可能になる。
ンジスタ17のコンダクタンスを調整しておくことによ
り、ダミーセル側センス線18の電位が本体セル側セン
ス線8の高レベルよりも低くなるように(本体セル側セ
ンス線8の低レベルと高レベルとの中間電位となるよう
に)設定することが可能になる。
【0011】従って、本体セル側センス線8の電位とダ
ミーセル側センス線18の電位とを差動型のセンスアン
プ20で比較して増幅することにより、本体セル1が書
込み状態であるか否かを判別することが可能になる。
ミーセル側センス線18の電位とを差動型のセンスアン
プ20で比較して増幅することにより、本体セル1が書
込み状態であるか否かを判別することが可能になる。
【0012】上記したような読み出し回路は、オン状態
のセルをダミーセル11として用いることにより、プロ
セス・パラメータのばらつきに対するマージンが拡がる
という利点がある。従って、EPROMでは、オン状態
のセルの閾値が意図的に決まる紫外線消去型のセルを用
いるので、上記のような読み出し回路を使用することは
極めて有効である。
のセルをダミーセル11として用いることにより、プロ
セス・パラメータのばらつきに対するマージンが拡がる
という利点がある。従って、EPROMでは、オン状態
のセルの閾値が意図的に決まる紫外線消去型のセルを用
いるので、上記のような読み出し回路を使用することは
極めて有効である。
【0013】しかし、従来のEEPROMでは、電気的
に消去可能なセル(例えばETOX型セル)のオン状態
の閾値を的確に決め難いので、上記のような読み出し回
路を使用すると、次に述べるような問題(a)、(b)
が起る。
に消去可能なセル(例えばETOX型セル)のオン状態
の閾値を的確に決め難いので、上記のような読み出し回
路を使用すると、次に述べるような問題(a)、(b)
が起る。
【0014】即ち、(a)ETOX型セルは、紫外線消
去型セルのように紫外線消去によっつてオン状態のセル
の閾値が一義的に決まるのではなく、消去時間が長い
程、閾値が低下するので、読み出し時のダミーセル側ビ
ット線電位を精密に設定することが困難になり、本体セ
ルがオン状態の時とオフ状態の時とで読み出しマージン
が異なってしまい、結果的に読み出し速度が低下するお
それがある。
去型セルのように紫外線消去によっつてオン状態のセル
の閾値が一義的に決まるのではなく、消去時間が長い
程、閾値が低下するので、読み出し時のダミーセル側ビ
ット線電位を精密に設定することが困難になり、本体セ
ルがオン状態の時とオフ状態の時とで読み出しマージン
が異なってしまい、結果的に読み出し速度が低下するお
それがある。
【0015】また、(b)ETOX型セルは、非書込み
状態(浮遊ゲートに電荷が蓄積されていない状態)での
閾値が高くなるおそれがある。つまり、ETOX型セル
は、ゲート絶縁膜(トンネル絶縁膜)にトンネル電流を
流すことにより消去を行うので、上記ゲート絶縁膜とし
て10nm程度の膜厚の薄膜を用いている。従って、十
分な書込み特性を保証するためには、閾値制御のための
イオン注入(チャネル・インプランテーション)に多く
のドーズ量が必要であり、この結果、制御ゲートからみ
た閾値が3V近く(因みに、EPROMセルは2V程度
である。)に上がるおそれがある。
状態(浮遊ゲートに電荷が蓄積されていない状態)での
閾値が高くなるおそれがある。つまり、ETOX型セル
は、ゲート絶縁膜(トンネル絶縁膜)にトンネル電流を
流すことにより消去を行うので、上記ゲート絶縁膜とし
て10nm程度の膜厚の薄膜を用いている。従って、十
分な書込み特性を保証するためには、閾値制御のための
イオン注入(チャネル・インプランテーション)に多く
のドーズ量が必要であり、この結果、制御ゲートからみ
た閾値が3V近く(因みに、EPROMセルは2V程度
である。)に上がるおそれがある。
【0016】これにより、EEPROMの製造に際し
て、ウェーハ状態でテストし、さらに、初期化のために
紫外線を照射してデータ消去を行うことによってセルの
閾値が上記したように高くなったままの状態で製品化さ
れて工場から出荷されると、EEPROMの使用に際し
て、読み出し時に十分なオン電流が流れなくなり、読み
出し速度が低下するおそれがある。
て、ウェーハ状態でテストし、さらに、初期化のために
紫外線を照射してデータ消去を行うことによってセルの
閾値が上記したように高くなったままの状態で製品化さ
れて工場から出荷されると、EEPROMの使用に際し
て、読み出し時に十分なオン電流が流れなくなり、読み
出し速度が低下するおそれがある。
【0017】
【発明が解決しようとする課題】上記したように従来の
EEPROMは、セルのオン状態の閾値を的確に決め難
いことに起因して読み出し速度が低下するおそれがある
という問題があった。
EEPROMは、セルのオン状態の閾値を的確に決め難
いことに起因して読み出し速度が低下するおそれがある
という問題があった。
【0018】本発明は上記の問題点を解決すべくなされ
たもので、ダミーセルの閾値を任意の値に設定すること
が可能になり、初期化のために紫外線を照射してデータ
消去を行った後のダミーセルの閾値にかかわりなく、ダ
ミーセルの閾値を所望値に設定して読み出し時のダミー
セル側ビット線電位を精度よく設定することにより、読
み出しの高速化を十分に達成し得る不揮発性半導体記憶
装置を提供することを目的とする。
たもので、ダミーセルの閾値を任意の値に設定すること
が可能になり、初期化のために紫外線を照射してデータ
消去を行った後のダミーセルの閾値にかかわりなく、ダ
ミーセルの閾値を所望値に設定して読み出し時のダミー
セル側ビット線電位を精度よく設定することにより、読
み出しの高速化を十分に達成し得る不揮発性半導体記憶
装置を提供することを目的とする。
【0019】
【課題を解決するための手段】本発明は、電気的消去・
再書込み可能な不揮発性半導体記憶装置において、本体
セルからの読み出し電位のデータ判定基準を与えるダミ
ーセルに対して書込みが可能なダミーセル用書込み回路
を有することを特徴とする。
再書込み可能な不揮発性半導体記憶装置において、本体
セルからの読み出し電位のデータ判定基準を与えるダミ
ーセルに対して書込みが可能なダミーセル用書込み回路
を有することを特徴とする。
【0020】
【作用】ダミーセル用書込み回路によって、ダミーセル
の閾値を任意の値に設定することが可能になる。従っ
て、EEPROMの製造に際して、ウェーハ状態でテス
トし、さらに、初期化のために紫外線を照射してデータ
消去を行った後のダミーセルの閾値にかかわりなく、ダ
ミーセルの閾値を所望値に設定できるので、回路動作お
よびプロセス上のマージンが拡大する。換言すれば、読
み出し時のダミーセル側ビット線電位を精度よく設定す
ることにより、読み出しの高速化を十分に達成すること
ができる。
の閾値を任意の値に設定することが可能になる。従っ
て、EEPROMの製造に際して、ウェーハ状態でテス
トし、さらに、初期化のために紫外線を照射してデータ
消去を行った後のダミーセルの閾値にかかわりなく、ダ
ミーセルの閾値を所望値に設定できるので、回路動作お
よびプロセス上のマージンが拡大する。換言すれば、読
み出し時のダミーセル側ビット線電位を精度よく設定す
ることにより、読み出しの高速化を十分に達成すること
ができる。
【0021】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明のEEPROMの一実施例
の一部を示す回路図である。
に説明する。図1は、本発明のEEPROMの一実施例
の一部を示す回路図である。
【0022】この回路は、前述した図6の回路におい
て、本体セル1…およびダミーセル11としてEEPR
OMセル(例えばETOX型セル)が用いられ、さら
に、ダミーセル11に対する書込みが可能なダミーセル
用書込み回路10が付加されたものであり、図6中と同一
部分には同一符号を付している。
て、本体セル1…およびダミーセル11としてEEPR
OMセル(例えばETOX型セル)が用いられ、さら
に、ダミーセル11に対する書込みが可能なダミーセル
用書込み回路10が付加されたものであり、図6中と同一
部分には同一符号を付している。
【0023】上記ダミーセル用書込み回路10は、書込み
用のエンハンスメント型Nチャネルトランジスタ23の
ソースと前記列選択用トランジスタ3…のドレインとの
間に接続され、本体セル書込み時にオン状態、ダミーセ
ル書込み時にオフ状態に制御される本体セル側選択用
(第1のトランスファゲート用)のエンハンスメント型
Nチャネルトランジスタ21と、同じく上記書込み用ト
ランジスタ23のソースと前記ダミーセル側列選択用ト
ランジスタ13のドレインとの間に接続され、本体セル
書込み時にオフ状態、ダミーセル書込み時にオン状態に
制御されるダミーセル側選択用(第2のトランスファゲ
ート用)のエンハンスメント型Nチャネルトランジスタ
22とを有する。上記書込み用トランジスタ23は、ド
レインが書込み電圧Vppノードに接続され、そのゲート
には、データ入/出力パッド(図2中30)から入力さ
れた書込みデータDinに応じて書込みレベル(“H”レ
ベル)/非書込みレベル(“L”レベル)になる書込み
制御電圧がデータ線24から印加される。
用のエンハンスメント型Nチャネルトランジスタ23の
ソースと前記列選択用トランジスタ3…のドレインとの
間に接続され、本体セル書込み時にオン状態、ダミーセ
ル書込み時にオフ状態に制御される本体セル側選択用
(第1のトランスファゲート用)のエンハンスメント型
Nチャネルトランジスタ21と、同じく上記書込み用ト
ランジスタ23のソースと前記ダミーセル側列選択用ト
ランジスタ13のドレインとの間に接続され、本体セル
書込み時にオフ状態、ダミーセル書込み時にオン状態に
制御されるダミーセル側選択用(第2のトランスファゲ
ート用)のエンハンスメント型Nチャネルトランジスタ
22とを有する。上記書込み用トランジスタ23は、ド
レインが書込み電圧Vppノードに接続され、そのゲート
には、データ入/出力パッド(図2中30)から入力さ
れた書込みデータDinに応じて書込みレベル(“H”レ
ベル)/非書込みレベル(“L”レベル)になる書込み
制御電圧がデータ線24から印加される。
【0024】上記第1のトランスファゲート用トランジ
スタ21のゲートには、書込みイネーブル信号WEが印加
され、この信号WEは本体セル1の書込み時に書込み電圧
Vppになり、読み出し時に接地電位Vssになる。
スタ21のゲートには、書込みイネーブル信号WEが印加
され、この信号WEは本体セル1の書込み時に書込み電圧
Vppになり、読み出し時に接地電位Vssになる。
【0025】また、前記第2のトランスファゲート用ト
ランジスタ22のゲートには、ダミー書込みイネーブル
信号DMWEが印加され、この信号DMWEは、ダミーセルの書
込み時に書込み電圧Vppになり、読み出し時に接地電位
Vssになる。
ランジスタ22のゲートには、ダミー書込みイネーブル
信号DMWEが印加され、この信号DMWEは、ダミーセルの書
込み時に書込み電圧Vppになり、読み出し時に接地電位
Vssになる。
【0026】なお、本体セル1およびダミーセル11の
ドレイン/制御ゲート/ソースには、読み出し/書込み
/消去の各動作モードに応じて下記の表1に示す電圧が
与えられる。
ドレイン/制御ゲート/ソースには、読み出し/書込み
/消去の各動作モードに応じて下記の表1に示す電圧が
与えられる。
【0027】
【表1】
【0028】即ち、読み出し時には、本体セル1および
ダミーセル11のソースに0V、制御ゲートにVcc、ド
レインには長時間の読み出しによる誤書込みを防止する
ための読み出し中間電圧(例えば1V)を与える。これ
により、選択セル1のオン/オフ状態に応じてセンス線
電位が決まり、ダミーセル1のオン状態に応じてダミー
セル側センス線電位が決まり、上記センス線電位とダミ
ーセル側センス線電位とが比較され、選択セル1のデー
タの論理レベルが判定される。
ダミーセル11のソースに0V、制御ゲートにVcc、ド
レインには長時間の読み出しによる誤書込みを防止する
ための読み出し中間電圧(例えば1V)を与える。これ
により、選択セル1のオン/オフ状態に応じてセンス線
電位が決まり、ダミーセル1のオン状態に応じてダミー
セル側センス線電位が決まり、上記センス線電位とダミ
ーセル側センス線電位とが比較され、選択セル1のデー
タの論理レベルが判定される。
【0029】書込み時には、書込み用トランジスタ23
は書込みデータに応じてオンあるいはオフになる。選択
セル1に対する書込み時には、本体セル側選択用トラン
ジスタ21がオンになり、選択セル1のソースに0V、
基板にも0V、制御ゲートおよびドレインには高電圧で
ある書込み電圧Vppをそれぞれ与える。すると、選択セ
ル1のドレイン・ソース間にオン電流が流れ、ドレイン
近傍でホット・エレクトロンおよびホット・ホールの対
が発生する。そして、ホールは基板電流として基板に流
れるが、ホット・エレクトロンが選択セル1の浮遊ゲー
トに注入されることにより、制御ゲートからみた閾値が
上昇し、書き込みが完了する。ダミーセル11に対する
書込み時には、ダミーセル側選択用トランジスタ22が
オンになり、ダミーセル11のソースに0V、基板にも
0V、制御ゲートおよびドレインには書込み電圧Vppを
それぞれ与えることにより、書き込みが行われる。
は書込みデータに応じてオンあるいはオフになる。選択
セル1に対する書込み時には、本体セル側選択用トラン
ジスタ21がオンになり、選択セル1のソースに0V、
基板にも0V、制御ゲートおよびドレインには高電圧で
ある書込み電圧Vppをそれぞれ与える。すると、選択セ
ル1のドレイン・ソース間にオン電流が流れ、ドレイン
近傍でホット・エレクトロンおよびホット・ホールの対
が発生する。そして、ホールは基板電流として基板に流
れるが、ホット・エレクトロンが選択セル1の浮遊ゲー
トに注入されることにより、制御ゲートからみた閾値が
上昇し、書き込みが完了する。ダミーセル11に対する
書込み時には、ダミーセル側選択用トランジスタ22が
オンになり、ダミーセル11のソースに0V、基板にも
0V、制御ゲートおよびドレインには書込み電圧Vppを
それぞれ与えることにより、書き込みが行われる。
【0030】消去時には、本体セル1およびダミーセル
11のソースに高電圧Vpp、制御ゲートに0Vを与え、
列選択用トランジスタ3…および13をオフ状態にして
ドレインを浮遊状態に設定する。この時、制御ゲート・
浮遊ゲート間の容量と浮遊ゲート・ソース間の容量との
容量比およびソース電圧に応じて浮遊ゲート電位が設定
され、ソースと浮遊ゲートとの間のトンネル絶縁膜にフ
ゥラー・ノルトハイム(Fowler−Nordheim)トンネル電
流が流れることにより浮遊ゲートからエレクトロンが引
き抜かれ、消去が完了する(閾値が書き込み前の状態に
なる)。なお、浮遊ゲートからのエレクトロンの引き抜
き効率を上げるために、制御ゲートに負電圧を与える場
合もある。
11のソースに高電圧Vpp、制御ゲートに0Vを与え、
列選択用トランジスタ3…および13をオフ状態にして
ドレインを浮遊状態に設定する。この時、制御ゲート・
浮遊ゲート間の容量と浮遊ゲート・ソース間の容量との
容量比およびソース電圧に応じて浮遊ゲート電位が設定
され、ソースと浮遊ゲートとの間のトンネル絶縁膜にフ
ゥラー・ノルトハイム(Fowler−Nordheim)トンネル電
流が流れることにより浮遊ゲートからエレクトロンが引
き抜かれ、消去が完了する(閾値が書き込み前の状態に
なる)。なお、浮遊ゲートからのエレクトロンの引き抜
き効率を上げるために、制御ゲートに負電圧を与える場
合もある。
【0031】上記実施例のEEPROMによれば、デー
タ消去後にダミーセル11に書込みを行うことによりダ
ミーセル11の閾値を任意の値に設定することが可能に
なる。従って、EEPROMの製造に際して、ウェーハ
状態でテストし、さらに、初期化のために紫外線を照射
してデータ消去を行った後のダミーセル11の閾値にか
かわりなく、ダミーセル11の閾値を所望値に正確に設
定できるので、回路動作およびプロセス上のマージンが
拡大する。換言すれば、読み出し時のダミーセル側ビッ
ト線電位を精度よく設定し、読み出しの高速化を十分に
達成することができる。
タ消去後にダミーセル11に書込みを行うことによりダ
ミーセル11の閾値を任意の値に設定することが可能に
なる。従って、EEPROMの製造に際して、ウェーハ
状態でテストし、さらに、初期化のために紫外線を照射
してデータ消去を行った後のダミーセル11の閾値にか
かわりなく、ダミーセル11の閾値を所望値に正確に設
定できるので、回路動作およびプロセス上のマージンが
拡大する。換言すれば、読み出し時のダミーセル側ビッ
ト線電位を精度よく設定し、読み出しの高速化を十分に
達成することができる。
【0032】ところで、ダミーセル11の閾値を所望値
に正確に設定するためには、ダミーセル11の閾値をモ
ニターしながら、必要に応じてダミーセル11の消去/
書込みを行うようにする回路が必要である。
に正確に設定するためには、ダミーセル11の閾値をモ
ニターしながら、必要に応じてダミーセル11の消去/
書込みを行うようにする回路が必要である。
【0033】図2は、図1の回路に対してダミーセル1
1の閾値をモニターする回路を付加した場合の一部を示
す回路図である。30はデータ入/出力パッド、31は
インバータ回路、32は波形整形・電圧変換用のデータ
入力バッファ回路、33は上記データ入力バッファ回路
33の出力ノードと前記データ線24(書込み用トラン
ジスタ23のゲート)との間に直列に挿入された第3の
トランスファゲート用のエンハンスメント型Nチャネル
トランジスタであり、そのゲートには制御信号Normalが
与えられる。34は前記データ入/出力パッド30と上
記データ線24との間に直列に挿入された第4のトラン
スファゲート用のエンハンスメント型Nチャネルトラン
ジスタであり、そのゲートにはダミーセル閾値テストモ
ード信号Testが与えられる。35は前記書込み電圧Vpp
ノードと前記書込み用トランジスタ23のドレインとの
間に挿入されたエンハンスメント型Nチャネルトランジ
スタであり、そのゲートには前記テストモード信号Test
の反転テストモード信号/Testが与えられる。36は前
記書込み用トランジスタ23のゲートとソースとの間に
挿入されたエンハンスメント型Nチャネルトランジスタ
であり、そのゲートには前記制御信号Testが与えられ
る。
1の閾値をモニターする回路を付加した場合の一部を示
す回路図である。30はデータ入/出力パッド、31は
インバータ回路、32は波形整形・電圧変換用のデータ
入力バッファ回路、33は上記データ入力バッファ回路
33の出力ノードと前記データ線24(書込み用トラン
ジスタ23のゲート)との間に直列に挿入された第3の
トランスファゲート用のエンハンスメント型Nチャネル
トランジスタであり、そのゲートには制御信号Normalが
与えられる。34は前記データ入/出力パッド30と上
記データ線24との間に直列に挿入された第4のトラン
スファゲート用のエンハンスメント型Nチャネルトラン
ジスタであり、そのゲートにはダミーセル閾値テストモ
ード信号Testが与えられる。35は前記書込み電圧Vpp
ノードと前記書込み用トランジスタ23のドレインとの
間に挿入されたエンハンスメント型Nチャネルトランジ
スタであり、そのゲートには前記テストモード信号Test
の反転テストモード信号/Testが与えられる。36は前
記書込み用トランジスタ23のゲートとソースとの間に
挿入されたエンハンスメント型Nチャネルトランジスタ
であり、そのゲートには前記制御信号Testが与えられ
る。
【0034】図2の回路において、通常動作時には、前
記制御信号Normalを“H”レベル、前記テストモード信
号Testを“L”レベル(反転テストモード信号/Testは
“H”レベル)にし、トランジスタ33および35をオ
ン、トランジスタ34および36をオフにする。従っ
て、第1のトランスファゲート用トランジスタ21をオ
ンにしておくと、通常通り、本体セル側の列選択トラン
ジスタ3…のドレイン側に書込み電圧を印加することが
可能になる。
記制御信号Normalを“H”レベル、前記テストモード信
号Testを“L”レベル(反転テストモード信号/Testは
“H”レベル)にし、トランジスタ33および35をオ
ン、トランジスタ34および36をオフにする。従っ
て、第1のトランスファゲート用トランジスタ21をオ
ンにしておくと、通常通り、本体セル側の列選択トラン
ジスタ3…のドレイン側に書込み電圧を印加することが
可能になる。
【0035】ダミーセル閾値テスト時には、前記制御信
号Normalを“L”レベル、テストモード信号Testを
“H”レベル(反転テストモード信号/Testは“L”レ
ベル)にし、トランジスタ33および35をオフ、トラ
ンジスタ34および36をオンにする。従って、書込み
トランジスタ23には電流が流れない状態になり、外部
から所定の正の電圧を入/出力パッド30→トランジス
タ34→トランジスタ36の経路で第1のトランスファ
ゲート用トランジスタ21および第2のトランスファゲ
ート用トランジスタ22の各ドレインに印加することが
可能になる。この時、第2のトランスファゲート用トラ
ンジスタ22をオンにすると、ダミーセル側の列選択ト
ランジスタ13のドレイン側に電圧を印加することがで
きる。そして、このダミーセル側の列選択トランジスタ
13をオンにし、ダミーワード線19の電圧を変化させ
て入/出力パッド30に電流が流れるようにすると、入
/出力パッド30に電流が流れ始める時のダミーワード
線19の電圧、つまり、ダミーセル11の閾値をモニタ
ーすることが可能になる。このようにしてダミーセル1
1の閾値をモニターしながら、前記表1に示したような
電圧を印加してダミーセル11の書込み/消去を行うこ
とにより、ダミーセル11の閾値を所望値に正確に設定
することが可能になる。図3は、図2の回路中のダミー
ワード線19に電圧を印加するダミーワード線制御電圧
印加回路の一例を示す回路図である。
号Normalを“L”レベル、テストモード信号Testを
“H”レベル(反転テストモード信号/Testは“L”レ
ベル)にし、トランジスタ33および35をオフ、トラ
ンジスタ34および36をオンにする。従って、書込み
トランジスタ23には電流が流れない状態になり、外部
から所定の正の電圧を入/出力パッド30→トランジス
タ34→トランジスタ36の経路で第1のトランスファ
ゲート用トランジスタ21および第2のトランスファゲ
ート用トランジスタ22の各ドレインに印加することが
可能になる。この時、第2のトランスファゲート用トラ
ンジスタ22をオンにすると、ダミーセル側の列選択ト
ランジスタ13のドレイン側に電圧を印加することがで
きる。そして、このダミーセル側の列選択トランジスタ
13をオンにし、ダミーワード線19の電圧を変化させ
て入/出力パッド30に電流が流れるようにすると、入
/出力パッド30に電流が流れ始める時のダミーワード
線19の電圧、つまり、ダミーセル11の閾値をモニタ
ーすることが可能になる。このようにしてダミーセル1
1の閾値をモニターしながら、前記表1に示したような
電圧を印加してダミーセル11の書込み/消去を行うこ
とにより、ダミーセル11の閾値を所望値に正確に設定
することが可能になる。図3は、図2の回路中のダミー
ワード線19に電圧を印加するダミーワード線制御電圧
印加回路の一例を示す回路図である。
【0036】41はダミーセル消去モード信号Erase が
入力するCMOSインバータであり、その高電位側電源
ノードは内部電源SWに接続され、その低電位側電源ノ
ードは接地電位Vssに接続されている。上記内部電源S
Wは、読み出し/書込み/消去モードに応じて読み出し
電源電圧Vcc/高電圧Vpp/高電圧Vppになる。42は
上記CMOSインバータ41の出力ノードとダミーワー
ド線19との間に挿入接続されたエンハンスメント型P
チャネルトランジスタであり、そのドレインが上記ワー
ド線19に接続され、そのソース・基板相互が接続され
ており、そのゲートにテストモード信号Testが入力す
る。43は上記ダミーワード線19に接続されたダミー
ワード線制御電圧入力用パッド(ダミーパッド)であ
る。上記ダミーセル消去モード信号Erase は、ダミーセ
ルの消去モード時に“H”レベル、その他のモード時に
“L”レベルになる。テストモード信号Testは、テスト
モード時に“H”レベル、その他のモード時に“L”レ
ベルになる。
入力するCMOSインバータであり、その高電位側電源
ノードは内部電源SWに接続され、その低電位側電源ノ
ードは接地電位Vssに接続されている。上記内部電源S
Wは、読み出し/書込み/消去モードに応じて読み出し
電源電圧Vcc/高電圧Vpp/高電圧Vppになる。42は
上記CMOSインバータ41の出力ノードとダミーワー
ド線19との間に挿入接続されたエンハンスメント型P
チャネルトランジスタであり、そのドレインが上記ワー
ド線19に接続され、そのソース・基板相互が接続され
ており、そのゲートにテストモード信号Testが入力す
る。43は上記ダミーワード線19に接続されたダミー
ワード線制御電圧入力用パッド(ダミーパッド)であ
る。上記ダミーセル消去モード信号Erase は、ダミーセ
ルの消去モード時に“H”レベル、その他のモード時に
“L”レベルになる。テストモード信号Testは、テスト
モード時に“H”レベル、その他のモード時に“L”レ
ベルになる。
【0037】図3の回路において、読み出し時には、イ
ンバータ41の出力はVccになり、トランジスタ42は
オンになるので、ダミーワード線19にVccが与えられ
るようになる。また、書込み時には、インバータ41の
出力はVppになり、トランジスタ42はオンになるの
で、ダミーワード線19にVppが与えられるようにな
る。ダミーセル11の消去モード時には、インバータ4
1の出力は0Vになり、トランジスタ42はオフになる
ので、外部から前記ダミーパッド43を介して0Vある
いは負電圧を与えることが可能になる。即ち、通常動作
時には、前記表1に示したような各動作モードに応じた
電圧を印加することが可能になる。
ンバータ41の出力はVccになり、トランジスタ42は
オンになるので、ダミーワード線19にVccが与えられ
るようになる。また、書込み時には、インバータ41の
出力はVppになり、トランジスタ42はオンになるの
で、ダミーワード線19にVppが与えられるようにな
る。ダミーセル11の消去モード時には、インバータ4
1の出力は0Vになり、トランジスタ42はオフになる
ので、外部から前記ダミーパッド43を介して0Vある
いは負電圧を与えることが可能になる。即ち、通常動作
時には、前記表1に示したような各動作モードに応じた
電圧を印加することが可能になる。
【0038】これに対して、ダミーセル閾値テストモー
ド時には、トランジスタ42がオフになるので、外部か
ら前記ダミーパッド43を介して任意の大きさのダミー
ワード線制御電圧を与えることが可能になる。
ド時には、トランジスタ42がオフになるので、外部か
ら前記ダミーパッド43を介して任意の大きさのダミー
ワード線制御電圧を与えることが可能になる。
【0039】なお、上記説明では、ダミーセル11の閾
値をモニターして所望値に設定する場合を述べたが、図
2の回路において、本体セル1…のワード線9…にも前
記した図3の回路に準じたワード線制御電圧印加回路を
接続することにより、本体セル1…の閾値をモニターし
てセルアレイ中の本体セル1…の閾値の分布などを調べ
ることが可能になる。
値をモニターして所望値に設定する場合を述べたが、図
2の回路において、本体セル1…のワード線9…にも前
記した図3の回路に準じたワード線制御電圧印加回路を
接続することにより、本体セル1…の閾値をモニターし
てセルアレイ中の本体セル1…の閾値の分布などを調べ
ることが可能になる。
【0040】即ち、図2の回路において、テスト時に、
前記制御信号Normalを“L”レベル、テストモード信号
Testを“H”レベル(反転テストモード信号/Testは
“L”レベル)にし、トランジスタ33および35をオ
フ、トランジスタ34および36をオンにする。これに
より、外部から所定の正の電圧を入/出力パッド30→
トランジスタ34→トランジスタ36の経路で第1のト
ランスファゲート用トランジスタ21および第2のトラ
ンスファゲート用トランジスタ22の各ドレインに印加
することが可能になる。この時、第1のトランスファゲ
ート用トランジスタ21をオンにすると、本体セル側の
列選択トランジスタ3…のドレイン側に電圧を印加する
ことができる。そして、選択すべき列の列選択トランジ
スタ…3のいずれかをオンにし、選択すべき行のワード
線19の電圧を変化させて入/出力パッド30に電流が
流れるようにすると、入/出力パッド30に電流が流れ
始める時のワード線9の電圧、つまり、選択された本体
セル1…の閾値をモニターすることが可能になる。
前記制御信号Normalを“L”レベル、テストモード信号
Testを“H”レベル(反転テストモード信号/Testは
“L”レベル)にし、トランジスタ33および35をオ
フ、トランジスタ34および36をオンにする。これに
より、外部から所定の正の電圧を入/出力パッド30→
トランジスタ34→トランジスタ36の経路で第1のト
ランスファゲート用トランジスタ21および第2のトラ
ンスファゲート用トランジスタ22の各ドレインに印加
することが可能になる。この時、第1のトランスファゲ
ート用トランジスタ21をオンにすると、本体セル側の
列選択トランジスタ3…のドレイン側に電圧を印加する
ことができる。そして、選択すべき列の列選択トランジ
スタ…3のいずれかをオンにし、選択すべき行のワード
線19の電圧を変化させて入/出力パッド30に電流が
流れるようにすると、入/出力パッド30に電流が流れ
始める時のワード線9の電圧、つまり、選択された本体
セル1…の閾値をモニターすることが可能になる。
【0041】また、上記実施例では、入/出力パッド3
0、ダミーセル11がそれぞれ1個であるものとして説
明したが、入/出力パッド30、ダミーセル11がそれ
ぞれ複数個ある場合にも本発明を適用することが可能で
ある。例えば×16ビット構成のEEPROMでは、各
入/出力パッド30…毎に対応して、センスアンプ20
…、ダミーセル11…を有し、各入/出力パッド30…
毎にダミーセル11…の閾値をモニターし、その結果、
閾値の設定を必要とする一部のダミーセル11に対して
のみ選択的に書込み/消去を行うようにしてもよい。こ
の場合、ダミーパッド(図3中の43)は各ダミーセル
11…に共通に接続してもよい。
0、ダミーセル11がそれぞれ1個であるものとして説
明したが、入/出力パッド30、ダミーセル11がそれ
ぞれ複数個ある場合にも本発明を適用することが可能で
ある。例えば×16ビット構成のEEPROMでは、各
入/出力パッド30…毎に対応して、センスアンプ20
…、ダミーセル11…を有し、各入/出力パッド30…
毎にダミーセル11…の閾値をモニターし、その結果、
閾値の設定を必要とする一部のダミーセル11に対して
のみ選択的に書込み/消去を行うようにしてもよい。こ
の場合、ダミーパッド(図3中の43)は各ダミーセル
11…に共通に接続してもよい。
【0042】上記したような一部のダミーセル11の選
択は、ダミーセル書込み時における各入/出力パッド3
0…の入力によって決めればよい。また、一部のダミー
セル11を選択して消去するためには、各ダミーセル1
1…毎に対応してダミーセル用ソースデコーダを設けて
おき、一部のダミーセル11のソースにのみ高電圧Vpp
を与えるようにすればよい。図4は、上記ダミーセル用
ソースデコーダの一例を示す回路図である。
択は、ダミーセル書込み時における各入/出力パッド3
0…の入力によって決めればよい。また、一部のダミー
セル11を選択して消去するためには、各ダミーセル1
1…毎に対応してダミーセル用ソースデコーダを設けて
おき、一部のダミーセル11のソースにのみ高電圧Vpp
を与えるようにすればよい。図4は、上記ダミーセル用
ソースデコーダの一例を示す回路図である。
【0043】このデコーダは、SW電源系の二入力CM
OSノアゲートからなる。このCMOSノアゲートは、
エンハンスメント型のPチャネルトランジスタ51およ
び52と、エンハンスメント型のNチャネルトランジス
タ53および54とからなり、その高電位側電源ノード
は内部電源SWに接続され、その低電位側電源ノードは
接地電位Vssに接続されている。そして、ダミーセル消
去モード時に“L”レベルになる反転ダミーセル消去モ
ード信号/DMERS および各対応する入/出力パッドから
の書込みデータDin の反転データ/Din が上記CMOS
ノアゲートに入力する。
OSノアゲートからなる。このCMOSノアゲートは、
エンハンスメント型のPチャネルトランジスタ51およ
び52と、エンハンスメント型のNチャネルトランジス
タ53および54とからなり、その高電位側電源ノード
は内部電源SWに接続され、その低電位側電源ノードは
接地電位Vssに接続されている。そして、ダミーセル消
去モード時に“L”レベルになる反転ダミーセル消去モ
ード信号/DMERS および各対応する入/出力パッドから
の書込みデータDin の反転データ/Din が上記CMOS
ノアゲートに入力する。
【0044】図4の回路において、信号/DMERS および
データ/Din が共に“L”レベルになると、CMOSノ
アゲートの出力がVppになり、このVppがこの回路に対
応するダミーセルのソースへ与えられる。図5は、上記
ダミーセル用ソースデコーダの他の例を示す回路図であ
る。
データ/Din が共に“L”レベルになると、CMOSノ
アゲートの出力がVppになり、このVppがこの回路に対
応するダミーセルのソースへ与えられる。図5は、上記
ダミーセル用ソースデコーダの他の例を示す回路図であ
る。
【0045】このデコーダは、内部電源SWと接地電位
Vssとの間に直列に接続されたエンハンスメント型のP
チャネルトランジスタ61および62およびNチャネル
トランジスタ63と、SW電源系の二入力CMOSナン
ドゲート64とからなる。そして、ダミーセル消去モー
ド時に“L”レベルになる反転ダミーセル消去モード信
号/DMERS および各対応する入/出力パッドからの書込
みデータDin の反転データ/Din が対応して前記Pチャ
ネルトランジスタ61および62の各ゲートに入力し、
ダミーセル消去モード信号DMERS および書込みデータDi
n が前記CMOSナンドゲート64に入力し、このCM
OSナンドゲート64の出力が前記Nチャネルトランジ
スタ63のゲートに入力する。
Vssとの間に直列に接続されたエンハンスメント型のP
チャネルトランジスタ61および62およびNチャネル
トランジスタ63と、SW電源系の二入力CMOSナン
ドゲート64とからなる。そして、ダミーセル消去モー
ド時に“L”レベルになる反転ダミーセル消去モード信
号/DMERS および各対応する入/出力パッドからの書込
みデータDin の反転データ/Din が対応して前記Pチャ
ネルトランジスタ61および62の各ゲートに入力し、
ダミーセル消去モード信号DMERS および書込みデータDi
n が前記CMOSナンドゲート64に入力し、このCM
OSナンドゲート64の出力が前記Nチャネルトランジ
スタ63のゲートに入力する。
【0046】図5の回路において、信号DMERS およびデ
ータDinが共に“H”レベルになると、CMOSナンド
ゲート64の出力がVssになり、Nチャネルトランジス
タ63がオフになる。この時、信号/DMERS およびデー
タ/Din が共に“L”レベルであるので、Pチャネルト
ランジスタ61および62が共にオンになり、Pチャネ
ルトランジスタ62のソースから出力するVppがこの回
路に対応するダミーセルのソースへ与えられる。
ータDinが共に“H”レベルになると、CMOSナンド
ゲート64の出力がVssになり、Nチャネルトランジス
タ63がオフになる。この時、信号/DMERS およびデー
タ/Din が共に“L”レベルであるので、Pチャネルト
ランジスタ61および62が共にオンになり、Pチャネ
ルトランジスタ62のソースから出力するVppがこの回
路に対応するダミーセルのソースへ与えられる。
【0047】なお、図5の回路は、図4の回路と比べ
て、内部電源SWの高電圧VppがPチャネルトランジス
タを介して印加されるNチャネルトランジスタが1個少
ないので、全体的なパターンサイズが小さくて済む。
て、内部電源SWの高電圧VppがPチャネルトランジス
タを介して印加されるNチャネルトランジスタが1個少
ないので、全体的なパターンサイズが小さくて済む。
【0048】
【発明の効果】上述したように本発明によれば、電気的
消去・再書込み可能な不揮発性半導体記憶装置におい
て、ダミーセルの閾値を任意の値に設定できるように
し、初期化のために紫外線を照射してデータ消去を行っ
た後のダミーセルの閾値にかかわりなく、ダミーセルの
閾値を所望値に設定して読み出し時のダミーセル側ビッ
ト線電位を精度よく設定することにより、読み出しの高
速化を十分に達成することができる。
消去・再書込み可能な不揮発性半導体記憶装置におい
て、ダミーセルの閾値を任意の値に設定できるように
し、初期化のために紫外線を照射してデータ消去を行っ
た後のダミーセルの閾値にかかわりなく、ダミーセルの
閾値を所望値に設定して読み出し時のダミーセル側ビッ
ト線電位を精度よく設定することにより、読み出しの高
速化を十分に達成することができる。
【図1】本発明のEEPROMの一実施例における読み
出し回路を示す回路図。
出し回路を示す回路図。
【図2】図1の回路に対してダミーセルの閾値をモニタ
ーする回路を付加した場合の回路の一部を示す回路図。
ーする回路を付加した場合の回路の一部を示す回路図。
【図3】図2中のダミーワード線に電圧を印加するダミ
ーワード線制御電圧印加回路の一例を示す回路図。
ーワード線制御電圧印加回路の一例を示す回路図。
【図4】図2中のダミーセルのソースに電圧を印加する
ためのダミーセル用ソースデコーダの一例を示す回路
図。
ためのダミーセル用ソースデコーダの一例を示す回路
図。
【図5】図2中のダミーセルのソースに電圧を印加する
ためのダミーセル用ソースデコーダの他の例を示す回路
図。
ためのダミーセル用ソースデコーダの他の例を示す回路
図。
【図6】EPROMで一般的に用いられている読み出し
回路を示す回路図。
回路を示す回路図。
1…メモリセル(本体セル)、2…ビット線、3…列選
択用トランジスタ、4…ビット線チャージ用トランジス
タ、5…ビット線トランスファゲート用トランジスタ、
6…バイアス回路、7…ビット線負荷用トランジスタ、
8…センス線、9…ワード線、10…ダミーセル用書込
み回路、11…ダミーセル、12…ダミーセル側ビット
線、13…ダミーセル側列選択用トランジスタ、14…
ダミーセル側ビット線チャージ用トランジスタ、15…
ダミーセル側ビット線トランスファゲート用トランジス
タ、16…ダミーセル側バイアス回路、17…ダミービ
ット線負荷用トランジスタ、18…ダミーセル側センス
線、19…ダミーワード線、20…差動型センスアン
プ、21…第1のトランスファゲート用トランジスタ、
22…第2のトランスファゲート用トランジスタ、23
…書込み用トランジスタ、24…データ線、30…デー
タ入/出力パッド、31…インバータ回路、32…デー
タ入力バッファ回路、33…第3のトランスファゲート
用トランジスタ、34…第4のトランスファゲート用ト
ランジスタ、35、36、53、54、63…Nチャネ
ルトランジスタ、41…CMOSインバータ、42、5
1、52、61、62…Pチャネルトランジスタ、43
…ダミーワード線制御電圧入力用パッド(ダミーパッ
ド)、64…CMOSナンドゲート。
択用トランジスタ、4…ビット線チャージ用トランジス
タ、5…ビット線トランスファゲート用トランジスタ、
6…バイアス回路、7…ビット線負荷用トランジスタ、
8…センス線、9…ワード線、10…ダミーセル用書込
み回路、11…ダミーセル、12…ダミーセル側ビット
線、13…ダミーセル側列選択用トランジスタ、14…
ダミーセル側ビット線チャージ用トランジスタ、15…
ダミーセル側ビット線トランスファゲート用トランジス
タ、16…ダミーセル側バイアス回路、17…ダミービ
ット線負荷用トランジスタ、18…ダミーセル側センス
線、19…ダミーワード線、20…差動型センスアン
プ、21…第1のトランスファゲート用トランジスタ、
22…第2のトランスファゲート用トランジスタ、23
…書込み用トランジスタ、24…データ線、30…デー
タ入/出力パッド、31…インバータ回路、32…デー
タ入力バッファ回路、33…第3のトランスファゲート
用トランジスタ、34…第4のトランスファゲート用ト
ランジスタ、35、36、53、54、63…Nチャネ
ルトランジスタ、41…CMOSインバータ、42、5
1、52、61、62…Pチャネルトランジスタ、43
…ダミーワード線制御電圧入力用パッド(ダミーパッ
ド)、64…CMOSナンドゲート。
Claims (9)
- 【請求項1】 ビット線と、 このビット線に接続された電気的消去可能なメモリセル
と、 上記ビット線を選択するための列選択用トランジスタ
と、 この列選択用トランジスタのドレインと第1ノードとの
間に接続され、ゲートに所定値のバイアス電圧が印加さ
れる第1のトランスファゲートと、 前記第1ノードを充電する第1の負荷回路と、 ダミービット線と、 このダミービット線に接続された電気的消去可能なダミ
ーセルと、 上記ダミービット線を選択するためのダミーセル側列選
択用トランジスタと、 このダミーセル側列選択用トランジスタのドレインと第
2ノードとの間に接続され、ゲートに所定値のバイアス
電圧が印加される第2のトランスファゲートと、 前記第2ノードを充電する第2の負荷回路と、 前記第1ノードの電位と第2ノードの電位とを比較し、
その差を増幅して出力するセンスアンプと、 前記ダミーセルの書込みを行うためのダミーセル書込み
回路とを具備することを特徴する不揮発性半導体記憶装
置。 - 【請求項2】 ビット線と、 このビット線に接続された電気的消去可能なメモリセル
と、 上記ビット線を選択するための列選択用トランジスタ
と、 この列選択用トランジスタのドレインと第1ノードとの
間に接続され、ゲートに所定値のバイアス電圧が印加さ
れる第1のトランスファゲートと、 前記第1ノードを充電する第1の負荷回路と、 ダミービット線と、 このダミービット線に接続された電気的消去可能なダミ
ーセルと、 上記ダミービット線を選択するためのダミーセル側列選
択用トランジスタと、 このダミーセル側列選択用トランジスタのドレインと第
2ノードとの間に接続され、ゲートに所定値のバイアス
電圧が印加される第2のトランスファゲートと、 前記第2ノードを充電する第2の負荷回路と、 前記第1ノードの電位と第2ノードの電位とを比較し、
その差を増幅して出力するセンスアンプと、 前記ダミーセルの書込みを行うためのダミーセル書込み
回路と、 前記ダミーセルの消去を行うためのダミーセル消去回路
とを具備することを特徴する不揮発性半導体記憶装置。 - 【請求項3】 請求項1または2に記載の不揮発性半導
体記憶装置において、複数の入/出力パッドを有し、こ
の各入/出力パッド毎に対応して1つあるいは2つ以上
のダミーセルを有し、上記各入/出力パッド毎に対応し
て前記ダミーセル書込み回路が設けられていることを特
徴する不揮発性半導体記憶装置。 - 【請求項4】 請求項1乃至3のいずれかに記載の不揮
発性半導体記憶装置において、前記ダミーセル書込み回
路は、 書込み用トランジスタの一端と前記列選択用トランジス
タのドレインとの間に接続され、本体セル書込み時にオ
ン状態、ダミーセル書込み時にオフ状態に制御される第
1のトランスファゲート用トランジスタと、 上記書込み用トランジスタの一端と前記ダミーセル側列
選択用トランジスタのドレインとの間に接続され、本体
セル書込み時にオフ状態、ダミーセル書込み時にオン状
態に制御される第2のトランスファゲート用トランジス
タとを有することを特徴する不揮発性半導体記憶装置。 - 【請求項5】 請求項1乃至4のいずれか1項に記載の
不揮発性半導体記憶装置において、さらに、前記ダミー
セルの閾値をモニターするための回路を具備することを
特徴する不揮発性半導体記憶装置。 - 【請求項6】 請求項5記載の不揮発性半導体記憶装置
において、前記ダミーセルの閾値をモニターするための
回路は、入/出力パッドから入力するデータを波形整形
・電圧変換するデータ入力バッファ回路と、このデータ
入力バッファ回路の出力ノードと書込み用トランジスタ
のゲート側のデータ線との間に挿入され、ダミーセル書
込み時にオフ状態に制御される第3のトランスファゲー
ト用トランジスタと、前記入/出力パッドと上記データ
線との間に挿入され、ダミーセル書込み時にオン状態に
制御される第4のトランスファゲート用トランジスタ
と、前記ダミーセルのゲートに接続されているダミーワ
ード線に外部から任意の電圧を印加するためのダミーワ
ード線制御電圧印加回路とを具備することを特徴する不
揮発性半導体記憶装置。 - 【請求項7】 請求項6記載の不揮発性半導体記憶装置
において、前記ダミーワード線制御電圧印加回路は、通
常動作時にはダミーセルの読み出し時/書込み時に対応
して読み出し電源電圧/書込み用高電圧を前記ダミーワ
ード線に与える回路と、ダミーセルの消去モード時に外
部から接地電位あるいは負電圧を前記ダミーワード線に
印加し、ダミーセル閾値テストモード時に外部から任意
の電圧を前記ダミーワード線に印加するためのダミーパ
ッドとを具備することを特徴する不揮発性半導体記憶装
置。 - 【請求項8】 請求項7記載の不揮発性半導体記憶装置
において、前記通常動作時にはダミーセルの読み出し時
/書込み時に対応して読み出し電源電圧/書込み用高電
圧を前記ダミーワード線に与える回路は、上記ダミーワ
ード線に一端が接続されたPチャネルトランジスタを有
し、このPチャネルトランジスタの他端および基板は相
互に接続されると共にダミーセルの消去モード時に接地
電位が与えられ、上記Pチャネルトランジスタのゲート
にはダミーセル閾値テストモード信号が入力することを
特徴する不揮発性半導体記憶装置。 - 【請求項9】 請求項4乃至8のいずれか1項に記載の
不揮発性半導体記憶装置において、さらに、前記メモリ
セルの閾値をモニターするための回路を具備することを
特徴する不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3186441A JPH0528782A (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3186441A JPH0528782A (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0528782A true JPH0528782A (ja) | 1993-02-05 |
Family
ID=16188505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3186441A Pending JPH0528782A (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0528782A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6922799B2 (en) | 2000-04-05 | 2005-07-26 | Nec Corporation | Semiconductor memory device and testing system and testing method |
US9719251B2 (en) | 2012-02-29 | 2017-08-01 | Dirtt Environmental Solutions, Ltd. | Modular in-wall functional conduits |
-
1991
- 1991-07-25 JP JP3186441A patent/JPH0528782A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6922799B2 (en) | 2000-04-05 | 2005-07-26 | Nec Corporation | Semiconductor memory device and testing system and testing method |
US9719251B2 (en) | 2012-02-29 | 2017-08-01 | Dirtt Environmental Solutions, Ltd. | Modular in-wall functional conduits |
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