JPH0528782A

JPH0528782A - 不揮発性半導体記憶装置

Info

Publication number: JPH0528782A
Application number: JP3186441A
Authority: JP
Inventors: Shigeru Atsumi; 滋渥美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-07-25
Filing date: 1991-07-25
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】ＥＥＰＲＯＭにおいて、ダミーセルの閾値を任
意の値に設定できるようにし、初期化のために紫外線を
照射してデータ消去を行った後のダミーセルの閾値にか
かわりなく、ダミーセルの閾値を所望値に設定して読み
出し時のダミーセル側ビット線電位を精度よく設定する
ことにより、読み出しの高速化を十分に達成する。【構成】ＥＥＰＲＯＭにおいて、本体セル１からの読み
出し電位のデータ判定基準を与えるダミーセル１１に対
する書込みを行うためのダミーセル用書込み回路１０を
有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、積層ゲート構造の不揮
発性メモリセルのアレイを用いた不揮発性半導体記憶装
置に係り、特にダミーセルの書込みを行う回路に関す
る。

【０００２】

【従来の技術】ＥＰＲＯＭ（紫外線消去・再書込み可能
な読み出し専用メモリ）やＥＥＰＲＯＭ（電気的消去・
再書込み可能な読み出し専用メモリ）においては、メモ
リセルとして積層ゲート構造（スタック・ゲート）を有
する１個のＭＯＳトランジスタが用いられる。このセル
トランジスタに対するデータの書込みは、制御ゲートお
よびドレインに高電圧を印加し、ドレイン近傍に生じる
チャネル・ホット・エレクトロンを浮遊ゲートに注入す
ることに行う。このエレクトロンが注入されたセルトラ
ンジスタは、制御ゲートからみた閾値が上昇する。上記
セルトランジスタのデータの読み出しは、制御ゲートに
読み出し電源電位Ｖccを印加し、セルトランジスタがオ
ンするかオフするかによってデータの判定を行う。

【０００３】なお、ＥＥＰＲＯＭセルの代表例として
は、ＥＴＯＸ（米国インテル社登録商標）型セルと呼ば
れるトンネル・オキサイド型ＥＰＲＯＭ（EPROM with T
unnelOxide ）セルがある。

【０００４】図６は、ＥＰＲＯＭで一般的に用いられて
いる読み出し回路を示す回路図である。Ｖccは読み出し
電源電位（通常、５Ｖ）、Ｖssは接地電位、１…はメモ
リセル（本体セル）、２…はビット線、３…は列選択用
のエンハンスメント型Ｎチャネルトランジスタ、５はビ
ット線トランスファゲート用のエンハンスメント型Ｎチ
ャネルトランジスタ、６はバイアス回路、７はゲート・
ドレイン相互が接続されたビット線負荷用のエンハンス
メント型Ｐチャネルトランジスタ、８はセンス線、９は
ワード線、１１はダミーセル、１２はダミーセル側ビッ
ト線、１３はダミーセル側列選択用のエンハンスメント
型Ｎチャネルトランジスタ、１５はダミーセル側ビット
線トランスファゲート用のエンハンスメント型Ｎチャネ
ルトランジスタ、１６はダミーセル側のバイアス回路、
１７はゲート・ドレイン相互が接続されたダミービット
線負荷用のエンハンスメント型Ｐチャネルトランジス
タ、１８はダミーセル側センス線、１９はダミーワード
線、２０は差動型センスアンプである。上記バイアス回
路６は、読み出し時に前記トランジスタ５に所定のバイ
アス電位（例えば３Ｖ程度）を供給するためのものであ
る。上記トランジスタ５は基板バイアス効果を含めた閾
値電圧が１．５Ｖ程度となるように設定されており、ビ
ット線電位を１．５Ｖ程度にクランプするように作用す
る。このようにクランプする理由は、本体セル１の長時
間の読み出し中に誤書込みが生じることを防止すること
にある。前記ダミーセル側のバイアス回路１６は上記バ
イアス回路６と同様のものであり、ダミーセル側のトラ
ンジスタ１５は上記トランジスタ４および５と同様の作
用によりダミーセル側ビット線電位を１．５Ｖ程度にク
ランプする。

【０００５】上記回路は、本体セル１からの読み出し電
位をセンスアンプ２０に入力してリファレンス電位（ダ
ミーセル１１からの読み出し電位）と比較するシングル
エンド型センスアンプ方式が用いられている。また、本
体セル１からの読み出し電位をビット線トランスファゲ
ート用のトランジスタ５により増幅した後にセンスアン
プ２０に入力する二段センス方式が用いられている。

【０００６】なお、前記バイアス回路６および１６は、
読み出し時以外には０Ｖを出力し、前記トランジスタ５
および１５をオフにしてビット線２およびダミービット
線１２からセンスアンプ２０側の回路を電気的に切り離
す。

【０００７】次に、上記読み出し回路の動作を説明す
る。アドレス信号により選択されたワード線９およびビ
ット線２に接続されている本体セル１（選択セル）が書
込み状態（オフ状態）であると、これに接続されている
ビット線２の電位は高レベルになり、この高レベルは本
例では１．５Ｖになる。上記とは逆に、選択セル１が非
書込み状態（オン状態）であると、これに接続されてい
るビット線２の電位は低レベルになり、この低レベルは
ビット線トランスファゲート用トランジスタ５のサイズ
を調整すれば１．２Ｖにすることが可能である。従っ
て、ビット線電位を０．３Ｖ程度の振幅に絞り込むこと
が可能になる。また、ビット線負荷用トランジスタ７の
閾値電圧が−１．０Ｖであると、ビット線電位が高レベ
ル（１．５Ｖ）の時にセンス線８の電位は４Ｖになり、
ビット線負荷用トランジスタ７のサイズを調整すること
により、ビット線電位が低レベル（１．２Ｖ）の時にセ
ンス線８の電位を例えば３Ｖにすることが可能になる。
即ち、ビット線２の僅かな振幅（０．３Ｖ）が１Ｖに増
幅されるようになる。以後、このようにビット線電位の
小さな振幅をトランスファゲート用トランジスタ５およ
び負荷用トランジスタ７を用いて増幅する回路方式をレ
ベルシフト回路方式と呼ぶことにする。

【０００８】ここで、ダミーセル１１、ダミーセル側の
列選択用トランジスタ１３、ビット線トランスファゲー
ト用トランジスタ１５の各サイズ（チャネル幅Ｗ／チャ
ネル長Ｌ）を、それぞれ対応して、本体セル１、本体セ
ル側の列選択用トランジスタ３…、ビット線トランスフ
ァゲート用トランジスタ５の各サイズと同一に設定して
おくものとする。そして、セル１１を非書込み状態（オ
ン状態）に設定すると共にその制御ゲート（ダミーワー
ド線１９）に読み出し電源電位Ｖccを与えることによ
り、選択された本体セル１が非書込み状態である場合
に、本体セル１およびダミーセル１１には同じ電流量が
流れることになる。

【０００９】ここで、ダミーセル側ビット線負荷用トラ
ンジスタ１７のサイズを本体セル側ビット線負荷用トラ
ンジスタ７のサイズよりも大きく設定することにより、
ダミーセル側ビット線負荷用トランジスタ１７のコンダ
クタンスを本体セル側ビット線負荷用トランジスタ７の
コンダクタンスよりも高く設定しておけば、ダミーセル
側センス線１８の電位は本体セル側センス線８の低レベ
ルよりも高くなる。

【００１０】同時に、ダミーセル側ビット線負荷用トラ
ンジスタ１７のコンダクタンスを調整しておくことによ
り、ダミーセル側センス線１８の電位が本体セル側セン
ス線８の高レベルよりも低くなるように（本体セル側セ
ンス線８の低レベルと高レベルとの中間電位となるよう
に）設定することが可能になる。

【００１１】従って、本体セル側センス線８の電位とダ
ミーセル側センス線１８の電位とを差動型のセンスアン
プ２０で比較して増幅することにより、本体セル１が書
込み状態であるか否かを判別することが可能になる。

【００１２】上記したような読み出し回路は、オン状態
のセルをダミーセル１１として用いることにより、プロ
セス・パラメータのばらつきに対するマージンが拡がる
という利点がある。従って、ＥＰＲＯＭでは、オン状態
のセルの閾値が意図的に決まる紫外線消去型のセルを用
いるので、上記のような読み出し回路を使用することは
極めて有効である。

【００１３】しかし、従来のＥＥＰＲＯＭでは、電気的
に消去可能なセル（例えばＥＴＯＸ型セル）のオン状態
の閾値を的確に決め難いので、上記のような読み出し回
路を使用すると、次に述べるような問題（ａ）、（ｂ）
が起る。

【００１４】即ち、（ａ）ＥＴＯＸ型セルは、紫外線消
去型セルのように紫外線消去によっつてオン状態のセル
の閾値が一義的に決まるのではなく、消去時間が長い
程、閾値が低下するので、読み出し時のダミーセル側ビ
ット線電位を精密に設定することが困難になり、本体セ
ルがオン状態の時とオフ状態の時とで読み出しマージン
が異なってしまい、結果的に読み出し速度が低下するお
それがある。

【００１５】また、（ｂ）ＥＴＯＸ型セルは、非書込み
状態（浮遊ゲートに電荷が蓄積されていない状態）での
閾値が高くなるおそれがある。つまり、ＥＴＯＸ型セル
は、ゲート絶縁膜（トンネル絶縁膜）にトンネル電流を
流すことにより消去を行うので、上記ゲート絶縁膜とし
て１０ｎｍ程度の膜厚の薄膜を用いている。従って、十
分な書込み特性を保証するためには、閾値制御のための
イオン注入（チャネル・インプランテーション）に多く
のドーズ量が必要であり、この結果、制御ゲートからみ
た閾値が３Ｖ近く（因みに、ＥＰＲＯＭセルは２Ｖ程度
である。）に上がるおそれがある。

【００１６】これにより、ＥＥＰＲＯＭの製造に際し
て、ウェーハ状態でテストし、さらに、初期化のために
紫外線を照射してデータ消去を行うことによってセルの
閾値が上記したように高くなったままの状態で製品化さ
れて工場から出荷されると、ＥＥＰＲＯＭの使用に際し
て、読み出し時に十分なオン電流が流れなくなり、読み
出し速度が低下するおそれがある。

【００１７】

【発明が解決しようとする課題】上記したように従来の
ＥＥＰＲＯＭは、セルのオン状態の閾値を的確に決め難
いことに起因して読み出し速度が低下するおそれがある
という問題があった。

【００１８】本発明は上記の問題点を解決すべくなされ
たもので、ダミーセルの閾値を任意の値に設定すること
が可能になり、初期化のために紫外線を照射してデータ
消去を行った後のダミーセルの閾値にかかわりなく、ダ
ミーセルの閾値を所望値に設定して読み出し時のダミー
セル側ビット線電位を精度よく設定することにより、読
み出しの高速化を十分に達成し得る不揮発性半導体記憶
装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明は、電気的消去・
再書込み可能な不揮発性半導体記憶装置において、本体
セルからの読み出し電位のデータ判定基準を与えるダミ
ーセルに対して書込みが可能なダミーセル用書込み回路
を有することを特徴とする。

【００２０】

【作用】ダミーセル用書込み回路によって、ダミーセル
の閾値を任意の値に設定することが可能になる。従っ
て、ＥＥＰＲＯＭの製造に際して、ウェーハ状態でテス
トし、さらに、初期化のために紫外線を照射してデータ
消去を行った後のダミーセルの閾値にかかわりなく、ダ
ミーセルの閾値を所望値に設定できるので、回路動作お
よびプロセス上のマージンが拡大する。換言すれば、読
み出し時のダミーセル側ビット線電位を精度よく設定す
ることにより、読み出しの高速化を十分に達成すること
ができる。

【００２１】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明のＥＥＰＲＯＭの一実施例
の一部を示す回路図である。

【００２２】この回路は、前述した図６の回路におい
て、本体セル１…およびダミーセル１１としてＥＥＰＲ
ＯＭセル（例えばＥＴＯＸ型セル）が用いられ、さら
に、ダミーセル１１に対する書込みが可能なダミーセル
用書込み回路10が付加されたものであり、図６中と同一
部分には同一符号を付している。

【００２３】上記ダミーセル用書込み回路10は、書込み
用のエンハンスメント型Ｎチャネルトランジスタ２３の
ソースと前記列選択用トランジスタ３…のドレインとの
間に接続され、本体セル書込み時にオン状態、ダミーセ
ル書込み時にオフ状態に制御される本体セル側選択用
（第１のトランスファゲート用）のエンハンスメント型
Ｎチャネルトランジスタ２１と、同じく上記書込み用ト
ランジスタ２３のソースと前記ダミーセル側列選択用ト
ランジスタ１３のドレインとの間に接続され、本体セル
書込み時にオフ状態、ダミーセル書込み時にオン状態に
制御されるダミーセル側選択用（第２のトランスファゲ
ート用）のエンハンスメント型Ｎチャネルトランジスタ
２２とを有する。上記書込み用トランジスタ２３は、ド
レインが書込み電圧Ｖppノードに接続され、そのゲート
には、データ入／出力パッド（図２中３０）から入力さ
れた書込みデータＤinに応じて書込みレベル（“Ｈ”レ
ベル）／非書込みレベル（“Ｌ”レベル）になる書込み
制御電圧がデータ線２４から印加される。

【００２４】上記第１のトランスファゲート用トランジ
スタ２１のゲートには、書込みイネーブル信号WEが印加
され、この信号WEは本体セル１の書込み時に書込み電圧
Ｖppになり、読み出し時に接地電位Ｖssになる。

【００２５】また、前記第２のトランスファゲート用ト
ランジスタ２２のゲートには、ダミー書込みイネーブル
信号DMWEが印加され、この信号DMWEは、ダミーセルの書
込み時に書込み電圧Ｖppになり、読み出し時に接地電位
Ｖssになる。

【００２６】なお、本体セル１およびダミーセル１１の
ドレイン／制御ゲート／ソースには、読み出し／書込み
／消去の各動作モードに応じて下記の表１に示す電圧が
与えられる。

【００２７】

【表１】

【００２８】即ち、読み出し時には、本体セル１および
ダミーセル１１のソースに０Ｖ、制御ゲートにＶcc、ド
レインには長時間の読み出しによる誤書込みを防止する
ための読み出し中間電圧（例えば１Ｖ）を与える。これ
により、選択セル１のオン／オフ状態に応じてセンス線
電位が決まり、ダミーセル１のオン状態に応じてダミー
セル側センス線電位が決まり、上記センス線電位とダミ
ーセル側センス線電位とが比較され、選択セル１のデー
タの論理レベルが判定される。

【００２９】書込み時には、書込み用トランジスタ２３
は書込みデータに応じてオンあるいはオフになる。選択
セル１に対する書込み時には、本体セル側選択用トラン
ジスタ２１がオンになり、選択セル１のソースに０Ｖ、
基板にも０Ｖ、制御ゲートおよびドレインには高電圧で
ある書込み電圧Ｖppをそれぞれ与える。すると、選択セ
ル１のドレイン・ソース間にオン電流が流れ、ドレイン
近傍でホット・エレクトロンおよびホット・ホールの対
が発生する。そして、ホールは基板電流として基板に流
れるが、ホット・エレクトロンが選択セル１の浮遊ゲー
トに注入されることにより、制御ゲートからみた閾値が
上昇し、書き込みが完了する。ダミーセル１１に対する
書込み時には、ダミーセル側選択用トランジスタ２２が
オンになり、ダミーセル１１のソースに０Ｖ、基板にも
０Ｖ、制御ゲートおよびドレインには書込み電圧Ｖppを
それぞれ与えることにより、書き込みが行われる。

【００３０】消去時には、本体セル１およびダミーセル
１１のソースに高電圧Ｖpp、制御ゲートに０Ｖを与え、
列選択用トランジスタ３…および１３をオフ状態にして
ドレインを浮遊状態に設定する。この時、制御ゲート・
浮遊ゲート間の容量と浮遊ゲート・ソース間の容量との
容量比およびソース電圧に応じて浮遊ゲート電位が設定
され、ソースと浮遊ゲートとの間のトンネル絶縁膜にフ
ゥラー・ノルトハイム（Fowler−Nordheim）トンネル電
流が流れることにより浮遊ゲートからエレクトロンが引
き抜かれ、消去が完了する（閾値が書き込み前の状態に
なる）。なお、浮遊ゲートからのエレクトロンの引き抜
き効率を上げるために、制御ゲートに負電圧を与える場
合もある。

【００３１】上記実施例のＥＥＰＲＯＭによれば、デー
タ消去後にダミーセル１１に書込みを行うことによりダ
ミーセル１１の閾値を任意の値に設定することが可能に
なる。従って、ＥＥＰＲＯＭの製造に際して、ウェーハ
状態でテストし、さらに、初期化のために紫外線を照射
してデータ消去を行った後のダミーセル１１の閾値にか
かわりなく、ダミーセル１１の閾値を所望値に正確に設
定できるので、回路動作およびプロセス上のマージンが
拡大する。換言すれば、読み出し時のダミーセル側ビッ
ト線電位を精度よく設定し、読み出しの高速化を十分に
達成することができる。

【００３２】ところで、ダミーセル１１の閾値を所望値
に正確に設定するためには、ダミーセル１１の閾値をモ
ニターしながら、必要に応じてダミーセル１１の消去／
書込みを行うようにする回路が必要である。

【００３３】図２は、図１の回路に対してダミーセル１
１の閾値をモニターする回路を付加した場合の一部を示
す回路図である。３０はデータ入／出力パッド、３１は
インバータ回路、３２は波形整形・電圧変換用のデータ
入力バッファ回路、３３は上記データ入力バッファ回路
３３の出力ノードと前記データ線２４（書込み用トラン
ジスタ２３のゲート）との間に直列に挿入された第３の
トランスファゲート用のエンハンスメント型Ｎチャネル
トランジスタであり、そのゲートには制御信号Normalが
与えられる。３４は前記データ入／出力パッド３０と上
記データ線２４との間に直列に挿入された第４のトラン
スファゲート用のエンハンスメント型Ｎチャネルトラン
ジスタであり、そのゲートにはダミーセル閾値テストモ
ード信号Testが与えられる。３５は前記書込み電圧Ｖpp
ノードと前記書込み用トランジスタ２３のドレインとの
間に挿入されたエンハンスメント型Ｎチャネルトランジ
スタであり、そのゲートには前記テストモード信号Test
の反転テストモード信号／Testが与えられる。３６は前
記書込み用トランジスタ２３のゲートとソースとの間に
挿入されたエンハンスメント型Ｎチャネルトランジスタ
であり、そのゲートには前記制御信号Testが与えられ
る。

【００３４】図２の回路において、通常動作時には、前
記制御信号Normalを“Ｈ”レベル、前記テストモード信
号Testを“Ｌ”レベル（反転テストモード信号／Testは
“Ｈ”レベル）にし、トランジスタ３３および３５をオ
ン、トランジスタ３４および３６をオフにする。従っ
て、第１のトランスファゲート用トランジスタ２１をオ
ンにしておくと、通常通り、本体セル側の列選択トラン
ジスタ３…のドレイン側に書込み電圧を印加することが
可能になる。

【００３５】ダミーセル閾値テスト時には、前記制御信
号Normalを“Ｌ”レベル、テストモード信号Testを
“Ｈ”レベル（反転テストモード信号／Testは“Ｌ”レ
ベル）にし、トランジスタ３３および３５をオフ、トラ
ンジスタ３４および３６をオンにする。従って、書込み
トランジスタ２３には電流が流れない状態になり、外部
から所定の正の電圧を入／出力パッド３０→トランジス
タ３４→トランジスタ３６の経路で第１のトランスファ
ゲート用トランジスタ２１および第２のトランスファゲ
ート用トランジスタ２２の各ドレインに印加することが
可能になる。この時、第２のトランスファゲート用トラ
ンジスタ２２をオンにすると、ダミーセル側の列選択ト
ランジスタ１３のドレイン側に電圧を印加することがで
きる。そして、このダミーセル側の列選択トランジスタ
１３をオンにし、ダミーワード線１９の電圧を変化させ
て入／出力パッド３０に電流が流れるようにすると、入
／出力パッド３０に電流が流れ始める時のダミーワード
線１９の電圧、つまり、ダミーセル１１の閾値をモニタ
ーすることが可能になる。このようにしてダミーセル１
１の閾値をモニターしながら、前記表１に示したような
電圧を印加してダミーセル１１の書込み／消去を行うこ
とにより、ダミーセル１１の閾値を所望値に正確に設定
することが可能になる。図３は、図２の回路中のダミー
ワード線１９に電圧を印加するダミーワード線制御電圧
印加回路の一例を示す回路図である。

【００３６】４１はダミーセル消去モード信号Erase が
入力するＣＭＯＳインバータであり、その高電位側電源
ノードは内部電源ＳＷに接続され、その低電位側電源ノ
ードは接地電位Ｖssに接続されている。上記内部電源Ｓ
Ｗは、読み出し／書込み／消去モードに応じて読み出し
電源電圧Ｖcc／高電圧Ｖpp／高電圧Ｖppになる。４２は
上記ＣＭＯＳインバータ４１の出力ノードとダミーワー
ド線１９との間に挿入接続されたエンハンスメント型Ｐ
チャネルトランジスタであり、そのドレインが上記ワー
ド線１９に接続され、そのソース・基板相互が接続され
ており、そのゲートにテストモード信号Testが入力す
る。４３は上記ダミーワード線１９に接続されたダミー
ワード線制御電圧入力用パッド（ダミーパッド）であ
る。上記ダミーセル消去モード信号Erase は、ダミーセ
ルの消去モード時に“Ｈ”レベル、その他のモード時に
“Ｌ”レベルになる。テストモード信号Testは、テスト
モード時に“Ｈ”レベル、その他のモード時に“Ｌ”レ
ベルになる。

【００３７】図３の回路において、読み出し時には、イ
ンバータ４１の出力はＶccになり、トランジスタ４２は
オンになるので、ダミーワード線１９にＶccが与えられ
るようになる。また、書込み時には、インバータ４１の
出力はＶppになり、トランジスタ４２はオンになるの
で、ダミーワード線１９にＶppが与えられるようにな
る。ダミーセル１１の消去モード時には、インバータ４
１の出力は０Ｖになり、トランジスタ４２はオフになる
ので、外部から前記ダミーパッド４３を介して０Ｖある
いは負電圧を与えることが可能になる。即ち、通常動作
時には、前記表１に示したような各動作モードに応じた
電圧を印加することが可能になる。

【００３８】これに対して、ダミーセル閾値テストモー
ド時には、トランジスタ４２がオフになるので、外部か
ら前記ダミーパッド４３を介して任意の大きさのダミー
ワード線制御電圧を与えることが可能になる。

【００３９】なお、上記説明では、ダミーセル１１の閾
値をモニターして所望値に設定する場合を述べたが、図
２の回路において、本体セル１…のワード線９…にも前
記した図３の回路に準じたワード線制御電圧印加回路を
接続することにより、本体セル１…の閾値をモニターし
てセルアレイ中の本体セル１…の閾値の分布などを調べ
ることが可能になる。

【００４０】即ち、図２の回路において、テスト時に、
前記制御信号Normalを“Ｌ”レベル、テストモード信号
Testを“Ｈ”レベル（反転テストモード信号／Testは
“Ｌ”レベル）にし、トランジスタ３３および３５をオ
フ、トランジスタ３４および３６をオンにする。これに
より、外部から所定の正の電圧を入／出力パッド３０→
トランジスタ３４→トランジスタ３６の経路で第１のト
ランスファゲート用トランジスタ２１および第２のトラ
ンスファゲート用トランジスタ２２の各ドレインに印加
することが可能になる。この時、第１のトランスファゲ
ート用トランジスタ２１をオンにすると、本体セル側の
列選択トランジスタ３…のドレイン側に電圧を印加する
ことができる。そして、選択すべき列の列選択トランジ
スタ…３のいずれかをオンにし、選択すべき行のワード
線１９の電圧を変化させて入／出力パッド３０に電流が
流れるようにすると、入／出力パッド３０に電流が流れ
始める時のワード線９の電圧、つまり、選択された本体
セル１…の閾値をモニターすることが可能になる。

【００４１】また、上記実施例では、入／出力パッド３
０、ダミーセル１１がそれぞれ１個であるものとして説
明したが、入／出力パッド３０、ダミーセル１１がそれ
ぞれ複数個ある場合にも本発明を適用することが可能で
ある。例えば×１６ビット構成のＥＥＰＲＯＭでは、各
入／出力パッド３０…毎に対応して、センスアンプ２０
…、ダミーセル１１…を有し、各入／出力パッド３０…
毎にダミーセル１１…の閾値をモニターし、その結果、
閾値の設定を必要とする一部のダミーセル１１に対して
のみ選択的に書込み／消去を行うようにしてもよい。こ
の場合、ダミーパッド（図３中の４３）は各ダミーセル
１１…に共通に接続してもよい。

【００４２】上記したような一部のダミーセル１１の選
択は、ダミーセル書込み時における各入／出力パッド３
０…の入力によって決めればよい。また、一部のダミー
セル１１を選択して消去するためには、各ダミーセル１
１…毎に対応してダミーセル用ソースデコーダを設けて
おき、一部のダミーセル１１のソースにのみ高電圧Ｖpp
を与えるようにすればよい。図４は、上記ダミーセル用
ソースデコーダの一例を示す回路図である。

【００４３】このデコーダは、ＳＷ電源系の二入力ＣＭ
ＯＳノアゲートからなる。このＣＭＯＳノアゲートは、
エンハンスメント型のＰチャネルトランジスタ５１およ
び５２と、エンハンスメント型のＮチャネルトランジス
タ５３および５４とからなり、その高電位側電源ノード
は内部電源ＳＷに接続され、その低電位側電源ノードは
接地電位Ｖssに接続されている。そして、ダミーセル消
去モード時に“Ｌ”レベルになる反転ダミーセル消去モ
ード信号／DMERS および各対応する入／出力パッドから
の書込みデータDin の反転データ／Din が上記ＣＭＯＳ
ノアゲートに入力する。

【００４４】図４の回路において、信号／DMERS および
データ／Din が共に“Ｌ”レベルになると、ＣＭＯＳノ
アゲートの出力がＶppになり、このＶppがこの回路に対
応するダミーセルのソースへ与えられる。図５は、上記
ダミーセル用ソースデコーダの他の例を示す回路図であ
る。

【００４５】このデコーダは、内部電源ＳＷと接地電位
Ｖssとの間に直列に接続されたエンハンスメント型のＰ
チャネルトランジスタ６１および６２およびＮチャネル
トランジスタ６３と、ＳＷ電源系の二入力ＣＭＯＳナン
ドゲート６４とからなる。そして、ダミーセル消去モー
ド時に“Ｌ”レベルになる反転ダミーセル消去モード信
号／DMERS および各対応する入／出力パッドからの書込
みデータDin の反転データ／Din が対応して前記Ｐチャ
ネルトランジスタ６１および６２の各ゲートに入力し、
ダミーセル消去モード信号DMERS および書込みデータDi
n が前記ＣＭＯＳナンドゲート６４に入力し、このＣＭ
ＯＳナンドゲート６４の出力が前記Ｎチャネルトランジ
スタ６３のゲートに入力する。

【００４６】図５の回路において、信号DMERS およびデ
ータDinが共に“Ｈ”レベルになると、ＣＭＯＳナンド
ゲート６４の出力がＶssになり、Ｎチャネルトランジス
タ６３がオフになる。この時、信号／DMERS およびデー
タ／Din が共に“Ｌ”レベルであるので、Ｐチャネルト
ランジスタ６１および６２が共にオンになり、Ｐチャネ
ルトランジスタ６２のソースから出力するＶppがこの回
路に対応するダミーセルのソースへ与えられる。

【００４７】なお、図５の回路は、図４の回路と比べ
て、内部電源ＳＷの高電圧ＶppがＰチャネルトランジス
タを介して印加されるＮチャネルトランジスタが１個少
ないので、全体的なパターンサイズが小さくて済む。

【００４８】

【発明の効果】上述したように本発明によれば、電気的
消去・再書込み可能な不揮発性半導体記憶装置におい
て、ダミーセルの閾値を任意の値に設定できるように
し、初期化のために紫外線を照射してデータ消去を行っ
た後のダミーセルの閾値にかかわりなく、ダミーセルの
閾値を所望値に設定して読み出し時のダミーセル側ビッ
ト線電位を精度よく設定することにより、読み出しの高
速化を十分に達成することができる。

【図面の簡単な説明】

【図１】本発明のＥＥＰＲＯＭの一実施例における読み
出し回路を示す回路図。

【図２】図１の回路に対してダミーセルの閾値をモニタ
ーする回路を付加した場合の回路の一部を示す回路図。

【図３】図２中のダミーワード線に電圧を印加するダミ
ーワード線制御電圧印加回路の一例を示す回路図。

【図４】図２中のダミーセルのソースに電圧を印加する
ためのダミーセル用ソースデコーダの一例を示す回路
図。

【図５】図２中のダミーセルのソースに電圧を印加する
ためのダミーセル用ソースデコーダの他の例を示す回路
図。

【図６】ＥＰＲＯＭで一般的に用いられている読み出し
回路を示す回路図。

【符号の説明】

１…メモリセル（本体セル）、２…ビット線、３…列選
択用トランジスタ、４…ビット線チャージ用トランジス
タ、５…ビット線トランスファゲート用トランジスタ、
６…バイアス回路、７…ビット線負荷用トランジスタ、
８…センス線、９…ワード線、１０…ダミーセル用書込
み回路、１１…ダミーセル、１２…ダミーセル側ビット
線、１３…ダミーセル側列選択用トランジスタ、１４…
ダミーセル側ビット線チャージ用トランジスタ、１５…
ダミーセル側ビット線トランスファゲート用トランジス
タ、１６…ダミーセル側バイアス回路、１７…ダミービ
ット線負荷用トランジスタ、１８…ダミーセル側センス
線、１９…ダミーワード線、２０…差動型センスアン
プ、２１…第１のトランスファゲート用トランジスタ、
２２…第２のトランスファゲート用トランジスタ、２３
…書込み用トランジスタ、２４…データ線、３０…デー
タ入／出力パッド、３１…インバータ回路、３２…デー
タ入力バッファ回路、３３…第３のトランスファゲート
用トランジスタ、３４…第４のトランスファゲート用ト
ランジスタ、３５、３６、５３、５４、６３…Ｎチャネ
ルトランジスタ、４１…ＣＭＯＳインバータ、４２、５
１、５２、６１、６２…Ｐチャネルトランジスタ、４３
…ダミーワード線制御電圧入力用パッド（ダミーパッ
ド）、６４…ＣＭＯＳナンドゲート。

Claims

【特許請求の範囲】

【請求項１】ビット線と、このビット線に接続された電気的消去可能なメモリセル
と、上記ビット線を選択するための列選択用トランジスタ
と、この列選択用トランジスタのドレインと第１ノードとの
間に接続され、ゲートに所定値のバイアス電圧が印加さ
れる第１のトランスファゲートと、前記第１ノードを充電する第１の負荷回路と、ダミービット線と、このダミービット線に接続された電気的消去可能なダミ
ーセルと、上記ダミービット線を選択するためのダミーセル側列選
択用トランジスタと、このダミーセル側列選択用トランジスタのドレインと第
２ノードとの間に接続され、ゲートに所定値のバイアス
電圧が印加される第２のトランスファゲートと、前記第２ノードを充電する第２の負荷回路と、前記第１ノードの電位と第２ノードの電位とを比較し、
その差を増幅して出力するセンスアンプと、前記ダミーセルの書込みを行うためのダミーセル書込み
回路とを具備することを特徴する不揮発性半導体記憶装
置。
【請求項２】ビット線と、このビット線に接続された電気的消去可能なメモリセル
と、上記ビット線を選択するための列選択用トランジスタ
と、この列選択用トランジスタのドレインと第１ノードとの
間に接続され、ゲートに所定値のバイアス電圧が印加さ
れる第１のトランスファゲートと、前記第１ノードを充電する第１の負荷回路と、ダミービット線と、このダミービット線に接続された電気的消去可能なダミ
ーセルと、上記ダミービット線を選択するためのダミーセル側列選
択用トランジスタと、このダミーセル側列選択用トランジスタのドレインと第
２ノードとの間に接続され、ゲートに所定値のバイアス
電圧が印加される第２のトランスファゲートと、前記第２ノードを充電する第２の負荷回路と、前記第１ノードの電位と第２ノードの電位とを比較し、
その差を増幅して出力するセンスアンプと、前記ダミーセルの書込みを行うためのダミーセル書込み
回路と、前記ダミーセルの消去を行うためのダミーセル消去回路
とを具備することを特徴する不揮発性半導体記憶装置。
【請求項３】請求項１または２に記載の不揮発性半導
体記憶装置において、複数の入／出力パッドを有し、こ
の各入／出力パッド毎に対応して１つあるいは２つ以上
のダミーセルを有し、上記各入／出力パッド毎に対応し
て前記ダミーセル書込み回路が設けられていることを特
徴する不揮発性半導体記憶装置。
【請求項４】請求項１乃至３のいずれかに記載の不揮
発性半導体記憶装置において、前記ダミーセル書込み回
路は、書込み用トランジスタの一端と前記列選択用トランジス
タのドレインとの間に接続され、本体セル書込み時にオ
ン状態、ダミーセル書込み時にオフ状態に制御される第
１のトランスファゲート用トランジスタと、上記書込み用トランジスタの一端と前記ダミーセル側列
選択用トランジスタのドレインとの間に接続され、本体
セル書込み時にオフ状態、ダミーセル書込み時にオン状
態に制御される第２のトランスファゲート用トランジス
タとを有することを特徴する不揮発性半導体記憶装置。
【請求項５】請求項１乃至４のいずれか１項に記載の
不揮発性半導体記憶装置において、さらに、前記ダミー
セルの閾値をモニターするための回路を具備することを
特徴する不揮発性半導体記憶装置。
【請求項６】請求項５記載の不揮発性半導体記憶装置
において、前記ダミーセルの閾値をモニターするための
回路は、入／出力パッドから入力するデータを波形整形
・電圧変換するデータ入力バッファ回路と、このデータ
入力バッファ回路の出力ノードと書込み用トランジスタ
のゲート側のデータ線との間に挿入され、ダミーセル書
込み時にオフ状態に制御される第３のトランスファゲー
ト用トランジスタと、前記入／出力パッドと上記データ
線との間に挿入され、ダミーセル書込み時にオン状態に
制御される第４のトランスファゲート用トランジスタ
と、前記ダミーセルのゲートに接続されているダミーワ
ード線に外部から任意の電圧を印加するためのダミーワ
ード線制御電圧印加回路とを具備することを特徴する不
揮発性半導体記憶装置。
【請求項７】請求項６記載の不揮発性半導体記憶装置
において、前記ダミーワード線制御電圧印加回路は、通
常動作時にはダミーセルの読み出し時／書込み時に対応
して読み出し電源電圧／書込み用高電圧を前記ダミーワ
ード線に与える回路と、ダミーセルの消去モード時に外
部から接地電位あるいは負電圧を前記ダミーワード線に
印加し、ダミーセル閾値テストモード時に外部から任意
の電圧を前記ダミーワード線に印加するためのダミーパ
ッドとを具備することを特徴する不揮発性半導体記憶装
置。
【請求項８】請求項７記載の不揮発性半導体記憶装置
において、前記通常動作時にはダミーセルの読み出し時
／書込み時に対応して読み出し電源電圧／書込み用高電
圧を前記ダミーワード線に与える回路は、上記ダミーワ
ード線に一端が接続されたＰチャネルトランジスタを有
し、このＰチャネルトランジスタの他端および基板は相
互に接続されると共にダミーセルの消去モード時に接地
電位が与えられ、上記Ｐチャネルトランジスタのゲート
にはダミーセル閾値テストモード信号が入力することを
特徴する不揮発性半導体記憶装置。
【請求項９】請求項４乃至８のいずれか１項に記載の
不揮発性半導体記憶装置において、さらに、前記メモリ
セルの閾値をモニターするための回路を具備することを
特徴する不揮発性半導体記憶装置。