KR100308745B1 - 방해가감소된플래쉬메모리시스템및방법 - Google Patents

Abstract

판독 동작 동안 삭제된 셀이 방해되는 경향을 줄인 플래쉬 메모리(flash memory) 시스템이 설명된다. 플래쉬 메모리 셀(26)의 어레이는 다수의 행과 열로 배열되어, 한 어레이 행에 위치하는 모든 셀이 공통된 단어선(WLN)에 연결된 제어 게이트(22)를 갖고 한 열내의 모든 셀이 공통된 비트선(BLN)에 연결된 드레인(16)을 갖는다. 제어 회로(28, 30, 32, 34, 및 36)는 프로그램 입력 어드레스를 근거로 어레이의 셀을 프로그램하는 프로그램 회로와 판독 입력 어드레스를 근거로 어레이의 셀을 판독하는 판독 회로를 포함하여, 메모리 동작을 실행하는데 사용된다. 판독 회로는 판독 입력 어드레스에 의해 결정된 바와 같이 어레이(26)의 단어선(WLN) 중 선택된 것에 판독 전압을 인가하도록 동작한다. 방해 제한 회로(30)는 판독 회로가 단어선 중 선택된 것에 판독 전압을 인가하는 시간 주기를 제한하는데 사용된다.

Description

방해가 감소된 플래쉬 메모리 시스템 및 방법{FLASH MEMORY SYSTEM HAVING REDUCED DISTURB AND METHOD}

비휘발성 데이터 저장 용량과 상대적으로 큰 용량을 제공하는 플래쉬 메모리 시스템이 개발되어 왔다. 이 메모리 시스템의 저장 용량을 더 증가시키려고 시도하는 경우에서는 각 메모리 셀의 크기가 상당히 감소된다. 설명될 바와 같이, 이러한 셀 크기의 감소는 판독 동작을 포함하는 다양한 메모리 동작 동안에 셀의 프로그램된 상태를 방해하는 경향이 증가되기 때문에 셀의 데이터 보유력이 감소되어 이루어진다.

도면을 참고로, 도 1a는 프로그램 동작을 실행하도록 적용된 전압을 갖는 전형적인 종래의 플래쉬 메모리 셀(10)을 도시한다. 전형적인 셀(10)은 P형 기판(12)에 형성된다. 기판에는 또한 N+ 소스 영역(14) 및 N+ 드레인 영역(16)이 형성된다. 소스 및 드레인 영역(12 및 14)은 중간 채널 영역(12a)을 정의하도록 이격되어 있다.

부동 게이트(18)는 체널 영역(12a) 위에 배치되고 얇은(100Å) 게이트 산화물에 의해 채널 영역으로부터 이격되어 있다. 부동 게이트(18)는 도핑(doping)된 폴리실리콘으로부터 형성되고, 용량 결합을 제외하면 다른 셀 소자로부터 전기적으로 고립된다. 폴리실리콘 제어 게이트(22)는 부동 게이트(18) 위에 배치되고 인터폴리(interpoly) 유전체(24)에 의해 부동 게이트(18)로부터 분리된다.

셀(10)의 상태는 부동 게이트(18)에 전하를 부가하고 부동 게이트에서 전하를 제거함으로서 변경된다. 이러한 전하의 차이는 셀(10)의 상태가 설명될 판독 동작에서 확인될 수 있도록 셀(10)의 임계 전압을 변경시킨다. 셀(10)이 소거된 상태에 있을 때, 부동 게이트(18)에는 전형적으로 비교적 작은 음의 전하가 있다. 셀(10)이 프로그램된 상태에 있을 때, 부동 게이트에는 전형적으로 비교적 큰 음의 전하가 있다.

도 1a에는 프로그래밍 동작을 위해 구성된 셀(10)이 도시된다. 드레인(16)에는 양의 전압(전형적으로 +6V)이 인가되고, 소스는 접지된다. 제어 게이트(22)에는 큰 양의 전압(전형적으로 +12V)이 인가된다. 이러한 조건은 전자가 소스 영역(14)에서 드레인 영역(16)으로 가속되게 하는 전기장을 생성하게 된다. 부가하여, 전기장은 제어 게이트(22)상의 큰 양의 전압에 의해 생성된다. 소스에서 드레인으로 이동되는 전자 중 일부는 게이트 산화물(20)을 통과하고 부동 게이트에 집합되도록 충분한 에너지를 갖는다. 그 메카니즘은 때때로 고온 전자 주입이라 칭하여진다. 부동 게이트(18)로 전달된 전하량은 시간에 매우 의존적이다. 전형적인 프로그래밍 동작은 10μs 정도인 비교적 긴 기간 동안 도 1a 상태가 주어질 것을 요구한다. 비교하여, 전형적인 판독 동작은 전형적으로 100ns 이하가 걸린다.

도 1c는 플래쉬 셀을 판독하는 전형적인 상태를 도시한다. 소스 영역(14)은 접지되고, 드레인 영역은 작은 양의 전압(전형적으로 +1 내지 +2V)에 연결된다. 제어 게이트(22)에는 양의 전압(전형적으로 +5.5V)이 인가된다. 부동 게이트(18)에 주어진 전자는 셀, 즉 제어 게이트의 임계 전압을 셀이 1 마이크로암페어의 전류로 전도되게 하도록 인가되어야 하는 소스 전압으로 변경시킨다. 프로그램되지 않은 셀은 전형적으로 +3V인 비교적 낮은 임계 전압을 갖고, 프로그램된 셀은 전형적으로 +5 내지 +6V인 프로그램된 임계 전압을 갖는다.

셀(10)이 프로그램된 것으로 가정하면, +5.5V인 게이트-소스 전압은 거의 전류가 흐르지 않도록 프로그램된 임계 전압 부근이 된다. 셀 전류의 부재는 셀이 프로그램되었음을 나타내고, 그에 의해 셀의 상태를 나타낸다. 프로그램된 셀은 통상 논리 "0"을 나타낸다. 셀이 소거된 상태에 있으면, +5.5V인 게이트-소스 전압은 +3V인 소거 임계 전압을 넘게 된다. 그래서, 셀은 전류를 전도시키고, 그에 의해 셀이 소거된 셀임을 나타낸다. 통상적으로, 소거된 셀은 논리 "1"을 나타낸다.

비록 도 1c에는 도시되지 않았지만, 판독 동작 동안에, 셀 전류는 감지 증폭기에 의해 기준 전압과 비교되는 전압으로 변환된다. 그래서, 감지 증폭기의 출력은 셀이 소거되었음을 나타내는 한 상태(논리 "1")와 셀이 프로그램되었음을 나타내는 또 다른 상태(논리 "0")가 된다.

도 1b는 플래쉬 셀(10)을 소거하는 상태를 도시한다. 소스 영역(14)에는 전형적으로 +10V인 큰 양의 전압이 인가되고, 드레인 영역(16)은 부동되어 남아있다. 부가하여, 제어 게이트(22)는 접지된다. 대부분의 플래쉬 메모리에서는 모든 또는 다수의 셀 블록이 동시에 소거된다. 그래서, 이들 셀은 모두 +10V에 공통적으로 연결된 소스 영역(14), 접지에 연결된 제어 게이트(22), 및 모두 부동 상태인 드레인 영역을 갖는다. 이러한 상태는 결과적으로 소스 영역(14)과 부동 게이트(18) 사이에 강한 전기장을 만들게 된다. 이 전기장은 부동 게이트(18)에 주어진 전자가 얇은 게이트 산화물(20)을 통과하여 소스 영역에 전해지게 한다. 전자를 전달하는 메카니즘은 파울러-노드하임 터널링(Fowler-Nordheim tunneling)이라 칭하여진다. 전자를 제거하면, 셀이 프로그램된 셀에서 소거된 셀로 변하게 된다.

소거 동작에서는 부동 게이트(18)에서 너무 많은 전자가 제거되어 순 양전하만이 남게 될 가능성이 있다. 이는 게이트-소스 전압이 0일 때에도 셀 전류가 흐르는 지점으로 임계 전압을 감소시키는 경향이 있다. 이러한 "과잉 소거" 상태는 셀이 판독되지 않을 때에도 전류를 전도시키게 되므로 바람직하지 않다. 이 전류는 실질적으로 판독되는 셀의 전류 흐름을 차폐하는 경향이 있고, 그에 의해 적절한 메모리 동작을 방해한다.

많은 소거 동작이 가능한 과잉 소거 상태를 정정하기 위한 서브-동작을 포함한다. 이러한 서브-동작은 때때로 "치료" 싸이클이라 칭하여진다. 설명될 바와 같이, 치료 싸이클은 과잉 소거를 정정하도록 동작하고, 또한 소거 동작 이후에 셀이 더 균일해지도록 셀의 소거 임계 전압의 분포를 감소시키도록 동작한다.

치료 싸이클에서, 모든 셀의 소스 영역(14)은 접지되고, 드레인 영역(16)은모두 부동되어 남아있다. 부가하여, 제어 게이트는 모두 +12V와 같이 큰 양의 전압에 연결된다. 이러한 상태는 소스 영역(14)과 부동 게이트(18) 사이에 전기장이 형성되게 한다. 전기장의 강도는 부동 게이트(18) 전압의 함수로, 과잉 소거된 셀을 포함하여 낮은 임계 전압을 갖는 셀에 대해 전압이 더 크다. 전기장은 전자가 소스 영역(14)에서 부동 게이트(18)로 전달되게 하고, 그에 의해 셀의 소거 임계 전압을 증가시킨다. 최하 임계 전압을 갖는 셀은 최고량으로 증가되고, 더 높은 임계 전압을 갖는 셀은 훨씬 적은 범위에 미치게 된다. 치료 싸이클은 모든 셀의 소거 임계 전압이 +3V와 같은 명목값에 이르게 되도록 제어된다.

전형적인 플래쉬 메모리 시스템은 이상적으로 프로그램된 상태를 무기한 유지한다. 실제적으로는 많은 메모리 시스템이 10년에서 100년 범위의 주기 동안 데이터를 유지하도록 지정된다. 데이터 손실의 중요한 원인은 전자가 시간에 걸쳐 부동 게이트(18)로부터 천천히 제거되는 것의 결과이다. 셀 기하형이 점점 더 작아지면, 부동 게이트와 연관된 캐패시턴스는 전형적으로 펨토 패럿(10^-15패럿) 정도로 매우 작아진다. 그래서, 작은 수의 전자만을 제거하면, 결과적으로 임계 전압에 큰 변화가 생기게 된다.

또한, 부동 게이트에 주어진 전하에서의 변화 때문에 셀의 상태가 변하지 않더라도, 메모리의 성능은 더 이상 사용가능하지 않은 정도로 저하됨을 주목하여야 한다. 한 예로, 소거된 임계 전압과 프로그램된 임계 전압이 서로 접근할 때, 판독 에러 마진은 감소된다. 부가하여, 메모리 동작, 특히 판독 동작을 실행하는데요구되는 시간은 셀 전류의 크기에 의존한다. 예를 들어, 셀의 소거 임계 전압이 부동 게이트(18)에서의 전자 이득으로 인해 증가되면, 셀은 판독 동작에서 충분한 전류를 전도시키게 되어 셀의 상태가 정확히 판독된다. 그러나, 증가된 임계 전압은 전류가 메모리 명세표내의 판독 동작을 실행하도록 충분히 신속하게 어레이 비트선(array bit line)의 전압 상태를 쉬프트할 수 없는 지점으로(전형적으로 100ns 정도) 셀 전류의 크기를 감소시킨다.

긴 시간 주기에 걸쳐 데이터를 보유하는 플래쉬 메모리의 기능을 이루는 2가지 중요한 메카니즘이 있다. 한 메카니즘은 때때로 "판독 방해"라 칭하여지고, 다른 것은 때때로 "워드선 방해"라 칭하여진다. 판독 방해는 셀(10)이 판독되고 있을 때 일어난다. 도 1c에서 볼 수 있는 바와 같이, 판독 동작은 드레인 영역에 인가된 양의 전압(+1 내지 +2V)으로 인해 소스 영역(14)과 드레인 영역(16) 사이에 전기장을 생성한다. 드레인 영역과 소스 영역 사이를 이동하는 매우 적은 수의 전자는 양의 제어 게이트(22) 전압으로 인해 부동 게이트(18)로 끌어 올려지기에 충분한 에너지를 갖는다. 그래서, 셀은 판독 동작시 드레인(16)과 인접한 영역에서 고온 전자 주입을 통해 매우 조금 프로그램된다. 이는 판독 동작을 실행하는데 요구되는 시간이 종래의 프로그래밍 동작을 실행하는데 요구되는 시간 보다 훨씬 작은 경우에도 그러하다. 드레인과 소스 사이에서 전기장의 세기는 채널(12a)의 길이에 반비례하고, 이러한 채널 길이는 셀 기하형이 더 작아질 때 더 작아진다. 따라서, 이러한 판독 방해 현상은 셀 크기가 감소될 때 보다 두드러지게 된다.

워드선 방해는 큰 양의 전압이 셀(10)의 제어 게이트(22)에 인가되고 셀의제어 게이트가 어레이 워드선에 연결되는 다양한 조건하에서 일어난다. 한 예로, 상술된 치료 싸이클에서, 소스 영역(14)은 접지되고 제어 게이트는 +12V에 연결된다. 이러한 상태는 결과적으로 적은 수의 전자가 파울러-노드하임 터널링을 통해 소스 영역(14)에서 부동 게이트(18)로 전달되게 한다.

비록 판독 및 워드선 방해 현상이 결과적으로 매우 적은 전자 전달을 제공하지만, 단일 프로그래밍 동작에는 수 십만번의 판독 동작이 있음을 기억하여야 한다. 또한, 작은 기하형인 셀의 부동 게이트와 연관된 캐패시턴스는 너무 작아서 단지 수 천개의 전자 전달로 인한 전하의 변화도 결과적으로 1V의 부동 게이트 전위 변화를 일으키게 된다.

본 발명은 판독 및 워드선 방해의 상술된 효과에 대해 개선된 면역 조치를 갖는 플래쉬 메모리 시스템을 제시한다. 이는 셀 기하형을 수정할 필요도 없고 프로그래밍, 판독, 및 소거 동작을 실행하는 기본적인 메카니즘도 변경하지 않고 이루어진다. 본 발명의 이러한 이점 및 다른 이점은 도면과 함께 다음에 주어지는 발명의 상세한 설명을 읽으면 종래 기술에 숙련된 자에게 명백해진다.

<발명의 요약>

판독 동작 동안에 방해되는 소거 셀을 갖는 경향을 줄인 플래쉬 메모리 시스템이 설명된다. 시스템은 다수의 행(row)과 열(column)로 배열된 플래쉬 메모리 셀의 어레이를 포함한다. 어레이 행 중 하나에 위치하는 모든 셀은 공통된 워드선에 연결된 제어 게이트를 갖고, 한 열내의 모든 셀은 공통된 비트선에 연결된 드레인을 갖는다.

메모리 시스템은 또한 메모리 동작을 실행하는 제어 수단을 포함하고, 상기 제어 수단은 프로그램 입력 어드레스를 근거로 어레이의 셀을 프로그램하는 프로그램 수단과 판독 입력 어드레스를 근거로 어레이의 셀을 판독하는 판독 수단을 포함한다. 판독 수단은 판독 입력 어드레스에 의해 결정된 바와 같은 어레이의 워드선 중 선택된 것에 판독 전압을 인가하도록 동작한다.

메모리 시스템은 또한 판독 수단이 워드선 중 선택된 것에 판독 전압을 인가하는 시간 주기를 제한하기 위한 방해 제한 수단을 포함한다. 한 실시예에서, 방해 수단은 판독 전압이 선택된 워드선에 인가되는 시간 주기를 제한하기 위해 메모리 시스템 어드레스 천이 검출 회로를 사용한다.

본 발명은 플래쉬(flash) 메모리 시스템에 관한 것으로, 특히 소거된 플래쉬 셀(flash cell)을 방해하는 경향의 감소로 인해 개선된 데이터 보유력을 갖는 메모리 시스템에 관한 것이다.

도 1a 내지 도 1c는 각각 프로그램, 소거, 및 판독 동작을 실행하도록 구성된 종래의 플래쉬 메모리 셀을 도시하는 도면.

도 2는 도 1a 내지 도 1c에 도시된 바와 같은 각 셀을 포함하는 플래쉬 셀 어레이를 도시하는 도면.

도 3은 본 발명에 따른 메모리 시스템의 블록도.

도 4는 도 3의 메모리 시스템 중 어드레스 버퍼 회로의 구성도.

도 5는 도 3의 메모리 시스템 중 데이터 래치(latch) 회로를 포함하는 데이터 출력 경로의 구성도.

도 6은 도 3의 메모리 시스템 중 X 디코더의 구성도.

도 7은 도 3의 메모리 시스템의 동작을 설명하는 타이밍도.

다시 도면을 참고로, 도 3은 주된 메모리 시스템의 전형적인 실시예의 블록도이다. 시스템은 플래쉬 메모리 셀의 어레이(26)를 포함한다. 어레이의 상세한 내용은 도 2에서 볼 수 있다. 어레이는 행과 열로 배열된 도 1a 내지 도 1c에서 설명된 바와 같은 셀(10)로 구성된다. 본 실시예에서는 총 512 행 및 512 x 8 열의 셀(10)이 있다. 한 열내의 모든 셀은 공통 비트선(BLN)에 연결된 드레인 영역(16)을 갖고, 한 행내의 모든 셀은 공통 워드선(WLN)에 연결된 제어 게이트(22)를 갖는다. 셀의 모든 소스 영역(14)은 함께 연결되거나, 다른 방법으로 큰 셀 블록이 공통 소스선(SL)(도시되지 않음)에 의해 함께 연결된 소스 영역을 갖는다. 소스선(SL)은 소거 동작 등을 실행하도록 공통 회로나 다른 전위에 연결될 수 있다.

메모리 시스템은 셀 어레이로부터 하나의 8 비트 단어를 선택하도록 총 18개의 어드레스(A0 - A17)를 수신한다. 어드레스는 어드레스 천이 검출기(28)에 연결된다. 이미 공지된 바와 같이, 어드레스 천이 검출기 회로의 주요 기능은 어드레스 천이를 감지하고 메모리 판독 동작이 실행될 수 있도록 입력된 모든 어드레스를 안정화시키는 때를 결정하는 것이다. 부가하여, 검출기는 어드레스 천이가 먼저 검출될 때 기대되는 메모리 판독 동작을 위해 다양한 메모리 소자를 미리 조절하도록 동작한다. 적절한 어드레스 천이 검출기 회로는 1995년 7월 25일에 출원된 어드레스 천이 검출(ATD) 회로(ADDRESS TRANSITION DETECTION CIRCUIT)명의 출원 일련 번호 No. 08/506,168에서 설명된다. 상기 출원서의 내용은 참조로서 본 출원서에 완전히 일체화된다.

보다 상세히 설명될 바와 같이, 검출기 회로(28)는 18개의 어드레스 입력 중에서 천이가 먼저 검출될 때 고상태로 되는 출력 신호(ATD)를 발생한다. 신호(ATD)는 최종적인 어드레스 천이가 검출될 때까지 고상태를 유지하고, 그에 의해 셀 어레이(26)의 적절한 단어가 어드레스 지정되도록 입력된 어드레스 모두가 최종 상태에 있음을 나타낸다. 일단 단어가 어드레스 지정되면, 메모리 판독 동작이 완료될 수 있다. 신호(ATD)는 표시된 메모리 동작이 발생될 수 있도록 최종 어드레스 천이 이후에 부가되는 시간 주기를 고상태로 유지한다. 판독 동작에서는 선택된 단어가 판독되도록 신호(ATD)가 부가되는 150ns를 고상태로 유지한다.

18개의 어드레스 중 9개 어드레스(A0 - A7)는 X 디코더 회로(30)에 전해지고, 나머지 9개(A8 - A17)는 Y 디코더 회로(32)로 전해진다. X 디코더 회로(30)는 9개의 입력 어드레스를 복호화하고 셀 어레이(26)의 512 워드선(WL0 - WLN) 중 하나를 선택하도록 동작한다. 선택된 워드선은 판독되거나 프로그램될 8 비트의 단어를 포함한다. 메모리 판독 동작에서, X 디코더 회로(30)는 도 1c에 도시된 바와 같이 선택된 워드선(WLN)에 +5.5V를 인가하도록 동작한다. 프로그램 동작에서는 회로(30)가 도 1a에 도시된 바와 같이 선택된 워드선(WLN)에 +12V를 인가하도록 동작한다.

Y 디코더(32)는 수신된 9 비트의 어드레스를 사용하고, 선택 게이트 회로(34)를 사용해 어드레스 비트로 표시된 8 비트 단어 중 하나를 선택한다. 블록(36)으로 나타내진 8개의 감지 증폭기는 판독 동작 및 다른 메모리 확인 동작을실행하는데 사용된다. 판독 동작이 발생되려 하면, 선택 게이트 회로(34)는 8개 비트선(BLN)을 8개 감지 증폭기(36)의 각 입력에 연결시킨다. 부가하여, 비트선(BLN)에 인가되고 +1에서 +2V(도 1c) 범위의 크기를 갖는 전압을 발생하는 회로가 선택된 비트선(BLN)에 연결된다.

8개 감지 증폭기의 출력은 판독되는 8개 셀의 상태를 나타낸다. 이 출력은 데이터 출력 버퍼(38)에 제공되고, 이어서 메모리 시스템의 데이터 I/O 단자(D0 - D7)에 전해진다. 출력 버퍼(38)는 낮은 (활성) 신호()의해 활성화되고, 신호()는 프로그래밍 동작 동안에 고상태로 되어, 그에 의해 프로그램 동작 동안 데이터의 입력과 방해되지 않도록 버퍼의 출력을 높은 임피던스 상태가 되게 한다.

메모리 프로그램 동작에서, 프로그램되는 8 비트의 데이터는 데이터 I/O 단자에 제공되어 입력 버퍼(40)로 전해진다. 이때, 데이터 출력 버퍼(38)의 출력은 고임피던스 상태로 교환된다. 이어서, 프로그램되는 데이터는 입력 데이터 래치(latch)(42)에 공급되고, 프로그래밍 동작 동안 거기에 유지된다. X 디코더 회로(30)는 도 1a와 연관되어 앞서 기술된 바와 같이 선택된 워드선(WLN)에 +12V의 큰 프로그래밍 전압을 인가하도록 동작된다. 부가하여, Y 디코더(32)는 입력 데이터를 근거로 프로그램되어야 하는 선택된 8 비트선(BLN)에 전형적으로 +6V인 매체 레벨 전압을 연결시키도록 동작된다.

종래의 메모리 시스템에서, 메모리 회로는 임의의 메모리 동작을 실행하기위해 연관되는 처리기와 같은 외부 소스에 의해 인에이블되어야 한다. 전형적으로 칩 인에이블 신호()라 칭하여지는 이 신호는 메모리 동작의 시작부에서 활성 상태(저상태)가 되고, 메모리 동작이 완료될 때까지 활성 상태를 유지한다. 생각할 수 있는 바로는, 신호()를 모든 시간에서 활성 상태(저상태)로 되게 하도록 사용자가 연관된 처리기를 프로그램하거나, 메모리가 사용되고 있을 때에만 신호를 활성 상태로 되게 하도록 사용자가 처리기를 프로그램할 수 있다.

종래의 X 디코더 회로는 전형적으로 칩 인에이블 신호()가 활성 상태로 될 때마다 워드선(WLN) 중 하나에 양의 전압을 인가하도록 동작한다. 그래서, 신호()가 활성 상태인 시간 주기 동안에, 워드선(WLN) 중 하나는 X 디코더 회로에 의해 그에 인가되는 +5.5V를 갖게 된다. 이와 같이, 선택된 행내의 모든 셀은가 활성 상태일 때 +5.5V에 연결되는 제어 게이트(22)를 갖게 된다. 또한, 적어도 선택된 행내의 셀에 연결된 소스선은 모두 공통 회로에 연결된다. 부가하여, 선택 게이트 회로는 선택된 단어의 8 비트선(BLN)에 작은 양의 전압(+1 내지 +2V)을 연결시킨다. 나머지 또는 선택 해제된 비트선(BLN)은 부동되어 남아있다.

X 디코더 및 Y 디코더 회로에 의해 선택된 종래 메모리 시스템의 8개 셀(10)에 대해, 이러한 셀들은 상술된 판독 방해 현상을 겪게 된다. 소스 영역과 드레인 영역 사이의 전기장은 주입에 의해 양의 부동 게이트로 전달될 적은 수의 고온 전자를 생성한다. 이러한 상태가 더 오래 지속되면 될 수록, 방해의 크기는 더 크다. 이는 소거되는 셀을 소프트 프로그램하는 경향이 있다. 이러한 소프트 프로그래밍 상태(판독 상태)는 더 작은 전기장으로 인해 정규적인 프로그래밍 상태에 반하여 크기면에서 더 작은 프로그래밍 전류를 만든다. 그러나, 생각되는 바로는 판독 상태가 프로그램 상태 보다 훨씬 더 긴 시간 주기 동안 주어지므로(수 년 대 수 μs), 방해가 발생된다.

종래 메모리 시스템에서 선택된 워드선의 나머지 셀(10)에 대해, 이들 셀은 또한 제어 게이트에 연결된 +5.5V를 갖는다. 선택 해제된 이 셀에 연결된 비트선(BLN)은 부동되어 있고, 소스선은 공통 회로에 연결된다. 그래서, 선택된 행 중 선택 해제된 셀에는 앞서 워드선 방해라 칭하여졌던 것이 행해진다. 이는 전자가 셀의 소스측으로부터 파울러-노드하임 터널링을 통해 이 셀의 부동 게이트로 전달되게 한다. 비록 선택 해제된 이 셀에 인가된 전압이 상술된 치료 싸이클에서 사용되는 것 보다 작더라도, 일부 워드선 방해가 발생된다. 다시 이 방해의 효과가 축적되므로, 이러한 상태가 더 길게 존재하면 할수록 방해의 크기가 더 커지게 된다.

칩 인에이블 신호()가 비활성 상태일 때에도 일부 형태의 방해가 있다. 도 4는 전형적으로 어드레스 천이 검출 회로의 일부인 종래의 어드레스 버퍼 회로(43)를 도시한다. 각 메모리 시스템 어드레스는 연관된 버퍼 회로(43)를 갖는다. 버퍼 회로는 반전 입력 스테이지를 형성하도록 N 채널 트랜지스터(48)와 직렬로 연결된 한 쌍의 P 채널 트랜지스터(44 및 46)를 포함한다. 트랜지스터(46 및 48)는 회로(43) 입력을 형성하도록 공통적으로 연결된 게이트와 입력 스테이지의 출력을 형성하도록 함께 연결된 드레인을 갖는다.

회로(43)의 입력 스테이지의 출력은 버퍼 처리된 어드레스가 스테이지(52)의 출력에 제공되도록 인버터 스테이지(52)에 연결된다. 어드레스 버퍼 회로는 통상적으로 비활성 주기 동안 버퍼의 전류 소모를 줄이기 위해 칩 인에이블 신호()로 디스에이블되도록 설계된다. 트랜지스터(44)는 전원 전압(VCC)과 입력 스테이지 트랜지스터(46) 사이에 연결된다. 트랜지스터(44)의 게이트는 칩 인에이블 신호()를 수신하도록 연결되어, 신호()가 활성 상태(저상태)일 때 입력 스테이지가 인에이블된다.

신호()가 비활성 상태일 때, 트랜지스터(44)는 OFF 상태로 되어 입력 스테이지의 트랜지스터(46 및 48) 모두가 OFF 상태로 된다. 인버터 스테이지 입력과 공통 회로 사이에 연결된 N 채널 트랜지스터(50)가 존재하지 않으면, 인버터 스테이지(52)의 입력은 사실상 바람직하지 않은 상태인 개방 회로가 된다. 트랜지스터(50)의 게이트는 신호()가 비활성 상태(고상태)일 때 트랜지스터(50)가 전도성이 되도록 칩 인에이블 신호()를 수신한다. 그래서, 인버터 스테이지(52)의 입력은 어드레스 버퍼 회로(43)의 출력이 고상태로 되도록 저상태로 강요된다. 이 "어드레스"는 메모리 시스템이 실행되는 방법에 의존해 셀 어레이의 처음 또는 마지막 행에 대응한다. 따라서, 종래의 메모리 시스템에서 칩 인에이블 신호()가 비활성 상태일 때, 종래의 X 디코더는 최종 또는 처음 어레이 행의 워드선에 양의 판독 전압을 인가한다. 이 행내의 셀은 메모리 시스템이 수 년동안 비활성 모드에 있을 수 있으므로 상술된 방해 상태를 겪게 된다.

도 6은 본 발명의 X 디코더 회로(30)에 대한 다수의 상세한 부분을 도시한다. X 디코더 회로(30)의 주요 기능은 프로그램 및 판독 동작 동안 9개 입력 어드레스(A0 - A8)을 복호화하고 프로그램 또는 판독 동작을 실행하기에 적절한 전압을 인가함으로서 복호화를 근거로 512 워드선(WLN) 중 하나를 선택하는 것이다. 도 6은 9개 어드레스 입력이 모두 논리 "1"인 때를 검출하는 NAND 게이트(54), 인버터(60)에 의해 반전되는 어드레스 비트(A0)를 제외하고 어드레스의 모든 9 비트가 논리 "1"인 때를 검출하는 NAND 게이트, 및 9개 어드레스 비트가 모두 논리 "0"인 때를 검출하는 NAND 게이트(58)를 포함하는 전형적인 복호화 회로를 도시한다. 후자의 디코더는 9개 인버터(62, 64, 66) 등을 사용해 9개 어드레스(A0 - A8)를 모두 반전시킴으로서 이루어진다.

전형적인 NAND 게이트(54, 56, 및 58)의 출력은 각각 인버터 회로(68), (70), 및 (72)에 의해 반전된다. 판독 동작이 실행되어야 할 때, 선택된 워드선(WLN)에는 +5.5V인 양의 전압이 인가되고, 선택 해제된 워드선은 접지된다. 프로그래밍 동작에서, X 디코더 회로(30)는 선택된 워드선에 +12V인 큰 양의 전압을 인가한다. 이는 X 디코더(30)에 대한 공급 전압을 이 전압(+5.5V 및 +12V)으로 취함으로서 이루어질 수 있다. 다른 방법으로, 같은 경과를 이루기 위해 인버터(68, 70, 및 72)가 레벨 쉬프터(level shifter)로 실행될 수 있다.

전형적인 게이트(54, 56, 및 58)을 포함하는 X 디코더 회로(30)의 9개 복호화 NAND 게이트 각각은 또한 OR 게이트(73)를 통해 어드레스 천이 검출기(28) 출력을 수신한다. OR 게이트(73)로의 제2 입력은 메모리 시스템이 프로그램 동작을 실행하고 있을 때 활성 상태(고상태)이고 판독 동작과 같은 다른 동작 동안에는 비활성 상태인 신호(PGM)를 수신한다. 신호(ATD)가 비활성 상태(저상태)일 때는 워드선(WLN)이 선택되지 않는다. 즉, 워드선(WL0 - WLN)이 모두 X 디코더(30)에 의해 그에 인가되는 0V를 갖는다. 신호(ATD)가 활성 상태일 때는 판독 전압(+5.5V)이 9 비트의 어드레스를 근거로 선택된 워드선(WLN)에 연결된다. 신호(PGM)이 활성 상태일 때, 프로그램 전압은 신호(ATD)와 독립적으로 선택된 워드선에 인가된다.

상술된 바와 같이, 신호(ATD)는 어드레스 단자에서 천이가 검출될 때 활성 상태로 되고, 최종 어드레스 천이 이후에 150ns 동안 활성 상태를 유지한다. 메모리 판독 동작을 실행하기에 충분한 시간 보다 더 긴 시간을 메모리 시스템에 제공하기 위해 150ns 시간 주기가 선택된다. 150ns 시간 주기가 종료되면, 모든 워드선은 비활성 상태로 되고, 그에 의해 판독 또는 워드선 방해가 셀에 가해지는 시간량을 많이 최소화시킨다. 부가하여, 칩 인에이블 신호()활성 상태일 때 신호(ATD)를 제공하도록 회로(28)가 실행된다. 그래서, 어드레스 단자에 천이가 없더라도 신호()가 활성 상태로 될 때 신호(ATD)가 제공된다.

신호(ATD)가 비활성 상태일 때는 판독 동작 동안 어떠한 비트선(BLN)도 +1 내지 +2V에 연결되지 않도록, 신호(ATD)는 또한 Y 디코더 회로에 연결된다. 이는 설명될 바와 같이 셀의 소거 상태를 방해하는 경향을 더 줄인다.

판독 동작에서, 종래의 메모리 시스템은 전형적으로 판독 동작에 사용되는 감지 증폭기의 출력을 메모리 데이터 출력 버퍼에 연결시킨다. 연관된 처리기는출력 인에이블 신호()와 칩 인에이블 신호()가 모두 활성 상태인 한 판독 데이터가 유효할 것을 기대한다. 그러나, 판독 동작에서 본 발명의 신호(ATD)가 비활성 상태로 되면, 선택된 워드선에 인가된 판독 전압은 제거된다. 이는 셀의 실제 상태와 관계없이 셀이 전류를 전도시키는 것을 방지한다. 그러므로, 감지 증폭기는 모든 셀이 프로그램된 상태에 있음을 나타내는 무효 출력을 제공한다. 도 5는 판독 동작에서 무효 데이터의 출력을 방지하는 데이터 판독 경로의 회로 구성도이다.

감지 증폭기(74)는 도 3의 메모리 시스템에서 사용되는 8개 감지 증폭기(36) 중 하나를 나태낸다. 이들 각 증폭기의 출력은 래치 회로(76)를 통해 데이터 출력 버퍼 회로(38)의 스테이지(78)에 연결되고, 래치 회로(76)는 도 3의 메모리 시스템 중 감지 증폭기부(36)의 일부를 형성한다. 설명될 바와 같이, 신호(ATD)가 활성 상태(고상태)일 때, 감지 증폭기(74)의 출력은 버퍼 회로(78)에 연결되고, 신호(ATD)가 비활성 상태일 때는 감지 증폭기(74)가 버퍼 회로로부터 분리되며, 버퍼 회로에는 ATD가 비활성 상태로 되기 바로 이전에 감지 증폭기(74)의 상태를 나타내는 레벨이 제공된다.

래치 회로(76)는 감지 증폭기(74)의 출력과 인버터 회로(82)의 입력 사이에 연결된 통과 트랜지스터(80)를 포함한다. 인버터 회로(82)의 출력은 제2 인버터 회로(84)의 입력에 연결되고, 인버터 회로(84)의 출력은 출력 버퍼 스테이지(78)의 입력에 연결된다. 인버터(84)의 출력은 또한 N 채널 트랜지스터(86)와 P 채널 트랜지스터(88)를 포함하는 한 쌍의 병렬 연결된 트랜지스터에 의해 인버터 회로(82)의 입력에 피드백(feedback)된다. 트랜지스터(86)의 게이트는 신호(ATD)를 수신하고, 트랜지스터(88)의 게이트는 인버터(90)를 통해 반전된 신호(ATD)를 수신한다.

동작시, 신호(ATD)가 활성 상태일 때, 트랜지스터(80)는 전도성이고 트랜지스터(86 및 88)은 OFF 상태이다. 그래서, 감지 증폭기(74)의 출력은 트랜지스터(80)와 인버터(82 및 84)를 통해 출력 버퍼(78)의 입력에 연결된다. 신호(ATD)가 비활성 상태로 될 때, 인버터(82)의 입력은 인버터(84)의 출력 뿐만 아니라 감지 증폭기 출력과 같다. 트랜지스터(80)는 OFF 상태로 전환되고, 그에 의해 래치 회로(76)의 입력을 감지 증폭기(74)의 출력으로부터 고립시킨다. 트랜지스터(86 및 88)은 모두 인버터(84)의 출력이 인버터(82)의 입력에 인가되도록 전도성이 된다. 그래서, 신호(ATD)가 비활성 상태로 되기 바로 이전의 감지 증폭기(74)의 출력은 신호(ATD)가 비활성 상태로 된 이후 래치 회로에 유지된다. 판독 전압이 워드선(WLN)에서 제거될 때 감지 증폭기의 출력 변화는 어레이(26)로부터 판독되어 출력 버퍼에 주어진 데이터에 영향을 주지 않는다.

도 7은 목적 메모리 시스템의 동작을 설명하는 타이밍도이다. 판독 동작이 실행되어야 하는 것으로 가정하면, 연관된 처리기는 칩 인에이블 신호()가 시간(T0)에서 활성 상태로 되게 한다. 처리기는 또한 시간(T0)에 메모리에서 판독되는 단어에 대해 18개의 어드레스를 제공한다. 어드레스 천이 검출 회로(28)는 하나 이상의 어드레스가 상태를 변화시킴을 감지하여 신호(ATD)가 활성 상태로 되게 한다. 모든 어드레스는 시간(T1)에서 안정적이다. 내부 타이밍 회로는 시간(T1) 이후 부가적인 150ns 동안 신호(ATD)가 활성 상태를 유지하게 한다.

또한, 시간(T1)에서, X 디코더(30)는 8 비트의 입력 어드레스를 복호화하고, 도 7의 타이밍도 중 활성 상태인 워드선 선택 신호에 의해 나타내지는 바와 같이 워드선(WLN) 중 하나를 선택한다. 선택된 워드선(WLN)에는 X 디코더(30)에 의해 +5.5V의 판독 전압이 인가되고, 감지 증폭기 유닛(36)에 의해 발생된 약 +1 내지 +2V의 전압은 Y 디코더(32)에 제공된 어드레스에 의해 결정되는 바와 같은 8 비트선(BLN) 각각에 연결된다. 부가하여, Y 디코더(32)는 +1 내지 +2V가 판독되는 단어의 8 비트선(BLN)에 연결되게 한다.

8개의 감지 증폭기 각각은 시간(T3)에 유효한 출력을 제공한다. 이 출력은 데이터 출력 버퍼 회로(78)와 메모리 시스템의 데이터 I/O 단자에 전해진다. 출력된 데이터는 시간(T4)에서 유효하다. 신호(ATD)는 앞서 기술된 바와 같이 시간(T1) 이후 150ns 동안 활성 상태를 유지한다. 시간(T5)에서, 신호(ATD)는 비활성 상태로 된다. 이는 선택된 워드선을 포함하여 어레이의 모든 워드선이 접지되도록 X 디코더(30)의 복호화 게이트(54, 56, 및 58)을 모두 디스에이블시킨다. 부가하여, Y 디코더(32)는 더 이상 +1 내지 +2V를 선택된 비트선(BLN)에 연결시키지 않는다.

접지된 워드선과 선택 해제된 비트선은 감지 증폭기 출력이 더 이상 시간(T6)에서 유효하지 않도록 어레이(26)의 모든 셀이 시간(T5)에서 OFF 상태로 전환되게 한다. 그러나, 시간(T5) 직후 및 시간(T6) 이전에 감지 증폭기 출력이 무효로 될 때, 신호(ATD)는 래치 회로(76)(도 5)의 트랜지스터(80)를 OFF 상태로 전환시키고, 그에 의해 래치 회로를 감지 증폭기 출력으로부터 고립시킨다. 부가하여, 트랜지스터(86 및 88)는 ON 상태로 전환되고, 그에 의해 증폭기 출력이 무효로 되는 직전에 감지 증폭기를 래치시킨다. 그래서, 래치 회로(76)는 데이터 출력 버퍼 회로(78)에 유효한 출력 데이터를 제공한다. 데이터는 연관된 처리기가 시간(T7)에서 칩 인에이블 신호()를 비활성 상태로 되게 할 때까지 유효하게 유지된다.

상기로부터 판독 동작 동안 판독 전압이 어레이(26)에 인가되는 시간은 메모리가 판독 동작을 실제로 실행하는데 요구되는 시간에 제한됨을 알 수 있다. 이는 연관된 처리기가 무기한으로 신호(CE)를 유지할 수 있는 경우에도 그러하다. 그래서, 어레이 셀에 가해지는 방해량은 최소로 감소된다.

이와 같이, 새로운 메모리 시스템이 설명된다. 비록 메모리 시스템의 한 실시예가 상세히 설명되었지만, 첨부된 청구항에 의해 정의된 바와 같은 본 발명의 의도 및 범위에서 벗어나지 않고 종래 기술에 숙련된 자에 의해 특정한 변경이 이루어질 수 있음을 이해하여야 한다

Claims (7)

1. 플래시 메모리 시스템에 있어서,

   다수의 행중 하나의 행에 위치한 메모리 셀 각각의 부동 게이트 트랜지스터의 각 게이트가 공통 워드선에 연결되고, 다수의 열중 하나의 열에 위치한 메모리 셀 각각의 부동 게이트 트랜지스터의 각 드레인이 공통 비트선에 연결되는, 다수의 행 및 열로 배열된 플래쉬 메모리 셀의 어레이;

   메모리 동작을 수행하기 위한 제어 수단 - 상기 제어 수단은,

   (1) 프로그램 입력 어드레스에 기초하여 상기 어레이의 상기 부동 게이트 트랜지스터를 프로그램하기 위한 프로그램 수단, 및

   (2) 판독 입력 어드레스에 기초하여 상기 어레이의 상기 부동 게이트 트랜지스터를 판독하고, 상기 판독 입력 어드레스에 의해 결정될 때 상기 어레이의 워드선중 선택된 워드선에 판독 전압을 인가하도록 동작하는 판독 수단

   을 포함함 - ; 및

   상기 판독 입력 어드레스의 변화를 감지하는 것에 응답하여 상기 판독 수단이 상기 워드선 중 선택된 워드선에 상기 판독 전압을 인가하는 시간 주기를 고정된 시간 주기로 제한하기 위한 방해 제한 수단

   을 포함하는 것을 특징으로 하는 플래쉬 메모리 시스템.
2. 제1항에 있어서, 상기 판독 수단은 판독되는 상기 부동 게이트 트랜지스터를통하는 전류 흐름을 나타내는 출력을 제공하는 감지 증폭기를 포함하고, 상기 방해 수단은 상기 시간 주기의 종료 이전에 감지 증폭기 출력을 나타내는 데이터를 저장하기 위한 데이터 저장 수단을 포함하는 것을 특징으로 하는 플래시 메모리 시스템.
3. 제1항에 있어서,

   칩 인에이블 입력부(chip enable input)를 포함하되,

   상기 방해 제한 수단은 상기 칩 인에이블 입력부에 인가된 신호와 관계없이 상기 판독 수단이 상기 판독 전압을 종료 시간에 인가하는 시간 주기를 종료하도록 기능하는 것을 특징으로 하는 플래시 메모리 시스템.
4. 제1항에 있어서,

   상기 방해 제한 수단은 상기 판독 입력 어드레스의 제1 천이가 검출될 때 시작하고 상기 판독 어드레스 신호의 최종 천이가 검출된 후 종료하는 기간을 갖는 출력을 제공하는 어드레스 천이 검출 수단을 포함하는 것을 특징으로 하는 플래시 메모리 시스템.
5. 행 및 열로 배열된 부동 게이트 트랜지스터 메모리 셀 - 상기 셀은 공통 워드선에 결합된 부동 게이트 트랜지스터의 모든 게이트를 갖는 행중 하나의 행에 위치하고, 공통 비트선에 결합된 부동 게이트 트랜지스터의 모든 드레인을 갖는 열중하나의 열에 위치함 - 의 어레이를 갖는 플래시 메모리 시스템의 판독 동작을 제어하는 방법에 있어서,

   상기 플래시 메모리 시스템에 칩 인에이블 신호를 인가하는 단계;

   상기 플래시 메모리 시스템에 판독 어드레스를 인가하는 단계;

   상기 인가된 판독 어드레스에 기초하여 상기 워드선중 선택된 워드선에 판독 전압을 인가하는 단계;

   상기 판독 전압이 인가된 후 상기 비트선을 통하는 전류 흐름을 감지하는 단계;

   상기 비트선을 통하는 상기 전류 흐름을 나타내는 판독 데이터를 저장하는 단계; 및

   상기 인가된 칩 인에이블 신호와 관계없는 고정된 시간 주기에서 상기 저장하는 단계후 상기 판독 전압을 제거하는 단계

   를 포함하는 것을 특징으로 하는 판독 동작 제어 방법.
6. 제5항에 있어서,

   상기 인가된 판독 어드레스의 최종 천이를 감지하는 단계를 더 포함하고, 상기 최종 천이 감지 단계 다음의 선정된 시간 주기에서 상기 판독 전압을 제거하는 단계를 수행하는 것을 특징으로 하는 판독 동작 제어 방법.
7. 제5항에 있어서,

   상기 판독 전압을 제거하는 단계는 상기 판독 전압을 인가하는 단계후 대략 150㎱에서 일어나는 것을 특징으로 하는 판독 동작 제어 방법.