KR100366011B1 - 제어된 셀 임계 전압 분포를 갖는 불휘발성 반도체 기억장치 - Google Patents

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닛본 덴기 가부시끼가이샤
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Abstract

불휘발성 반도체 기억 장치는 더 좁은 소거 임계 전압 분포, 낮은 전원 전압 및 높은 억세스 속도를 가진 메모리 셀들을 가질 수 있는 불휘발성 반도체 기억 장치가 개시되어 있다. 일 실시예에 따르면, 불휘발성 반도체 장치(100)는 선택된 메모리 셀(102-01 내지 102-32)이 소정값보다 작은 소거 임계 전압을 갖는 경우 판정될 수 있는 검출 모드를 포함할 수 있다. 검출 모드에서, 셀 체크 신호 CELLCHK가 활성화되어, 검출 바이어스 전압을 생성하는 셀 체크 전압 발생기 회로(128)에 영향을 미친다. 전원 스위치 제어 신호 PSCTRL에 따르면, 전원 스위치(124)는 셀 체크 전압 발생기 회로(128)에 메모리 셀들(102-01 내지 102-32)의 소스 및 웰을 접속시킨다. 비선택된 셀들의 워드 라인(104-0 내지 104-n)은 저전원 전압에 구동된다. 워드 라인 비선택 바이어스 전압과 검출 바이어스 전압으로 인해 낮은 소거 임계 전압 메모리 셀들이 비트 라인 상에 누설 전류를 생성하는 것이 방지될 수 있다. 이러한 방식으로, 선택된 메모리 셀(102-01 내지 102-32)이 낮은 소거 임계 전압을 가졌는지의 여부를 판정할 수 있다. 낮은 소거 임계 전압 메모리 셀들의 임계 전압은 기록 동작과 함께 상승될 수 있으며 더 좁은 소거 임계 전압 분포를 생성할 수 있다.

Description

제어된 셀 임계 전압 분포를 갖는 불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE HAVING CONTROLLED CELL THRESHOLD VOLTAGE DISTRIBUTION}
불휘발성 반도체 기억 장치는 전원 없이도 데이타값을 유지할 수 있는 이점이 있다. 이러한 장치는 휴대용 전자 기기에 특히 적합하다. 많은 타입의 불휘발성 반도체 기억 장치는 변경 가능한 임계 전압을 갖는 메모리 셀들을 포함한다. 그러한 셀들은 하나의 특정 임계 전압으로 프로그램될 수 있고 다른 특정 임계 전압으로 소거될 수 있다. 그러한 셀들을 포함할 수 있는 기억 장치의 타입 중에는 "플래쉬" EEPROM을 포함하는 전기적으로 소거 프로그램가능 판독 전용 메모리(EEPROMs)이 있다. 플래쉬 EEPROM은 동시에 소거될 수 있는 메모리 셀들을 갖는 섹터를 포함할 수 있다.
불휘발성 반도체 기억 장치가 휴대용 장치에 적합한 반면에, 이와 동시에 전자 기기의 전원 레벨은 계속해서 떨어진다. 많은 타입의 집적 회로들은 저전원 레벨을 수용할 수 있는 반면에, 그러한 저전원 레벨은 불휘발성 장치를 구동하는 것을 더욱 어렵게 할 수 있다.
불휘발성 기억 장치의 전원 레벨을 감소시키는 어려움을 보다 이해하기 위하여, 종래의 불휘발성 반도체 기억 장치가 기술될 것이다.
도 5는 종래의 불휘발성 반도체 기억 장치를 나타내는 회로도이다. 불휘발성 반도체 기억 장치는 일반적인 참조 문자(500)로 표시되고 M01 내지 M32로 나타난 메모리 셀들의 어레이를 포함하도록 나타나 있다. 각 메모리 셀(M01 내지 M32)은 대응하는 비트 라인(BL0 내지 BLn)과 워드 라인(W0 내지 Wn)에 접속될 수 있다. 더욱이, 각 메모리 셀(M01 내지 M32)은 제어 게이트, 플로팅 게이트 및 기판(확산 영역을 가짐)을 포함할 수도 있다.
메모리 셀 M01로부터의 판독 동작이 기술될 것이다. 판독 동작시, 인가된 어드레스는 로우 디코더(502)에 인가되어 워드 라인 W0을 선택 전위로 구동하는 반면에 Wn을 포함하는 나머지 워드 라인들은 선택되지 않은 전위로 구동된다. 또한, 어드레스가 컬럼 디코더(504)에 인가되어 컬럼 선택 신호 Y0를 활성화하는 반면 나머지 컬럼 선택 신호(Y1 내지 Yn)는 활성화되지 않는다. 따라서, 전송 게이트 Tr0가 인에이블되어 감지 증폭기 입력 노드 DIG에 비트 라인 BL0를 접속시킨다. 비트 바이어스 회로(506)는 입력 노드 DIG를 고전위로 바이어스할 수 있다. 판독 동작시, 전원 스위치(508)는 메모리 셀들(M01 내지 M32)의 소스 및 웰을 접지 전원(GND)에 접속할 수 있다.
또한, 판독 동작은 기준 선택 신호 Yref와 기준 워드 라인 신호 Wref를 활성화시킬 수 있다. 또한, 기준 비트 바이어스 회로(510)는 기준 노드 DIGREF를 바이어스할 수 있다. 이는 기준 메모리 셀 MR을 통하여 기준 전류 Ir이 흐르게 할 수 있다.
메모리 셀 M01이 프로그램되는 경우, 그 임계 전압은 워드라인 W0 상의 선택 전압에도 불구하고, 메모리 셀 M01은 본질적으로 턴오프될 만큼 높게 되어야 한다.따라서, 셀에 유입되는 전류(Im으로 나타남)는 크기면에서 기준 전류 Ir보다 작게 될 것이다. 이 차, Im < Ir는 하나의 논리값으로서 감지 증폭기(512)에 의해 검출될 수 있다. 만일 메모리 셀 M01이 소거되는 경우, 임계 전압은 워드 라인 W0상의 선택 전위가 메모리 셀 M01을 턴온되게 할 정도로 충분히 낮아야만 한다. 셀(Im)에 유입된 전류는 크기면에서 기준 전류 Ir보다 더 크게 될 것이다. 이 차, Im > Ir은 다른 논리값으로서 감지 증폭기(512)에 의해 검출될 수 있다.
전술된 동작은 메모리 셀들(M01 내지 M32)이 이상적인 방식으로 동작한다고 가정한다. 그러나, 실제적인 애플리케이션시, 소거된 메모리 셀들의 임계 전압은 분포내에서 떨어질 수 있다. 더욱이, 분포의 하위 끝에서의 메모리 셀들에는 누설 전류가 유입될 수 있다. 즉, 선택되지 않을 때 조차도, 그러한 낮은 임계 전압 메모리 셀들에는 바이어스된 비트 라인 상의 전류가 유입될 수 있다.
낮은 임계 전압 메모리 셀들의 문제점은 도 5를 참조하여 기술될 것이다. 메모리 셀 M01이 프로그램되는 동안 메모리 셀 M02이 소거되지만, 낮은 임계 전압을 갖는다고 가정될 것이다. 그러한 경우에, 메모리 셀 M01이 판독될 때, 메모리 셀 M02이 비선택된다는 사실에도 불구하고, 메모리 셀 M02에는 누설 전류가 유입될 것이다. 자체로서의 누설 전류, 또는 비트 라인 BL0 상의 나머지 메모리 셀들로부터의 누설 전류와 결합될 때, Im이 Ir보다 크게 될 수 있다. 따라서, 감지 증폭기(512)는 사실상 프로그램된 셀일 때에도 메모리 셀 M01을 소거된 셀로서 판독하는 오류를 범할 것이다.
낮은 임계 전압은 처리 및 구동 전압에 따라 변화될 수 있다.
낮은 임계 전압의 일례는 1V이다.
전술된 바와 같이, 대부분의 소거 절차에서, "플래쉬" 소거 예를 들면, 소거 임계 전압이 분포내에서 떨어질 수 있다. 하나의 그러한 분포는 도 3a에 나타나 있다. 도 3a에서, 소거된 셀들의 임계 전압은 2.5V의 높은 소거 임계 전압과 1V의 낮은 소거 임계 전압사이에서 필수적으로 떨어진다. 즉, 소거된 셀들은 약 1.5V이 임계 전압 범위를 갖는다. 만일 불가능하지 않다면, 부가적인 시간 및/또는 비용 및/또는 회로에 소거 프로세스를 추가하지 않고도 그러한 분포를 회피하기 위하여 매우 곤란하게 될 수 있다. 일부 내용에서, 낮은 임계 전압 메모리 셀들이 "과소거(overerased)"된 메모리 셀들로 참조된다.
도 3a의 분포는 충분히 높은 전원 전압에서 동작하는 불휘발성 반도체 장치에 대한 적절한 기능을 제공할 수 있다. 특히, 전원 전위가 2.5V이거나 이보다 높은 경우, 임계 전압의 정상적인 분포는 상당한 개수의 낮은 임계 전압 메모리 셀들(예를 들면, 1V 이하의 임계 전압을 갖는 셀들)에는 발생되지 않을 것이다. 도 3a에 나타난 것과 같은 분포로 인해, 2.5V의 워드 라인 전압이 사용될 수 있는데, 소거된 메모리 셀들이 턴온되고(소거된 셀 임계 전압 분포가 2.5V 이하인 것과 같이) 프로그램된 메모리 셀들이 턴온되지 않게 될 것이다(2.5V보다 큰 프로그램된 임계 전압을 갖게 될 것으로 추정됨).
도 3a에 나타난 것과 같은 분포는 저전원 레벨에 대한 문제가 될 수 있다. 예를 들면, 2V의 저전원 레벨이 사용되는 경우, 최대 워드 라인 전압은 2V이다. 그러한 워드 라인 전압은 소거된 셀로부터 충분한 전류를 생성하지 않을 수도 있다. 게다가, 또는 대용적으로, 데이타 센싱은 원하는 것보다 훨씬 더 길어질 수도 있다.
충분한 센싱 전류를 유지하기 위한 한가지 방법은 메모리 셀 분포의 최대 소거 임계 전압을 더 낮게 하는 것이다. 그러한 방법은 도 3b에 나타나 있다. 도 3b에서, 소거된 셀의 임계 전압은 2V의 높은 소거 임계 전압을 갖는다. 그러나, 소거 임계 전압이 동일한 분포를 유지하기 때문에, 낮은 소거 임계 전압은 0.5V이다. 이 특정 예에서, 낮은 소거 임계 전압은 1V 이하가 될 것이라는 것이 상기될 것이다. 따라서, 도 3b에서와 같은 분포는 다수의 낮은 임계 전압 메모리 셀들에 발생될 수 있다. 이는 전술된 바와 같은 누설 전류로 인한 판독 오류를 발생시킬 수 있다.
메모리 셀의 낮은 임계 전압은 메모리 셀에 데이타를 기입함으로써 조절될 수 있다. 많은 방법들 중 한 방법은 "소프트" 프로그램 동작 등을 포함한다. 예를 들면, 1V 이하의 임계 전압을 갖는 메모리 셀의 위치가 알려져 있다면, 메모리 셀 임계 전압은 일종의 기록 동작에 의해 1V 또는 그 이상으로 상승될 수 있다.
불행하게도, 종래의 메모리 장치 배열을 가진 낮은 임계 전압 메모리 셀의 위치를 배치할 수 없다. 특히, 비트 라인에 너무 많은 누설 전류가 흐를 때 알 수 있을 수도 있지만, 비트 라인에 접속된 수많은 비선택된 소거된 메모리 셀들 중 어느 것이 누설 전류를 발생시키는 것인지를 알 수 없다.
메모리 셀들의 소거 임계 전압 분포를 좁히는 한가지 방법은 일본 특허 공개 번호 7-192482에 개시되어 있다. 그러나, 전술된 방법은 기판의 전위를 제어할 수없기 때문에, 원하는 정확한 분포를 제공할 수 없을 수도 있다.
전술된 결점을 극복하는 불휘발성 반도체 장치를 제공하는 일부 방식을 제공하는 것이 바람직하다. 게다가, 또는 대용적으로, 불휘발성 반도체 기억 장치의 메모리 셀의 소거 임계 전압을 좁히는 일부 방식을 제공하는 것이 바람직하다. 그러한 방법은 불휘발성 메모리 장치가 상대적으로 빠른 감지 속도를 유지할 수 있다면 특히 바람직할 수 있다. 또한, 그러한 방법은 낮은 전원 전압에서 동작할 수 있다면 바람직하다.
일 실시예에 따르면, 불휘발성 반도체 기억 장치는 다수의 메모리 셀들을 포함할 수 있고, 이들 각각은 제어 게이트, 소스, 드레인을 포함하고 웰 내에 형성된다. 메모리 셀들은 매트릭스형으로 배열되며, 이 메모리 셀들의 제어 게이트에 접속된 다수의 워드 라인, 메모리 셀들의 드레인에 접속된 다수의 비트 라인, 메모리 셀들의 소스에 접속된 소스 라인, 및 메모리 셀들의 웰에 접속된 웰 라인을 갖는다. 또한, 기준 셀은 기준 전류를 생성하기 위해 제공될 수 있다. 감지 증폭기는 선택된 메모리 셀에 의해 유입된 전류와 기준 전류를 비교할 수 있다.
메모리 셀들은 소거될 수 있어, 최종 소거 임계 전압으로 분포를 형성한다. 낮은 소거 임계 전압을 갖는 메모리 셀들은 소정 전위로 소스 라인과 웰 라인을 바이어싱함으로써 검출될 수 있다. 그러한 바이어싱 배치는 검출된 메모리 셀로부터의 누설 전류를 감소 및/또는 제거할 수 있게 하여 선택된 메모리 셀의 임계 전압을 판정되게 한다.
본 실시예의 일 특징에 따르면, 불휘발성 반도체 기억 장치는 소거 전압 발생기 회로, 셀 체크 전압 발생기 회로, 및 스위치 회로를 포함할 수 있다. 소거 동작에서, 스위치 회로는 소거 전압 발생기 회로로부터 소스 라인에 소거 전위를 제공할 수 있다. 검출 동작에서, 낮은 소거 임계 전압을 갖는 메모리 셀을 검출하기 위하여, 스위치 회로는 소스 라인과 웰 라인에 검출 바이어스 전위를 제공할 수 있다.
본 실시예의 다른 특징에 따르면, 불휘발성 반도체 기억 장치는 비트 바이어스 회로를 포함할 수 있다. 판독 동작시, 비트 바이어스 회로는 소거되는 경우 선택된 메모리 셀에 유입될 전류를 인에이블하는 선택된 비트 라인에 비트 바이어스 전압을 제공할 수 있다. 검출 동작에서, 비트 라인 바이어스 회로는 판독 동작시 제공된 비트 바이어스 전압보다 큰 전압을 제공할 수 있다.
본 발명의 다른 특징에 따르면, 불휘발성 반도체 기억 장치는 비트 바이어스 회로와 기준 바이어스 회로를 포함할 수 있다. 판독 동작시, 비트 바이어스 회로는 소거된 선택된 메모리 셀에 유입될 전류를 인에이블하는 선택된 비트 라인에 비트 바이어스 전압을 제공할 수 있다. 기준 바이어스 회로는 기준 셀에 의해 유입될 전류를 인에이블하는 기준 바이어스 전압을 제공할 수 있다. 검출 동작에서, 비트 라인 바이어스 전압은 판독 동작에서의 전압과 동일할 수 있지만, 기준 바이어스 전압은 판독 동작시의 전압보다 작을 수 있다.
본 실시예의 다른 특징에 따르면, 불휘발성 반도체 장치를 소거하는 방법은 하나 이상의 웰 내에 형성되고, 각기 제어 게이트, 플로팅 게이트, 소스 및 드레인을 포함하는 다수의 메모리 셀들을 포함할 수 있다. 워드 라인과 비트 라인은 각기 메모리 셀들의 제어 게이트와 드레인에 접속되도록 제공될 수 있다. 소스 라인은 메모리 셀에 접속되도록 제공될 수 있고, 소스 및 웰 라인은 메모리 셀의 웰에 접속되도록 제공될 수 있다. 감지 증폭기는 기준 셀에 의해 제공된 기준 전류와 비트 라인 전류를 비교하도록 제공될 수 있다.
이 방법은 다음 단계들을 더 포함할 수 있다. 우선, 메모리 셀은 소거될 수 있다. 두번째로, 바이어스 전압은 낮는 소거 임계 전압 메모리 셀이 검출될 수 있는 메모리 셀의 소스 및 웰에 인가될 수 있다. 그러한 낮은 소거 임계 전압 메모리 셀을 검출하는 것은 제어가능한 소거 임계 전압 분포를 생성할 수 있다.
본 실시예의 다른 특징에 따르면, 전술된 방법은 검출 동작시의 선택된 메모리 셀의 비트 라인을 정상적인 판독 동작시의 전위보다 높은 전위로 바이어싱하는 제3 단계를 더 포함할 수 있다.
도 1은 제1 특정 실시예의 회로도.
도 2는 제2 특정 실시예의 회로도.
도 3a는 2.5V의 높은 전원 전압을 갖는 장치의 소거된 메모리 셀 임계 전압의 분포를 도시한 그래프이고, 도 3b는 2.0V의 높은 전원 전압을 갖는 장치의 소거된 메모리 셀 임계 전압의 분포를 도시한 그래프.
도 4는 특정 바이어싱 조건에 따른 불휘발성 메모리 셀에 유입된 전류를 도시한 그래프.
도 5는 종래의 불휘발성 반도체 기억 장치의 회로도.
<도면의 주요부분에 대한 부호의 설명>
100 : 불휘발성 반도체 기억 장치
102-01 내지 102-32 : 메모리 셀
104-0 내지 104-n : 워드 라인
106-0 내지 106-n : 비트 라인
110 : 웰 라인
112 : 기준 셀
114 : 기준 전송 게이트
본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 장치는 매트릭스 형태로 배열된 다수의 메모리 셀들을 포함할 수 있다. 각 메모리 셀은 제어 게이트, 플로팅 게이트, 소스 및 드레인을 포함할 수 있다. 다수의 워드 라인은 메모리 셀 제어 게이트에 접속될 수 있다. 다수의 비트 라인은 메모리 셀들의 드레인에 접속될 수 있다. 비트 라인은 워드 라인에 수직하게 될 수 있다. 또한, 소스 라인은 메모리 셀의 소스에 접속될 수 있다. 또한, 메모리 셀들은 메모리 셀들이 형성되는 하나 이상의 웰에 접속을 나타낼 수 있는 웰 "라인"을 가질 수 있다
또한, 본 발명은 프로그램 및 소거된 메모리 셀들에 관련하여 기준 전류를 제공하는 기준 셀을 포함할 수 있다. 또한, 기준 전류와 선택된 비트 라인으로부터의 전류를 비교할 수 있는 감지 증폭기가 포함된다.
전술된 바와 같은 배열에서, 소거 임계 전압 분포는 낮은 임계 전압 메모리 셀들의 검출을 행할 수 있음으로써 좁혀질 수 있다. 낮은 임계 전압 메모리 셀들을 검출하는 것은 소스 라인과 웰 라인을 바이어싱하는 것을 포함하여 낮은 임계 전압을 갖는 비선택된 메모리 셀이라도 대응하는 비트 라인에 전류가 거의 흐르지 않도록 한다.
보다 구체적인 실시예는 다수의 도면을 참조하여 기술될 것이다.
도 1은 일 실시예에 따른 불휘발성 반도체 기억 장치의 회로도를 나타낸다. 불휘발성 반도체 기억 장치는 일반적인 참조 문자(100)로 표시되어 있고 매트릭스 형태로 배열된 다수의 메모리 셀들(102-01) 내지 (102-32)를 포함하도록 나타나 있다. 특정 배열에서, 각 메모리 셀(102-01 내지 102-32)은 제어 게이트, 플로팅 게이트, 소스 및 드레인을 포함할 수 있다. 메모리 셀들(102-01 내지 102-32)은 하나 이상의 웰 내에 형성될 수 있다.
다수의 워드 라인(104-0 내지 104-n)은 메모리 셀들(102-01 내지 102-32)의 제어 게이트에 접속될 수 있다. 다수의 비트 라인(106-0 내지 106-n)은 메모리 셀들(102-01 내지 102-32)에 접속될 수 있다. 비트 라인들(106-0 내지 106-n)은 특정 워드 라인(104-0 내지 104-n)에 접속될 수 있다.
소스 라인(108)은 메모리 셀들(102-01 내지 102-32)의 소스에 접속될 수 있다. 또한, 웰 라인(110)은 메모리 셀들(102-01 내지 102-32)에 접속될 수 있다.
불휘발성 반도체 기억 장치(100)는 기준 셀(112)과 기준 전송 게이트(114)를 포함할 수 있다. 기준 셀(112)은 기준 전류 Ir을 제공할 수 있다. 기준 전류 Ir은 선택된 메모리 셀들(102-01 내지 102-32)에 유입된 메모리 셀 전류 Im과 비교될 수 있다.
메모리 셀들(102-01 내지 102-32)은 로우 디코더(116)와 컬럼 디코더(118)에 의해 선택될 수 있다. 로우 디코더(116)는 선택된 워드 라인(104-0 내지 104-n)을 활성화시킬 수 있는 반면에, 컬럼 디코더(118)는 컬럼 선택 신호(Y0-Yn)를 활성화시킬 수 있다. 컬럼 선택 신호(Y0-Yn)는 대응하는 전송 게이트들(120-0 내지 120-3)을 제어할 수 있다. 각 전송 게이트들(120-0 내지 120-3)은 감지 증폭기 입력(122) DIG에 대응하는 비트 라인(106-0 내지 106-n)을 접속할 수 있다.
일부 동작에서, 메모리 셀들(102-01 내지 102-32)이 선택됨과 동시에, 기준 셀(112)이 선택될 수 있다. 기준 선택 신호 Yref는 기준 전송 게이트(114)를 활성화시킬 수 있고, 기준 셀(112)은 기준 워드 라인 신호 Wref에 의해 선택될 수 있다. 선택된 기준 셀(112)은 기준 전류 Ir을 생성할 수 있다.
도 1의 실시예에서, 소스 라인(108)과 웰 라인(110)은 전원 스위치(124)에 접속될 수 있다. 전원 스위치(124)는 하나 이상의 전원 스위치 제어 신호 PSCTRL에 따른 다양한 전위에 소스 라인(108) 및/또는 웰 라인(110)을 접속할 수 있다. 도 1에서, 소스 라인(108)과 웰 라인(110)은 소거 전압 발생기 회로(126), 셀 체크 전압 발생기 회로(128), 또는 저전원 전압(130)(그라운드 "GND")에 접속될 수 있다.
비트 바이어스 회로(132)는 비트 바이어스 전위로 감지 노드(122)를 바이어스할 수 있다. 비트 바이어스 전위는 선택된 메모리 셀들(102-01 내지 102-32)이 낮은 임계 전압으로 소거되는 경우에, 전류가 유입되도록 할 수 있다. 기준 바이어스 회로(134)는 기준 바이어스 전위로 감지 기준 노드(136)(DIGREF)를 바이어스할 수 있다. 기준 바이어스 전위는 선택될 때 기준 셀(112)에 기준 전류 Ir이 유입되도록 할 수 있다.
또한, 불휘발성 반도체 기억 장치(100)는 셀 체크 신호 CELLCHK를 포함할 수 있다. 셀 체크 신호 CELLCHK는 비트 바이어스 회로(132)의 동작을 바꿀 수 있고 셀 체크 전압 발생기 회로(128)를 인에이블한다.
기준 전류 Ir와 셀 전류 Im(일부 경우에 0㎛일 수 있음)를 비교하는 감지 증폭기(138)를 포함할 수 있다. 도 1의 실시예에서, 판독 동작시, 그러한 비교는 선택된 메모리 셀이 소거 또는 프로그램되었는지를 가리킨다. 또한, 검출 동작시, 그러한 비교는 선택된 메모리 셀이 낮은 소거 임계 전압을 가지는지의 여부를 가리킨다.
도 1의 실시예의 일반적인 구성을 설명하였고, 도 1의 동작은 지금부터 기술될 것이다.
우선, 도 1의 실시예에 대한 "노말" 판독 동작이 기술될 것이다. 노말 판독 동작은, 선택된 메모리 셀이 프로그램 또는 소거되었는지를 결정한다. 도 1의 배치에서, 노말 판독 동작에서, 셀 체크 신호 CELLCHK는 비활성 상태이다. 따라서,셀 체크 전압 생성 회로(128)는 비활성 상태이다.
판독 동작에서, 전원 스위치 제어 신호 PSCTRL는 저전원 전압 GND에 소스 라인(108)과 웰 라인(110)을 접속하는 전원 스위치(124)를 구동할 수 있다. 일례로서 저전원 전압 GND는 0V일 수 있다. 따라서, 메모리 셀들(102-01 내지 102-32)의 소스 및 웰은 저전원 전압 GND에 접속될 수 있다.
예를 들면, 어드레스 신호와 같은 인가된 신호에 따르면, 메모리 셀들(102-01 내지 102-32)은 판독 동작을 위하여 선택될 수 있다. 예를 들면, 메모리 셀(102-01)이 선택되는 경우, 로우 디코더(116)는 워드 라인(104-0) 상의 워드 라인 신호 W0을 활성화시킬 수 있다. 나머지 워드 라인 신호들 W1 내지 Wn은 비활성화될 수 있다. 또한, 컬럼 디코더(118)는 컬럼 선택 신호 Y0를 활성화시켜서 전송 게이트(120-0)를 인에이블시킨다. 나머지 컬럼 선택 신호(Y1 내지 Yn)는 비활성화될 수 있고 나머지 전송 게이트(120-1 내지 120-3)는 디세이블될 수 있다. 이러한 구성에서, 비트 라인(106-0)은 감지 증폭기 입력(122)에 접속될 수 있는 반면에 나머지 비트 라인(106-1 내지 106-n)은 감지 증폭기 입력(122)으로부터 절연될 수 있다.
또한, 판독 동작은 기준 선택 신호 Yref와 기준 워드 라인 Wref를 활성화할 수 있다. 이는 감지 기준 노드(136)에 기준 셀(112)의 드레인을 접속시킬 수 있다. 따라서, 기준 전류 Ir은 기준 셀(112)을 통하여 유입될 수 있다.
비트 바이어스 회로(132)는 판독 동작 동안 소정 비트 바이어스 전위로 감지 증폭기 입력(122)을 유지할 수 있다. 일례로서, 비트 바이어스 회로(132)는 감지증폭기 입력(122)을 1V로 유지할 수 있다. 유사하게, 기준 바이어스 회로(134)는 판독 동작동안 감지 기준 노드(136)를 소정 기준 바이어스 전압으로 유지할 수 있다. 일례로서, 기준 바이어스 회로(134)는 감지 기준 노드(136)를 1V로 유지할 수 있다.
선택된 메모리 셀(102-01)이 프로그램되는 경우, 비교적 높은 임계 전압을 가질 수 있다. 따라서, 워드 라인 신호 W0가 활성화되는 동안, 메모리 셀(102-01)에는 어떠한 전류(0㎂)도 유입될 수 없다. 이상적으로, 비트 라인(106-0) 상의 나머지 메모리 셀들에 유입되는 누설이 충분히 작아서, Im이 Ir 이하가 되고, 메모리 셀(102-01)은 프로그램된 셀로서 적절하게 검출된다.
그러나, 감지 증폭기 입력(122)에 비트 바이어스 전압을 제공하는 비트 바이어스 회로(132)와 인에이블된 전송 게이트(120-0)에 의해, 비트 바이어스 전압은 비트 라인(106-0)에 접속된 검출된 메모리 셀들의 드레인에 인가된다. 전술된 바와 같이, 하나 이상의 비선택된 메모리 셀들이 낮은 임계 전압을 가지는 경우, 누설 전류가 메모리 셀 전류 Im로 인해 발생한다. 그러한 누설 전류로 인해 Im > Ir이 되는 경우, 메모리 셀(102-01)은 소거된 메모리 셀로서 판독 오류를 일으킬 것이다.
전술된 바와 같이, 종래의 방법은 선택된 비트 라인 상의 수많은 소거된 메모리 셀들 중에서 누설 전류를 발생하는 것을 검출할 수 없다.
그러나, 본 발명은 그러한 낮은 임계 전압 메모리 셀을 검출하기 위한 회로 및 방법을 제공함으로써 이러한 한계를 극복한다. 이는 기입될 낮은 임계 전압 메모리 셀들이, 메모리 셀이 실질적인 누설 전류를 발생시키지 않을 지점까지 임계 전압을 상승시킬 수 있게 한다. 그러한 임계 조절 동작은 일부 문맥에서, 큐어링(curing) (또는 "치유(healing)" 또는 "리페어링(repairing)") 동작으로서 참조되었다.
다음으로, 도 1의 실시예의 낮은 임계 전압 메모리 셀들을 검출하기 위한 동작이 기술될 것이다. 검출 동작에서, 셀 체크 신호 CELLCHK가 활성화된다. 따라서, 셀 체크 전압 발생 회로(128)는 활성화된다.
검출 동작에서, 전원 스위치 제어 신호 PSCTRL를 통해 셀 체크 전압 발생 회로(128)에 소스 라인(108)과 웰 라인(110)을 접속하는 전원 스위치(124)를 구동할 수 있다. 셀 체크 전압 발생 회로(128)는 검출 바이어스 전압을 제공할 수 있다. 그러한 검출 바이어스 전압은 일례로서, 0.5V일 수 있다. 따라서, 메모리 셀들(102-01 내지 102-32)의 소스 및 웰들은 검출 바이어스 전압(예를 들면, 0.5V)에 접속될 수 있다.
예를 들면, 어드레스 신호와 같은 인가된 신호에 따르면, 메모리 셀들(102-01 내지 102-32)은 검출 동작용으로 선택될 수 있다. 예를 들면, 메모리 셀(102-01)이 선택되는 경우, 로우 디코더(116)는 워드 라인(104-0) 상의 워드 라인 신호 W0를 활성화시킬 수 있다. 나머지 워드 라인 신호들 W1 내지 Wn은 비활성화될 수 있다. 보다 구체적으로, 워드 라인(104-0)은 낮은 임계 전압 메모리 셀에 특정 전류값이 유입되게 하는 선택 전압으로 구동될 수 있지만, 비선택된 워드 라인(104-1 내지 104-n)은 0V로 구동될 수 있다.
또한, 컬럼 디코더(118)는 컬럼 선택 신호 Y0를 활성화시켜서 전송 게이트(120-0)를 인에이블시킬 수 있다. 나머지 컬럼 선택 신호 Y1 내지 Yn은 비활성화될 수 있고 나머지 전송 게이트(120-1 내지 120-3)는 디세이블될 수 있다. 그러한 구성에서, 비트 라인(106-0)은 감지 증폭기 입력(122)에 접속될 수 있지만 나머지 비트 라인들(106-1 내지 106-n)은 감지 증폭기 입력(122)로부터 분리될 수 있다.
검출 동작은 기준 선택 신호 Yref와 기준 워드 라인 Wref을 활성화시킬 수 있다. 이는 감지 기준 노드(136)에 기준 셀(112)의 드레인을 접속시킬 수 있다. 따라서, 기준 전류 Ir은 기준 셀(112)을 통하여 유입될 수 있다.
셀 체크 신호 CELLCHK가 활성화됨에 따라, 비트 바이어스 회로(132)는 검출 동작 동안 감지 증폭기 입력(122)을 소정 검출 비트 바이어스 전위로 유지할 수 있다. 이 검출 비트 바이어스 전위는 정상 판독 동작의 비트 바이어스 전위보다 크게될 수 있다. 그러나, 일례로서, 정상 판독 동작이 검출 동작시 감지 증폭기 입력 노드(122)에 1V의 비트 바이어스 전위를 제공하는 경우, 1.5V의 검출 비트 바이어스 전위가 감지 증폭기 입력 노드(122)에 제공될 수 있다. 하나의 특정 배치에서, 체크 전압 발생기 회로(128)는 더 큰 검출 비트 바이어스 전위에 도달하기 위해 정상적인 비트 바이어스 전위에 부가되는 전위를 제공할 수 있다.
검출 동작에서, 기준 전류 Ir는 정상적인 판독 동작과 같은 일반적인 방식으로 생성될 수 있다. 즉, 기준 바이어스 회로(134)는 검출 동작 동안 감지 기준 노드(136)를 바이어스 전압으로 유지할 수 있다. 보다 구체적으로, 만일 검출 입력 바이어스 전위가 1.5V인 경우, 기준 바이어스 회로(134)는 감지 기준 노드(136)를 1V로 유지할 수 있다.
검출 동작에서, 만일 선택된 메모리 셀(102-01)이 허용 가능한 정도로 높은 소거 임계 전압을 갖는 경우(즉, 낮은 임계 전압 메모리 셀이 아님), 선택된 메모리 셀(102-01)에는 어떠한 전류(0㎂)도 유입될 수 없다.
더욱이, 메모리 셀(102-01)이 검출되는 동안, 동일 비트 라인(106-0) 상의 나머지 메모리 셀들에는 다른 낮은 임계 전압이 어떤 전류 형태로든 유입되지 않도록 바이어스된다. 특히, 동일 비트 라인 상의 다른 메모리 셀들은 소스 및 웰 상의 검출 바이어스 전위와 제어 게이트 상의 워드 라인 비선택 전위를 수신한다. 그러나, 일례로서, 그러한 메모리 셀들은 0V의 워드 라인 검출 전위와 0.5V의 소스/웰 전위를 가질 수 있다. 이는 -0.5V의 게이트-소스 전압이 유입되게 하여, 동일 비트 라인(106-0) 상의 다른 낮은 임계 전압 메모리 셀들로부터의 누설 전류를 제거 및/또는 감소시킬 수 있다.
따라서, 검출 동작의 선택된 메모리 셀(102-01)에 어떠한 전류도 유입되지 않는 경우, 동일 비트 라인(106-0) 상의 비선택된 셀에 의해 추가적인 전류가 거의 또는 전혀 유입되지 않을 것이다. 따라서, 만일 Im < Ir인 경우, 메모리 셀(102-01)은 충분히 높은 임계 전압을 가진 소거된 메모리 셀(즉, 낮은 임계 전압 메모리 셀이 아님)로서 검출될 수 있다.
이와는 반대로, 검출된 메모리 셀(102-01)에 Im > Ir이 되도록 충분한 전류가 유입된다면, 선택된 메모리 셀(102-01)이 낮은 임계 전압 메모리 셀이 된다는것이 알려져 있다. 특히, 동일 비트 라인 상의 비선택된 메모리 셀들이 바이어스되기 때문에, 선택된 메모리 셀(102-01)에 의해 전류(Im)가 유입되고, 동일 비트 라인(106-0) 상의 다른 추가적인 저전압 메모리 셀에 의해서는 전류가 유입되지 않는다는 것이 알려져 있다.
이러한 방식으로, 도 1의 실시예는 낮은 임계 전압을 갖는 메모리 셀들을 구별할 수 있는 이점을 갖는다. 일단 검출되면, 이러한 낮은 임계 전압 메모리 셀들이 기입될 수 있는데, 이는 충분히 높은 값까지 임계 전압을 상승시키기 위한 것이다. 그러한 배치는 고속 감지 속도를 유지하는 동안 불휘발성 반도체 기억 장치가 낮은 동작 전압을 갖도록 할 수 있다. 그러나, 일례로서, 도 3b를 참조할 경우, 본 발명은 1V 미만의 임계 전압을 갖는 분포에서 메모리 셀들을 검출하는 데 사용될 수 있다. 이들 메모리 셀들의 임계 전압은 1V 이상까지 상승될 수 있다. 이는 종래 방법의 결점의 발생없이도 2V 구동 전위를 허용할 수 있다. 더욱이, 본 발명의 이러한 방법은 더 작은 임계 전압 분포을 허용하여 훨씬 더 나은 및/또는 더 빠른 감지 마진을 허용할 수 있다.
도 4는 다양한 바이어스 조건에 따른 불휘발성 메모리 셀에 의해 유입되는 전류를 나타낸 그래프이다. 보다 구체적으로, 도 4는 어떻게 메모리 셀 소스 및 웰에 대한 포지티브 바이어스가 메모리 셀에 의해 유입되는 전류의 크기를 감소시킬 수 있는지를 나타낸다. 메모리 셀(400)은 접지된 제어 게이트, 드레인 전압 Vd을 수신하는 드레인, 및 전압 Vsw를 수신하는 소스 및 웰을 갖는다. 그래프(402)는 2가지 곡선을 포함한다. 제1 곡선(404-0)은 Vsw가 제로 전압(접지)인리스폰스(response)를 도시한다. 따라서, 곡선(404-0)은 종래의 비선택된 메모리 셀을 나타낼 수 있다. 제2 곡선(404-1)은 Vsw가 0.5V인 리스폰스를 나타낸다. 따라서, 곡선(404-1)은 본 발명의 특정 실시예에 따른 비선택된 메모리 셀을 나타낼 수 있다. 곡선(404-1)은 곡선(404-0)보다 작은 전류값을 가지는 것으로 나타나 있다.
낮은 임계 전압 메모리 셀을 검출하기 위한 다른 종래의 방법이 제안되었음에 유의하여야 한다. 그러한 방법은 소스와 웰을 접지 전위로 유지하고 비선택된 메모리 셀을 네가티브 워드 라인 전위로 유지한다. 이 방법은 네가티브 전압 발생기가 필요한 것처럼 바람직하지 않다. 그러한 네가티브 전압 발생 회로는 추가적인 회로는 물론 보다 복잡한 제조 공정을 필요로 할 수 있다. 더욱이, 그러한 회로가 네가티브 전압을 다룰 수 있어야 하는 것과 같이 그러한 배치는 보다 복잡한 로우 디코더를 요구할 수 있다. 따라서, 네가티브 워드 라인 비선택 방법의 추가적인 복잡성과 비용은 수행하기에 비실용적이다. 이와는 대조적으로, 본 발명은 네가티브 워드 라인 전압을 사용하지 않고도 낮은 소거 임계 전압 메모리 셀들을 검출할 수 있다.
다른 실시예는 도 2를 참조하여 기술될 것이다. 도 2는 메모리 셀들(202-01 내지 202-32)을 포함하는 불휘발성 반도체 기억 장치(200)이다. 메모리 셀들(202-01 내지 202-32)이 매트릭스 형태로 배열되고, 하나 이상의 웰들 내에 형성되며, 각기 제어 게이트, 플로팅 게이트, 소스 및 드레인을 포함할 수 있다. 메모리 셀들(202-01 내지 202-32)은 제어 게이트가 워드 라인(204-0 내지 204-n)에 접속되고, 드레인이 비트 라인(206-0 내지 206-n)에 접속되고, 소스가 소스 라인(208)에 접속되며 웰이 웰 라인(210)에 접속될 수 있다.
기준 셀(212)과 대응 기준 전송 게이트(214)는 각각 기준 워드 라인 신호 Wref와 기준 선택 신호 Yref에 의해 활성화될 수 있다.
워드 라인(204-0 내지 204-n)은 워드 라인 신호(W0 내지 Wn)를 활성화시키는 로우 디코더(216)에 의해 선택될 수 있고, 비트 라인(206-0 내지 206-n)은 전송 게이트(220-0 내지 220-3)를 인에이블시킬 수 있는 컬럼 디코더(218)에 의해 선택될 수 있다. 선택된 비트 라인(206-0 내지 206-n)은 전송 게이트(220-0 내지 220-3)에 의해 감지 증폭기 입력 노드(220)에 접속될 수 있다.
전원 스위치(224)는 메모리 셀들(202-01 내지 202-32)의 다양한 소스 및 웰들을 소거 전압 발생기 회로(226)에 의해 제공된 소거 전위에 접속시킬 수 있고, 셀 체크 전압 발생기 회로(228)에 의해 제공된 검출 바이어스 전위에 접속시킬 수 있거나, 낮은 전원 전압(230)에 의해 제공된 낮은 전원 전위(GND)에 접속시킬 수 있다.
비트 바이어스 회로(232)는 바이어스 감지 증폭기 입력 노드(222)를 선정된 전위로 바이어스할 수 있는 반면에, 기준 바이어스 회로(234)는 감지 기준 노드(236)를 다양한 선정된 바이어스 전위로 바이어스할 수 있다. 감지 증폭기 입력 노드(222)와 감지 기준 노드(236)는 감지 증폭기(238)에 입력될 수 있다.
도 2의 실시예의 일반적인 구성을 통해, 도 2의 동작이 기술될 것이다.
도 2의 실시예에 대한 일반적인 판독 동작은 도 1의 실시예에서와 같은 방식으로 실행될 수 있다. 따라서, 그러한 동작에 대한 설명은 생략된다.
도 2의 실시예의 낮은 임계 전압 메모리 셀들을 검출하기 위한 동작이 기술될 것이다. 검출 동작에서, 셀 체크 신호 CELLCHK는 검출 바이어스 전압을 제공하는 셀 체크 전압 발생 회로(228)에서 활성화된다. 그러한 검출 바이어스 전압은 예를 들면 0.5V일 수 있다. 또한, 전원 스위치 제어 신호 PSCTRL는 전원 스위치(224)로 하여금 소스 라인(208)과 웰 라인(210)을 셀 체크 전압 발생 회로(228)의 검출 바이어스 전압에 접속되게 할 수 있다. 따라서, 메모리 셀들(202-01 내지 202-32)의 소스 및 웰은 검출 바이어스 전압(예를 들면, 0.5V)에 바이어스될 수 있다.
메모리 셀들(202-01 내지 202-32)은 검출 동작용으로 선택될 수 있다. 예를 들면, 메모리 셀(202-01)이 선택되는 경우, 로우 디코더(216)는 낮은 임계 전압을 갖는 경우의 특정 전류값이 유입되는 메모리 셀(202-01)에 유도되는 검출 워드 라인 전압으로 워드 라인(204-0)을 구동할 수 있다. 이와 동시에, 나머지 비선택된 워드 라인(204-1 내지 204-n)은 비선택 전위(예를 들면, 0V)로 구동될 수 있다. 더욱이, 컬럼 디코더(218)는 전송 게이트(220-0)를 인에이블하고 나머지 전송 게이트들(220-1 내지 220-3)을 디세이블하여 비트 라인(206-0)을 감지 증폭기 입력(222)에 접속시킬 수 있다.
검출 동작시, 기준 전송 게이트(214)는 기준 셀(212)의 드레인을 감지 기준 노드(236)에 접속시킬 수 있다. 이는 기준 셀(212)를 통하여 유입되는 기준 전류 Ir에 구동될 수 있다.
셀 체크 신호 CELLCHK가 활성화됨으로써, 비트 바이어스 회로(232)는 검출 동작 동안 감지 증폭기 입력(222)을 선정된 검출 비트 바이어스 전위로 유지할 수 있다. 이 검출 비트 바이어스 전위는 정상 판독 동작의 비트 바이어스 전위에서와 동일한 전위일 수 있다. 그러나, 일례로서, 정상적인 판독 동작에서 감지 증폭기 입력 노드(222)에 1V의 비트 바이어스 전위를 제공하는 경우, 검출 동작에서, 1V의 검출 비트 바이어스 전위가 감지 증폭기 입력 노드(222)에 제공될 수 있다.
검출 동작에서, 기준 전위 Ir는 기준 바이어스 회로(234)에 의해 제공된 검출 기준 바이어스 전위로 생성될 수 있다. 특히, 검출 기준 바이어스 전위는 정상적인 판독 동작에서 활용된 기준 바이어스 전위보다 낮을 수도 있다. 특히, 기준 바이어스 회로(234)에는 정상적인 판독 동작시 1V의 기준 바이어스 전위가 공급되지만, 검출 동작시에는 0.5V의 검출 기준 바이어스 전위가 제공된다.
특정 배치에서, 체크 전압 발생기 회로(228)는 더 낮은 검출 기준 입력 바이어스 전위에 도달하기 위해 정상적인 기준 바이어스 전위로부터 차감되는 전위를 기준 바이어스 회로(234)에 제공할 수도 있다.
검출 동작에서, 선택된 메모리 셀(202-01)은 수용가능할 정도로 높은 소거 임계 전압을 가지는 경우(즉, 낮은 임계 전압 메모리 셀이 아님), 선택된 메모리 셀(202-01)에는 어떠한 전류(0㎂)도 유입될 수 없다. 더욱이, 제1 실시예(100)의 경우에서와 같이, 메모리 셀(202-01)이 검출되는 동안, 동일 비트 라인(206-0)상의 나머지 메모리 셀들은 다른 낮은 임계 전압 메모리 셀들이 감지 증폭기(238)에 의해 감지된 전류 Im에 대한 실질적인 누설 전류에 영향을 미치지 않도록 바이어스된다.
따라서, 만일 검출 동작의 선택된 메모리 셀(202-01)에 어떠한 전류가 유입되지 않는 경우, 동일 워드 라인 상의 비선택된 셀에 의해 어떠한 추가적인 전류도 유입되지 않을 것이다. 따라서, 만일 Im < Ir인 경우, 메모리 셀(202-01)은 충분히 높은 임계 전압을 가진 소거된 메모리 셀로서 검출될 수 있다(즉, 낮은 임계 전압 메모리 셀이 아님).
이와는 반대로, 선택된 메모리 셀(202-01)에 Im > Ir이 되도록 충분한 전류가 유입되는 경우, 선택된 메모리 셀(202-01)은 낮은 임계 전압 메모리 셀이 되고, 메모리 셀의 임계 전압은 결국 상승하게 된다는 것이 알려져 있다.
이러한 방식으로, 도 2의 실시예는, 도 1에서와 같이, 낮은 임계 전압이 상승되도록 하는 낮은 임계 전압을 갖는 메모리 셀들을 구별할 수 있는 이점을 갖는다.
따라서, 다양한 기술된 실시예는 종래의 불휘발성 반도체 기억 장치보다 우수한 이점을 제공할 수 있다. 대부분의 종래의 방법에서, 메모리 셀들의 소스 및 웰들은 낮은 전원 레벨로 유지된다. 그러한 배치에서, 낮은 임계 전압 메모리 셀들을 검출할 수 없을 수도 있다. 그러나, 다양한 실시예는 비선택된 메모리 셀들의 바이어싱에 의해 그러한 메모리 셀들을 검출할 수 있다. 특히, 메모리 셀들의 소스 및/또는 웰은 포지티브 전위에 바이어스될 수 있는 반면 비선택된 워드 라인은 낮은 전원 전압에서 유지될 수 있다. 그러한 배치는 비선택된 메모리 셀들로부터의 누설을 감소 및/또는 제거할 수 있는 네가티브 게이트-소스 전위를 생성할 수 있다.
다양한 실시예는 특정 구성을 갖는 메모리 셀들에 대해 기술되었지만, 본 발명은 이에 국한되지 않는다는 것을 알 수 있다. 다른 실시예는 조절 가능한 임계 전압을 갖는 상이한 타입의 메모리 셀들을 포함할 수 있다.
또한, 다양한 기준은 낮은 전원 전위(GND)에서 행해졌지만, 그러한 전원 전위는 반드시 외부적으로 공급된 전원 레벨과 동일한 전위 또는 제로 전압일 필요는 없다는 것을 알 수 있다. 그러나, 일례로서, 불휘발성 반도체 기억 장치는 외부 전원 전압보다 크거나 작은 하나 이상의 내부 전원 전압을 생성할 수 있다.
따라서, 본 명세서에서 설정된 다양한 특정 실시예들이 상세히 기술되었지만, 본 발명은 본 발명의 기술적 사상 및 그 범위의 동떨어짐없이 다양한 변화, 대체 및 변경될 수 있다는 것을 알 수 있다. 따라서, 본 발명은 첨부된 청구범위에 의해 정의된 것에 의해서만 제한된다는 것을 의미한다.

Claims (20)

  1. 반도체 장치에 있어서,
    각기 제어 단자, 일단이 비트 라인에 접속되고 타단이 소스 라인에 접속되는 제어가능한 임피던스 경로를 포함하고, 적어도 하나의 웰 내에 형성되는 복수개의 불휘발성 메모리 셀들;
    적어도 하나의 웰에 전기적으로 접속된 웰 라인; 및
    낮은 소거 임계 전압을 갖는 메모리 셀을 검출하는 검출 동작시 상기 소스 라인 및 상기 웰 라인에 검출 바이어스 전압을 결합시키는 스위치 회로를 포함하며,
    상기 검출 동작을 감지하는 메모리 셀들은 소정 크기보다 작은 소거 임계 전압을 갖고, 상기 바이어스 전압은 높은 전원 레벨과 낮은 전원 레벨 사이의 값을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 메모리 셀 제어가능한 임피던스 경로는 소스-드레인 경로를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 낮은 전원 레벨은 0V이고 상기 검출 바이어스 전압은 포지티브 전압인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 소정 크기는 1V 이하인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    셀 체크 신호를 수신하는 셀 체크 신호 입력; 및
    상기 셀 체크 신호가 활성화될 때 상기 검출 바이어스 전압을 생성하는 셀 체크 전압 발생기를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 메모리 셀에 저장된 논리값을 판정하기 위한 판독 모드에서 선택된 비트 라인에 제1 비트 바이어스 전압을 제공하고, 상기 검출 모드에서 선택된 비트 라인에 상기 제1 비트 바이어스 전압과는 다른 제2 비트 바이어스 전압을 제공하는 비트 바이어스 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 제2 비트 바이어스 전압은 상기 제1 비트 바이어스 전압보다 큰 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    셀 체크 신호를 수신하는 셀 체크 신호 입력을 더 포함하고,
    상기 비트 바이어스 회로는 상기 셀 체크 신호가 활성화될 때 제2 비트 바이어스 전압을 제공하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    기준 입력 노드를 포함하는 감지 증폭기; 및
    메모리 셀에 저장된 논리값을 판정하기 위한 기준값을 생성하는 판독 모드에서 상기 기준 입력 노드에 제1 기준 바이어스 전압을 제공하고, 검출 모드에서 상기 기준 입력 노드에 상기 제1 기준 바이어스 전압보다 작은 제2 기준 바이어스 전압을 제공하는 기준 바이어스 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 소스를 포함하며 웰 내에 형성되는 낮은 소거 임계 전압 불휘발성 메모리 셀을 검출하는 방법에 있어서,
    판독 동작시 선택된 불휘발성 메모리 셀들의 소스에 인가된 전위보다 큰 검출 바이어스 전압을 소거된 불휘발성 메모리 셀들의 소스 및 웰에 인가하는 단계; 및
    선택된 불휘발성 메모리 셀의 전류와 기준 셀의 전류를 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 검출 바이어스 전압을 인가하기 전에 상기 메모리 셀들을 소거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제10항에 있어서, 검출 모드에서, 선택된 불휘발성 메모리 셀의 비트 라인에대하여 판독 동작시 선택된 불휘발성 메모리 셀들의 비트 라인에 인가되는 비트 바이어스 전위보다 큰 비트 바이어스 전위를 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제10항에 있어서, 검출 모드에서, 기준 메모리 셀에 대하여 판독 동작시 상기 기준 메모리 셀에 인가된 기준 바이어스 전위보다 작은 기준 바이어스 전위를 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제10항에 있어서, 검출 바이어스 전압을 인가하는 상기 단계는 비선택된 불휘발성 메모리 셀들의 제어 게이트에 비선택 전압을 인가하여 상기 비선택된 불휘발성 메모리 셀들 상에 네가티브 제어 게이트-소스 전압을 발생시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 소정값보다 작은 소거 임계 전압을 갖는 메모리 셀들을 검출하기 위한 검출 모드를 갖는 불휘발성 반도체 장치에 있어서,
    각기 제어 게이트, 소스 및 드레인을 가지며, 적어도 하나의 웰 내에 형성되는 복수개의 메모리 셀;
    상기 메모리 셀들의 드레인에 접속된 복수개의 비트 라인;
    상기 메모리 셀들의 제어 게이트에 접속된 복수개의 워드 라인; 및
    상기 메모리 셀의 드레인 및 소스에 접속되어, 검출 모드시의 검출 바이어스 전압 -상기 검출 바이어스 전압은 상기 불휘발성 반도체 장치의 고전원 전압보다 작음- 간의 낮은 임피던스 경로를 제공하는 스위치 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 장치.
  16. 제15항에 있어서, 상기 검출 바이어스 전압은 1V보다 작은 크기를 갖는 것을 특징으로 하는 불휘발성 반도체 장치.
  17. 제15항에 있어서,
    감지 입력 노드에 선택된 비트 라인을 접속시키는 복수개의 전송 게이트; 및
    판독 모드시 상기 감지 입력 노드에 제1 비트 바이어스 전위를 제공하고 검출 모드시 상기 감지 입력 노드에 제2 비트 바이어스 전위 -상기 제2 비트 바이어스 전위는 상기 제1 비트 바이어스 전위보다 큼- 를 제공하는 상기 감지 입력 노드에 접속된 비트 바이어스 회로를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 장치.
  18. 제15항에 있어서,
    기준 노드에 접속된 기준 셀; 및
    판독 모드시 상기 기준 입력 노드에 제1 기준 바이어스 전위를 제공하고 검출 모드시 상기 기준 입력 노드에 제2 기준 바이어스 전위 -상기 제2 기준 바이어스 전위는 상기 제1 기준 바이어스 전위보다 작음- 를 제공하는 상기 기준 입력 노드에 접속된 기준 바이어스 회로를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 장치.
  19. 제15항에 있어서, 상기 메모리 셀은 상기 검출 바이어스 전압보다 작은 전위로 대응하는 워드 라인을 구동함으로써 검출 모드시 비선택되는 것을 특징으로 하는 불휘발성 반도체 장치.
  20. 제15항에 있어서, 상기 메모리 셀은 상기 검출 바이어스 전압보다 큰 전위로 대응하는 워드 라인을 구동함으로써 검출 모드시 선택되는 것을 특징으로 하는 불휘발성 반도체 장치.
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