KR20030030824A - 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리 - Google Patents

소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리 Download PDF

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Abstract

본 발명은 비트선의 전압 강하에 의해 프로그램 대상의 셀 트랜지스터의 드레인 전압이 저하하여 프로그램 동작이 지연되거나 프로그램 에러를 일으키는 것을 방지하는 것을 목적으로 한다.
불휘발성 메모리에 있어서, 비트선에 인가되는 프로그램 전압 발생 회로(10)와 프로그램 대상의 선택 셀 트랜지스터와의 거리에 따라 그 선택 셀 트랜지스터의 소스 전위를 변경하도록 제어하는 것을 특징으로 한다. 바람직한 실시예에서는, 선택 셀 트랜지스터와 프로그램 전압 발생 회로(10)와의 사이가 제1 거리일 때에, 그 선택 셀 트랜지스터의 소스 전위를 제1 전위로 하고, 제1 거리보다 긴 제2 거리일 때에, 선택 셀 트랜지스터의 소스 전위를 제1 전위보다 낮은 제2 전위로 제어한다. 그것에 의해, 프로그램 대상의 선택 셀 트랜지스터의 드레인·소스간 전압을 최적화하여 프로그램 동작의 최적화를 실현할 수 있다.

Description

소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성 메모리 {NONVOLATILE MEMORY FOR WHICH PROGRAM OPERATION IS OPTIMIZED BY CONTROLLING SOURCE POTENTIAL}
본 발명은 반도체 불휘발성 메모리에 관한 것으로, 특히, 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성 메모리에 관한 것이다.
반도체 불휘발성 메모리의 하나로, 플로팅 게이트를 갖는 셀 트랜지스터를 이용한 플래시 메모리가 있다. 플래시 메모리는 전원 오프 상태로 데이터를 유지할 수 있는 동시에, 대용량, 고속 판독이 가능하기 때문에, 휴대 전화나 휴대 정보 단말 등으로 널리 채용되고 있다.
도 1은 플래시 메모리의 일반적인 구성을 도시하는 구성도이다. 도 1에는 워드선(WL1, WL2, WL3)과 비트선(BL)과의 교차 위치에 플로팅 게이트(FG)를 갖는 트랜지스터로 이루어진 메모리 셀(MC1, MC2, MC3)이 배치된다. 각 셀 트랜지스터는 P형 기판 표면에 N형의 소스 영역(S), 드레인 영역(D)이 형성되고, 그들 영역 사이의 채널 영역상에, 절연막을 통해 플로팅 게이트(FG), 컨트롤 게이트(CG)가 형성된다. 컨트롤 게이트(CG)는 워드선(WL1, WL2, WL3)에 접속되고, 드레인 영역(D)은 비트선(BL)에 접속되며, 소스 영역(S)은 소스선(SL)에 접속된다.
셀 트랜지스터는 플로팅 게이트(FG)에 차지(예컨대 전자)가 주입되지 않는 데이터 「1」의 상태와, 차지가 주입된 데이터 「0」의 상태를 유지하며, 데이터「1」에서는 임계치 전압이 낮아지고, 데이터 「0」에서는 임계치 전압이 높아진다. 따라서, 워드선(WL)에 양 임계치 전압의 중간 레벨을 인가하고, 소스선(SL)을 접지 전위로 함으로써, 2개의 상태에서의 드레인 전류의 차이로부터 기억 데이터가 판독된다. 또한, 다치 메모리 셀의 경우는 플로팅 게이트의 차지량이 3가지 이상의 상태를 가지며, 이들의 상태가 드레인 전류를 통해 검출된다.
프로그램 동작에서는, 플로팅 게이트에 차지가 주입되어 있지 않은 데이터「1」(소거 상태)의 셀 트랜지스터에 대하여, 비트선(BL)을 예컨대 6 V의 높은 전위로 하고, 워드선(WL)을 예컨대 10 V의 높은 전위로 하며, 소스선(SL)을 접지 등의 낮은 전위로 한다. 그것에 의해, 소스·드레인 사이에 높은 전압을 인가하여 열전자를 생성하고, 그 열전자를 플로팅 게이트에 주입한다. 그 경우, 비선택 워드선(WL)에는 접지 전위가 인가되어 프로그램 대상이 아닌 셀 트랜지스터가 온 상태로 되지 않도록 하고 있다.
소거 동작에서는, 워드선(WL)을 접지 전위 또는 부전위로, 소스선(SL)을 높은 전위로, 비트선을 플로팅 상태로 하여 플로팅 게이트내의 차지를 소스 영역측으로 끌어당긴다.
도 2는 종래의 소스선 전압 발생 회로와 셀 어레이를 도시하는 회로도이다. 셀 어레이를 갖는 섹터(SCT)는 도 1과 마찬가지로 워드선(WL1, WL2, WL3)과 비트선(BL)과의 교차 위치에 셀 트랜지스터(MC1, MC2, MC3)가 배치된다. 각 셀 트랜지스터의 컨트롤 게이트는 워드선(WL1, WL2, WL3)에, 드레인 단자는 비트선(BL)에 각각 접속되고, 섹터(SCT)내의 셀 트랜지스터의 소스 단자는 공통의 소스선(SL)에접속된다.
비트선(BL)에는 프로그램 동작시에 전술한 높은 전압을 생성하는 프로그램 전압 발생 회로(10)가 접속되어 있다. 또한, 소스선(SL)에는 소스선 전압 발생 회로(12)가 접속된다.
프로그램시에 있어서, 프로그램 대상의 선택 셀 트랜지스터(도면 중 예컨대 MC3)가 접속된 비트선(BL)에 6 V 정도의 높은 전위를, 동 워드선(WL3)에 10 V 정도의 높은 전위를 인가한다. 또한, 비선택의 워드선(WL1, WL2)에 0 V를 인가하고, 비선택 셀 트랜지스터(도면 중 MC1, MC2)가 도통하지 않도록 하고 있다.
그러나, 비선택 셀 트랜지스터(MC1, MC2)의 워드선(WL1, WL2)이 0 V로 제어되어도 비트선(BL)에 높은 전위가 인가되고, 그것에 접속된 드레인 영역(D)과의 커플링 작용에 의해 그 플로팅 게이트(FG)의 전위가 상승하여 비선택 셀 트랜지스터(MC1, MC2)가 온하는 경우가 있다. 그것에 따라, 비트선(BL)에 비선택 셀 트랜지스터로부터의 누설 전류가 발생하여, 비트선(BL)의 기생 저항(RBL)에 의한 전압 강하로 선택 셀 트랜지스터의 드레인 전위가 저하하고, 소스·드레인 전압이 불충분하게 되어 프로그램 동작에 문제가 생긴다.
이러한 프로그램 동작의 문제를 방지하기 위해, 종래예에서는 프로그램시의 소스선 전압을 접지 전위보다 약간 높은 전위로 제어하고 있다. 즉, 도 2의 소스선 전압 발생 회로(12)는 프로그램 동작시에 L 레벨로 제어되는 프로그램 제어 신호(/PGM)에 의해 프로그램시에는 소스선(SL)의 전위를 접지 전위(Vss)보다 약간 높게 하고, 프로그램 동작이 아닐 때에는 접지 전위(Vss)로 제어한다. 프로그램시에는, 트랜지스터(Q1)는 오프, 트랜지스터(Q2)는 인버터(14)를 통해 프로그램 제어 신호(/PGM)가 인가되어 온이 되고, 소스선(SL)의 전위(ARVss)는 저항(Rp)에 의해 접지 전위(Vss)보다 약간 높은 전위로 제어된다. 프로그램시 이외에는, 트랜지스터(Q1)가 온이 되고, 소스선 전위(ARVss)는 접지 전위(Vss)로 제어된다.
프로그램시에 있어서, 소스선(SL)의 전위(ARVss)를 접지 전위(Vss)보다 높게 함으로써 비선택 셀 트랜지스터의 소스 전위를 높게 하고, 백 바이어스 효과에 의해 실질적으로 셀 트랜지스터의 임계치 전압을 높게 하여 비선택 셀 트랜지스터의 누설 전류의 발생을 억제하고 있다.
그러나, 최근에 있어서의 불휘발성 메모리의 대용량화에 따라 셀 어레이 영역이 커지고, 비트선(BL)의 저항(RBL)이나 소스선(SL)의 저항(RSL)이 무시할 수 없는 정도로 커지고 있다. 그것에 따라, 도 2의 메모리 셀(MC3)과 같이, 선택 셀 트랜지스터가 프로그램 전압 발생 회로(10)로부터도 소스선 전압 발생 회로(12)로부터도 먼 위치에 배치되어 있는 경우, 비트선 저항(RBL)에 의해 드레인 전위가 저하하고 소스 전위가 상승하여 셀 트랜지스터(MC3)의 드레인·소스간 전압(VDS)이 낮아진다. 불충분한 드레인·소스간 전압은 프로그램 시간을 길게 하거나 프로그램 동작 자체를 할 수 없게 하는 등의 문제를 초래한다.
그래서, 본 발명의 목적은 상기 과제를 해결하고, 프로그램 동작을 최적화한 불휘발성 메모리를 제공하는 것에 있다.
도 1은 플래시 메모리의 일반적인 구성을 도시한 구성도.
도 2는 종래의 소스선 전압 발생 회로와 셀 어레이를 도시한 회로도.
도 3은 본 실시예에 있어서의 불휘발성 메모리의 전체 구성도.
도 4는 본 실시예에 있어서의 프로그램 전압 발생 회로 및 소스선 전압 발생 회로의 상세 회로도.
도 5는 소스선 전압 발생 회로의 다른 예를 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
WL : 워드선
GBL : 글로벌 비트선
LBL : 로컬 비트선
GSL : 글로벌 소스선
LSL : 로컬 소스선
MC : 메모리 셀, 셀 트랜지스터
10 : 프로그램 전압 발생 회로
12 : 소스선 전압 발생 회로
Rp : 저항, 임피던스 수단
상기 목적을 달성하기 위해, 본 발명의 하나의 측면은, 불휘발성 메모리에 있어서, 비트선에 인가되는 프로그램 전압 발생 회로와 프로그램 대상의 선택 셀 트랜지스터와의 거리에 따라 그 선택 셀 트랜지스터의 소스 전위를 변경하도록 제어하는 것을 특징으로 한다. 바람직한 실시예에서는, 선택 셀 트랜지스터와 프로그램 전압 발생 회로 사이가 제1 거리일 때에 그 선택 셀 트랜지스터의 소스 전위를 제1 전위로 하고, 제1 거리보다 긴 제2 거리일 때에 선택 셀 트랜지스터의 소스 전위를 제1 전위보다 낮은 제2 전위로 제어한다. 그것에 의해, 프로그램 대상의 선택 셀 트랜지스터의 드레인·소스간 전압을 최적화하여 프로그램 동작의 최적화를 실현할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 본 발명의 보호 범위는 이하의 실시예에 한정되지 않고, 특허청구범위에 기재된 발명과 그 균등물에까지 미치는 것으로 한다.
도 3은 본 실시예에 있어서의 불휘발성 메모리의 전체 구성도이다. 도시된 바와 같이, 본 실시예의 메모리는 4개의 메모리 뱅크(BNK0∼BNK3)와, 각 뱅크마다 설치된 센스 앰프 회로(SA)와, 칩의 중앙부에 배치된 프로그램 전압 발생 회로(10) 및 소스선 전압 발생 회로(12)를 갖는다. 즉, 프로그램 전압 발생 회로(10) 및 소스선 전압 발생 회로(12)는 메모리 뱅크(BNK0, BNK1)와 메모리 뱅크(BNK2, BNK3) 사이에 배치되고, 각 메모리 뱅크의 한쪽에 배치된다.
각 뱅크는 복수의 섹터로 분할된다. 예컨대, 메모리 뱅크(BNK0, BNK1)는 2개의 섹터(SCT0, SCT1)를 가지며, 메모리 뱅크(BNK2, BNK3)는 4개의 섹터(SCT0,SCT1, SCT2, SCT3)를 갖는다. 각 뱅크의 섹터 수는 일례이며, 상기 개수로 한정되지 않는다.
각 섹터내에는 도 1, 도 2에 도시된 바와 같이, 복수의 비트선과, 복수의 워드선과, 그 교차 위치에 배치된 복수의 셀 트랜지스터를 갖는다. 각 섹터내의 복수의 비트선은 각 메모리 뱅크(BNK0∼BNK3)마다 설치된 글로벌 비트선(GBL)에 접속된다. 이 글로벌 비트선(GBL)에 센스 앰프 회로(SA)가 접속되고, 판독시에는 선택된 셀 트랜지스터의 드레인 전류가 섹터내의 로컬 비트선과 뱅크내의 글로벌 비트선(GBL)을 통해 센스 앰프 회로(SA)에서 검출된다.
또한, 프로그램 전압 발생 회로(10)는 프로그램시에 높은 비트선 전압을 생성하고, 뱅크 선택 트랜지스터(Q0∼Q3)를 통해 글로벌 비트선(GBL)에 인가한다. 그 비트선 전압은 글로벌 비트선(GBL)으로부터 도시하지 않은 섹터내의 로컬 비트선에 인가된다. 뱅크 선택 트랜지스터(Q0∼Q3)는 프로그램 제어 신호와 뱅크 선택 신호로부터 생성된 프로그램용 뱅크 선택 신호(PGM0∼PGM3)에 의해 제어된다.
각 섹터내의 복수의 셀 트랜지스터의 소스 단자는 섹터내에서 공통의 로컬 소스선(LSL)에 접속되고, 로컬 소스선(LSL)은 각 섹터 선택 스위치(SW00∼SW33)를 통해 글로벌 소스선(GSL)에 접속 가능하게 되어 있다. 이 글로벌 소스선(GSL)에는 소스선 전압 발생 회로(12)가 생성하는 소스선 전압이 인가되고, 그 소스선 전압이 섹터 선택 스위치 및 선택된 섹터의 로컬 소스선(LSL)을 통해 섹터내의 셀 트랜지스터의 소스에 인가된다. 소스선 전압 발생 회로(12)는 예컨대 프로그램시의 소스선 전압과 소거시의 소스선 전압을 생성한다.
도 3의 예에서는, 섹터 선택 스위치(SW33)가 뱅크(BNK3)내의 섹터(SCT3)의 로컬 소스선(LSL)을 글로벌 소스선(GSL)에 접속하고 있다. 그리고, 나머지 섹터 선택 스위치(SW00∼SW32)가 접지 전위에 접속되어 있다. 따라서, 뱅크(BNK3)내의 섹터(SCT3)의 로컬 소스선(LSL)에는 소스선 전압 발생 회로(12)로부터 소스선용 프로그램 전압 또는 소거 전압이 인가된다. 즉, 소스선 전압 발생 회로(12)에 의해 프로그램시에는 섹터(SCT3)의 위치에 따른 최적화된 소스선 전압이 섹터(SCT3)의 로컬 소스선(LSL)에 인가된다. 또한, 소거시에는 소스선 전압 발생 회로(12)에 의해 소거용의 높은 전위가 그 로컬 소스선(LSL)에 인가된다. 그것에 의해, 섹터 단위로 일괄하여 소거가 행해진다. 플래시 메모리에서는, 섹터 단위로의 소거 동작이 행해지기 때문에, 도 3의 예에서는 섹터내에 공통의 로컬 소스선(LSL)이 설치된다.
도 3의 메모리 뱅크(BNK2, BNK3)는 메모리 뱅크(BNK0, BNK1)에 비하여 많은 섹터(SCT0∼SCT3)를 갖는다. 그것에 따라, 메모리 뱅크(BNK2, BNK3)의 글로벌 비트선(GBL) 및 로컬 비트선(LBL)이 길어지고, 그 저항치(RBL)의 전압 강하에 의해 프로그램 전압 발생 회로(10)로부터 가장 멀리에 위치하는 섹터(SCT3)에서의 비트선의 프로그램 전압은 크게 저하한다. 한편, 동일한 이유에 의해, 메모리 뱅크(BNK2, BNK3)에의 글로벌 소스선(GSL) 및 로컬 소스선(LSL)도 길어지고, 그 저항치(RSL)의 전압 상승에 의해 소스선 전압 발생 회로(12)로부터 가장 멀리에 위치하는 섹터(SCT3)에서의 소스선 전압은 크게 상승한다.
그 결과, 섹터(SCT3)내의 프로그램 대상의 셀 트랜지스터의 드레인·소스간 전압이 섹터(SCT0, SCT1, SCT2)내의 셀 트랜지스터보다도 낮아진다. 따라서, 섹터(SCT3)내의 셀 트랜지스터에의 프로그램 동작에 장시간을 요하거나, 또는 최악의 경우 프로그램을 할 수 없는 경우가 발생한다.
그래서, 본 실시예에서는 프로그램 대상의 셀 트랜지스터의 섹터가 프로그램 전압 발생 회로(10)에서 가까운 위치에 배치되어 있을 때에는 그 드레인 전압의 저하가 적기 때문에, 소스선 전압 발생 회로(12)가 소스선 전압을 비교적 높게 제어한다. 한편, 프로그램 대상의 셀 트랜지스터의 섹터가 프로그램 전압 발생 회로(10)에서 먼 위치에 배치되어 있을 때에는 그 드레인 전압의 저하가 크기 때문에, 소스선 전압 발생 회로(12)가 소스선 전압을 비교적 낮게 제어한다. 이들 제어는 도시하지 않은 섹터 선택 신호에 따라 행할 수 있다. 그 결과, 프로그램 대상의 셀 트랜지스터의 드레인·소스간 전압이 너무 낮아져서 프로그램 동작에 지장이 생기는 것이 방지된다. 또한, 반대로, 비선택 셀 트랜지스터의 소스 전위가 드레인 전위에 따라 최적화되고, 불필요한 온 동작에 의한 누설 전류의 발생을 억제할 수 있다.
셀 어레이가 섹터로 분할되어 있지 않은 경우는, 프로그램 대상의 셀 트랜지스터의 위치에 따라 소스선 전압 발생 회로(12)가 소스선 전압을 제어하여 프로그램 대상 셀 트랜지스터의 드레인·소스간 전압이 최적화되도록 하고, 또한, 동일한 소스선에 접속되는 비선택 셀 트랜지스터의 누설 전류의 발생을 억제한다.
셀 어레이가 섹터로 분할되어 있는 경우에, 섹터내의 셀 트랜지스터의 위치에 따라 소스선 전압 발생 회로(12)가 소스선 전압을 상기와 같이 제어하여도 좋다. 그 경우는, 소스선 전압 발생 회로(12)는 프로그램 대상 셀 트랜지스터의 어드레스에 따라 소스선 전압을 가변 제어한다. 또한, 셀 어레이가 복수의 섹터로 이루어진 복수의 블록으로 구성되어 있는 경우는, 각 블록의 위치에 따라 소스선 전압을 상기한 바와 같이 제어하여도 좋다. 그 경우는, 프로그램 대상 블록의 블록 어드레스에 따라 소스선 전압을 가변 제어한다.
도 4는 본 실시예에 있어서의 프로그램 전압 발생 회로 및 소스 전압 발생 회로의 상세 회로도이다. 도 4에는 도 3의 메모리 뱅크(BNK3)와, 그것의 한쪽(도면 중 상측)에 위치하는 프로그램 전압 발생 회로(10)와 소스선 전압 발생 회로(12)가 도시되어 있다.
메모리 뱅크(BNK3)는 4개의 섹터(SCT0∼SCT3)를 갖는다. 각 섹터는 섹터(SCT3)에 도시되는 바와 같이, 복수의 로컬 비트선(LBL0, LBL1)과, 복수의 워드선(WL0, WL1)과, 이들의 교차 위치에 배치되는 복수의 셀 트랜지스터(MC)를 갖는다. 섹터(SCT3)내의 복수의 로컬 비트선(LBL0, LBL1)은 칼럼 선택 신호(CS0, CS1)에 의해 제어되는 칼럼 게이트(QC0, QC1)에 의해 선택된다. 또한, 각 섹터의 로컬 비트선군은 섹터 선택 트랜지스터(QS0∼QS3)를 통해 글로벌 비트선(GBL)에 접속된다. 섹터 선택 트랜지스터(QS0∼QS3)는 섹터 선택 신호(S#0∼S#3)에 의해 도통, 비도통으로 제어된다. 그리고, 글로벌 비트선(GBL)에는 프로그램시에 있어서, 선택 신호(PGM3)에 의해 제어되어 도통하는 트랜지스터(Q3)를 통해 프로그램 전압 발생 회로(10)가 생성하는 프로그램 전압이 인가된다.
따라서, 메모리 뱅크(BNK3)내의 섹터(SCT3)내의 셀 트랜지스터에 프로그램을 행하는 경우는, 트랜지스터(Q3), 섹터 선택 트랜지스터(QS3), 어느 하나의 칼럼 게이트(QC0, QC1)를 통해 프로그램용 비트선 전압이 로컬 비트선(LBL)에 인가된다.
프로그램 전압 발생 회로(10)는 전원(Vcc)을 클록(CLK)에 의해 승압하는 승압 회로(20)와, 그 승압 전위를 글로벌 비트선(GBL)에 공급하는 전압 레귤레이터 회로를 구성하는 트랜지스터(Q10) 및 비교기(22)를 갖는다. 비트선 전류가 증대하여 노드(N1)의 전위가 저하하면, 비교기(22)의 출력이 높아지고 트랜지스터(Q10)가 더욱 온 상태로 제어되어 노드(N1)의 전위가 일정해지도록 제어된다. 어느 쪽이든, 프로그램 전압 발생 회로(10)는 프로그램시에 있어서 비트선에 프로그램용 전압을 인가한다.
한편, 소스 전압 발생 회로(12)는 트랜지스터(Q20, Q21)와, OR 게이트(24)와, 인버터(26)와 임피던스 수단인 저항(Rp)을 갖는다. 트랜지스터(Q20, Q21)의 소스는 접지 전위(Vss)에 접속되고, 그 드레인은 직접 또는 저항(Rp)을 통해 글로벌 소스선(GSL)에 접속된다.
OR 게이트(24)에는 프로그램시에 L 레벨이 되는 프로그램 제어 신호(/PGM)와 섹터(SCT3)를 선택하는 섹터 선택 신호(S#3)가 입력된다. 따라서, 프로그램시에는 메모리 뱅크(BNK3)내의 섹터(SCT0, SCT1, SCT2)가 선택되었을 때에는, 섹터 선택 신호(S#3)가 L 레벨이 되고, OR 게이트(24)의 출력은 L 레벨이며, 트랜지스터(Q20)가 도통한다. 따라서, 소스 전압 발생 회로(12)가 생성하는 노드(N2)의 전압은 접지 전위(Vss)보다 저항(Rp)의 전압 강하분 높은 전위가 된다. 따라서, 섹터(SCT0, SCT1, SCT2)내의 셀 트랜지스터의 소스 전위는 삽입된 저항(Rp)과 글로벌 소스선(GSL)의 저항(RSL)의 전압 강하분만큼 접지 전위로부터 높아지고, 비선택 셀트랜지스터의 누설 전류가 적절히 억제된다.
또한, 프로그램시에, 메모리 뱅크(BNK3)내의 섹터(SCT3)가 선택되었을 때에는 섹터 선택 신호(S#3)가 H 레벨이 되고, 트랜지스터(Q21)가 도통한다. 따라서, 노드(N2)의 전압은 접지 전위(Vss)가 된다. 따라서, 섹터(SCT3)내의 셀 트랜지스터의 소스 전위는 접지 전위로부터 글로벌 소스선(GSL)의 저항(RSL)의 전압 강하분만큼밖에 높아지지 않고, 선택 셀 트랜지스터의 드레인·소스간 전압이 필요 이상으로 낮아지는 것이 방지된다. 즉, 섹터(SCT3)내의 셀 트랜지스터의 소스 전위는 다른 섹터내의 셀 트랜지스터의 소스 전위보다도 낮아지도록 제어되어 비트선의 저항에 의한 드레인 전위가 저하하여도 선택 셀 트랜지스터의 드레인·소스간 전압은 충분한 레벨로 제어된다.
도 5는 소스선 전압 발생 회로의 다른 예를 도시하는 도면이다. 도 5에는 뱅크(BNK3)와 소스선 전압 발생 회로(12)가 도시되어 있고, 프로그램 전압 발생 회로(10)와 비트선은 생략되어 있다. 이 소스선 전압 발생 회로(12)는 그 노드(N2)의 출력 전압을 프로그램 대상의 선택 섹터에 따라 다른 전압으로 제어한다. 이를 위하여 트랜지스터(Q30∼Q33)를 가지며, 접지 전위(Vss)와 글로벌 소스선(GSL) 사이에 다른 저항(Rp0∼Rp3)을 섹터 선택 신호(S#0∼S#3)에 따라 삽입한다. 즉, 프로그램시에 있어서, 프로그램 제어 신호(/PGM)가 L 레벨이 되면, 그 반전 신호가 입력되는 AND 게이트(30∼33) 중, H 레벨의 섹터 선택 신호(S#0∼S#3)를 공급받은 AND 게이트의 출력이 H 레벨이 되고, 트랜지스터(Q30∼Q33) 중 어느 하나가 도통한다.
저항(Rp0∼Rp3)은 도시되는 바와 같이, Rp3<Rp2<Rp1<Rp0의 관계를 갖는다. 따라서, 노드(N2)의 전위는 섹터(SCT0, SCT1, SCT2, SCT3)의 선택에 대응하여 순서대로 낮아진다. 그 결과, 섹터(SCT0, SCT1, SCT2, SCT3)의 각 로컬 소스선(LSL)의 전위는 순서대로 낮아진다. 이 로컬 소스선(LSL)의 전위의 관계는 도시하지 않은 비트선의 저항의 전압 강하에 따르는 셀 트랜지스터의 드레인 전위의 관계에 대응하고 있다. 따라서, 각 섹터의 프로그램 대상의 셀 트랜지스터의 드레인·소스간 전압은 모두 최적치로 제어되어 프로그램 동작이 지연되거나 문제가 생기거나 하는 것은 방지된다.
도 5의 소스선 전압 발생 회로(12)는 또한 프로그램 제어 신호(/PGM)에 의해 제어되는 트랜지스터(Q34)를 가지며, 프로그램시 이외에는, 제어 신호(/PGM)가 H 레벨이 되고, 트랜지스터(Q34)가 도통하며, 글로벌 소스선(GSL)에는 접지 전위(Vss)가 인가된다.
이상 설명한 바와 같이, 본 실시예에서는 소스선 전압 발생 회로가 프로그램시의 선택 셀 트랜지스터의 위치에 따라 다른 소스선 전압을 발생하기 때문에, 셀 트랜지스터의 드레인·소스간 전압이 필요 이상으로 저하하여 프로그램 동작이 지연되거나 문제를 일으키거나 하는 것이 방지된다.
이상, 실시예를 정리하면 이하의 부기와 같다.
(부기 1) 복수의 비트선 및 워드선과, 그 교차 위치에 배치되고 드레인이 상기 비트선에, 게이트가 상기 워드선에 각각 접속된 복수의 셀 트랜지스터와, 상기 셀 트랜지스터의 소스에 접속된 소스선을 갖는 셀 어레이와,
상기 비트선에 인가되는 프로그램 전압을 생성하는 프로그램 전압 발생 회로와,
상기 프로그램 전압 발생 회로와 프로그램 대상의 선택 셀 트랜지스터와의 배선 거리에 따라 그 선택 셀 트랜지스터의 소스 전위를 변경하는 소스선 전압 발생 회로를 갖는 것을 특징으로 하는 불휘발성 메모리.
(부기 2) 부기 1에 있어서, 상기 셀 어레이는 복수의 셀 트랜지스터와 복수의 비트선과 복수의 워드선과 공통의 소스선을 갖는 복수의 섹터를 가지며,
상기 소스선 전압 발생 회로는 프로그램 대상의 선택 셀 트랜지스터를 갖는 섹터에 따라 상기 소스 전위를 변경하는 것을 특징으로 하는 불휘발성 메모리.
(부기 3) 부기 2에 있어서, 상기 소스선 전압 발생 회로는 프로그램시에 있어서, 상기 섹터 선택 신호에 응답하여 소스선 전압을 변경하는 것을 특징으로 하는 불휘발성 메모리.
(부기 4) 부기 1, 2, 3 중 어느 하나에 있어서, 상기 소스선 전압 발생 회로는 상기 프로그램 전압 발생 회로와 선택 셀 트랜지스터와의 사이가 제1 배선 거리일 때에 그 선택 셀 트랜지스터의 소스 전위를 제1 전위로 하고, 제1 배선 거리보다 긴 제2 배선 거리일 때에 그 선택 셀 트랜지스터의 소스 전위를 제1 전위보다 낮은 제2 전위로 제어하는 것을 특징으로 하는 불휘발성 메모리.
(부기 5) 부기 1, 2, 3 중 어느 하나에 있어서, 상기 소스선 전압 발생 회로는 상기 프로그램 전압 발생 회로와 선택 셀 트랜지스터와의 사이의 비트선이 제1 길이일 때에 그 선택 셀 트랜지스터의 소스 전위를 제1 전위로 하고, 제1 길이보다긴 제2 길이일 때에 그 선택 셀 트랜지스터의 소스 전위를 제1 전위보다 낮은 제2 전위로 제어하는 것을 특징으로 하는 불휘발성 메모리.
(부기 6) 부기 1에 있어서, 상기 소스선 전압 발생 회로는 상기 배선 거리에 따라 상기 소스선과 접지 전위 사이에 다른 임피던스 수단을 삽입하는 것을 특징으로 하는 불휘발성 메모리.
(부기 7) 부기 6에 있어서, 상기 소스선 전압 발생 회로는 상기 프로그램 전압 발생 회로와 선택 셀 트랜지스터와의 사이가 제1 배선 거리일 때에 제1 임피던스 수단을 삽입하고, 제1 배선 거리보다 긴 제2 배선 거리일 때에 상기 제1 임피던스 수단보다 작은 제2 임피던스 수단을 삽입하는 것을 특징으로 하는 불휘발성 메모리.
(부기 8) 부기 6에 있어서, 상기 소스선 전압 발생 회로는 상기 프로그램 전압 발생 회로와 선택 셀 트랜지스터와의 사이의 비트선이 제1 길이일 때에 제1 임피던스 수단을 삽입하고, 제1 길이보다 긴 제2 길이일 때에 상기 제1 임피던스 수단보다 작은 제2 임피던스 수단을 삽입하는 것을 특징으로 하는 불휘발성 메모리.
(부기 9) 부기 1, 2, 3 중 어느 하나에 있어서, 상기 소스선 전압 발생 회로는 상기 프로그램 전압 발생 회로와 선택 셀 트랜지스터와의 사이가 제1 배선 거리일 때에 상기 소스선과 접지 전위 사이에 상기 임피던스 수단을 삽입하고, 제1 배선 거리보다 긴 제2 배선 거리일 때에 상기 소스선을 접지 전위에 접속하는 것을 특징으로 하는 불휘발성 메모리.
(부기 10) 부기 1, 2, 3 중 어느 하나에 있어서, 상기 소스선 전압 발생 회로는 상기 프로그램 전압 발생 회로와 선택 셀 트랜지스터와의 사이의 비트선이 제1 길이일 때에 상기 소스선과 접지 전위 사이에 상기 임피던스 수단을 삽입하고, 제1 길이보다 긴 제2 길이일 때에 상기 소스선을 접지 전위에 접속하는 것을 특징으로 하는 불휘발성 메모리.
(부기 11) 부기 1에 있어서, 상기 셀 트랜지스터는 플로팅 게이트를 가지며,
프로그램시에 있어서, 상기 프로그램 전압 발생 회로는 선택 셀 트랜지스터의 비트선에 제1 고전위를 인가하고, 워드선은 제2 고전위로 제어되는 것을 특징으로 하는 불휘발성 메모리.
(부기 12) 부기 1에 있어서, 상기 프로그램 전압 발생 회로 및 소스선 전압 발생 회로는 상기 셀 어레이의 한쪽 위치에 배치되어 있는 것을 특징으로 하는 불휘발성 메모리.
(부기 13) 복수의 비트선 및 워드선과, 그 교차 위치에 배치되고 드레인이 상기 비트선에, 게이트가 상기 워드선에 각각 접속된 복수의 셀 트랜지스터와, 상기 복수의 셀 트랜지스터의 소스에 공통으로 접속된 소스선을 갖는 복수의 섹터 영역과,
상기 비트선에 인가되는 프로그램 전압을 생성하는 프로그램 전압 발생 회로와,
상기 프로그램 전압 발생 회로와 프로그램 대상의 선택 섹터와의 배선 거리에 따라 그 소스선의 전위를 변경하는 소스선 전압 발생 회로를 갖는 것을 특징으로 하는 불휘발성 메모리.
(부기 14) 부기 13에 있어서, 상기 소스선 전압 발생 회로는 상기 프로그램 전압 발생 회로와 선택 섹터와의 사이가 제1 거리일 때에 그 선택 섹터의 소스선 전위를 제1 전위로 하고, 제1 거리보다 긴 제2 거리일 때에 그 선택 섹터의 소스선 전위를 제1 전위보다 낮은 제2 전위로 제어하는 것을 특징으로 하는 불휘발성 메모리.
(부기 15) 부기 13에 있어서, 상기 소스선 전압 발생 회로는 상기 프로그램 전압 발생 회로와 선택 섹터와의 사이의 비트선이 제1 길이일 때에 그 선택 섹터의 소스선 전위를 제1 전위로 하고, 제1 길이보다 긴 제2 길이일 때에 그 선택 섹터의 소스선 전위를 제1 전위보다 낮은 제2 전위로 제어하는 것을 특징으로 하는 불휘발성 메모리.
(부기 16) 부기 13에 있어서, 상기 프로그램 전압 발생 회로와 소스선 전압 발생 회로가 상기 복수의 섹터 영역의 한쪽 위치에 배치되어 있는 것을 특징으로 하는 불휘발성 메모리.
이상 설명한 본 발명에 따르면, 불휘발성 메모리에 있어서, 프로그램시의 선택 셀 트랜지스터와 비트선에 프로그램 전압을 공급하는 프로그램 전압 발생 회로와의 거리에 따라 셀 트랜지스터의 소스 전위가 제어되기 때문에, 그 드레인·소스간 전압이 너무 낮아져서 프로그램 동작이 지연되거나 프로그램 에러를 일으키는 등의 문제가 방지된다.

Claims (8)

  1. 복수의 비트선 및 워드선과, 그 교차 위치에 배치되고, 드레인이 상기 비트선에, 게이트가 상기 워드선에 각각 접속된 복수의 셀 트랜지스터와, 상기 셀 트랜지스터의 소스에 접속된 소스선을 갖는 셀 어레이와;
    상기 비트선에 인가되는 프로그램 전압을 생성하는 프로그램 전압 발생 회로와;
    상기 프로그램 전압 발생 회로와 프로그램 대상의 선택 셀 트랜지스터와의 배선 거리에 따라 그 선택 셀 트랜지스터의 소스 전위를 변경하는 소스선 전압 발생 회로를 갖는 것을 특징으로 하는 불휘발성 메모리.
  2. 제1항에 있어서, 상기 셀 어레이는 복수의 셀 트랜지스터와 복수의 비트선과 복수의 워드선과 공통의 소스선을 갖는 복수의 섹터를 가지며,
    상기 소스선 전압 발생 회로는 프로그램 대상의 선택 셀 트랜지스터를 갖는 섹터에 따라 상기 소스 전위를 변경하는 것을 특징으로 하는 불휘발성 메모리.
  3. 제1항 또는 제2항에 있어서, 상기 소스선 전압 발생 회로는 상기 프로그램 전압 발생 회로와 선택 셀 트랜지스터와의 사이가 제1 배선 거리일 때에 그 선택 셀 트랜지스터의 소스 전위를 제1 전위로 하고, 제1 배선 거리보다 긴 제2 배선 거리일 때에 그 선택 셀 트랜지스터의 소스 전위를 제1 전위보다 낮은 제2 전위로 제어하는 것을 특징으로 하는 불휘발성 메모리.
  4. 제1항 또는 제2항에 있어서, 상기 소스선 전압 발생 회로는 상기 프로그램 전압 발생 회로와 선택 셀 트랜지스터와의 사이의 비트선이 제1 길이일 때에 그 선택 셀 트랜지스터의 소스 전위를 제1 전위로 하고, 제1 길이보다 긴 제2 길이일 때에 그 선택 셀 트랜지스터의 소스 전위를 제1 전위보다 낮은 제2 전위로 제어하는 것을 특징으로 하는 불휘발성 메모리.
  5. 제1항에 있어서, 상기 소스선 전압 발생 회로는 상기 배선 거리에 따라 상기 소스선과 접지 전위 사이에 다른 임피던스 수단을 삽입하는 것을 특징으로 하는 불휘발성 메모리.
  6. 제1항에 있어서, 상기 프로그램 전압 발생 회로 및 소스선 전압 발생 회로는 상기 셀 어레이의 한쪽 위치에 배치되어 있는 것을 특징으로 하는 불휘발성 메모리.
  7. 복수의 비트선 및 워드선과, 그 교차 위치에 배치되고 드레인이 상기 비트선에, 게이트가 상기 워드선에 각각 접속된 복수의 셀 트랜지스터와, 상기 복수의 셀 트랜지스터의 소스에 공통으로 접속된 소스선을 갖는 복수의 섹터 영역과;
    상기 비트선에 인가되는 프로그램 전압을 생성하는 프로그램 전압 발생 회로와;
    상기 프로그램 전압 발생 회로와 프로그램 대상의 선택 섹터와의 배선 거리에 따라 그 소스선의 전위를 변경하는 소스선 전압 발생 회로를 갖는 것을 특징으로 하는 불휘발성 메모리.
  8. 제7항에 있어서, 상기 소스선 전압 발생 회로는 상기 프로그램 전압 발생 회로와 선택 섹터와의 사이가 제1 거리일 때에 그 선택 섹터의 소스선 전위를 제1 전위로 하고, 제1 거리보다 긴 제2 거리일 때에 그 선택 섹터의 소스선 전위를 제1 전위보다 낮은 제2 전위로 제어하는 것을 특징으로 하는 불휘발성 메모리.
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