JPH065086A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH065086A JPH065086A JP16481092A JP16481092A JPH065086A JP H065086 A JPH065086 A JP H065086A JP 16481092 A JP16481092 A JP 16481092A JP 16481092 A JP16481092 A JP 16481092A JP H065086 A JPH065086 A JP H065086A
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- JP
- Japan
- Prior art keywords
- memory cell
- sense amplifier
- address decoder
- memory device
- source
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Abstract
(57)【要約】
【目的】 ＶSSラインと各メモリセルとの間の距離の差
に起因する読出し特性の変化を抑制し、その均一化を図
る。 【構成】 メモリセルから読み出したデータ信号を列ア
ドレスデコーダ２からの信号に基づき動作するセンスア
ンプ３中の動作アンプ11にて補正し、出力することでＶ
SSライン６，６と各メモリセルとの距離の差に起因する
ソース電位差を解消し、読出し特性を均一化する。
に起因する読出し特性の変化を抑制し、その均一化を図
る。 【構成】 メモリセルから読み出したデータ信号を列ア
ドレスデコーダ２からの信号に基づき動作するセンスア
ンプ３中の動作アンプ11にて補正し、出力することでＶ
SSライン６，６と各メモリセルとの距離の差に起因する
ソース電位差を解消し、読出し特性を均一化する。
Description
【０００１】
【産業上の利用分野】本発明は、ソース電位を共有する
メモリセルトランジスタを持つ各メモリセルからの読出
し特性の均一化を可能としたEPROM ，EEPROM等の半導体
記憶装置に関する。
メモリセルトランジスタを持つ各メモリセルからの読出
し特性の均一化を可能としたEPROM ，EEPROM等の半導体
記憶装置に関する。
【０００２】
【従来の技術】図１は従来におけるEPROM を備えた半導
体記憶装置を示すブロック図であり、図中１はメモリセ
ルアレイ、２は列アドレスデコーダ、３はセンスアン
プ、４は行アドレスデコーダを示している。メモリセル
アレイ１は多数のメモリセルをマトリックス状に配列し
て構成されており、同一のビット線BLに連なる各メモリ
セルトランジスタＱM を構成するｎチャネルMOS トラン
ジスタのドレインは列アドレスデコーダ２により、操作
される図示しないスイッチング素子を介してセンスアン
プ３に接続され、またソースはポリシリコン製の共有の
ソース電位供給ライン５に接続され、またこのソース電
位供給ライン５はその両端部を夫々Al製のＶSSライン
６，６を介して図示しない電圧源に接続されている。
体記憶装置を示すブロック図であり、図中１はメモリセ
ルアレイ、２は列アドレスデコーダ、３はセンスアン
プ、４は行アドレスデコーダを示している。メモリセル
アレイ１は多数のメモリセルをマトリックス状に配列し
て構成されており、同一のビット線BLに連なる各メモリ
セルトランジスタＱM を構成するｎチャネルMOS トラン
ジスタのドレインは列アドレスデコーダ２により、操作
される図示しないスイッチング素子を介してセンスアン
プ３に接続され、またソースはポリシリコン製の共有の
ソース電位供給ライン５に接続され、またこのソース電
位供給ライン５はその両端部を夫々Al製のＶSSライン
６，６を介して図示しない電圧源に接続されている。
【０００３】次にこのような従来の半導体記憶装置の動
作を説明する。この種のEPROM を有するメモリセルにあ
っては、通常データの書込みがない状態ではメモリセル
を構成するトランジスタのフローティングゲートに電荷
が注入されていない「１」の状態に保持され、またデー
タが書込まれるとそのメモリセルを構成するトランジス
タのフローティングゲートに電荷が注入されて「０」の
状態となり、この注入された電荷によってメモリセルの
閾値が変調、例えば大きくなり、この変化がセンスアン
プによって検出され、データが読み出されることとな
る。
作を説明する。この種のEPROM を有するメモリセルにあ
っては、通常データの書込みがない状態ではメモリセル
を構成するトランジスタのフローティングゲートに電荷
が注入されていない「１」の状態に保持され、またデー
タが書込まれるとそのメモリセルを構成するトランジス
タのフローティングゲートに電荷が注入されて「０」の
状態となり、この注入された電荷によってメモリセルの
閾値が変調、例えば大きくなり、この変化がセンスアン
プによって検出され、データが読み出されることとな
る。
【０００４】即ち、行アドレスデコーダ４にて所定のワ
ードラインWLが選択されると、これにゲートが接続され
ているメモリセルトランジスタのゲートがアクティブ状
態となり、ゲート電圧が閾値に達したメモリセルトラン
ジスタからはＶSSライン６，６、共有のソース電位供給
ライン５を通じてソース電位がビットラインBLに供給さ
れる。列アドレスデコーダ２にてビットラインBLが選択
され、選択されたビットラインBLのデータがセンスアン
プ３で増幅され出力される。
ードラインWLが選択されると、これにゲートが接続され
ているメモリセルトランジスタのゲートがアクティブ状
態となり、ゲート電圧が閾値に達したメモリセルトラン
ジスタからはＶSSライン６，６、共有のソース電位供給
ライン５を通じてソース電位がビットラインBLに供給さ
れる。列アドレスデコーダ２にてビットラインBLが選択
され、選択されたビットラインBLのデータがセンスアン
プ３で増幅され出力される。
【０００５】図２はＶSSライン６，６の近くに位置する
メモリセルとＶSSライン６，６から遠く位置するメモリ
セルとにおけるメモリセルの閾値と電源電圧ＶCCとの関
係を示すグラフであり、横軸に電源電圧ＶCCを、また縦
軸に閾値をとって示してある。グラフ中実線はＶSSライ
ン６，６の近くに位置するメモリセルの、また破線は遠
く位置するメモリセルの各閾値を示している。
メモリセルとＶSSライン６，６から遠く位置するメモリ
セルとにおけるメモリセルの閾値と電源電圧ＶCCとの関
係を示すグラフであり、横軸に電源電圧ＶCCを、また縦
軸に閾値をとって示してある。グラフ中実線はＶSSライ
ン６，６の近くに位置するメモリセルの、また破線は遠
く位置するメモリセルの各閾値を示している。
【０００６】このグラフから明らかな如く、ＶSSライン
６，６の近くに位置するメモリセルの閾値は高く、遠く
に位置するメモリセルの閾値は低くなっていることが解
る。このような差が生じる原因は、このメモリセルの閾
値はデータを書込むデータプログラム時間にも依存する
が、前述した如くメモリセルトランジスタのソースが共
有のソース電位供給ライン５に接続されている場合、Ｖ
SSライン６，６からの距離が各メモリセル夫々によって
異なっているため、ソース抵抗値もこれに対応して異な
ることによるものであって、この結果ＶSSライン６，６
に近いメモリセルとＶSSライン６，６から遠いメモリセ
ルとでは夫々の閾値, アクセスタイムが異なってくるこ
とによる。
６，６の近くに位置するメモリセルの閾値は高く、遠く
に位置するメモリセルの閾値は低くなっていることが解
る。このような差が生じる原因は、このメモリセルの閾
値はデータを書込むデータプログラム時間にも依存する
が、前述した如くメモリセルトランジスタのソースが共
有のソース電位供給ライン５に接続されている場合、Ｖ
SSライン６，６からの距離が各メモリセル夫々によって
異なっているため、ソース抵抗値もこれに対応して異な
ることによるものであって、この結果ＶSSライン６，６
に近いメモリセルとＶSSライン６，６から遠いメモリセ
ルとでは夫々の閾値, アクセスタイムが異なってくるこ
とによる。
【０００７】
【発明が解決しようとする課題】本発明はかかる事情に
鑑みなされたものであって、その目的とするところはソ
ース電位を共有するメモリセルトランジスタを持つメモ
リセルからのデータの読み出しを行う場合も、ＶSSライ
ンから各メモリセル迄の距離の差に起因してソース電位
に差が存在していても均一な読出し特性が設けられ、信
頼性を大幅に高める半導体記憶装置を提供するにある。
鑑みなされたものであって、その目的とするところはソ
ース電位を共有するメモリセルトランジスタを持つメモ
リセルからのデータの読み出しを行う場合も、ＶSSライ
ンから各メモリセル迄の距離の差に起因してソース電位
に差が存在していても均一な読出し特性が設けられ、信
頼性を大幅に高める半導体記憶装置を提供するにある。
【０００８】
【課題を解決するための手段】第１の本発明に係る半導
体記憶装置は、電圧源に接続された共有のソース電位供
給ラインに夫々ビット線を介してソースを接続されたメ
モリセルを構成するトランジスタを備え、アドレスデコ
ーダの選択に基づき前記メモリセルのデータをセンスア
ンプを通じて読み出すようにした半導体記憶装置におい
て、アドレスデコーダからの信号に基づき各メモリセル
と前記電圧源との距離に対応してソース電位をセンスア
ンプにて補正するようにしたことを特徴とする。
体記憶装置は、電圧源に接続された共有のソース電位供
給ラインに夫々ビット線を介してソースを接続されたメ
モリセルを構成するトランジスタを備え、アドレスデコ
ーダの選択に基づき前記メモリセルのデータをセンスア
ンプを通じて読み出すようにした半導体記憶装置におい
て、アドレスデコーダからの信号に基づき各メモリセル
と前記電圧源との距離に対応してソース電位をセンスア
ンプにて補正するようにしたことを特徴とする。
【０００９】第２の本発明に係る半導体記憶装置は、電
圧源に接続された共有のソース電位供給ラインに夫々ビ
ット線を介してソースを接続されたメモリセルを構成す
るトランジスタを備え、アドレスデコーダの選択に基づ
き前記メモリセルのデータをセンスアンプを通じて読み
出すようにした半導体記憶装置において、アドレスデコ
ーダからの信号をこれに対応したディジタル／アナログ
信号に変換するD/A コンバータと、該D/A コンバータに
基づきセンスアンプにおける電流検出用トランジスタの
利得係数を前記電圧源から各メモリセルに至る距離に対
応して調整することを特徴とする。
圧源に接続された共有のソース電位供給ラインに夫々ビ
ット線を介してソースを接続されたメモリセルを構成す
るトランジスタを備え、アドレスデコーダの選択に基づ
き前記メモリセルのデータをセンスアンプを通じて読み
出すようにした半導体記憶装置において、アドレスデコ
ーダからの信号をこれに対応したディジタル／アナログ
信号に変換するD/A コンバータと、該D/A コンバータに
基づきセンスアンプにおける電流検出用トランジスタの
利得係数を前記電圧源から各メモリセルに至る距離に対
応して調整することを特徴とする。
【００１０】
【作用】第１の本発明にあっては、電圧源とメモリセル
との間の距離の差に起因するソース電位の差がセンスア
ンプにより補正されることとなる。第２の本発明にあっ
ては、Ｄ／Ａコンバータに基づきセンスアンプ内におけ
る電流検出用トランジスタの利得係数を、電圧源と各メ
モリセルとの距離に対応して微調整することが可能とな
る。
との間の距離の差に起因するソース電位の差がセンスア
ンプにより補正されることとなる。第２の本発明にあっ
ては、Ｄ／Ａコンバータに基づきセンスアンプ内におけ
る電流検出用トランジスタの利得係数を、電圧源と各メ
モリセルとの距離に対応して微調整することが可能とな
る。
【００１１】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図３は本発明に係る半導体記憶装置
の模式図であり、図中１はメモリセルアレイ、２は列ア
ドレスデコーダ、３はセンスアンプ、４は行アドレスデ
コーダを夫々を示している。
具体的に説明する。図３は本発明に係る半導体記憶装置
の模式図であり、図中１はメモリセルアレイ、２は列ア
ドレスデコーダ、３はセンスアンプ、４は行アドレスデ
コーダを夫々を示している。
【００１２】メモリセルアレイ１は、例えばEPROM で構
成されるメモリセルトランジスタを持つ多数のメモリセ
ルをｍ行，ｎ列のマトリックス状に配列して構成されて
おり、同じ行のメモリセルトランジスタＱM はそのゲー
トをワード線WLを介して行アドレスデコーダ４に、また
ソースはポリシリコンからなる共有のソース電位供給ラ
イン５を介してメモリセルアレイ１の両側に沿って配設
したＶSSライン６，６に、更にドレインは途中に列アド
レスデコーダ２にて制御されるセレクト用トランジスタ
Ｑ1 〜Ｑn を介装させたビット線BLを介してセンスアン
プ３に接続されている。そして列アドレスデコーダ２か
らセンスアンプ３にはソース電位差を補正するためのセ
ンスアンプ補正信号が出力されるようになっている。
成されるメモリセルトランジスタを持つ多数のメモリセ
ルをｍ行，ｎ列のマトリックス状に配列して構成されて
おり、同じ行のメモリセルトランジスタＱM はそのゲー
トをワード線WLを介して行アドレスデコーダ４に、また
ソースはポリシリコンからなる共有のソース電位供給ラ
イン５を介してメモリセルアレイ１の両側に沿って配設
したＶSSライン６，６に、更にドレインは途中に列アド
レスデコーダ２にて制御されるセレクト用トランジスタ
Ｑ1 〜Ｑn を介装させたビット線BLを介してセンスアン
プ３に接続されている。そして列アドレスデコーダ２か
らセンスアンプ３にはソース電位差を補正するためのセ
ンスアンプ補正信号が出力されるようになっている。
【００１３】図４はセンスアンプ３におけるソース電位
の補正回路の具体的構成を示す回路図であり、図４にお
いて11はカレントミラー回路で構成される動作アンプ、
12は閾値変更回路を示している。動作アンプ11には図示
しないリファレンス用メモリセルからのリファレンス信
号Ref が入力され、またメモリセルトランジスタＱMを
構成するｎチャネルMOS トランジスタのドレインは途中
にｎチャネルMOS トランジスタ21〜23を介在させたビッ
ト線BLにて動作アンプ11に接続され、また動作アンプ11
には閾値変更回路12及び電源電圧ＶCCが途中にｐチャネ
ルMOS トランジスタ24を介在させて接続され、閾値変更
回路12は電源電位ＶCCに直列接続したｐチャネルMOS ト
ランジスタ25,26 を備えており、ｐチャネルMOS トラン
ジスタ25のゲートは前記列アドレスデコーダ２に接続さ
れ、ここに列アドレスデコーダ２からセンスアンプ補正
信号が入力され、またｐチャネルMOS トランジスタ26の
ゲートはそのソース側に夫々接続されている。
の補正回路の具体的構成を示す回路図であり、図４にお
いて11はカレントミラー回路で構成される動作アンプ、
12は閾値変更回路を示している。動作アンプ11には図示
しないリファレンス用メモリセルからのリファレンス信
号Ref が入力され、またメモリセルトランジスタＱMを
構成するｎチャネルMOS トランジスタのドレインは途中
にｎチャネルMOS トランジスタ21〜23を介在させたビッ
ト線BLにて動作アンプ11に接続され、また動作アンプ11
には閾値変更回路12及び電源電圧ＶCCが途中にｐチャネ
ルMOS トランジスタ24を介在させて接続され、閾値変更
回路12は電源電位ＶCCに直列接続したｐチャネルMOS ト
ランジスタ25,26 を備えており、ｐチャネルMOS トラン
ジスタ25のゲートは前記列アドレスデコーダ２に接続さ
れ、ここに列アドレスデコーダ２からセンスアンプ補正
信号が入力され、またｐチャネルMOS トランジスタ26の
ゲートはそのソース側に夫々接続されている。
【００１４】動作アンプ11には前記メモリセルトランジ
スタＱM を構成するｎチャネルMOSトランジスタからデ
ータ信号が、また閾値変更回路12から閾値補正信号が、
更にリファレンス用メモリセルトランジスタからのリフ
ァレンス信号Ref が夫々入力されており、これらに基づ
いてメモリセルトランジスタＱM からのデータ信号が基
準トランジスタのリファレンス信号Ref と等しくなるよ
う補正して出力するようになっている。
スタＱM を構成するｎチャネルMOSトランジスタからデ
ータ信号が、また閾値変更回路12から閾値補正信号が、
更にリファレンス用メモリセルトランジスタからのリフ
ァレンス信号Ref が夫々入力されており、これらに基づ
いてメモリセルトランジスタＱM からのデータ信号が基
準トランジスタのリファレンス信号Ref と等しくなるよ
う補正して出力するようになっている。
【００１５】このような本発明に係る半導体記憶装置の
動作について具体的に説明する。図３に示すＶSSライン
６，６の近くに位置するメモリセルＱM が選択された場
合にはセンスアンプ補正信号はローレベルとなり、ｐチ
ャネルMOS トランジスタ25の利得係数βを大きくし、図
２に実線で示す閾値と等しい読み出し特性が得られる。
またＶSSライン６，６から遠くに位置するメモリセルが
選択されたときはセンスアンプ補正信号がハイレベル
「Ｈ」となって閾値変更回路12がインアクティブ状態と
なり、ｐチャネルMOS トランジスタ全体のインピーダン
スが大きく、即ち利得係数βが小さくなり、その結果、
閾値は図２に破線で示す閾値よりも高くなり、実線で示
す閾値に接近した特性を示すこととなる。ＶSSライン
６，６からどれだけ遠くなったメモリセルに対してセン
スアンプ補正信号をハイレベル「Ｈ」とするかは、必要
に応じて設定すればよい。
動作について具体的に説明する。図３に示すＶSSライン
６，６の近くに位置するメモリセルＱM が選択された場
合にはセンスアンプ補正信号はローレベルとなり、ｐチ
ャネルMOS トランジスタ25の利得係数βを大きくし、図
２に実線で示す閾値と等しい読み出し特性が得られる。
またＶSSライン６，６から遠くに位置するメモリセルが
選択されたときはセンスアンプ補正信号がハイレベル
「Ｈ」となって閾値変更回路12がインアクティブ状態と
なり、ｐチャネルMOS トランジスタ全体のインピーダン
スが大きく、即ち利得係数βが小さくなり、その結果、
閾値は図２に破線で示す閾値よりも高くなり、実線で示
す閾値に接近した特性を示すこととなる。ＶSSライン
６，６からどれだけ遠くなったメモリセルに対してセン
スアンプ補正信号をハイレベル「Ｈ」とするかは、必要
に応じて設定すればよい。
【００１６】図５は本発明におけるセンスアンプ３の他
の増幅回路を示す回路図である。この回路においては閾
値変更回路12におけるｐチャネルMOS トランジスタ25の
ゲートにディジタル・アナログ(D/A) 変換器28を設け、
該D/A 変換器28のディジタル信号入力端に列アドレスデ
コーダ２からのセンスアンプ補正信号が入力されるよう
にしてある。
の増幅回路を示す回路図である。この回路においては閾
値変更回路12におけるｐチャネルMOS トランジスタ25の
ゲートにディジタル・アナログ(D/A) 変換器28を設け、
該D/A 変換器28のディジタル信号入力端に列アドレスデ
コーダ２からのセンスアンプ補正信号が入力されるよう
にしてある。
【００１７】D/A 変換器28に列アドレスデコーダ２から
センスアンプ補正信号が入力されると、夫々に対応した
アナログ信号に変換されてｐチャネルMOS トランジスタ
25のゲートに印加され、ｐチャネルMOS トランジスタ25
の利得係数βをＶSSライン６，６に近く位置するメモリ
セルから遠くなるに従ってその距離に対応して利得係数
を小さくすべくアナログ的に微調整するようになってい
る。
センスアンプ補正信号が入力されると、夫々に対応した
アナログ信号に変換されてｐチャネルMOS トランジスタ
25のゲートに印加され、ｐチャネルMOS トランジスタ25
の利得係数βをＶSSライン６，６に近く位置するメモリ
セルから遠くなるに従ってその距離に対応して利得係数
を小さくすべくアナログ的に微調整するようになってい
る。
【００１８】これによって動作アンプ11からの出力はＶ
SSライン６，６から各メモリセル迄の距離の差の如何に
かかわらず、ソース電位差が略均一に補正されることと
なる。他の構成及び動作は図４に示す実施例と実質的に
同じであり、対応する部分に同じ番号を付して説明を省
略する。
SSライン６，６から各メモリセル迄の距離の差の如何に
かかわらず、ソース電位差が略均一に補正されることと
なる。他の構成及び動作は図４に示す実施例と実質的に
同じであり、対応する部分に同じ番号を付して説明を省
略する。
【００１９】
【発明の効果】以上の如く第１の本発明にあっては電圧
源から各メモリセル迄の距離に対応してメモリセルから
の信号を補正することとしているから、メモリセル数を
増大してもその閾値，アクセスタイム等の読出し特性が
変わらず、読出しデータの信頼性を大幅に向上し得る優
れた効果を奏するものである。
源から各メモリセル迄の距離に対応してメモリセルから
の信号を補正することとしているから、メモリセル数を
増大してもその閾値，アクセスタイム等の読出し特性が
変わらず、読出しデータの信頼性を大幅に向上し得る優
れた効果を奏するものである。
【００２０】第２の本発明にあってはアドレス信号に対
応してこれをD/A 変換器によりアナログ信号に変換し、
このアナログ信号によってセンスアンプの電流検出用ト
ランジスタの利得係数を微調節することが可能となり、
より精細な読出し特性の均一化が図れ、信頼性を一層高
め得る等本発明は優れた効果を奏するものである。
応してこれをD/A 変換器によりアナログ信号に変換し、
このアナログ信号によってセンスアンプの電流検出用ト
ランジスタの利得係数を微調節することが可能となり、
より精細な読出し特性の均一化が図れ、信頼性を一層高
め得る等本発明は優れた効果を奏するものである。
【図１】従来装置のブロック図である。
【図２】電源電圧とメモリセルの閾値との関係を示すグ
ラフである。
ラフである。
【図３】本発明に係る半導体記憶装置の模式図である。
【図４】本発明に係る半導体記憶装置におけるセンスア
ンプの増幅回路図である。
ンプの増幅回路図である。
【図５】本発明に係る半導体記憶装置におけるセンスア
ンプの他の増幅回路図である。
ンプの他の増幅回路図である。
１ メモリセルアレイ ２ 列アドレスデコーダ ３ センスアンプ ４ 行アドレスデコーダ ５ ソース電位供給ライン ６ ＶSSライン 11 動作アンプ 12 閾値変更回路 ＱM メモリセルトランジスタ 21〜23 ｎチャネルMOS トランジスタ 24〜26 ｐチャネルMOS トランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図１は従来におけるEPROM を備えた半導
体記憶装置を示すブロック図であり、図中１はメモリセ
ルアレイ、２は列アドレスデコーダ、３はセンスアン
プ、４は行アドレスデコーダを示している。メモリセル
アレイ１は多数のメモリセルをマトリックス状に配列し
て構成されており、同一のビット線BLに連なる各メモリ
セルトランジスタＱM を構成するｎチャネルMOS トラン
ジスタのドレインは列アドレスデコーダ２により、操作
される図示しないスイッチング素子を介してセンスアン
プ３に接続され、またソースはポリシリコン製の共有の
ソース電位供給ライン５に接続され、またこのソース電
位供給ライン５はその両端部を夫々アルミ製のＶSSライ
ン６，６を介して図示しない電圧源に接続されている。
体記憶装置を示すブロック図であり、図中１はメモリセ
ルアレイ、２は列アドレスデコーダ、３はセンスアン
プ、４は行アドレスデコーダを示している。メモリセル
アレイ１は多数のメモリセルをマトリックス状に配列し
て構成されており、同一のビット線BLに連なる各メモリ
セルトランジスタＱM を構成するｎチャネルMOS トラン
ジスタのドレインは列アドレスデコーダ２により、操作
される図示しないスイッチング素子を介してセンスアン
プ３に接続され、またソースはポリシリコン製の共有の
ソース電位供給ライン５に接続され、またこのソース電
位供給ライン５はその両端部を夫々アルミ製のＶSSライ
ン６，６を介して図示しない電圧源に接続されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】このような本発明に係る半導体記憶装置の
動作について具体的に説明する。図３に示すＶSSライン
６，６の近くに位置するメモリセルＱM が選択された場
合にはセンスアンプ補正信号はローレベル「Ｌ」とな
り、ｐチャネルMOS トランジスタ25の利得係数βを大き
くし、図２に実線で示す閾値と等しい読み出し特性が得
られる。またＶSSライン６，６から遠くに位置するメモ
リセルが選択されたときはセンスアンプ補正信号がハイ
レベル「Ｈ」となって閾値変更回路12がインアクティブ
状態となり、ｐチャネルMOS トランジスタ全体のインピ
ーダンスが大きく、即ち利得係数βが小さくなり、その
結果、閾値は図２に破線で示す閾値よりも高くなり、実
線で示す閾値に接近した特性を示すこととなる。ＶSSラ
イン６，６からどれだけ遠くなったメモリセルに対して
センスアンプ補正信号をハイレベル「Ｈ」とするかは、
必要に応じて設定すればよい。
動作について具体的に説明する。図３に示すＶSSライン
６，６の近くに位置するメモリセルＱM が選択された場
合にはセンスアンプ補正信号はローレベル「Ｌ」とな
り、ｐチャネルMOS トランジスタ25の利得係数βを大き
くし、図２に実線で示す閾値と等しい読み出し特性が得
られる。またＶSSライン６，６から遠くに位置するメモ
リセルが選択されたときはセンスアンプ補正信号がハイ
レベル「Ｈ」となって閾値変更回路12がインアクティブ
状態となり、ｐチャネルMOS トランジスタ全体のインピ
ーダンスが大きく、即ち利得係数βが小さくなり、その
結果、閾値は図２に破線で示す閾値よりも高くなり、実
線で示す閾値に接近した特性を示すこととなる。ＶSSラ
イン６，６からどれだけ遠くなったメモリセルに対して
センスアンプ補正信号をハイレベル「Ｈ」とするかは、
必要に応じて設定すればよい。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (2)
- 【請求項１】 電圧源に接続された共有のソース電位供
給ラインに夫々ビット線を介してソースを接続されたメ
モリセルを構成するトランジスタを備え、アドレスデコ
ーダの選択に基づき前記メモリセルのデータをセンスア
ンプを通じて読み出すようにした半導体記憶装置におい
て、 アドレスデコーダからの信号に基づき各メモリセルと前
記電圧源との距離に対応してソース電位をセンスアンプ
にて補正するようにしたことを特徴とする半導体記憶装
置。 - 【請求項２】 電圧源に接続された共有のソース電位供
給ラインに夫々ビット線を介してソースを接続されたメ
モリセルを構成するトランジスタを備え、アドレスデコ
ーダの選択に基づき前記メモリセルのデータをセンスア
ンプを通じて読み出すようにした半導体記憶装置におい
て、 アドレスデコーダからの信号をこれに対応したディジタ
ル／アナログ信号に変換するD/A コンバータと、該D/A
コンバータに基づきセンスアンプにおける電流検出用ト
ランジスタの利得係数を前記電圧源から各メモリセルに
至る距離に対応して調整することを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16481092A JP2769760B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16481092A JP2769760B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065086A true JPH065086A (ja) | 1994-01-14 |
| JP2769760B2 JP2769760B2 (ja) | 1998-06-25 |
Family
ID=15800352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16481092A Expired - Lifetime JP2769760B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2769760B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327345B1 (ko) * | 1999-04-08 | 2002-03-06 | 윤종용 | 가변 전류 이득 특성을 갖는 입출력 센스앰프를 구비한메모리 장치 |
| KR20030030824A (ko) * | 2001-10-12 | 2003-04-18 | 후지쯔 가부시끼가이샤 | 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6353799A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | 半導体記憶装置 |
-
1992
- 1992-06-23 JP JP16481092A patent/JP2769760B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6353799A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327345B1 (ko) * | 1999-04-08 | 2002-03-06 | 윤종용 | 가변 전류 이득 특성을 갖는 입출력 센스앰프를 구비한메모리 장치 |
| KR20030030824A (ko) * | 2001-10-12 | 2003-04-18 | 후지쯔 가부시끼가이샤 | 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2769760B2 (ja) | 1998-06-25 |
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