JPH05217387A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05217387A JPH05217387A JP2014092A JP2014092A JPH05217387A JP H05217387 A JPH05217387 A JP H05217387A JP 2014092 A JP2014092 A JP 2014092A JP 2014092 A JP2014092 A JP 2014092A JP H05217387 A JPH05217387 A JP H05217387A
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 改善されたフラッシュＥＥＰＲＯＭであっ
て、外部から与えられる電源電圧Ｖｃｃの低い範囲での
データ信号の検出に適した検出特性を有するセンスアン
プ７と、Ｖｃｃの高い範囲でのデータ信号の検出に適し
た検出特性を有するセンスアンプ８とを備える。Ｖｃｃ
レベル検出器４は、電源電圧Ｖｃｃがいずれの範囲にあ
るかを検出し、センスアンプ７および８の一方を選択的
に能動化する。 【効果】 電源電圧のレベルに応じてより適した検出特
性を有するセンスアンプを用いてデータ信号の増幅が行
なわれるので、ストアされたデータが正確に読出され得
る。
て、外部から与えられる電源電圧Ｖｃｃの低い範囲での
データ信号の検出に適した検出特性を有するセンスアン
プ７と、Ｖｃｃの高い範囲でのデータ信号の検出に適し
た検出特性を有するセンスアンプ８とを備える。Ｖｃｃ
レベル検出器４は、電源電圧Ｖｃｃがいずれの範囲にあ
るかを検出し、センスアンプ７および８の一方を選択的
に能動化する。 【効果】 電源電圧のレベルに応じてより適した検出特
性を有するセンスアンプを用いてデータ信号の増幅が行
なわれるので、ストアされたデータが正確に読出され得
る。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、変化し得る電源電圧の下で、ストア
されたデータを正確に読出すことのできる半導体メモリ
装置に関する。
装置に関し、特に、変化し得る電源電圧の下で、ストア
されたデータを正確に読出すことのできる半導体メモリ
装置に関する。
【０００２】
【従来の技術】近年、半導体メモリ装置は様々な電子機
器に用いられている。特に、データの消去可能でプログ
ラム可能なＥＰＲＯＭ，ＥＥＰＲＯＭおよびフラッシュ
ＥＥＰＲＯＭは、フローティングゲートを有する不揮発
性半導体メモリとして知られる。フラッシュＥＥＰＲＯ
Ｍは、一括消去型（ストアされたデータの全ビットを電
気的にかつ同時に消去するもの）であり、ストアされた
データがバイト単位で消去され得る。これに加えて、１
つのメモリトランジスタにより１つのメモリセルが構成
されるので、半導体基板上の高い集積度が得られる。
器に用いられている。特に、データの消去可能でプログ
ラム可能なＥＰＲＯＭ，ＥＥＰＲＯＭおよびフラッシュ
ＥＥＰＲＯＭは、フローティングゲートを有する不揮発
性半導体メモリとして知られる。フラッシュＥＥＰＲＯ
Ｍは、一括消去型（ストアされたデータの全ビットを電
気的にかつ同時に消去するもの）であり、ストアされた
データがバイト単位で消去され得る。これに加えて、１
つのメモリトランジスタにより１つのメモリセルが構成
されるので、半導体基板上の高い集積度が得られる。
【０００３】半導体メモリが使用される小型電子機器
は、外部の電源からだけでなく、内部電源、すなわちバ
ッテリにより電源電圧が供給されることが多い。すなわ
ち、外部電源または内部電源のいずれからも選択的に電
源が供給され得る。
は、外部の電源からだけでなく、内部電源、すなわちバ
ッテリにより電源電圧が供給されることが多い。すなわ
ち、外部電源または内部電源のいずれからも選択的に電
源が供給され得る。
【０００４】一般に、外部から与えられる電源電圧は、
安定した電圧レベルを有しているが、他方、バッテリの
出力電圧は、放電時間が長くなるにつれて減少される。
言い換えると、バッテリにより電源が供給されるとき、
電源電圧が変化され得る。この発明は、一般に半導体メ
モリに適用可能であるが、以下の記載では、この発明が
一例としてフラッシュＥＥＰＲＯＭに適用される場合に
ついて説明する。
安定した電圧レベルを有しているが、他方、バッテリの
出力電圧は、放電時間が長くなるにつれて減少される。
言い換えると、バッテリにより電源が供給されるとき、
電源電圧が変化され得る。この発明は、一般に半導体メ
モリに適用可能であるが、以下の記載では、この発明が
一例としてフラッシュＥＥＰＲＯＭに適用される場合に
ついて説明する。
【０００５】図９は、従来のフラッシュＥＥＰＲＯＭの
回路ブロック図である。図９を参照して、ＥＥＰＲＯＭ
２００は、行および列に配設された多数のメモリセルＭ
Ｃを備えたメモリセルアレイ１と、ワード線Ｘ１ないし
Ｘｍを選択的に活性化する行デコーダ２と、アクセスさ
れるべきメモリブロック（または領域）を選択する列デ
コーダ３ａと、メモリブロックにおいてアクセスされる
べきビット線を選択する列デコーダ３ｂと、データ信号
を増幅するためのセンスアンプ５と、出力データＤｏを
出力するための出力バッファ６とを含む。なお、図９で
は、データ読出のための回路ブロックだけが示されてい
るが、このフラッシュＥＥＰＲＯＭ２００は、データ書
込のための図示されていない回路ブロックをも備えてい
ることが指摘される。
回路ブロック図である。図９を参照して、ＥＥＰＲＯＭ
２００は、行および列に配設された多数のメモリセルＭ
Ｃを備えたメモリセルアレイ１と、ワード線Ｘ１ないし
Ｘｍを選択的に活性化する行デコーダ２と、アクセスさ
れるべきメモリブロック（または領域）を選択する列デ
コーダ３ａと、メモリブロックにおいてアクセスされる
べきビット線を選択する列デコーダ３ｂと、データ信号
を増幅するためのセンスアンプ５と、出力データＤｏを
出力するための出力バッファ６とを含む。なお、図９で
は、データ読出のための回路ブロックだけが示されてい
るが、このフラッシュＥＥＰＲＯＭ２００は、データ書
込のための図示されていない回路ブロックをも備えてい
ることが指摘される。
【０００６】読出動作において、行デコーダ２は、外部
から与えられる行アドレス信号（図示せず）をデコード
し、ワード線Ｘ１ないしＸｍの１本を選択的に活性化す
る。活性化されたワード線に接続されたメモリセルＭＣ
は、ストアされたデータ信号に従って、ビット線ＢＬ１
ないしＢＬｎを接地に接続する。すなわち、各メモリセ
ルＭＣは、ストアされたデータ信号に応答して、オンま
たはオフする。したがって、ビット線ＢＬ１ないしＢＬ
ｎの電位は、行デコーダ２によりアクセスされたメモリ
セルにストアされたデータに従って、接地電位またはフ
ローティング状態にもたらされる。
から与えられる行アドレス信号（図示せず）をデコード
し、ワード線Ｘ１ないしＸｍの１本を選択的に活性化す
る。活性化されたワード線に接続されたメモリセルＭＣ
は、ストアされたデータ信号に従って、ビット線ＢＬ１
ないしＢＬｎを接地に接続する。すなわち、各メモリセ
ルＭＣは、ストアされたデータ信号に応答して、オンま
たはオフする。したがって、ビット線ＢＬ１ないしＢＬ
ｎの電位は、行デコーダ２によりアクセスされたメモリ
セルにストアされたデータに従って、接地電位またはフ
ローティング状態にもたらされる。
【０００７】列デコーダ３ａは、外部から与えられる列
アドレス信号（図示せず）に応答して、ブロック選択信
号ＹＡ１ないしＹＡｉを出力する。ブロック選択のため
のＮＭＯＳトランジスタ６１ないし６ｉは、ブロック選
択信号ＹＡ１ないしＹＡｉに応答して、選択的にオンす
る。列デコーダ３ｂも、外部から与えられる列アドレス
信号（図示せず）をデコードし、列選択信号ＹＢ１ない
しＹＢｎを出力する。列選択のためのＮＭＯＳトランジ
スタ９１ないし９ｎは、列選択信号ＹＢ１ないしＹＢｎ
に応答して選択的にオンする。
アドレス信号（図示せず）に応答して、ブロック選択信
号ＹＡ１ないしＹＡｉを出力する。ブロック選択のため
のＮＭＯＳトランジスタ６１ないし６ｉは、ブロック選
択信号ＹＡ１ないしＹＡｉに応答して、選択的にオンす
る。列デコーダ３ｂも、外部から与えられる列アドレス
信号（図示せず）をデコードし、列選択信号ＹＢ１ない
しＹＢｎを出力する。列選択のためのＮＭＯＳトランジ
スタ９１ないし９ｎは、列選択信号ＹＢ１ないしＹＢｎ
に応答して選択的にオンする。
【０００８】したがって、列デコーダ３ａによって選択
されたメモリブロックから、列デコーダ３ｂによって選
択された１本のビット線の電位、すなわち読出されたデ
ータ信号がセンスアンプ５に伝えられる。センスアンプ
５は伝えられたデータ信号を増幅し、増幅されたデータ
信号が出力バッファ６を介して出力データＤｏとして出
力される。
されたメモリブロックから、列デコーダ３ｂによって選
択された１本のビット線の電位、すなわち読出されたデ
ータ信号がセンスアンプ５に伝えられる。センスアンプ
５は伝えられたデータ信号を増幅し、増幅されたデータ
信号が出力バッファ６を介して出力データＤｏとして出
力される。
【０００９】図１０は、図９に示したセンスアンプ５の
回路図である。図１０を参照して、センスアンプ５は、
ＰＭＯＳトランジスタ２１，２２および２３と、ＮＭＯ
Ｓトランジスタ２４，２５および２６とを含む。トラン
ジスタ２１，２２および２３は、ゲートが接地されてい
る。トランジスタ２４のゲートは信号線２７に接続され
る。トランジスタ２２および２５は、電源電位Ｖｃｃと
信号線２７との間に直列に接続される。トランジスタ２
３および２６は、電源電位Ｖｃｃと信号線２７との間に
直列に接続される。信号線２７は、図９に示した信号線
２７に相当する。トランジスタ２３および２６の共通接
続ノードを介して、増幅された信号ＳＡ 5 が出力され
る。
回路図である。図１０を参照して、センスアンプ５は、
ＰＭＯＳトランジスタ２１，２２および２３と、ＮＭＯ
Ｓトランジスタ２４，２５および２６とを含む。トラン
ジスタ２１，２２および２３は、ゲートが接地されてい
る。トランジスタ２４のゲートは信号線２７に接続され
る。トランジスタ２２および２５は、電源電位Ｖｃｃと
信号線２７との間に直列に接続される。トランジスタ２
３および２６は、電源電位Ｖｃｃと信号線２７との間に
直列に接続される。信号線２７は、図９に示した信号線
２７に相当する。トランジスタ２３および２６の共通接
続ノードを介して、増幅された信号ＳＡ 5 が出力され
る。
【００１０】次に、データ読出におけるセンスアンプ５
の動作について説明する。まず、行デコーダ２および列
デコーダ３ａ，３ｂによって指定されたメモリセルＭＣ
にストアされたデータが「１」である場合について説明
する。この場合ではメモリセルＭＣを構成するメモリト
ランジスタがオンするものと仮定する。したがって、セ
ンスアンプ５の入力ノードＮ３への電位が下がるので、
トランジスタ２４がオフする。したがって、ノードＮ２
での電位が上昇するので、トランジスタ２５および２６
がオンする。トランジスタ２５および２６のオンによ
り、ノードＮ３の電位がそれほど低くない低レベルに維
持される。その結果、この場合では出力ノードＮ１を介
して低レベルの増幅された信号ＳＡ5 が出力される。
の動作について説明する。まず、行デコーダ２および列
デコーダ３ａ，３ｂによって指定されたメモリセルＭＣ
にストアされたデータが「１」である場合について説明
する。この場合ではメモリセルＭＣを構成するメモリト
ランジスタがオンするものと仮定する。したがって、セ
ンスアンプ５の入力ノードＮ３への電位が下がるので、
トランジスタ２４がオフする。したがって、ノードＮ２
での電位が上昇するので、トランジスタ２５および２６
がオンする。トランジスタ２５および２６のオンによ
り、ノードＮ３の電位がそれほど低くない低レベルに維
持される。その結果、この場合では出力ノードＮ１を介
して低レベルの増幅された信号ＳＡ5 が出力される。
【００１１】上記の動作において、トランジスタ２５
は、入力ノードＮ３の電位が下がりすぎないように働く
ことが指摘される。入力ノードＮ３の電位が下がりすぎ
ると、次の読出サイクルにおいて反転されたレベル（上
記の場合では高レベル）のデータ信号が読出されたと
き、ビット線の電位の立ち上がりが遅延されるからであ
る。したがって、トランジスタ２５は、データを読出す
のに要する時間を短縮するのに貢献することが指摘され
る。
は、入力ノードＮ３の電位が下がりすぎないように働く
ことが指摘される。入力ノードＮ３の電位が下がりすぎ
ると、次の読出サイクルにおいて反転されたレベル（上
記の場合では高レベル）のデータ信号が読出されたと
き、ビット線の電位の立ち上がりが遅延されるからであ
る。したがって、トランジスタ２５は、データを読出す
のに要する時間を短縮するのに貢献することが指摘され
る。
【００１２】行デコーダ２および列デコーダ３ａ，３ｂ
によって指定されたメモリセルＭＣが「０」をストアし
ている場合では、このメモリセルＭＣがオフする。した
がって、センスアンプ５の入力ノードＮ３での電位が高
レベルになるので、トランジスタ２４がオンする。した
がって、ノードＮ２の電位が低レベルになるので、トラ
ンジスタ２５および２６がオフする。その結果、入力ノ
ードＮ３の電位が高くなりすぎるのが防がれる。この場
合では、出力ノードＮ１を介して、高レベルの増幅され
た信号ＳＡ5 が出力される。
によって指定されたメモリセルＭＣが「０」をストアし
ている場合では、このメモリセルＭＣがオフする。した
がって、センスアンプ５の入力ノードＮ３での電位が高
レベルになるので、トランジスタ２４がオンする。した
がって、ノードＮ２の電位が低レベルになるので、トラ
ンジスタ２５および２６がオフする。その結果、入力ノ
ードＮ３の電位が高くなりすぎるのが防がれる。この場
合では、出力ノードＮ１を介して、高レベルの増幅され
た信号ＳＡ5 が出力される。
【００１３】図１１は、変化する電源電圧Ｖｃｃの下で
のセンスアンプ５の出力電圧遷移図である。図１１を参
照して、横軸は電源電圧Ｖｃｃの変化を示し、縦軸がセ
ンスアンプ５の出力電圧の変化を示している。図１１を
参照して、メモリセルから読出されたデータが「０」で
あるとき、センスアンプ５はラインＳＡ5 0 により示さ
れた出力電圧を出力する。一方、メモリセルがデータ
「１」をストアしているとき、センスアンプ５はライン
ＳＡ5 1 により示された出力電圧を出力する。図１１に
見られるように、データ「０」の出力電圧ＳＡ5 0 およ
びデータ「１」の出力電圧ＳＡ5 1 は、電源電圧Ｖｃｃ
が変化するにつれて変化される。
のセンスアンプ５の出力電圧遷移図である。図１１を参
照して、横軸は電源電圧Ｖｃｃの変化を示し、縦軸がセ
ンスアンプ５の出力電圧の変化を示している。図１１を
参照して、メモリセルから読出されたデータが「０」で
あるとき、センスアンプ５はラインＳＡ5 0 により示さ
れた出力電圧を出力する。一方、メモリセルがデータ
「１」をストアしているとき、センスアンプ５はライン
ＳＡ5 1 により示された出力電圧を出力する。図１１に
見られるように、データ「０」の出力電圧ＳＡ5 0 およ
びデータ「１」の出力電圧ＳＡ5 1 は、電源電圧Ｖｃｃ
が変化するにつれて変化される。
【００１４】これに加えて、図１１に示したラインＶｔ
ｈは、センスアンプ５の出力に接続された次段の回路
（たとえば図９に示した出力バッファ６）のしきい電圧
の変化を示している。すなわち、ラインＶｔｈは、セン
スアンプ５の出力電圧を受ける回路、たとえばインバー
タのしきい電圧を示している。
ｈは、センスアンプ５の出力に接続された次段の回路
（たとえば図９に示した出力バッファ６）のしきい電圧
の変化を示している。すなわち、ラインＶｔｈは、セン
スアンプ５の出力電圧を受ける回路、たとえばインバー
タのしきい電圧を示している。
【００１５】従来のフラッシュＥＥＰＲＯＭ２００は、
固定された電源電圧Ｖｃｃの下で適切に動作するよう設
計されている。すなわち、センスアンプ５は、固定され
た電源電圧、たとえばＶｃｃ＝５ボルトの下で、メモリ
セルからのデータ信号が正しく検出できるように設計さ
れている。言い換えると、従来のセンスアンプ５は、固
定された電源電圧（Ｖｃｃ＝５ボルト）が供給されたと
き、次段に接続された回路のしきい電圧Ｖｔｈに適した
出力データ信号ＳＡ5 0 およびＳＡ5 1 を出力する。
固定された電源電圧Ｖｃｃの下で適切に動作するよう設
計されている。すなわち、センスアンプ５は、固定され
た電源電圧、たとえばＶｃｃ＝５ボルトの下で、メモリ
セルからのデータ信号が正しく検出できるように設計さ
れている。言い換えると、従来のセンスアンプ５は、固
定された電源電圧（Ｖｃｃ＝５ボルト）が供給されたと
き、次段に接続された回路のしきい電圧Ｖｔｈに適した
出力データ信号ＳＡ5 0 およびＳＡ5 1 を出力する。
【００１６】
【発明が解決しようとする課題】したがって、電子機器
が内部電源としてのバッテリにより電源電圧を供給され
ているとき、バッテリの放電時間の経過に従って出力電
圧が次第に低くなる。このことは、半導体メモリへ供給
される電源電圧Ｖｃｃが次第に低くなることを意味す
る。図１１から理解されるように、センスアンプ５の出
力電圧ＳＡ5 0 およびＳＡ5 1 および次段の回路のしき
い電圧Ｖｔｈは、５ボルトの電源電圧Ｖｃｃの供給の下
で最適なように設計されている。言い換えると、５ボル
トの電源電圧の下で、正しいデータの読出が行なわれる
ように設計されている。供給される電源電圧Ｖｃｃの低
下により、センスアンプ５の出力電圧ＳＡ5 0 およびＳ
Ａ5 1と次段の回路のしきい定電圧Ｖｔｈとの間の関係
が、図１１において矢印ＡＲに示した方向に変化するの
で、データ読出のための最適な関係が壊される。特に、
電源電圧Ｖｃｃが３ボルト近く以下に低下した場合で
は、いずれの出力電圧ＳＡ 5 0 およびＳＡ5 1 もしきい
電圧Ｖｔｈを越える。このことは、このような電源電圧
Ｖｃｃの下ではすべてのデータが「０」として読出され
ることを意味する。言い換えると、電源電圧Ｖｃｃの低
下により、データ読出において誤りが引き起こされる。
が内部電源としてのバッテリにより電源電圧を供給され
ているとき、バッテリの放電時間の経過に従って出力電
圧が次第に低くなる。このことは、半導体メモリへ供給
される電源電圧Ｖｃｃが次第に低くなることを意味す
る。図１１から理解されるように、センスアンプ５の出
力電圧ＳＡ5 0 およびＳＡ5 1 および次段の回路のしき
い電圧Ｖｔｈは、５ボルトの電源電圧Ｖｃｃの供給の下
で最適なように設計されている。言い換えると、５ボル
トの電源電圧の下で、正しいデータの読出が行なわれる
ように設計されている。供給される電源電圧Ｖｃｃの低
下により、センスアンプ５の出力電圧ＳＡ5 0 およびＳ
Ａ5 1と次段の回路のしきい定電圧Ｖｔｈとの間の関係
が、図１１において矢印ＡＲに示した方向に変化するの
で、データ読出のための最適な関係が壊される。特に、
電源電圧Ｖｃｃが３ボルト近く以下に低下した場合で
は、いずれの出力電圧ＳＡ 5 0 およびＳＡ5 1 もしきい
電圧Ｖｔｈを越える。このことは、このような電源電圧
Ｖｃｃの下ではすべてのデータが「０」として読出され
ることを意味する。言い換えると、電源電圧Ｖｃｃの低
下により、データ読出において誤りが引き起こされる。
【００１７】上記のような問題をさけるためには、３ボ
ルトの電源電圧Ｖｃｃの下で最適な検出特性を有するセ
ンスアンプを備えた別の半導体メモリを追加的に設ける
という対策が考えられるが、小型電子機器において用い
られる半導体装置の数が増加し、スペースの面およびコ
ストの面からも好ましくない。
ルトの電源電圧Ｖｃｃの下で最適な検出特性を有するセ
ンスアンプを備えた別の半導体メモリを追加的に設ける
という対策が考えられるが、小型電子機器において用い
られる半導体装置の数が増加し、スペースの面およびコ
ストの面からも好ましくない。
【００１８】この発明は、上記のような課題を解決する
ためになされたもので、変化し得る電源電圧の下で動作
し得る半導体メモリ装置において、ストアされたデータ
を正確に読出すことを目的とする。
ためになされたもので、変化し得る電源電圧の下で動作
し得る半導体メモリ装置において、ストアされたデータ
を正確に読出すことを目的とする。
【００１９】
【課題を解決するための手段】請求項１の発明に係る半
導体メモリ装置は、行および列に配設された複数のメモ
リセルを備えたメモリセルアレイと、メモリセルアレイ
から出力されたデータ信号をそれぞれ受けるように接続
された第１および第２のセンスアンプとを含む。第１の
センスアンプは、電源電圧の予め定められた低い範囲で
のデータ信号の検出に適した検出特性を有する。第２の
センスアンプは、電源電圧の予め定められた高い範囲で
のデータ信号の検出に適した検出特性を有する。この半
導体メモリ装置は、さらに、外部から与えられる電源電
圧のレベルが予め定められた低い範囲または予め定めら
れた高い範囲のいずれに存在するかを検出する電源電圧
レベル検出手段と、電源電圧レベル検出手段に応答し
て、第１および第２のセンスアンプの一方を選択的に能
動化する選択的能動化手段とを含む。
導体メモリ装置は、行および列に配設された複数のメモ
リセルを備えたメモリセルアレイと、メモリセルアレイ
から出力されたデータ信号をそれぞれ受けるように接続
された第１および第２のセンスアンプとを含む。第１の
センスアンプは、電源電圧の予め定められた低い範囲で
のデータ信号の検出に適した検出特性を有する。第２の
センスアンプは、電源電圧の予め定められた高い範囲で
のデータ信号の検出に適した検出特性を有する。この半
導体メモリ装置は、さらに、外部から与えられる電源電
圧のレベルが予め定められた低い範囲または予め定めら
れた高い範囲のいずれに存在するかを検出する電源電圧
レベル検出手段と、電源電圧レベル検出手段に応答し
て、第１および第２のセンスアンプの一方を選択的に能
動化する選択的能動化手段とを含む。
【００２０】請求項２の発明に係る半導体メモリ装置
は、行および列に配設された複数のメモリセルを備えた
メモリセルアレイと、第１の入力ノードがメモリセルア
レイから出力されたデータ信号を受けるように接続され
た差動センスアンプと、低い基準電圧および高い基準電
圧をそれぞれ発生する第１および第２の基準電圧源と、
外部から与えられる電源電圧のレベルが予め定められた
低い範囲または予め定められた高い範囲のいずれに存在
するかを検出する電源電圧レベル検出手段と、電源電圧
レベル検出手段に応答して、第１および第２の基準電圧
の一方を選択的に差動センスアンプの第２の入力ノード
に与える選択的供与手段とを含む。
は、行および列に配設された複数のメモリセルを備えた
メモリセルアレイと、第１の入力ノードがメモリセルア
レイから出力されたデータ信号を受けるように接続され
た差動センスアンプと、低い基準電圧および高い基準電
圧をそれぞれ発生する第１および第２の基準電圧源と、
外部から与えられる電源電圧のレベルが予め定められた
低い範囲または予め定められた高い範囲のいずれに存在
するかを検出する電源電圧レベル検出手段と、電源電圧
レベル検出手段に応答して、第１および第２の基準電圧
の一方を選択的に差動センスアンプの第２の入力ノード
に与える選択的供与手段とを含む。
【００２１】
【作用】請求項１の発明における半導体メモリ装置で
は、電源電圧レベル検出手段が、外部から与えられる電
源電圧のレベルが存在する範囲を検出し、選択的能動化
手段が検出結果に応答して第１および第２のセンスアン
プの一方を選択的に能動かする。したがって、外部から
与えられる電源電圧のレベルに適した検出特性を有する
センスアンプにより、メモリセルアレイから出力された
データ信号が増幅されるので、データ信号の正確な読出
が実現され得る。
は、電源電圧レベル検出手段が、外部から与えられる電
源電圧のレベルが存在する範囲を検出し、選択的能動化
手段が検出結果に応答して第１および第２のセンスアン
プの一方を選択的に能動かする。したがって、外部から
与えられる電源電圧のレベルに適した検出特性を有する
センスアンプにより、メモリセルアレイから出力された
データ信号が増幅されるので、データ信号の正確な読出
が実現され得る。
【００２２】請求項２の発明における半導体メモリ装置
では、電源電圧レベル検出手段が、外部から与えられる
電源電圧のレベルの範囲を検出し、選択的供与手段が検
出結果に応答して第１および第２の基準電圧の一方を選
択的に差動センスアンプの第２の入力ノードに与える。
したがって、外部から与えられる電源電圧が変化して
も、差動センスアンプが、供給される電源電圧に従って
与えられる基準電圧に基づいて、メモリセルアレイから
出力されたデータ信号を増幅するので、データ信号の正
確な読出が実現され得る。
では、電源電圧レベル検出手段が、外部から与えられる
電源電圧のレベルの範囲を検出し、選択的供与手段が検
出結果に応答して第１および第２の基準電圧の一方を選
択的に差動センスアンプの第２の入力ノードに与える。
したがって、外部から与えられる電源電圧が変化して
も、差動センスアンプが、供給される電源電圧に従って
与えられる基準電圧に基づいて、メモリセルアレイから
出力されたデータ信号を増幅するので、データ信号の正
確な読出が実現され得る。
【００２３】
【実施例】図１は、この発明の一実施例を示すフラッシ
ュＥＥＰＲＯＭの回路ブロック図である。図１を参照し
て、このフラッシュＥＥＰＲＯＭ１００は、外部から与
えられる電源電圧のレベルの範囲を検出する電源電圧レ
ベル検出器（以下「Ｖｃｃレベル検出器」という）４
と、電源電圧の低い範囲において最適化されたセンスア
ンプ７と、電源電圧の高い範囲において最適化されたセ
ンスアンプ８とを含む。他の回路構成は、図９に示した
従来のフラッシュＥＥＰＲＯＭ２００と同様であるの
で、説明は省略される。ライン１００は半導体基板をも
示している。
ュＥＥＰＲＯＭの回路ブロック図である。図１を参照し
て、このフラッシュＥＥＰＲＯＭ１００は、外部から与
えられる電源電圧のレベルの範囲を検出する電源電圧レ
ベル検出器（以下「Ｖｃｃレベル検出器」という）４
と、電源電圧の低い範囲において最適化されたセンスア
ンプ７と、電源電圧の高い範囲において最適化されたセ
ンスアンプ８とを含む。他の回路構成は、図９に示した
従来のフラッシュＥＥＰＲＯＭ２００と同様であるの
で、説明は省略される。ライン１００は半導体基板をも
示している。
【００２４】動作において、Ｖｃｃレベル検出器４は、
外部から与えられる電源電圧Ｖｃｃのレベルが、予め定
められた低い範囲または予め定められた高い範囲のいず
れに存在するかを検出する。すなわち、この実施例で
は、Ｖｃｃレベル検出器４は、電源電圧Ｖｃｃが４ボル
ト以下であるとき、低レベルの信号ＶＳを出力する。セ
ンスアンプ７は、信号ＶＳに応答して能動化され、一
方、センスアンプ８は反転された信号／ＶＳに応答して
不能化される。したがって、４ボルト以下の電源電圧Ｖ
ｃｃの下で、センスアンプ７がメモリセルアレイ１から
読出されたデータ信号を増幅し、増幅された信号を出力
バッファ６に与える。
外部から与えられる電源電圧Ｖｃｃのレベルが、予め定
められた低い範囲または予め定められた高い範囲のいず
れに存在するかを検出する。すなわち、この実施例で
は、Ｖｃｃレベル検出器４は、電源電圧Ｖｃｃが４ボル
ト以下であるとき、低レベルの信号ＶＳを出力する。セ
ンスアンプ７は、信号ＶＳに応答して能動化され、一
方、センスアンプ８は反転された信号／ＶＳに応答して
不能化される。したがって、４ボルト以下の電源電圧Ｖ
ｃｃの下で、センスアンプ７がメモリセルアレイ１から
読出されたデータ信号を増幅し、増幅された信号を出力
バッファ６に与える。
【００２５】４ボルトを越える電源電圧Ｖｃｃが供給さ
れたとき、Ｖｃｃレベル検出器４は高レベルの信号ＶＳ
を出力する。センスアンプ７は、信号ＶＳに応答て不能
化され、一方、センスアンプ８は、反転された信号／Ｖ
Ｓに応答して能動化される。したがって、４ボルトを越
える電源電圧Ｖｃｃの下で、センスアンプ８がデータ信
号を増幅し、増幅された信号を出力バッファ６に与え
る。
れたとき、Ｖｃｃレベル検出器４は高レベルの信号ＶＳ
を出力する。センスアンプ７は、信号ＶＳに応答て不能
化され、一方、センスアンプ８は、反転された信号／Ｖ
Ｓに応答して能動化される。したがって、４ボルトを越
える電源電圧Ｖｃｃの下で、センスアンプ８がデータ信
号を増幅し、増幅された信号を出力バッファ６に与え
る。
【００２６】図２は、図１に示したＶｃｃレベル検出器
４およびセンスアンプ７および８の回路図である。図２
を参照して、Ｖｃｃレベル検出器４は、外部から与えら
れる電源電圧Ｖｃｃと接地との間に直列に接続されたＰ
ＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４
２，４３と、インバータ４４とを含む。トランジスタ４
１はゲートか接地される。各トランジスタ４２および４
３は、ゲートとドレインとが一体接続される。
４およびセンスアンプ７および８の回路図である。図２
を参照して、Ｖｃｃレベル検出器４は、外部から与えら
れる電源電圧Ｖｃｃと接地との間に直列に接続されたＰ
ＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４
２，４３と、インバータ４４とを含む。トランジスタ４
１はゲートか接地される。各トランジスタ４２および４
３は、ゲートとドレインとが一体接続される。
【００２７】各センスアンプ７および８は、図１０に示
したセンスアンプ５と同じ回路構成を有しているので、
増幅動作は同様に行なわれる。しかしながら、センスア
ンプ７は、３ボルトの電源電圧Ｖｃｃの下での増幅に適
した検出動作を有しており、一方、センスアンプ８は、
５ボルトの電源電圧Ｖｃｃの下での増幅に適した検出特
性を有している。言い換えると、センスアンプ７および
８は、異なった電源電圧Ｖｃｃの下で、データ信号を最
適に検出できるよう異なった検出特性を有している。
したセンスアンプ５と同じ回路構成を有しているので、
増幅動作は同様に行なわれる。しかしながら、センスア
ンプ７は、３ボルトの電源電圧Ｖｃｃの下での増幅に適
した検出動作を有しており、一方、センスアンプ８は、
５ボルトの電源電圧Ｖｃｃの下での増幅に適した検出特
性を有している。言い換えると、センスアンプ７および
８は、異なった電源電圧Ｖｃｃの下で、データ信号を最
適に検出できるよう異なった検出特性を有している。
【００２８】センスアンプ７は、ＰＭＯＳトランジスタ
７１，７２および７３と、ＮＭＯＳトランジスタ７４，
７５および７６とを含む。トランジスタ７１，７２およ
び７３のゲートは、Ｖｃｃレベル検出器４から出力され
る信号ＶＳを受ける。センスアンプ８は、ＰＭＯＳトラ
ンジスタ８１，８２および８３と、ＮＭＯＳトランジス
タ８４，８５および８６とを含む。トランジスタ８１，
８２および８３のゲートは、反転された信号／ＶＳを受
ける。
７１，７２および７３と、ＮＭＯＳトランジスタ７４，
７５および７６とを含む。トランジスタ７１，７２およ
び７３のゲートは、Ｖｃｃレベル検出器４から出力され
る信号ＶＳを受ける。センスアンプ８は、ＰＭＯＳトラ
ンジスタ８１，８２および８３と、ＮＭＯＳトランジス
タ８４，８５および８６とを含む。トランジスタ８１，
８２および８３のゲートは、反転された信号／ＶＳを受
ける。
【００２９】図３は、変化する電源電圧Ｖｃｃの下での
図２に示したセンスアンプ７の出力電圧遷移図である。
図３を参照して、横軸は電源電圧Ｖｃｃの変化を示す。
ラインＳＡ7 0 は、データ「０」が読出されるときのセ
ンスアンプ７の出力電圧の変化を示す。一方、ラインＳ
Ａ7 1 は、データ「１」が読出されるときのセンスアン
プ７の出力電圧の変化を示す。ラインＶｔｈは、センス
アンプ７の出力に接続される次段の回路のしきい電圧の
変化を示す。図３からわかるように、センスアンプ７
は、３ボルトの電源電圧Ｖｃｃのもとで、データ信号の
最適な検出特性を有している。すなわち、３ボルトの電
源電圧が供給されたとき、次段の回路のしきい電圧Ｖｔ
ｈが、センスアンプ７の出力電圧ＳＡ7 0 およびＳＡ
7 1 の中間に位置する。
図２に示したセンスアンプ７の出力電圧遷移図である。
図３を参照して、横軸は電源電圧Ｖｃｃの変化を示す。
ラインＳＡ7 0 は、データ「０」が読出されるときのセ
ンスアンプ７の出力電圧の変化を示す。一方、ラインＳ
Ａ7 1 は、データ「１」が読出されるときのセンスアン
プ７の出力電圧の変化を示す。ラインＶｔｈは、センス
アンプ７の出力に接続される次段の回路のしきい電圧の
変化を示す。図３からわかるように、センスアンプ７
は、３ボルトの電源電圧Ｖｃｃのもとで、データ信号の
最適な検出特性を有している。すなわち、３ボルトの電
源電圧が供給されたとき、次段の回路のしきい電圧Ｖｔ
ｈが、センスアンプ７の出力電圧ＳＡ7 0 およびＳＡ
7 1 の中間に位置する。
【００３０】図４は、変化する電源電圧Ｖｃｃのもとで
の図２に示したセンスアンプ８の出力電圧遷移図であ
る。図４を参照して、ラインＳＡ8 0 は、データ「０」
が出力されるときのセンスアンプ８の出力電圧の変化を
示す。ラインＳＡ8 1 は、データ「１」が読出されると
きのセンスアンプ８の出力電圧の変化を示す。図４から
わかるように、センスアンプ８は、５ボルトの電源電圧
Ｖｃｃのもとで最適な検出特性を有している。
の図２に示したセンスアンプ８の出力電圧遷移図であ
る。図４を参照して、ラインＳＡ8 0 は、データ「０」
が出力されるときのセンスアンプ８の出力電圧の変化を
示す。ラインＳＡ8 1 は、データ「１」が読出されると
きのセンスアンプ８の出力電圧の変化を示す。図４から
わかるように、センスアンプ８は、５ボルトの電源電圧
Ｖｃｃのもとで最適な検出特性を有している。
【００３１】図３および図４に示した特性を与えるた
め、センスアンプ７および８内に設けられたトランジス
タ７３，７６，８３および８６は、半導体基板上で図５
および図６に示すように形成される。
め、センスアンプ７および８内に設けられたトランジス
タ７３，７６，８３および８６は、半導体基板上で図５
および図６に示すように形成される。
【００３２】図５を参照して、トランジスタ７３は、Ｐ
型半導体基板内に形成されたＮウェル７７内に形成され
る。トランジスタ７３のゲートは、ポリシリコン配線５
９により形成される。トランジスタ７３のソースおよび
ドレインは、Ｎウェル７７内に形成された拡散層５７に
より形成される。トランジスタ７３のソースは、コンタ
クトホール５５を介してアルミ配線５１に接続される。
トランジスタ７３のドレインは、コンタクトホールを介
してアルミ配線５６に接続される。
型半導体基板内に形成されたＮウェル７７内に形成され
る。トランジスタ７３のゲートは、ポリシリコン配線５
９により形成される。トランジスタ７３のソースおよび
ドレインは、Ｎウェル７７内に形成された拡散層５７に
より形成される。トランジスタ７３のソースは、コンタ
クトホール５５を介してアルミ配線５１に接続される。
トランジスタ７３のドレインは、コンタクトホールを介
してアルミ配線５６に接続される。
【００３３】トランジスタ７６は、Ｐ型半導体基板７８
内に形成される。トランジスタ７６のゲートは、ポリシ
リコン配線６０により形成される。トランジスタ７６の
ソースおよびドレインは、Ｐ型基板７８内に形成された
拡散層７８により形成される。トランジスタ７６のソー
スは、コンタクトホールを介してアルミ配線５４に接続
される。トランジスタ７６のドレインは、コンタクトホ
ールを介してアルミ配線５６に接続される。
内に形成される。トランジスタ７６のゲートは、ポリシ
リコン配線６０により形成される。トランジスタ７６の
ソースおよびドレインは、Ｐ型基板７８内に形成された
拡散層７８により形成される。トランジスタ７６のソー
スは、コンタクトホールを介してアルミ配線５４に接続
される。トランジスタ７６のドレインは、コンタクトホ
ールを介してアルミ配線５６に接続される。
【００３４】アルミ配線５２上のノードＮＡは、図２に
示したノードＮＡに相当する。アルミ配線５３上のノー
ドＮＢは、図２に示したノードＮＢに相当する。トラン
ジスタ７３は、チャネル幅Ｗ３およびチャネル長Ｌ３を
有している。トランジスタ７６は、チャネル幅Ｗ６およ
びチャネル長Ｌ６を有している。
示したノードＮＡに相当する。アルミ配線５３上のノー
ドＮＢは、図２に示したノードＮＢに相当する。トラン
ジスタ７３は、チャネル幅Ｗ３およびチャネル長Ｌ３を
有している。トランジスタ７６は、チャネル幅Ｗ６およ
びチャネル長Ｌ６を有している。
【００３５】図６は、トランジスタ８３および８６のレ
イアウトを示している。図６に示したレイアウトは図５
に示したものと類似しているので、詳細な説明は省略さ
れる。トランジスタ８３は、チャネル幅Ｗ３′およびチ
ャネル長Ｌ３′を有している。トランジスタ８６は、チ
ャネル幅Ｗ６′およびチャネル長Ｌ６′を有している。
図３および図４に示した検出特性をセンスアンプ７およ
び８に与えるためには、トランジスタ７３，７６，８３
および８６の相互コンダクタンスｇｍ３，ｇｍ６，ｇｍ
３′およびｇｍ６′は、次に示す少なくとも一方の関係
を満たしていることが必要である。
イアウトを示している。図６に示したレイアウトは図５
に示したものと類似しているので、詳細な説明は省略さ
れる。トランジスタ８３は、チャネル幅Ｗ３′およびチ
ャネル長Ｌ３′を有している。トランジスタ８６は、チ
ャネル幅Ｗ６′およびチャネル長Ｌ６′を有している。
図３および図４に示した検出特性をセンスアンプ７およ
び８に与えるためには、トランジスタ７３，７６，８３
および８６の相互コンダクタンスｇｍ３，ｇｍ６，ｇｍ
３′およびｇｍ６′は、次に示す少なくとも一方の関係
を満たしていることが必要である。
【００３６】 ｇｍ３＜ｇｍ３′ …（１） ｇｍ６＞ｇｍ６′ …（２） 不等式（１）または（２）の相互コンダクタンスを与え
るため、トランジスタ７３，７６，８３および８６のゲ
ート幅は次のような関係を満たしている。
るため、トランジスタ７３，７６，８３および８６のゲ
ート幅は次のような関係を満たしている。
【００３７】 Ｗ３＜Ｗ３′ …（３） Ｗ６＞Ｗ６′ …（４） 不等式（３）および（４）のうち、少なくとも一方の関
係が満足されれば、図３および図４に示した検出特性を
得ることができる。
係が満足されれば、図３および図４に示した検出特性を
得ることができる。
【００３８】不等式（３）および（４）の関係に代え
て、チャネル長について次のような関係を満足する場合
でも同様の検出特性を得ることができる。
て、チャネル長について次のような関係を満足する場合
でも同様の検出特性を得ることができる。
【００３９】 Ｌ３＞Ｌ３′ …（５） Ｌ６＜Ｌ６′ …（６） 図７は、図２に示したＶｃｃレベル検出器４の動作を説
明するための電位遷移図である。図７を参照して、横軸
が時間の経過を示し、縦軸が電位を示す。ラインＶｃｃ
は電源電圧Ｖｃｃの変化を示す。ラインＮＣは、図２に
示したインバータ４４の入力ノードＮＣでの電位の変化
を示す。ラインＶｔｈ′は、インバータ４４のしきい電
圧の変化を示す。ラインＶＳは、出力信号ＶＳの変化を
示す。たとえば、電源電圧が図７のラインＶｃｃにより
示すように変化された場合では、インバータ４４のしき
い電圧はラインＶｔｈ′により示すように変化する。ト
ランジスタ４１は、固定された抵抗値を有する抵抗とし
て働く。各トランジスタ４２および４３はダイオードと
して働くので、インバータ４４の入力ノードでの電位
は、ラインＮＣにより示すように変化する。すなわち、
ノードＮＣでの電位は、電源電圧Ｖｃｃの低い範囲（４
ボルトよりも低い範囲）において電源電圧Ｖｃｃに比例
しかつ電源電圧Ｖｃｃの高い範囲（４ボルトを越える範
囲）において飽和される。したがって、電源電圧Ｖｃｃ
が４ボルトを越えた後は、ノードＮＣでの電位がインバ
ータ４４のしきい電圧Ｖｔｈ′よりも低くなるので、イ
ンバータ４４は高レベルの信号ＶＳを出力する。
明するための電位遷移図である。図７を参照して、横軸
が時間の経過を示し、縦軸が電位を示す。ラインＶｃｃ
は電源電圧Ｖｃｃの変化を示す。ラインＮＣは、図２に
示したインバータ４４の入力ノードＮＣでの電位の変化
を示す。ラインＶｔｈ′は、インバータ４４のしきい電
圧の変化を示す。ラインＶＳは、出力信号ＶＳの変化を
示す。たとえば、電源電圧が図７のラインＶｃｃにより
示すように変化された場合では、インバータ４４のしき
い電圧はラインＶｔｈ′により示すように変化する。ト
ランジスタ４１は、固定された抵抗値を有する抵抗とし
て働く。各トランジスタ４２および４３はダイオードと
して働くので、インバータ４４の入力ノードでの電位
は、ラインＮＣにより示すように変化する。すなわち、
ノードＮＣでの電位は、電源電圧Ｖｃｃの低い範囲（４
ボルトよりも低い範囲）において電源電圧Ｖｃｃに比例
しかつ電源電圧Ｖｃｃの高い範囲（４ボルトを越える範
囲）において飽和される。したがって、電源電圧Ｖｃｃ
が４ボルトを越えた後は、ノードＮＣでの電位がインバ
ータ４４のしきい電圧Ｖｔｈ′よりも低くなるので、イ
ンバータ４４は高レベルの信号ＶＳを出力する。
【００４０】図８は、この発明の別の実施例を示すフラ
ッシュＥＥＰＲＯＭに適用可能な読出回路のブロック図
である。図８を参照して、この読出回路は、メモリセル
アレイから与えられるデータ信号を増幅する差動センス
アンプ９０と、低い基準電圧Ｖｒｅ１を発生する基準電
圧源９１と、高い基準電圧Ｖｒｅ２を発生する基準電圧
源９２とを含む。基準電圧源９１は、Ｖｃｃレベル検出
器４から出力される低レベルの信号ＶＳに応答して低い
基準電圧Ｖｒｅ１を出力する。基準電圧源９２は、低レ
ベルの信号／ＶＳに応答して高い基準電圧Ｖｒｅ２を出
力する。したがって、差動センスアンプ９０は、電源電
圧Ｖｃｃが予め定められた低い範囲（４ボルトよりも低
い範囲）にあるとき、低い基準電圧Ｖｒｅ１を受ける。
逆に、電源電圧Ｖｃｃが予め定められた高い範囲（４ボ
ルトを越える範囲）にあるとき、差動センスアンプ９０
は高い基準電圧Ｖｒｅ２を受ける。差動センスアンプ９
０は、与えられた基準電圧に基づいて、メモリセルアレ
イから出力されたデータ信号を差動的に増幅する。増幅
された信号は出力バッファに与えられる。
ッシュＥＥＰＲＯＭに適用可能な読出回路のブロック図
である。図８を参照して、この読出回路は、メモリセル
アレイから与えられるデータ信号を増幅する差動センス
アンプ９０と、低い基準電圧Ｖｒｅ１を発生する基準電
圧源９１と、高い基準電圧Ｖｒｅ２を発生する基準電圧
源９２とを含む。基準電圧源９１は、Ｖｃｃレベル検出
器４から出力される低レベルの信号ＶＳに応答して低い
基準電圧Ｖｒｅ１を出力する。基準電圧源９２は、低レ
ベルの信号／ＶＳに応答して高い基準電圧Ｖｒｅ２を出
力する。したがって、差動センスアンプ９０は、電源電
圧Ｖｃｃが予め定められた低い範囲（４ボルトよりも低
い範囲）にあるとき、低い基準電圧Ｖｒｅ１を受ける。
逆に、電源電圧Ｖｃｃが予め定められた高い範囲（４ボ
ルトを越える範囲）にあるとき、差動センスアンプ９０
は高い基準電圧Ｖｒｅ２を受ける。差動センスアンプ９
０は、与えられた基準電圧に基づいて、メモリセルアレ
イから出力されたデータ信号を差動的に増幅する。増幅
された信号は出力バッファに与えられる。
【００４１】図８に示した実施例においも、電源電圧Ｖ
ｃｃが変化した場合でも、差動センスアンプ９０に与え
られる基準電圧が変化されるので、正しいデータ読出が
実現され得る。
ｃｃが変化した場合でも、差動センスアンプ９０に与え
られる基準電圧が変化されるので、正しいデータ読出が
実現され得る。
【００４２】このように、図１に示した改善されたフラ
ッシュＥＥＰＲＯＭ１００は、電源電圧Ｖｃｃの予め定
められた低い範囲でのデータ信号の検出に適した検出特
性を有するセンスアンプ７と、電源電圧Ｖｃｃの予め定
められた高い範囲でのデータ信号の検出に適した検出特
性を有するセンスアンプ８とを備えている。電源電圧Ｖ
ｃｃがいずれの範囲に存在するかが、Ｖｃｃレベル検出
器４によって検出される。したがって、電源電圧Ｖｃｃ
が変化されても、より適した検出特性を有するセンスア
ンプ７または８が選択的に能動化されるので、データ信
号の増幅において誤りが発生しない。言い換えると、変
化し得る電源電圧Ｖｃｃが与えられた場合でも、ストア
されたデータが正確に読出され得る。
ッシュＥＥＰＲＯＭ１００は、電源電圧Ｖｃｃの予め定
められた低い範囲でのデータ信号の検出に適した検出特
性を有するセンスアンプ７と、電源電圧Ｖｃｃの予め定
められた高い範囲でのデータ信号の検出に適した検出特
性を有するセンスアンプ８とを備えている。電源電圧Ｖ
ｃｃがいずれの範囲に存在するかが、Ｖｃｃレベル検出
器４によって検出される。したがって、電源電圧Ｖｃｃ
が変化されても、より適した検出特性を有するセンスア
ンプ７または８が選択的に能動化されるので、データ信
号の増幅において誤りが発生しない。言い換えると、変
化し得る電源電圧Ｖｃｃが与えられた場合でも、ストア
されたデータが正確に読出され得る。
【００４３】
【発明の効果】以上のように、請求項１の発明によれ
ば、電源電圧が変化された場合でも、より適した検出特
性を有するセンスアンプによりメモリセルからのデータ
信号が増幅されるので、ストアされたデータを正確に読
出することのできる半導体メモリ装置が得られた。
ば、電源電圧が変化された場合でも、より適した検出特
性を有するセンスアンプによりメモリセルからのデータ
信号が増幅されるので、ストアされたデータを正確に読
出することのできる半導体メモリ装置が得られた。
【００４４】請求項２の発明によれば、電源電圧が変化
された場合でも、より適した基準電圧に基づいて差動セ
ンスアンプがメモリセルからのデータ信号を増幅するの
で、ストアされたデータを正確に読出すことのできる半
導体メモリ装置が得られた。
された場合でも、より適した基準電圧に基づいて差動セ
ンスアンプがメモリセルからのデータ信号を増幅するの
で、ストアされたデータを正確に読出すことのできる半
導体メモリ装置が得られた。
【図１】この発明の一実施例を示すフラッシュＥＥＰＲ
ＯＭの回路ブロック図である。
ＯＭの回路ブロック図である。
【図２】図１に示したＶｃｃレベル検出器４およびセン
スアンプ７，８の回路図である。
スアンプ７，８の回路図である。
【図３】変化する電源電圧の下での図２に示したセンス
アンプ７の出力電圧遷移図である。
アンプ７の出力電圧遷移図である。
【図４】変化する電源電圧の下での図２に示したセンス
アンプ８の出力電圧遷移図である。
アンプ８の出力電圧遷移図である。
【図５】図２に示したトランジスタ７３および７６の半
導体基板上のレイアウト図である。
導体基板上のレイアウト図である。
【図６】図２に示したトランジスタ８３および８６の半
導体基板上のレイアウト図である。
導体基板上のレイアウト図である。
【図７】図２に示したＶｃｃレベル検出器４の動作を説
明するための電位遷移図である。
明するための電位遷移図である。
【図８】この発明の別の実施例を示すフラッシュＥＥＰ
ＲＯＭの読出回路のブロック図である。
ＲＯＭの読出回路のブロック図である。
【図９】従来のフラッシュＥＥＰＲＯＭの回路ブロック
図である。
図である。
【図１０】図９に示したセンスアンプ５の回路図であ
る。
る。
【図１１】変化する電源電圧の下での図９に示したセン
スアンプ５の出力電圧遷移図である。
スアンプ５の出力電圧遷移図である。
１ メモリセルアレイ ２ 行デコーダ ３ａ，３ｂ 列デコーダ ４ Ｖｃｃレベル検出器 ７ 低電源電圧用センスアンプ ８ 高電源電圧用センスアンプ １００ フラッシュＥＥＰＲＯＭ ＭＣ メモリセル
Claims (2)
- 【請求項１】 外部から与えられかつ変化し得る電源電
圧の下で動作する半導体メモリ装置であって、 行および列に配設された複数のメモリセルを備えたメモ
リセルアレイと、 前記メモリセルアレイから出力されたデータ信号をそれ
ぞれ受けるように接続された第１および第２のセンスア
ンプとを含み、 前記第１のセンスアンプは、電源電圧の予め定められた
低い範囲でのデータ信号の検出に適した検出特性を有
し、 前記第２のセンスアンプは、電源電圧の予め定められた
高い範囲でのデータ信号の検出に適した検出特性を有
し、 前記外部から与えられる電源電圧のレベルが前記予め定
められた低い範囲または前記予め定められた高い範囲の
いずれに存在するかを検出する電源電圧レベル検出手段
と、 前記電源電圧レベル検出手段に応答して、前記第１およ
び第２のセンスアンプの一方を選択的に能動化する選択
的能動化手段とを含む、半導体メモリ装置。 - 【請求項２】 外部から与えられかつ変化し得る電源電
圧の下で動作する半導体メモリ装置であって、 行および列に配設された複数のメモリセルを備えたメモ
リセルアレイと、 第１および第２の入力ノードを有し、前記メモリセルア
レイから出力されたデータ信号を前記第１の入力ノード
を介して受ける差動センスアンプと、 低い基準電圧および高い基準電圧をそれぞれ発生する第
１および第２の基準電圧源と、 前記外部から与えられる電源電圧のレベルが予め定めら
れた低い範囲または予め定められた高い範囲のいずれに
存在するかを検出する電源電圧レベル検出手段と、 前記電源電圧レベル検出手段に応答して、前記第１およ
び第２の基準電圧の一方を選択的に前記差動センスアン
プの前記第２の入力ノードに与える選択的供与手段とを
含む、半導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014092A JPH05217387A (ja) | 1992-02-05 | 1992-02-05 | 半導体メモリ装置 |
| US07/913,315 US5305275A (en) | 1992-02-05 | 1992-07-15 | Semiconductor memory device capable of correct reading of data under variable supply voltage |
| DE4224048A DE4224048C2 (de) | 1992-02-05 | 1992-07-21 | Mit einer variablen, extern angelegten Versorgungsspannung betreibbare Halbleiterspeichereinrichtung |
| KR1019930001509A KR960003965B1 (ko) | 1992-02-05 | 1993-02-04 | 변화할 수 있는 전원전압하에 데이타를 정확하게 판독할 수 있는 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014092A JPH05217387A (ja) | 1992-02-05 | 1992-02-05 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217387A true JPH05217387A (ja) | 1993-08-27 |
Family
ID=12018838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014092A Pending JPH05217387A (ja) | 1992-02-05 | 1992-02-05 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5305275A (ja) |
| JP (1) | JPH05217387A (ja) |
| KR (1) | KR960003965B1 (ja) |
| DE (1) | DE4224048C2 (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980203 |