JPS58125283A - Ｅｐｒｏｍ用センスアンプ - Google Patents
Ｅｐｒｏｍ用センスアンプInfo
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- JPS58125283A JPS58125283A JP57006013A JP601382A JPS58125283A JP S58125283 A JPS58125283 A JP S58125283A JP 57006013 A JP57006013 A JP 57006013A JP 601382 A JP601382 A JP 601382A JP S58125283 A JPS58125283 A JP S58125283A
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- Japan
- Prior art keywords
- voltage
- power source
- gate
- circuit
- sense amplifier
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＩＯメモリにおいてそのメモリ素子に記憶
さｔ１７を内容を読み出す際に、微弱なデータ出力を増
幅するためのセンスアンプ、特にＭＯ日ＦｆｆｉＴによ
多構成され７ｊＥＰＲＯＭ装置用センスアンプに関する
。
さｔ１７を内容を読み出す際に、微弱なデータ出力を増
幅するためのセンスアンプ、特にＭＯ日ＦｆｆｉＴによ
多構成され７ｊＥＰＲＯＭ装置用センスアンプに関する
。
本発明に先立って、選択メモリ素子によって共通ビット
層に与えられる電位変化、すなわち、記憶データ出力の
ハイレベルとロウレベルとの電位変化ケ少なくさせるこ
とによって、読み出しの高速化’＆−図ったＥＰＲＯＭ
用のセンスアンプ（ＩＩＥＩ図）が本出願人において提
案されている。
層に与えられる電位変化、すなわち、記憶データ出力の
ハイレベルとロウレベルとの電位変化ケ少なくさせるこ
とによって、読み出しの高速化’＆−図ったＥＰＲＯＭ
用のセンスアンプ（ＩＩＥＩ図）が本出願人において提
案されている。
しかしながら、第１図のセンスアンプにあっては、差動
アンプｌの基準電圧ｖｒｅｆ ｖｔ発生させる次めのリ
ファランス電＃２が、直列優続された２個のデプレッシ
ョンモードのＭＯ８νＩＣＴＱ。
アンプｌの基準電圧ｖｒｅｆ ｖｔ発生させる次めのリ
ファランス電＃２が、直列優続された２個のデプレッシ
ョンモードのＭＯ８νＩＣＴＱ。
とＱｍとにより構成されている。−万のＭＯＥＩＦＫＴ
Ｑ、はそのドレインとゲートとか電＃端子に接続され、
また、他方のＭＯ８？ＫＴＱ、はそのソースとゲートと
か接地電位に接続されている。
Ｑ、はそのドレインとゲートとか電＃端子に接続され、
また、他方のＭＯ８？ＫＴＱ、はそのソースとゲートと
か接地電位に接続されている。
そのため、ＭＯ８ＦＫＴＱｓ力五定亀ａ特性【持りこと
Ｋなり、基準電圧の着湯依存性が高くなって、センスア
ンプにおける記憶データ出力のセンス能力で充分でなか
つ友。すなわち、纂１図のセンスアンプでは、配憶デー
タ出力の電位変化か／ｈさいため、続出し速度は速いが
、電源電圧か変動した場合、基準電圧のめる＠［バラツ
キによってデー、（′・（・、ヘ タをセンスできなくなるおそれか６つ次。 ′そこで
この発明ｉｊ、ＥＰＲＯＭ用センスアンプにおいて、そ
の基準電圧を発生させるためのり］アランスミ淵の電源
依存性を適切にすることによって、亀淵亀圧が変動して
もセンスアンプのセンス能力が低下しないようにするこ
とを目的とする。
Ｋなり、基準電圧の着湯依存性が高くなって、センスア
ンプにおける記憶データ出力のセンス能力で充分でなか
つ友。すなわち、纂１図のセンスアンプでは、配憶デー
タ出力の電位変化か／ｈさいため、続出し速度は速いが
、電源電圧か変動した場合、基準電圧のめる＠［バラツ
キによってデー、（′・（・、ヘ タをセンスできなくなるおそれか６つ次。 ′そこで
この発明ｉｊ、ＥＰＲＯＭ用センスアンプにおいて、そ
の基準電圧を発生させるためのり］アランスミ淵の電源
依存性を適切にすることによって、亀淵亀圧が変動して
もセンスアンプのセンス能力が低下しないようにするこ
とを目的とする。
以下図面に基づいてこの発明を説明する。第２図は本発
明に係るセンスアンプｔ−有するＫ ＰＲＯＭ！［の概
略構成を示す回路図で、説明を分かシ易くする几め、−
４１Ｊとしてメモリプレイが４ビツトで構成された回路
を示し友。図において、ＭＡＲがメモリアレイで、この
メモリアレイＭＡＲＦｉマトリックス状に配列された４
個のメモリ素子Ｆｌｌｌ’Ｉ＠ ＋ ’ＩＩ ＊ ’＊
＊からなる。個々のメモリ素子は、フローティングゲー
ト電極およびコントロールゲート電極と１に持つ７１Ｍ
Ｏ８から構成されている。
明に係るセンスアンプｔ−有するＫ ＰＲＯＭ！［の概
略構成を示す回路図で、説明を分かシ易くする几め、−
４１Ｊとしてメモリプレイが４ビツトで構成された回路
を示し友。図において、ＭＡＲがメモリアレイで、この
メモリアレイＭＡＲＦｉマトリックス状に配列された４
個のメモリ素子Ｆｌｌｌ’Ｉ＠ ＋ ’ＩＩ ＊ ’＊
＊からなる。個々のメモリ素子は、フローティングゲー
ト電極およびコントロールゲート電極と１に持つ７１Ｍ
Ｏ８から構成されている。
そして、これらのメモリ素子のうち、同一列に配置され
た２個ずつのメモリ素子ｙｚ ｌ ＦｉｌおよびＦｌｌ
＋ ７１１のドレインはそれぞれ１つのビット＃Ｂ＋
、Ｂｓに共通に接続されている。また、同一行に配置さ
れた２個ずつのメモリ素子ＦｉｌｌＦｍｌおよびＩ’１
ｍ ｌ Ｆｌｍ のコントロールゲートは、それぞれ
１つのワードｍ”＋ ＋ ”ｔに共通に接続されてい
る。
た２個ずつのメモリ素子ｙｚ ｌ ＦｉｌおよびＦｌｌ
＋ ７１１のドレインはそれぞれ１つのビット＃Ｂ＋
、Ｂｓに共通に接続されている。また、同一行に配置さ
れた２個ずつのメモリ素子ＦｉｌｌＦｍｌおよびＩ’１
ｍ ｌ Ｆｌｍ のコントロールゲートは、それぞれ
１つのワードｍ”＋ ＋ ”ｔに共通に接続されてい
る。
Ｘ−ＤＩＯＦｉＸデコーダ回路で、このＸデコーダ回路
Ｘ−ＤＫＯによって７ ）”ｉｌＷ＋ 、Ｗ＊ の
うちアドレス信ラムｌ＋ＡＩに対応され一７’ｊ１つに
、選択レベルのワードＩｗＩＩＡ動信号か供給される。
Ｘ−ＤＫＯによって７ ）”ｉｌＷ＋ 、Ｗ＊ の
うちアドレス信ラムｌ＋ＡＩに対応され一７’ｊ１つに
、選択レベルのワードＩｗＩＩＡ動信号か供給される。
また、上記ビット１ＩＩＢＩ 、ＢｌにはＹデコーダ回
路Ｙ−ＤＩ！ｔｏによって制御されるスイッチ層工ＳＦ
Ｅ Ｔ Ｑ Ｂ ＋ Ｑ ４からなるカラムスイッチ
３が接続されている。そして、Ｙ−ＤＫＯによって形成
された選択信号でスイッチ層工８ＦＥＴＱｓ 、ＧＬ
４のうちアドレス信号Ａｌ、Ａ４に対応された１つがオ
ン状態にされると、選択されたビット騨が共通ピッ）Ｉ
ｆ）ＯＢに結合されて、選択レベルにされる。
路Ｙ−ＤＩ！ｔｏによって制御されるスイッチ層工ＳＦ
Ｅ Ｔ Ｑ Ｂ ＋ Ｑ ４からなるカラムスイッチ
３が接続されている。そして、Ｙ−ＤＫＯによって形成
された選択信号でスイッチ層工８ＦＥＴＱｓ 、ＧＬ
４のうちアドレス信号Ａｌ、Ａ４に対応された１つがオ
ン状態にされると、選択されたビット騨が共通ピッ）Ｉ
ｆ）ＯＢに結合されて、選択レベルにされる。
上記共通ビット巌ＯＢｄ読出し回路４および督込み回路
５に接続されており、読出し回路番および書込み回路５
＃′１制御回ｌｌ１１６からの制＠傷号によって動作さ
れる。制御回路６／Ｉｉ、外部からのチップイネーブル
信号ａｍ、プログラム制御ｉＩｌ傷号ＰＧＭおよび所定
レベルの読出し、書込み高電圧ｖＰＰｋ受けて制御信号
全形成する。
５に接続されており、読出し回路番および書込み回路５
＃′１制御回ｌｌ１１６からの制＠傷号によって動作さ
れる。制御回路６／Ｉｉ、外部からのチップイネーブル
信号ａｍ、プログラム制御ｉＩｌ傷号ＰＧＭおよび所定
レベルの読出し、書込み高電圧ｖＰＰｋ受けて制御信号
全形成する。
この制御１１信号によシ読出し回路４が能動状態にされ
ると、ワード線およびビット線によシ選択された１つの
メモリ素子に記憶されているデータ出力が、読出し回路
番に導入され、内部のセンスアンプにより増幅されて、
入出力端チェ１０に出力される。また、制御回路６から
の制御信号により書込み回路５が能動状態にされると、
ワード線おヨびヒツト線により選択された一つのメモＩ
ＪＩＩＩに、入出力膚チェ１０からのデータ信号に応じ
て、書込み電流が流さ冶、そのフローティングゲートに
情報電荷か注入され、コントロールゲートに対するしき
い値電圧が高くされる。
ると、ワード線およびビット線によシ選択された１つの
メモリ素子に記憶されているデータ出力が、読出し回路
番に導入され、内部のセンスアンプにより増幅されて、
入出力端チェ１０に出力される。また、制御回路６から
の制御信号により書込み回路５が能動状態にされると、
ワード線おヨびヒツト線により選択された一つのメモＩ
ＪＩＩＩに、入出力膚チェ１０からのデータ信号に応じ
て、書込み電流が流さ冶、そのフローティングゲートに
情報電荷か注入され、コントロールゲートに対するしき
い値電圧が高くされる。
なお、不揮発性メモリ素子において、コントロールゲー
トに対するしきい値電圧は、周矧のように、ゲート絶ｉ
ｌｌ膜を介してそのフローティングゲートに電子か注入
された場合には、これに応じてフローティングゲートが
負の電位にされる几め、７ボルト４！ｉＩｆのような比
較的高いしきい値にされる。これに対し、フローティン
グゲートに電子か注入されていない場合には、コントロ
ールゲートに印加する電圧に対するしきい値電圧け２ポ
ルト穆度のような比較的低い麹にされる。従って、読み
出し時においてワード線駆動信号の選択レベル、すなわ
ちコントロールゲートに加えられる信号のレベルｔ−５
ボルトのような、メモリ素子の高しきい値電圧と低しき
いｌｉｌを圧との中間の随にすると、メモリ素子は上記
フローティングゲートに予め電子が注入されているかど
うかに応じて、オン拭動又は、オフ状態にされる。その
ため読み出し【行なうことができる。
トに対するしきい値電圧は、周矧のように、ゲート絶ｉ
ｌｌ膜を介してそのフローティングゲートに電子か注入
された場合には、これに応じてフローティングゲートが
負の電位にされる几め、７ボルト４！ｉＩｆのような比
較的高いしきい値にされる。これに対し、フローティン
グゲートに電子か注入されていない場合には、コントロ
ールゲートに印加する電圧に対するしきい値電圧け２ポ
ルト穆度のような比較的低い麹にされる。従って、読み
出し時においてワード線駆動信号の選択レベル、すなわ
ちコントロールゲートに加えられる信号のレベルｔ−５
ボルトのような、メモリ素子の高しきい値電圧と低しき
いｌｉｌを圧との中間の随にすると、メモリ素子は上記
フローティングゲートに予め電子が注入されているかど
うかに応じて、オン拭動又は、オフ状態にされる。その
ため読み出し【行なうことができる。
なお、チップ非選択時に＃ｉ、制御回路６がらの制御信
号によって、人出方端チェ１０はフローティング状態に
される。
号によって、人出方端チェ１０はフローティング状態に
される。
第３図には、上記読出し回路４を構成するセンスアンプ
およびそのリファランスＩＥｓの具体的回路例か示さ冶
ている。
およびそのリファランスＩＥｓの具体的回路例か示さ冶
ている。
同図においては、コモンビット＠ＯＢはソース入力用の
増＠Ｍ工ＳＦ］ｅＴＱ目のソース電極および定１ｌｌＩ
５１１用Ｍ工５ｉＪＰＫＴＱ目のドレイン電極に豪続さ
れている。このＭ１８Ｆ１１１ＴＱｚのゲートは、所定
のバイアス電圧を形成するように電源端子と回路の接地
点−との間に直列接続されたＭ工８Ｆ］１ｉＴＱ＋ｓお
よびＱｌ４からなる分圧回路の共通接続点ｏＫ接続され
ている。さらに、コモンビット酸ＯＢは、ゲートが上記
Ｖ工８ＦＫＴＧＬ＋ｓ１！ｌ：Ｑ＋ａの共通接続点ｏＫ
接続さ冶、かつドレインが電源端子に接続されたクラン
プ用のｙ工８ＦＩＴＱ＋ｓのソース電極に螢続されてい
る。
増＠Ｍ工ＳＦ］ｅＴＱ目のソース電極および定１ｌｌＩ
５１１用Ｍ工５ｉＪＰＫＴＱ目のドレイン電極に豪続さ
れている。このＭ１８Ｆ１１１ＴＱｚのゲートは、所定
のバイアス電圧を形成するように電源端子と回路の接地
点−との間に直列接続されたＭ工８Ｆ］１ｉＴＱ＋ｓお
よびＱｌ４からなる分圧回路の共通接続点ｏＫ接続され
ている。さらに、コモンビット酸ＯＢは、ゲートが上記
Ｖ工８ＦＫＴＧＬ＋ｓ１！ｌ：Ｑ＋ａの共通接続点ｏＫ
接続さ冶、かつドレインが電源端子に接続されたクラン
プ用のｙ工８ＦＩＴＱ＋ｓのソース電極に螢続されてい
る。
従って、情報の読み出し時において、Ｘ −ＤＩＯおよ
びＹ−ＤＩＯによって選択された１つのメモリ素子には
、第３図のセンスアンプにおけるＭ工８Ｐ］ＣＴＱｔｉ
ｋ弁してバイアス電圧が与えられる。
びＹ−ＤＩＯによって選択された１つのメモリ素子には
、第３図のセンスアンプにおけるＭ工８Ｐ］ＣＴＱｔｉ
ｋ弁してバイアス電圧が与えられる。
選択されたメモリ素子Ｆ８＃ｉ、ワード巌駆動信号の選
択レベルよりも高いしきいＩｉ［を圧かまた＃′ｉ低い
しきいＩ［電圧を持っている。そして、選択されたメモ
リ菓子Ｆ８がワードＩｊ＆動信号の選択レベルにかかわ
らずオフ状態にされている場合、コモンヒツト＠ＯＢは
Ｍ１８ＰＫＴＱ１ｇによって比較的ハイレベルにされる
。−万、選択され几メモリ素子Ｆ８がワード騨駆動信号
の選択レベルによってオン状態にされている場合、コモ
ンピッ）＠ＯＢは比較的ロウレベルにされる。
択レベルよりも高いしきいＩｉ［を圧かまた＃′ｉ低い
しきいＩ［電圧を持っている。そして、選択されたメモ
リ菓子Ｆ８がワードＩｊ＆動信号の選択レベルにかかわ
らずオフ状態にされている場合、コモンヒツト＠ＯＢは
Ｍ１８ＰＫＴＱ１ｇによって比較的ハイレベルにされる
。−万、選択され几メモリ素子Ｆ８がワード騨駆動信号
の選択レベルによってオン状態にされている場合、コモ
ンピッ）＠ＯＢは比較的ロウレベルにされる。
この場合、コモンビット＠ＯＢのハイレベルは、Ｍ工８
ＦＩＴＱ目のゲート電圧か分圧回路によって低くされて
いることによって比較的低いレベルに拘束される。また
コモンビット＠ＯＢのロウレベルは、Ｍ工８ＦＩＴＧＬ
Ｉｌとメモリ素子との寸法比等を適当に設定することに
よって比較的＾いレベルに拘束される。
ＦＩＴＱ目のゲート電圧か分圧回路によって低くされて
いることによって比較的低いレベルに拘束される。また
コモンビット＠ＯＢのロウレベルは、Ｍ工８ＦＩＴＧＬ
Ｉｌとメモリ素子との寸法比等を適当に設定することに
よって比較的＾いレベルに拘束される。
このように、コモンビットｌ１ｌＪＩＯＢのハイレベル
とロウレベルとを制限すると、このコモンビット＠ＯＢ
の信号変化速贋【制限する浮遊容量等の容量の存在にも
かかわらず、続出し速度の鳥速化を図ることができる。
とロウレベルとを制限すると、このコモンビット＠ＯＢ
の信号変化速贋【制限する浮遊容量等の容量の存在にも
かかわらず、続出し速度の鳥速化を図ることができる。
すなわち、複数のメモリ素子からのデータを次々と読み
出すような場合において、コモンピッ）［σＢの一方の
レベルが他方のレベルへ変化させられるまでの時間を短
くすることかできる。
出すような場合において、コモンピッ）［σＢの一方の
レベルが他方のレベルへ変化させられるまでの時間を短
くすることかできる。
上記増幅ＭＩ８ＦＩＴＱＩＩは、そのゲートに一定のバ
イアス電圧が印加キネ、そのソースにコモンピッ）＠Ｏ
Ｂからの読出し信号が印加されるので、負荷用Ｍ工８Ｐ
ＫＴＱｔｓとともにゲート接地型の増幅回路を構成して
いる。そして、ＭＩＩＩＩＩＦＫＴＱ＋＋のドレインに
出力される増幅出力信号は、差動アンプ１１構成する一
方の差動Ｍ工８ＦＢＴＱ＋ｔのゲートに印加される。他
方の差動ＭＩ８ＦＷ Ｔ Ｑｔｓのゲートには、次の基
準電圧発生回路で形成された基準電圧ｖｒ６ｆか印加さ
する。
イアス電圧が印加キネ、そのソースにコモンピッ）＠Ｏ
Ｂからの読出し信号が印加されるので、負荷用Ｍ工８Ｐ
ＫＴＱｔｓとともにゲート接地型の増幅回路を構成して
いる。そして、ＭＩＩＩＩＩＦＫＴＱ＋＋のドレインに
出力される増幅出力信号は、差動アンプ１１構成する一
方の差動Ｍ工８ＦＢＴＱ＋ｔのゲートに印加される。他
方の差動ＭＩ８ＦＷ Ｔ Ｑｔｓのゲートには、次の基
準電圧発生回路で形成された基準電圧ｖｒ６ｆか印加さ
する。
基準電圧発生回路は、ダミーメモリ素子Ｆｌｉｔ含んで
いる。このダミーメモリ素子Ｆｄのゲートは、所定の中
間＠電圧を形成するようにｔ源層子と回路の接地点との
間に直列接続さ７″ＨｔＭ工５ＦＩＴＱＩ’とＱＩ′と
からなるリファランス電鍾２の接続点すに接続されてい
る。ま几、上記ダミーメモリ素子Ｆｌｉのドレインｔ＆
には、カラムスイッチ回路３のＭ工８Ｆｌ！ＴＱＩ （
Ｑｌ ）と対応されるようなダミー用のＭ工８Ｐ１！
！ＴＱｄＬか蓚続嘔れている。さらに、Ｍ工８ＦＫＴＱ
ｚ〜ＧＬｔ＠によって構成される回路と同一の回路かＭ
工８ＦＩＩｔＴＱ、ｔｔ〜Ｑｔｓによって構成さ引てい
る。Ｖ工８ＦＫＴＱｔ＋のソース電極には、ダミーメモ
リ素子ＦＩｉとｖ工８１ＦＫＴＧＬ、とによって、コモ
ンビット酸ＯＲのハイレベルとロウレベルの中間の籠の
電位が与えられる。その結果、増幅ＭＩ８Ｆ１ｅＴＱｓ
。
いる。このダミーメモリ素子Ｆｄのゲートは、所定の中
間＠電圧を形成するようにｔ源層子と回路の接地点との
間に直列接続さ７″ＨｔＭ工５ＦＩＴＱＩ’とＱＩ′と
からなるリファランス電鍾２の接続点すに接続されてい
る。ま几、上記ダミーメモリ素子Ｆｌｉのドレインｔ＆
には、カラムスイッチ回路３のＭ工８Ｆｌ！ＴＱＩ （
Ｑｌ ）と対応されるようなダミー用のＭ工８Ｐ１！
！ＴＱｄＬか蓚続嘔れている。さらに、Ｍ工８ＦＫＴＱ
ｚ〜ＧＬｔ＠によって構成される回路と同一の回路かＭ
工８ＦＩＩｔＴＱ、ｔｔ〜Ｑｔｓによって構成さ引てい
る。Ｖ工８ＦＫＴＱｔ＋のソース電極には、ダミーメモ
リ素子ＦＩｉとｖ工８１ＦＫＴＧＬ、とによって、コモ
ンビット酸ＯＲのハイレベルとロウレベルの中間の籠の
電位が与えられる。その結果、増幅ＭＩ８Ｆ１ｅＴＱｓ
。
のドレインにＨｌＭよりＰＫＴＴ；Ｌｌｌのドレインに
出力される読出しハイレベルとロウレベルの中間ジベル
の基準電圧ｖｒ６ｆか出力されることになる。
出力される読出しハイレベルとロウレベルの中間ジベル
の基準電圧ｖｒ６ｆか出力されることになる。
この形式の基準電圧発生回路は、それがＭＩ８ＦＥＴＱ
、、〜Ｑ−６．カー６．イッチ回路ＧＬＩ（Ｑｌ）およ
びメモリ菓子Ｆ、によって構成される回路と類φの構成
にされるので、製造条件のバラツキに伴なうＭＯＩＩＩ
ＩＦＥＴのしきい陳電圧の変動などにかかわらず艮好な
レベルの基準電圧Ｖ１−８ｆｔ出力する。
、、〜Ｑ−６．カー６．イッチ回路ＧＬＩ（Ｑｌ）およ
びメモリ菓子Ｆ、によって構成される回路と類φの構成
にされるので、製造条件のバラツキに伴なうＭＯＩＩＩ
ＩＦＥＴのしきい陳電圧の変動などにかかわらず艮好な
レベルの基準電圧Ｖ１−８ｆｔ出力する。
なお、上記差動Ｍ工８ Ｆ Ｉ Ｔ Ｑ６ｔ ＋ ＱＣ
ｓのドレインにはそれぞれ負荷用Ｍ工８Ｆ鳶Ｔ Ｑｓｔ
＋ Ｑｓｍか接続されている。まえ、差＠Ｍ Ｘ Ｂ
Ｆ Ｉ Ｔ Ｑｌ。
ｓのドレインにはそれぞれ負荷用Ｍ工８Ｆ鳶Ｔ Ｑｓｔ
＋ Ｑｓｍか接続されている。まえ、差＠Ｍ Ｘ Ｂ
Ｆ Ｉ Ｔ Ｑｌ。
ＱＣｓの共通ソースには、定電ＲＲ子としてのＭＩＢ
Ｆ ］！ｉ ’Ｉ’ Ｑｌ、か接続されている。このＭ
Ｉ８ＦＩｔＴＱＣｓには、メモリ素子の数の多いＩＯメ
モリにおいて、センスアンプ全複数個設は友場合に、所
望のセンスアンプを選択するためのスイッチＭＩ８ＦＥ
Ｔ（第１図のＱ４参照）１接続するようにしてもよい。
Ｆ ］！ｉ ’Ｉ’ Ｑｌ、か接続されている。このＭ
Ｉ８ＦＩｔＴＱＣｓには、メモリ素子の数の多いＩＯメ
モリにおいて、センスアンプ全複数個設は友場合に、所
望のセンスアンプを選択するためのスイッチＭＩ８ＦＥ
Ｔ（第１図のＱ４参照）１接続するようにしてもよい。
上記ダミーメモリ素子Ｆ（１はリファランス電飾２によ
ってそのゲートに電源電圧Ｖ。０よりも低い電圧か印加
されて、午ばオン状態にされることによって、Ｍ工８
Ｆ ＦＸＴ Ｑ＊＋のドレインに基準電圧Ｖｒ、ｆｋ発
生させる。リファランス亀６ｔｉ２は、直列接続された
２個のＭ工Ｓ Ｆ Ｉ Ｔ Ｑ、’とＱ、＊’ トによ
り構成されている。−万のＭ工８ Ｐ ＪＣＴ Ｑｌ’
はデプレッションモードにされ、かつそのゲートとドレ
インか電＃端子ｖ０゜に接続されている。ま之、ＭＩ８
ＦＫＴＱ＊’Ｈエンハンスメントモードにされ、そのソ
ースか接地電位にされ、かつゲートがＭ工８ＦＫＴＱ、
’のゲートと同様に電源電圧Ｖ０゜に接続されている。
ってそのゲートに電源電圧Ｖ。０よりも低い電圧か印加
されて、午ばオン状態にされることによって、Ｍ工８
Ｆ ＦＸＴ Ｑ＊＋のドレインに基準電圧Ｖｒ、ｆｋ発
生させる。リファランス亀６ｔｉ２は、直列接続された
２個のＭ工Ｓ Ｆ Ｉ Ｔ Ｑ、’とＱ、＊’ トによ
り構成されている。−万のＭ工８ Ｐ ＪＣＴ Ｑｌ’
はデプレッションモードにされ、かつそのゲートとドレ
インか電＃端子ｖ０゜に接続されている。ま之、ＭＩ８
ＦＫＴＱ＊’Ｈエンハンスメントモードにされ、そのソ
ースか接地電位にされ、かつゲートがＭ工８ＦＫＴＱ、
’のゲートと同様に電源電圧Ｖ０゜に接続されている。
第１図に示し几センスアンプでは、リファランス電−２
か２個のデプレッションモードの舖工５ＦＫＴＱ＋
、Ｑ＊ Ｔ構成され、かつＭＩ８］ＰＩｅＴＱ■のゲー
トかソースと同様に接地電位にされてい念。そのために
、常にＭ工８ＦｍｌｉＴＱ、か定電流でひっばっている
ことになり、電源電圧Ｖ。。が変動すると、ｂ点の電圧
か第４図のＢＩＩで示すように大きく変化する。これに
よって、第１図のりファランス電伽では、ｂ点の電圧が
めるＩｍ！度下がると、第５図の実ＩＩＡで示すごとく
、ａ点の電位が１１点に現われる共通ビットｌＩＣ！Ｈ
のロウレベルの電圧ｖＩ、より吃低くなって、差動アン
プ１かセンスできなくなる。
か２個のデプレッションモードの舖工５ＦＫＴＱ＋
、Ｑ＊ Ｔ構成され、かつＭＩ８］ＰＩｅＴＱ■のゲー
トかソースと同様に接地電位にされてい念。そのために
、常にＭ工８ＦｍｌｉＴＱ、か定電流でひっばっている
ことになり、電源電圧Ｖ。。が変動すると、ｂ点の電圧
か第４図のＢＩＩで示すように大きく変化する。これに
よって、第１図のりファランス電伽では、ｂ点の電圧が
めるＩｍ！度下がると、第５図の実ＩＩＡで示すごとく
、ａ点の電位が１１点に現われる共通ビットｌＩＣ！Ｈ
のロウレベルの電圧ｖＩ、より吃低くなって、差動アン
プ１かセンスできなくなる。
こ７１ＶＣ対し、本実施ｆｉｌ（第３図）のりファラン
ス電源では、Ｍ工ＥＩＦＩＴＱ、、’がエンハンスメン
トモードにされ、かつそのゲートか亀一端子に接続され
ている。そのため、電源電圧Ｖ。０か変動すルト、エン
ハンスメントモードのＭ工８Ｆ］ｅＴＱ諺′のオン抵抗
か変わり、ｂ点の電圧はデプレッションモードのＭ工８
ＦＩＴＱ、’のオン抵抗とエンハンスメントモードのＭ
工８ＦＫＴＱ１’のオン抵抗との比によって定まるよう
な籠になる。すなυち、電源電圧Ｖ。０か上がってＶ工
８ＦＩｌｌＴＱ、、’か憎くオンさ゛れると、ＭＩ８Ｆ
ＥＴＱ、’も同様に彊〈オンされる。そのため亀涼電圧
Ｖ。。が変動したところで、ｂ点の電圧は第４図のＢ′
線で示すとと＜−ｔｎｍ変動しなくなり、Ｉ７フアラン
ス電伸の１１神（Ｖｏｏ）依存性紮示す直線Ｂ′は傾き
が小さくなる。
ス電源では、Ｍ工ＥＩＦＩＴＱ、、’がエンハンスメン
トモードにされ、かつそのゲートか亀一端子に接続され
ている。そのため、電源電圧Ｖ。０か変動すルト、エン
ハンスメントモードのＭ工８Ｆ］ｅＴＱ諺′のオン抵抗
か変わり、ｂ点の電圧はデプレッションモードのＭ工８
ＦＩＴＱ、’のオン抵抗とエンハンスメントモードのＭ
工８ＦＫＴＱ１’のオン抵抗との比によって定まるよう
な籠になる。すなυち、電源電圧Ｖ。０か上がってＶ工
８ＦＩｌｌＴＱ、、’か憎くオンさ゛れると、ＭＩ８Ｆ
ＥＴＱ、’も同様に彊〈オンされる。そのため亀涼電圧
Ｖ。。が変動したところで、ｂ点の電圧は第４図のＢ′
線で示すとと＜−ｔｎｍ変動しなくなり、Ｉ７フアラン
ス電伸の１１神（Ｖｏｏ）依存性紮示す直線Ｂ′は傾き
が小さくなる。
９丁って、電伸電圧Ｖ。０の７ＬｗＪに対するａ点の電
圧変化は、槙５図の破線Ａ′で示すようになり、差動ア
ンプｌの基準電圧の電源依存性が低くなる。
圧変化は、槙５図の破線Ａ′で示すようになり、差動ア
ンプｌの基準電圧の電源依存性が低くなる。
−そ゛の結果、（（１１電圧Ｖ。０が下がっても、共通
ビットｉＩＭＯＢのロウレベルの電圧ｖＬよりも下がる
ことはなく、差動アンプｌがセンスできなくなることは
ない。すなわち、本実施例のセンスアンプでは艮好なＶ
。。マージンが祷られることになる。
ビットｉＩＭＯＢのロウレベルの電圧ｖＬよりも下がる
ことはなく、差動アンプｌがセンスできなくなることは
ない。すなわち、本実施例のセンスアンプでは艮好なＶ
。。マージンが祷られることになる。
２１図は従来の１！！ＦＲＯＭ用センスアンプの一？Ｉ
ＩｋＺＦｆ回ｉ１１＆図、ｍ２図ＶｉＫＦＲＯＭの概略
構成ｒボすブロック図、第３図は本発明に係るリファラ
ンス１ｔωｔｔｍえたセンスアンプの一実施ｔＨＪ’に
示す回路図、第４図はりファランス電溝の電圧と電源電
圧Ｖ。。との関係を示すグラフ、＠５図は基準電圧の電
−源依存性ケ示すグラフである。 １・・・差動アンプ、２・・・リファランス電（Ｉｌ、
ｉｔ 。 Ｗｌ・・・ワードｌ’ｊＬ Ｂ＋ ＋ Ｂｔ ”’
ビット融、ＣＢ −・・共通ピット線、Ｐ１ロ〜７１１
・・・メモリ素子、Ｘ−り罵Ｏ・・・Ｘデコーダ、Ｙ−
ＤＥｉＣ！・・・Ｙデコーダ。
ＩｋＺＦｆ回ｉ１１＆図、ｍ２図ＶｉＫＦＲＯＭの概略
構成ｒボすブロック図、第３図は本発明に係るリファラ
ンス１ｔωｔｔｍえたセンスアンプの一実施ｔＨＪ’に
示す回路図、第４図はりファランス電溝の電圧と電源電
圧Ｖ。。との関係を示すグラフ、＠５図は基準電圧の電
−源依存性ケ示すグラフである。 １・・・差動アンプ、２・・・リファランス電（Ｉｌ、
ｉｔ 。 Ｗｌ・・・ワードｌ’ｊＬ Ｂ＋ ＋ Ｂｔ ”’
ビット融、ＣＢ −・・共通ピット線、Ｐ１ロ〜７１１
・・・メモリ素子、Ｘ−り罵Ｏ・・・Ｘデコーダ、Ｙ−
ＤＥｉＣ！・・・Ｙデコーダ。
Claims (1)
- （１） Ｗ Ｐ ＲＯＭ用のセンスアンプにおいて、
基準電圧を発生させるためのりファランス１ｍ 回ｇが
、直列接続されたデプレッションモードのＭ１８ＦＩＴ
とエンハンヌメントモードのＭ工５ＦＥＴとにより構成
され、かつ両方のＭ工８ＦＥＴのゲートが亀淵趨子に接
続されていることｔ％黴とするＥＰＲＯＭ用センスアン
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006013A JPS58125283A (ja) | 1982-01-20 | 1982-01-20 | Ｅｐｒｏｍ用センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006013A JPS58125283A (ja) | 1982-01-20 | 1982-01-20 | Ｅｐｒｏｍ用センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58125283A true JPS58125283A (ja) | 1983-07-26 |
Family
ID=11626819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006013A Pending JPS58125283A (ja) | 1982-01-20 | 1982-01-20 | Ｅｐｒｏｍ用センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125283A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070596A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| EP0241327A2 (en) * | 1986-03-10 | 1987-10-14 | Fujitsu Limited | Sense amplifier for programmable read only memory |
| JPH05217387A (ja) * | 1992-02-05 | 1993-08-27 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US5422854A (en) * | 1992-08-13 | 1995-06-06 | Nippondenso Co., Ltd. | Sense amplifier for receiving read outputs from a semiconductor memory array |
| JP2006294182A (ja) * | 2005-04-14 | 2006-10-26 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
-
1982
- 1982-01-20 JP JP57006013A patent/JPS58125283A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070596A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| EP0241327A2 (en) * | 1986-03-10 | 1987-10-14 | Fujitsu Limited | Sense amplifier for programmable read only memory |
| JPH05217387A (ja) * | 1992-02-05 | 1993-08-27 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US5422854A (en) * | 1992-08-13 | 1995-06-06 | Nippondenso Co., Ltd. | Sense amplifier for receiving read outputs from a semiconductor memory array |
| JP2006294182A (ja) * | 2005-04-14 | 2006-10-26 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
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