KR19980071029A - 데이타 오기입 방지능력이 있는 비휘발성 반도체 메모리 - Google Patents

데이타 오기입 방지능력이 있는 비휘발성 반도체 메모리 Download PDF

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Abstract

메모리 셀 어레이는 직렬로 접속된 다수의 메모리 셀들을 구비하고, 상기 메모리 셀들의 각각은 EEPROM으로 구성된다. 비트 라인은 상기 메모리 셀 어레이의 한 단에 접속되고, 소오스 라인은 그 다른 단에 접속된다. 소오스 라인 바이어스 회로는 상기 소오스 라인에 접속된다. 상기 소오스 라인 바이어스 회로는 데이타 기입 모드에서 전원 전압보다 높고 소거 전압보다 낮은 전압을 상기 소오스 라인에 공급하여 상기 전원 전압보다 높은 메모리 셀의 채널들의 전압을 예비충전한다. 그후, 전압이 상기 메모리 셀들의 제어 게이트에 인가되어 채널과 제어 게이트의 용량성 결합에 의해 상기 예비충전된 전압을 한층 부스트한다. 따라서, 1 데이타를 기입하기 위해 데이타가 메모리 셀에 잘못 기입되는 것을 방지할 수 있다.

Description

데이타 오기입 방지능력이 있는 비휘발성 반도체 메모리
본 발명은 EEPROM과 같은 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리 장치에 관한 것이다.
최근에, NAND 셀형의 EEPROM이 전기적으로 소거가능한 프로그래머블 비휘발성 반도체 메모리 장치들 중 하나로서 제안되고 있다. 이러한 EEPROM에서, 복수의 메모리 셀들의 인접해 있는 소오스 및 드레인 영역들과 이들 직렬 접속된 영역들은 하나의 단위로서 비트라인에 접속된다. 각각의 메모리 셀은 n-채널 MOSFET 구조를 가지며, 여기서, 부동 게이트는 전하 저장층 및 제어 게이트로서의 역할을 한다.
도 26a 및 26b는 메모리 셀 어레이의 NAND 셀들중 하나를 도시하는 평면도 및 등가 회로도이다. 도 27a는 도 26a의 라인 27a-27a를 따라 취해진 단면도이고, 도 27b는 도 26a의 라인 27b-27b를 따라 취해진 단면도이다.
복수의 NAND 셀을 포함하는 메모리 셀 어레이는 소자 분리 산화막(72)로 둘러싸인 p-형 실리콘 기판(또는 p-형 웰) 상에 형성된다. 이 어레이에서, 각각의 NAND 셀은 직렬로 접속된 8개의 메모리 셀 M1 내지 M8로 구성된다. 각각의 메모리 셀에서, 부동 게이트(74: 741, 742, ..., 748)은 사이에 게이트 절연막(73)을 두고 기판(71) 상에 형성된다. 소오스 및 드레인 영역의 역할을 하는 메모리 셀의 인접한 n-형 확산층(79)는 직렬로 접속된다.
제1 선택 게이트(749및 769)와 제2 선택 게이트(7410및 7610)이 NAND 셀의 드레인 및 소오스 측 상에 각각 제공된다. 제1 선택 게이트(749및 769)와 제2 선택 게이트(7410및 7610)는 부동 게이트(74)와 제어 게이트(76 : 761내지 768)이 형성될 때 동시에 형성된다. 제1 선택 게이트(749및 769)는 원하는 위치(도시되지 않음)에서 서로 접속되며, 제2 선택 게이트(7410및 7610)도 마찬가지다. 소자들이 형성되는 기판은 CVD 산화막(77)로 피복되고 비트라인(78)이 그 위에 제공된다. 제어 게이트(76 : 761내지 768= CG1내지 CG8)은 워드라인으로서 역할을 하며, 선택 게이트(749및 769, 와 7410및 7610)은 행방향으로 정렬되고 각각은 선택 게이트 라인의 역할을 한다.
도 28은 매트릭스형태로 배치된 NAND 셀들을 갖는 메모리 셀 어레이의 등가 회로를 도시한다. 이 회로에서, 하나의 소오스 라인이 매 64비트 라인마다 제공되며 알루미늄, 폴리실리콘등으로 형성된 기준 전위선(reference potential wiring)에 컨택(contact)을 통해 접속된다. 기준 전위선은 주변 회로에 접속된다. 메모리 셀의 제어 게이트와 제1 및 제2 선택 게이트들은 행방향으로 연속해서 정렬된다. 제어 게이트들이 공통으로 접속되어 있는 메모리 셀 그룹은 통상적으로 한 페이지(one page)라 불리며, 드레인(제1 선택 게이트)와 소오스(제2 선택 게이트)측 상의 쌍으로 된 선택 게이트들 사이에 배치된 페이지 그룹들은 하나의 NAND 블럭 또는 단순히 한 블럭이라 불린다. 한 페이지는, 예를 들어, 256바이트(256×8) 메모리 셀로 구성된다. 데이타는 한 페이지의 메모리 셀에 거의 동시에 기입된다. 한 블럭은, 예를 들어, 2048 바이트(2048×8) 메모리 셀로 구성된다. 데이타는 한 블럭의 메모리 셀로부터 거의 동시에 소거된다.
NAND 셀형의 EEPROM은 다음과 같은 동작을 수행한다. 한 NAND 셀에서, 데이타는, 우선, 비트라인으로부터 먼 곳에 위치한 메모리 셀에 기입된다. 0V 또는 전원 전압 VCC이 이 데이타에 따라 비트라인에 인가된다. 데이타 0를 기입하는 것을 0 기입이라 부르며, VCC에 대응하는 데이타 1을 기입하는 것을 1 기입이라 부른다. 전원 전압 VCC는 NAND 셀을 비트라인에 접속시키기 위해 선택 게이트에 인가되고, 접지 전위 0V는 NAND 셀을 소오스 라인에 접속시키기 위해 선택 게이트에 인가된다. 이 때, 비트라인으로부터 0 기입 셀의 채널로 0V가 인가된다. 1 기입에서, 비트라인에 접속된 선택 게이트는 턴오프되기 때문에, 1 기입 메모리 셀의 채널의 전위는 VCC-Vthsg(Vthsg는 선택 게이트의 임계 전압)이 되어 부동 상태가 된다.
그 후, 부스트된 기입 전압(=대략 20V)가 선택된 메모리 셀의 제어 게이트에 인가되고, 중간 전위 Vpass(=대략 10V)가 다른 선택되지 않은 메모리 셀의 제어 게이트에 인가된다. 선택된 메모리 셀의 채널의 전위는 데이타가 0일 때 0V이기 때문에, 선택된 메모리 셀의 채널과 부동 게이트 사이에는 높은 전압이 인가된다. 그 결과, 채널로부터 부동 게이트로 F-N 터널링에 의해 전자가 주입되고, 선택된 메모리 셀의 임계 전압은 양(positive)의 방향으로 이동한다. 데이타가 1일 때, 부동 상태의 채널의 전위는 채널과 제어 게이트의 용량성 결합(capacitance coupling)에 의해 약 6V로 설정되어, 채널로부터 부동 게이트로 어떠한 전자도 주입되지 않는다.
각각의 블럭의 메모리 셀들 내에 저장된 데이타는 거의 동시에 소거된다. 즉, 예를 들어, 메모리 셀이 n-형 기판에 제공된 p-형 웰내에 형성될 때, 소거될 블럭의 모든 제어 게이트 및 선택 게이트는 0V로 설정되고, 부스트된 전압 VPPE가 p-형 웰과 n-형 기판에 인가된다. 그 결과, 부동 게이트로부터 웰로 전자가 방출되며, 메모리 셀의 임계 전압이 음의 방향으로 이동한다. 동시에, VPPE가 소거되지 않을 블럭의 제어 게이트와 선택 게이트들에 인가된다.
데이타 독출 동작에서, 비트라인들은 예비충전되고 부동 상태에 놓인다. 이 상태에서, 선택된 메모리 셀의 제어 게이트는 0V로 설정되고, 다른 메모리 셀들의 제어 게이트 및 선택 게이트들은 각각, 예를 들어, 4.5V로 설정된다. 그리고, 소오스 라인은 비트라 전위의 변동량만큼 전류가 선택된 메모리 셀을 통해 흐르는지를 검출하기 위해 0V로 설정된다. 보다 구체적으로, 데이타 0(Vth0) 이 메모리 셀에 기입될 때, 메모리 셀은 턴오프되어 비트라인은 예비충전된 전위에 머문다. 반면, 데이타 1(Vth0) 이 메모리 셀에 기입될 때, 메모리 셀은 턴온되어 비트라은 예비충전된 전위로부터 △V만큼 강하된다. 만일, 비트라인 전위의 변동이 감지되면, 감지 증폭기에 의해 감지되면, 메모리 셀의 데이타가 독출된다.
통상적으로, 데이타 1이 기입될 때, 채널 전위는 제어 게이트와 채널의 용량성 결합에 의해 중간값으로 설정된다. 그러나, 예를 들어, 메모리 셀의 확산층(도 27에서의 n+영역)의 커패시턴스가 크다면, 채널의 전압은, 제어 게이트에 10V의 전압이 인가되더라도, 약 3V 만큼만 증가한다. 결과적으로, 데이타를 기압하기 이한 고전압이 제어 게이트에 인가될 때, 데이타 1을 기입하기 위해 제어 게이트에 접속된 메모리 셀의 채널과 제어 게이트간의 전위차는 넓어지며, 메모리 셀로 데이타가 잘못 기입된다. 그러나, 선택되지 않은 제어 게이트로 인가되는 전압이 단순히 높아질 때, 선택되지 않은 제어 게이트에 접속되고 그 채널이 0V 전위로 설정된 메모리 셀의 신뢰성은 악영향을 받는다. 따라서, 선택되지 않은 메모리 셀의 전위는 증가될 수 없다.
본 발명의 목적은, 채널이 부동 상태로 되기 전에 예비충전 전위를 증가시킴으로써 메모리 셀의 채널과 워드라인의 용량성 결합후에 기입 금지 전압을 충분히 증가시키기 쉽고, 잘못된 기입 여유를 확장시켜 신뢰성을 증가시킬 수 있는 비휘발성 반도체 메모리 장치를 제공하는 것이다.
상기와 같은 목적을 달성하기 위해, 본 발명의 제1 특징에 따르면,
최소한 하나의 비휘발성 메모리 셀을 포함하는 메모리 셀부; 및
상기 메모리 셀부의 한쪽 끝에 기입 비선택 전위를 설정하고, 상기 비휘발성 메모리 셀의 채널에 기입 비선택 전위를 인가하며, 상기 메모리 셀부의 또 다른 끝에 기입 데이타를 인가하여 상기 메모리 셀부의 선택된 비휘발성 메모리 셀 내에 원하는 기입 상태를 설정하기 위한 제어 회로;
를 포함하는 비휘발성 반도체 메모리 장치가 제공된다.
본 발명의 제2 특징에 따르면,
최소한 하나의 비휘발성 메모리 셀을 포함하는 메모리 셀부;
상기 메모리 셀부의 한쪽 끝에 접속된 제1 공통 신호 라인;
상기 메모리 셀부의 다른쪽 끝에 접속된 제2 공통 신호 라인;
상기 제2 공통 신호라인에 접속된 제1 전압 인가 회로; 및
상기 제1 전압 인가 회로로부터의 기입 비선택 전위를 제2 공통 신호 라인을 통해 상기 메모리 셀부에 인가하여 상기 메모리 셀부를 기입 비선택 상태로 설정하고, 상기 제1 공통 신로 라인으로부터의 선정된 전압을 상기 메모리 셀부에 인가하여 상기 메모리 셀부에 원하는 기입 상태를 설정하기 위한 제어 회로
를 포함하는 비휘발성 반도체 메모리 장치가 제공된다.
본 발명의 제3 특징에 따르면,
최소한 하나의 비휘발성 메모리 셀을 포함하는 메모리 셀부;
상기 메모리 셀부의 한쪽 끝에 접속된 제1 공통 신호 라인;
상기 메모리 셀부의 또 다른쪽 끝에 접속된 제2 공통 신호 라인;
상기 제1 공통 신호 라인과 상기 메모리 셀부 사이에 배치된 제1 선택 게이트;
상기 제2 공통 신호 라인과 상기 메모리 셀부 사이에 배치된 제2 선택 게이트;
상기 제2 공통 신호 라인에 접속된 제1 전압 인가 회로; 및
상기 제2 공통 신호 라인을 통해 상기 제1 전압 인가 회로로부터의 기입 비선택 전위를 상기 메모리 셀부에 인가함으로써 상기 메모리 셀부를 기입 비선택 상태로 설정하기 위해, 상기 제1 선택 게이트를 턴오프하고 상기 제2 선택 게이트를 턴온하기 위한 제어 회로
를 포함하는 비휘발성 반도체 메모리 장치가 제공된다.
본 발명의 제4 특징에 따르면,
최소한 하나의 비휘발성 메모리 셀을 포함하는 메모리 셀부;
상기 메모리 셀부의 한쪽 끝에 접속된 제1 공통 신호 라인;
상기 메모리 셀부의 또 다른쪽 끝에 접속된 제2 공통 신호 라인;
상기 제2 공통 신호 라인에 접속되어 상기 제2 공통 신호 라인에 기입 비선택 전위를 인가하기 위한 제1 전압 인가 회로;
상기 메모리 셀부의 한쪽 끝을 상기 제1 공통 신호 라인에 접속하기 위한 제1 선택 게이트;
상기 메모리 셀부의 다른쪽 끝을 상기 제2 공통 신호 라인에 접속하기 위한 제2 선택 게이트;
상기 비휘발성 메모리 셀의 제1 선택 게이트, 제2 선택 게이트, 및 제어 게이트에 선정된 전압을 인가하기 위한 제2 전압 인가 회로; 및
데이타 기입 모드에서, 상기 제2 전압 인가 회로가, 상기 제1 선택 게이트에 접지 전위를 인가하고, 상기 기입 비선택 전위보다 최소한 상기 비휘발성 메모리 셀의 임계 전압만큼 큰 전압을 상기 비휘발성 메모리 셀의 제어 게이트에 인가하며, 상기 기입 비선택 전위보다 최소한 상기 제2 선택 게이트의 임계 전압만큼 큰 전압을 상기 제2 선택 게이트에 인가하며, 상기 메모리 셀부에 기입 비선택 전위를 인가하며, 상기 제2 선택 게이트에 접지 전위를 인가하여 상기 메모리 셀부를 기입 비선택 상태로 설정하고, 그 다음, 상기 제1 선택 게이트에 제1 선택 게이트 전압을 인가하여 상기 메모리 셀부 내에 원하는 기입 상태를 설정하도록 유발시키기 위한 제어 회로
를 포함하는 비휘발성 반도체 메모리 장치가 제공된다.
본 발명의 제5 특징에 따르면,
최소한 하나의 비휘발성 메모리 셀을 포함하는 메모리 셀부;
상기 메모리 셀부의 한쪽 끝에 접속된 제1 공통 신호 라인;
상기 메모리 셀부의 또 다른쪽 끝에 접속된 제2 공통 신호 라인;
상기 메모리 셀부의 한쪽 끝을 상기 제1 공통 신호 라인에 접속하기 위한 제1 선택 게이트;
상기 메모리 셀부의 다른쪽 끝을 상기 제2 공통 신호 라인에 접속하기 위한 제2 선택 게이트;
상기 제2 공통 신호 라인과 상기 제2 선택 게이트에 접속되어 상기 제2 공통 신호 라인과 상기 제2 선택 게이트에 기입 비선택 전위를 인가하기 위한 제1 전압 인가 회로;
상기 제1 선택 게이트, 및 상기 비휘발성 메모리 셀의 제어 게이트에 선정된 전압을 인가하기 위한 제2 전압 인가 회로; 및
데이타 기입 모드에서, 상기 제2 전압 인가 회로가, 상기 제1 선택 게이트와 상기 비휘발성 메모리 셀의 제어 게이트에 접지 전위를 인가하고, 상기 기입 비선택 전위를 상기 제1 선택 게이트와 상기 비휘발성 메모리 셀의 제어 게이트에 인가하여 상기 메모리 셀부를 기입 비선택 상태로 설정하고, 상기 접지 전위를 상기 제2 선택 게아트에 인가한 다음 상기 제1 선택 게이트 전압을 상기 제1 선택 게이트에 인가하여 상기 메모리 셀부 내에 원하는 기입 상태를 설정하도록 유발시키기 위한 제어 회로
를 포함하는 비휘발성 반도체 메모리 장치가 제공된다.
상기와 같은 구성을 갖는 비휘발성 반도체 장치에 있어서, 예비충전 전위는 메모리 셀의 채널이 부동 상태로 되기 전에 하이(high) 상태로 설정될 수 있다. 따라서, 채널과 워드라인의 용량성 결합 후의 기입 금지 전위가 더 증가될 수 있기 때문에, 잘못된 기입 여유가 확장될 수 있어 장치의 신뢰성이 개선된다.
또한, 기입 비선택 전위는 메모리 셀부의 데이타가 제공되는 부분과 반대되는 측면으로부터 인가되기 때문에, 회로의 개수가 증가되는 것이 방지되어 칩의 크기가 감소될 수 있다.
본 발명의 추가적인 목적 및 잇점들이 이후의 상세한 설명에 기술될 것이다. 본 발명의 목적과 이점들이 첨부된 청구범위에 특히 지적된 수단들과 이들의 조합을 통해 실현될 수 있다.
도 1은 본 발명의 NAND 형 EEPROM의 블럭도.
도 2는 본 발명의 메모리 셀 어레이의 예를 도시하는 도면.
도 3은 본 발명의 감지 증폭기의 회로도.
도 4는 도 1의 부스트 회로의 한 예를 도시하는 회로도.
도 5는 도 4의 회로를 구동시키기 위한 펄스 신호의 파형도.
도 6은 도 1의 EEPROM의 소오스 라인 바이어스 회로의 한 예를 도시하는 회로도.
도 7은 도 6의 회로를 구동시키기 위한 펄스 신호의 파형도.
도 8은 도 4의 리미터 회로의 일 실시예를 나타낸 회로도.
도 9는 본 발명에 따른 기입 동작을 설명하기 위한 타이밍도.
도 10은 본 발명에 따른 다른 기입 동작을 설명하기 위한 타이밍도.
도 11 내지 14는 본 발명에 따른 또다른 기입 동작을 설명하는 타이밍도.
도 15는 본 발명에 따른 검증 독출 동작을 설명하기 위한 타이밍도.
도 16 내지 19는 본 발명에 따른 또다른 기입 동작을 설명하는 타이밍도.
도 20은 본 발명에 따른 또다른 독출 동작을 설명하기 위한 타이밍도.
도 21은 본 발명의 메모리 셀 어레이의 다른 실시예를 나타낸 도면.
도 22 및 23은 본 발명의 메모리 셀 어레이의 또다른 실시예를 나타낸 도면.
도 24는 도 21, 도 22 및 도 23에 나타난 메모리 셀 어레이에 적용되는 감지 증폭기 회로의 회로도.
도 25는 도 21, 도 22 및 도 23에 나타난 메모리 셀 어레이에 적용되는 소오스 라인 차아징 회로의 회로도.
도 26a는 NAND 셀형 EEPROM의 셀 구조를 나타낸 평면도.
도 26b는 도 26a의 등가 회로도.
도 27a는 도 26a의 라인 27a-27a를 따라 절단한 단면도.
도 27b는 도 26a의 라인 27b-27b를 따라 절단한 단면도.
도 28은 NAND 셀형 EEPROM의 메모리 셀 어레이를 도시한 회로도.
도 29는 본 발명에 따른 다른 기입 동작을 설명하기 위한 타이밍도.
도면의 주요 부분에 대한 부호의 설명
1A, 1B : 메모리 셀 어레이
2 : 감지 증폭기 회로
3A, 3B : 행 디코더
4 : 열 디코더
5 : 어드레스 버퍼
6 : I/O 감지 증폭기
본 발명의 실시예는 첨부된 도면을 참조하여 기술될 것이다.
도 1은 NAND 셀형 EEPROM의 레이아웃을 도시한 블럭도이다. 메모리 셀 어레이들 1A와 1B는 각기 행과 열 방향으로 배열된 NAND 셀들을 가진다. 이들 어레이들 1A와 1B가 개방 비트 라인형이기 때문에, 데이타를 기입 및 독출하기 위한 래치 수단을 포함하는 감지 증폭기 회로(2)는 메모리 셀 어레이들 1A와 1B 사이에 제공된다. 회로(2)는 어레이들 1A와 1B의 비트 라인들에 접속된다. 열 디코더(4)는 감지 증폭기 회로(2)에 접속되며, 행 디코더들 3A와 3B는 각기 메모리 셀 어레이들 1A와 1B에 접속된다.
어드레스 신호 Add를 보유하는 어드레스 버퍼(5)는 열 디코더(4)와 행 디코더들 3A와 3B에 접속된다. 열 디코더(4)는 어드레스 버퍼(5)로 부터 공급된 어드레스 신호에 응답하여 비트라인을 선택하며, 행 디코더들 3A와 3B는 어드레스 버퍼(5)로 부터 공급된 어드레스 신호에 응답하여 각기 워드라인과 선택 게이트를 선택한다.
I/O 데이타를 증폭하기 위한 I/O 감지 증폭기(6)은 감지 증폭기 회로(2)에 접속되고, 칩 외부의 장치로/로 부터 데이타를 입력/출력하기 위한 I/O 버퍼(7)은 I/O 감지 증폭기(6)에 접속된다. 또한, 기판 전위를 제어하기 위한 기판 전위 제어 회로(8)와 전위를 소오스 라인(후술됨)에 인가하기 위한 소오스 라인 바이어스 회로(9)는 메모리 셀 어레이들 1A와 1B에 접속된다. 회로(9)는 데이타가 독출되어 검증될 경우에는 소오스 라인을 접지시키고 데이타가 기입되는 경우에는 소오스 라인을 기입 비선택 전위로 설정한다.
워드라인들에 전위를 인가하기 위한 워드라인 바이어스 회로(10)과 전위를 선택된 게이트에 인가하기 위한 선택 게이트 바이어스 회로(11)은 행 디코더들 3A와 3B에 접속된다. 독출 부스터 회로(12)는 워드라인 바이어스 회로(10), 선택 게이트 바이어스 회로(11) 및 소오스 라인 바이어스 회로(9)에 접속되며, 데이타가 독출되어 검증될 경우 선택 및 제어 게이트에 인가될 공급 전압 Vcc 보다 높은 예를 들면, 4.5V 또는 6V의 부스트된 전압을 생성한다. 바꾸어 말하자면, 이 부스트된 전압은 데이타가 독출되어 검증되는 경우에 워드라인 바이어스 회로(10)과 선택 게이트 바이어스 회로(11), 예를 들면, 제1 전압 인가 회로에 인가된다. 한편, 데이타가 기입되는 경우, 독출 부스터 회로(12)로 부터 출력된 부스트된 전압은 제2 전압 인가 회로로서 제공된 소오스 라인 바이어스 회로(9)에 인가된다. 제어 회로(13)은 소오스 라인 바이어스 회로(9), 선택 게이트 바이어스 회로(11), 독출 부스터 회로(12), 기판 전압 제어 회로(8) 등을 제어하여 기입, 독출, 검증 및 소거 동작을 수행한다.
도 2는 도 1에 나타난 메모리 셀 어레이 1A의 일 실시예를 나타낸다. 메모리 셀 어레이들 1A와 1B는 실질적으로 동일한 레이아웃을 가진다. 이 실시예에서, 예를 들면, 8개의 메모리 셀들과 제1 및 제2 선택 게이트들을 포함하는 복수개의 NAND형 셀들(21)은 행과 열 방향의 매트릭스 형태로 배열된다. NAND 셀들의 제1 선택 게이트 트랜지스터 Q21들은 각 비트라인들 BL0A, BL1A, BL2A, BL3A, BL4A, . . . , BL63A에 접속된다. 제2 선택 게이트 트랜지스터 Q22들은 행방향으로 배열된 소오스 라인 SL에 접속되며, 이 소오스 라인 SL은 알루미늄, 폴리실리콘 등으로 형성되며 열 방향으로 배열된 소오스 바이어스 라인 SBL에 접속된다. 64 비트라인 마다 하나의 소오스 라인 SL이 제공되며 컨택을 통하여 소오스 바이어스 라인 SBL에 접속된다. 이 라인 SBL은 소오스 라인 바이어스 회로(9)에 접속된다.
예를 들면, 256-바이트(256×8) 메모리 셀들은 한 페이지를 구성한다. 데이타는 거의 한번에 한 페이지의 메모리 셀들에 기입된다. 하나의 블럭은 예를 들면, 2048-바이트(2048×8) 메모리 셀들로 구성된다. 한 블럭의 메모리 셀들로부터 데이타가 거의 한번에 소거된다.
도 3은 도 1의 감지 증폭기 회로 즉, 메모리 셀 어레이 1A의 비트라인 BL1A와 메모리 셀 어레이 1B의 비트라인 BL1B 및 그 주변 회로를 접속시키기 위한 감지 증폭기 SA1의 구체적인 실시예를 나타낸 도면이다. 이 감지 증폭기 SA1은 데이타 래치 회로의 기능을 포함한다. 증폭기 SA1은 활성 신호 ψN과 ψP에 의해 활성화된다. 트랜지스터 Q31은 감지 증폭기 SA1의 노드 N1과 데이타 라인 /IO 간에 접속되며, 트랜지스터 Q32는 노드 N2와 데이타 라인 IO 간에 접속된다. 이들 트랜지스터 Q31과 Q32는 열 디코더(4)로 부터 공급된 열 선택 신호 CSL1에 응답하여 제어된다.
등화 신호 ψE에 의해 제어되는 트랜지스터들 Q33과 Q34는 감지 증폭기 SA1의 노드들 N1과 N2간에 접속된다. 공급 전압 Vcc/2는 트랜지스터들 Q33과 Q34의 상호 접속점에 인가된다. 이들 트랜지스터들이 등화 신호 ψE에 의해 턴온된다면, 노드들 N1과 N2는 공급 전압 Vcc/2에 의해 등화된다.
비트라인 선택 신호 SS1에 의해 제어되는 트랜지스터 Q35와 감지 증폭기 선택 신호 SA에 의해 제어되는 트랜지스터 Q36 둘다 비트라인 BL1A와 노드 N1사이에 접속된다. 또한, 비트라인 선택 신호 SS1에 의해 제어되는 트랜지스터 Q37과 감지 증폭기 선택 신호 SB에 의해 제어되는 트랜지스터 Q38 둘다 비트라인 BL1B와 노드 N2사이에 접속된다. 예비충전 신호 PRA1에 의해 제어되는 트랜지스터 Q39는 트랜지스터들 Q35와 Q36의 상호 접속점과 전압 공급 단자(31) 간에 접속된다. 예비충전 신호 VA1은 전압 공급 단자(31)에 인가된다. 트랜지스터 Q39는 예비충전 신호 PRA1에 응답하여 비트라인 BL1A를 예비충전한다. 예비충전 신호 PRB1에 의해 제어되는 트랜지스터 Q40은 트랜지스터들 Q37과 Q38의 상호 접속점과 전압 공급 단자(32) 간에 접속된다. 예비충전 전압 VB1은 전압 공급 단자(32)에 인가된다. 트랜지스터 Q40은 예비충전 신호 PRB1에 응답하여 비트라인 BL1B를 예비충전한다.
트랜지스터들 Q41과 Q42는 트랜지스터들 Q35와 Q36의 상호 접속점과 전압 공급 단자(33) 간에 접속된다. 검증 전압 VrA는 전압 공급 단자(33)에 인가된다. 트랜지스터 Q41의 게이트는 노드 N1에 접속되고, 검증 신호 VRFYA는 트랜지스터 Q42의 게이트에 인가된다. 또한, 트랜지스터들 Q43과 Q44는 트랜지스터들 Q37과 Q38의 상호 접속점과 전압 공급 단자(34) 간에 접속된다. 검증 전압 VrB는 전압 공급 단자(34)에 인가된다. 트랜지스터 Q43의 게이트는 노드 N2에 접속되고, 검증 신호 VRFYB는 트랜지스터 Q44의 게이트에 공급된다.
도 4는 전술된 독출 부스터 회로(12)의 실시예를 도시한 도면이다. 이 실시예에 있어서, 다이오우드 접속 트랜지스터들 Q51과 Q55는 공급 전압 Vcc인 단자(51)과 입출력 노드(52) 간에 접속된다. 커패시터들 C51 내지 C54 각각의 일측은 트랜지스터들 Q51 내지 Q55의 상호 접속점들 중 대응되는 한 접속점에 연결된다. 커패시터들 C51 내지 C54의 타측에는 도 5에 나타난 바와 같이 펄스 발생 회로(53)로 부터 발생된 구동 펄스 신호들 ψ1과 ψ2가 공급된다. 트랜지스터 Q51의 게이트에는 제어 신호 ψrd가 공급된다. 독출 부스터 회로(12)를 활성화시키기 위하여, 제어 신호 ψrd가 하이 레벨로 설정된 상태에서, 구동 펄스 신호들 ψ1과 ψ2가 커패시터들 C51 내지 C54에 공급되기 때문에, 부스트된 전압 Vout가 출력 노드(52)로 부터 출력된다. 회로(12)를 비활성화시키기 위하여, 제어 신호 ψrd는 로우 레벨로 설정된다. 부스트된 전압을 선정된 값으로 제한하기 위한 리미터 회로(54)는 출력 노드(52)와 접지 간에 접속된다.
도 6은 도 1의 소오스 라인 바이어스 회로(9)의 실시예를 나타낸 도면이다. 회로(9)는 데이타 기입 모드시 독출 부스터 회로(12)로 부터 출력된 전위, 예를 들면, 부스트된 전압 Vout을 기입 비선택 전위으로서 소오스 라인에 인가하기 위한 스위치 회로(61)을 포함한다. 이 스위치 회로(61)은 N-채널 트랜지스터들 Q61, Q62, Q63 및 Q64와 커패시터 C61로 구성된다. 전압 Vat는 트랜지스터 Q61의 전류 패스의 일측에 인가되고, 공급 전압 Vcc는 트랜지스터 Q61의 게이트에 인가된다. 트랜지스터 Q61의 전류 패스의 타측은 트랜지스터 Q62의 전류 패스의 일측, 트랜지스터 Q63의 게이트 및 트랜지스터 Q64의 게이트에 접속된다. 트랜지스터 Q62의 전류 패스의 타측은 트랜지스터 Q62의 게이트, 트랜지스터 Q63의 전류 패스의 일측, 및 커패시터 C63의 일측 전극에 접속된다. 커패시터 C61의 타측 전극에는 구동 펄스 신호 ψ3가 공급된다.
트랜지스터 Q63의 전류 패스의 타측은 트랜지스터 Q64의 전류 패스의 일측에 접속된다. 독출 부스터 회로(12)로 부터 출력된 부스트된 전압 Vout은 트랜지스터 Q64의 전류 패스의 일측에 인가된다. 트랜지스터 Q64의 전류 패스의 타측은 트랜지스터 Q65를 통하여 접지되고 트랜지스터 Q66을 통하여 소오스 라인 SL에 접속된다. 전압 VSS1은 트랜지스터 Q65의 게이트에 인가되고, 전압 Vab는 트랜지스터 Q66의 게이트에 인가된다. 이 트랜지스터 Q66은 -1V의 임계 전압을 가짐과 동시에 20V의 내전압을 가지는 고내전압 트랜지스터인 공핍형 트랜지스터이다. 트랜지스터 Q66은 소오스 라인에 인가될 20V의 소거 전압이 트랜지스터들 Q64와 Q65에 인가되는 것을 방지하기 위하여 소거 모드시 턴오프된다. 독출 또는 검증 독출 모드시, VSS1의 레벨은 하이로 설정되고 트랜지스터 Q65는 소오스 라인으로 접지된다.
스위치 회로(61)에서, 데이타가 기입되는 경우, 신호 Vat는 하이 레벨로 설정되고, 도 7에 나타난 파형의 구동 펄스 신호 ψ3는 커패시터 C61에 공급된다. 독출 부스터 회로(12)로 부터 출력된 부스트된 전압 Vout이 5V의 기입 비선택 전위에 대응된다면, 트랜지스터 Q64의 게이트로서 제공된 노드 Ngt는 6.5V만큼 증가된다. 따라서, 트랜지스터 Q64는 부스트된 전압 Vout(5V)를 소오스 라인 SL에 전송할 수 있다. 고속으로 소오스 라인을 충전하기 위해 노드 Ngt를 고전압으로 설정하기 위하여, 임계 전압이 낮은 트랜지스터들 Q62와 Q63을 사용하는 것이 바람직하다. 독출 및 검증 독출 모드시, 신호 Vat는 0V로 설정되고 트랜지스터 Q64는 턴오프된다.
트랜지스터 Q66의 게이트에 인가될 전압 Vab는 약 6V 만큼 증가될 수 있다. 이 경우, 데이타가 기입될 때, 부스트된 전압 Vout은 트랜지스터 Q66의 임계 전압 만큼 감소되지 않고도 고속으로 소오스 라인에 인가될 수 있다.
도 8은 전술된 리미터 회로(54)의 실시예를 나타낸 도면이다.
이 예에서, 레지스터 R1내지 R3과 트랜지스터 Q81은 도 4에 도시되어 있는 독출 부스터 회로(12)의 출력 노드(52)와 접지 간에 직렬로 연결된다. 차동 증폭기(81)를 구성하는 각각의 p-채널 트랜지스터 Q82와 Q83의 전류 통로의 한단은 전원 단자(82)에 연결된다. 트랜지스터 Q82의 전류 통로의 다른 단은 트랜지스터 Q82와 Q83의 게이트와 N-채널 트랜지스터 Q84의 전류 통로의 한단에 연결된다. 기준 전위 Vbgr은 트랜지스터 Q84의 게이트에 인가된다. 예를 들면, 기준 전위 Vbgr은 공지되어 있는 밴드-갭 기준 회로로 구성되는 일정한 전압 발생 회로(도시되어 있지 않음)로부터 발생되는 1.5V의 전압이다.
트랜지스터 Q83의 전류 통로의 다른 단은 N-채널 트랜지스터 Q85의 전류 통로의 한단에 연결된다. 트랜지스터 Q85의 게이트는 레지스터 R1과 R2간의 상호 연결 지점에 연결된다. 트랜지스터 Q84와 Q85의 전류 통로의 다른 단은 N-채널 트랜지스터 Q86를 통해 접지된다. 트랜지스터 Q86와 Q81의 게이트는 신호 Vcm1로 공급된다.
N-채널 트랜지스터 Q87은 레지스터 R3과 병렬로 연결된다. 트랜지스터 Q87의 게이트는 신호 Vpg로 공급된다. 신호 Vact는 트랜지스터 Q83과 Q85의 상호 연결 지점에서 펄스 발생 회로(53)까지 공급되어 회로(53)의 동작을 제어한다.
전술한 레이아웃에서, 신호 Vcm1은 전압 리미터 회로가 활성화되지 못할 경우 0V로 설정되고 활성화되는 경우 전원 전압 Vcc로 설정된다. 신호 Vpg가 전압 리미터 회로가 활성화되는 경우 기입 모드에서 하이 레벨로 설정되면, 독출 부스터 회로(12)로부터 출력되는 부스트 전압 Vout는 수학식 1로 표현된다.
Vout= Vbgr× (R1+ R2)/R2
부스트 전압 Vout가 전원 전압 Vcc보다 낮은 경우, 차동 증폭기(81)의 출력 신호 Vact는 하이 레벨로 된다. 따라서, 도 5에 도시되어 있듯이 구동 펄스 신호 φ1과 φ2는 펄스 발생 회로(53)로부터 출력되고 독출 부스터 회로(12)로부터 출력되는 부스트 전압 Vout는 증가된다.
다른 한편으로, 부스트 전압 Vout이 전원 전압 Vcc보다 낮은 경우, 차동 증폭기(81)의 출력 신호 Vact는 로우 레벨이 된다. 펄스 발생 회로(53)의 구동 펄스 신호 φ1과 φ2는 각각 하이 및 로우 레벨로 고정되어, 독출 부스터 회로(12)는 그 동작을 멈춘다.
부스트 전압 Vout가 판독 모드에서 4.5V로 설정되는 경우, 신호 Vpg의 레벨은 로우로 설정되고, 이 경우에, 독출 부스터 회로(12)로부터 출력되는 부스트 전압 Vout는 수학식 2로 제공된다.
Vout= Vbgr× (R1+ R2+ R3)/(R2+ R3)
전술한 레이아웃에서 기입 동작과 검증 판독 동작 모두가 설명될 것이다.
우선 도 2에 도시되어 있는 메모리 셀 MC1에 데이타를 기입하는 동작이 도 9를 참조하여 설명될 것이다.
메모리 셀 MC1에 기입되는 데이타는 도 3에 도시되어 있는 감지 증폭기 회로 SA1에 의해 래치된다. 0이 내부에 기입되는 경우, 회로 SA1의 노드 N1은 0V로 설정되고 그 노드 N2는 3V로 설정된다. 1이 기입되는 경우, 노드 N1은 3V로 설정되고 노드 N2는 0V로 설정된다.
기입 동작시, 시간 t1에서, 소오스 라인 SL(소오스 바이어스 라인 SBL)은 전원 전압 Vcc(예를 들면 3V)보다 크고 소거 전압보다는 낮은 기입 비-선택 전위로서 전압 Vs1(예를 들면 4.5V)로 설정되고, 제2 선택 게이트 라인 SG2는 전압 Vs1으로 설정되는 반면에 제1 선택 게이트 라인 SG1은 접지 전압 Vss(0V)로 설정된다. 전압 Vs1은 소오스 라인측 위에 제2 선택 게이트 라인 SG2가 턴오프하고 부동 상태로 되는 결과에 따라, 전술한 독출 부스터 회로(12)로부터 인가된다. 제어 게이트 라인 CG1 내지 CG8은 t1에서 전원 전압 Vcc(3V)로 설정되고 시간 t2에서는 10V로 변경된다. 따라서, 각 메모리 셀의 채널의 전위는 채널과 제어 게이트의 용량성 결합에 의해 Vs1-Vthsg(Vthsg는 소오스 라인에 연결되는 선택 게이트의 임계 전압이며, 기판 바이어스 효과를 포함함)로부터 증가된다. 종래에는, 메모리 셀의 채널의 전위는 용량성 결합에 의해 Vcc-Vthsg로부터 증가된다. 그러나, 본 발명에서, 전위는 Vs1-Vthsg로부터 증가되며, 이는 Vcc-Vthsg보다 높으며, 예를 들면 종래 경우에서보다 높은 8V까지이다.
이 때, Vs1보다 높은 전압, 예를 들면 Vs1+Vthsg또는 Vs1+2Vthsg는 제2 선택 게이트 라인 SG2에 인가되어 메모리 셀의 채널의 전위를 Vs1로 설정할 수 있다. 더우기, 제2 선택 게이트 라인 SG2가 채널의 전위를 Vs1로 설정하기 위해 Vs1보다 높은 전압으로 설정된 후, Vs1으로 설정되고 턴오프되고 이 때 제어 게이트 라인 CG1 내지 CG8은 10V의 전압으로 설정될 수 있다.
시간 t2 전에, 비트 라인은 감지 증폭기 회로 SA1에서 래치된 데이타에 따라 전원 전압 Vcc또는 접지 전압으로 설정된다. 이 상태에서, 시간 t3에서, 제2 선택 게이트 라인 SG2는 Vss로 설정되고, 시간 t4에서는, 제1 선택 게이트 라인 SG1은 Vcc로 설정된다. 제1 선택 게이트 트랜지스터 Q21이 0이 기입되는 경우 턴온되기 때문에, 각 메모리 셀의 충전 전압은 제1 선택 게이트 트랜지스터 Q21를 통하여 비트 라인으로 방전된다. 트랜지스터 Q21이 1이 기입되는 경우 턴온되지 않기 때문에, 각 메모리 셀의 채널은 8V의 전압에서 유지된다.
그 후 시간 t5에서, 20V의 데이타 기입 고전압이 선택된 제어 게이트 라인 CG1에 인가된다. 이 경우, 0이 기입되는 메모리 셀의 채널과 제어 게이트 간의 전위차는 대략 20V이기 때문에, 전자는 부동 게이트로 주입된다. 다른 한편으로, 1이 기입되는 메모리 셀의 채널이 8V로 충전되기 때문에, 채널과 제어 게이트 간의 전위차는 작아 어떠한 전자도 부동 게이트로 주입되지 않는다.
데이타가 완전히 기입된 후, 제어 게이트, 선택 게이트 및 비트 라인은 순서대로 방전된다. 따라서, 기입 동작은 완료된다.
상기 실시예에 따르면, 데이타가 기입될 때, 전원 전압보다 높고 기입 전압보다 낮은 전압은 소오스 라인 SL에 인가되며, 예비충전 전위는 메모리 셀의 채널이 부동 상태로 제공되기 전에 전원 전압의 전위보다 높은 레벨로 설정된다. 따라서, 메모리 셀의 채널은 제어 게이트의 전위에 따른 보다 높은 기입 금지 전압으로 자기-부스트된다. 따라서, 데이타 기입 고전압은 선택된 제어 게이트에 인가되면, 데이타가 오류로 1이 기입될 메모리 셀로 기입되지 못하게 하는 것이 가능하다.
전원 전압 Vcc보다 높은 전위가 메모리 셀의 채널에 인가되는 경우, 비트 라인측으로부터 인가될 수 있다. 고전압이 비트 라인에 연결되고 감지 증폭기와 같은 회로를 구성하는 트랜지스터에 인가되기 때문에, 트랜지스터는 신뢰성이 저하한다. 이러한 트랜지스터는 높은 저항성 트랜지스터로 대체될 수 있다. 그러나, 그 크기가 커서 감기 증폭기의 면적은 증가한다. 감지 증폭기의 큰 면적은 하나의 칩이, 예를 들면 4000 감지 증폭기를 포함하기 때문에 칩의 크기는 크게 증가한다.
상기 실시예에 따르면, 기입 비-선택 전위는 소오스 라인으로부터 인가된다. 소오스 라인에 연관된 회로가 다수의 NAND 셀에 공통이기 때문에, 소자의 수는 감지 증폭기의 수보다 상당히 작다. 다시 말해서, 하나 또는 몇몇 회로는 주변 회로부에 제공되어야만 한다. 따라서, 칩은 고전위가 비트 라인측으로부터 인가되는 경우에서보다 크기의 증가가 방지될 수 있다. 고전압의 인가로 인한 응력의 감소를 고려하면, 소거 전압(예를 들면, 20V)보다 낮은 소오스 라인에 인가되는 전압을 설정하는 것이 바람직하다.
전술한 실시예에서, 전압 Vs1는 독축 부스트 회로(12)로부터 출력되는 부스트 전압 Vout를 전송함으로써 인가된다. 예를 들면, 회로(12)는 정상의 판독 모드에서 4.5V의 전압을 선택과 제어 게이트에 인가하는데 사용되고 기입 모드에서는 동작하지 않는다. 따라서, 회로(12)가 기입 모드에서 부스트 전압 Vout를 발생시키기 위해 동작하면, 칩의 면적의 증가가 방지될 수 있다. 그러나, 부스트 전압 Vout를 발생시키는 회로는 독출 부스터 회로에 제한되는 것이 아니라 다른 새로운 부스터 회로 또는 소거 전압 발생 회로로 대체될 수 있다.
NAND 셀형 EEPROM에서, 고전압을 메모리 셀의 소오스 라인에 인가하기 위한 인가 회로는 20V의 전압이 p-형 웰과 메모리 셀의 소오스 라인에 인가될 수 있도록 소오스 라인에 연결된다. 도 6에서, 20V의 전압이 소오스 라인 SL에 인가되기 때문에, 높은 저항성 트랜지스터 Q66는 역시 종래 기술의 경우의 소오스 라인 옆으로 제공된다. 따라서, 전압 Vs1(예를 들면, 4.5V)이 본 발명에서와 같은 소오스 라인으로부터 인가되면, 부가적인 회로 소자의 수는 비록 소오스 라인에 연결되는 인가 회로가 사용될지라도 감소될 수 있다. 이러한 이유로, 칩의 면적은 고전압이 비트 라인측으로부터 인가되는 경우에서와는 달리 증가되지 않는다.
상기 기입 동작의 타이밍은 매우 선택적이다. 다시 말해서, 전압 Vs1이 소오스 라인에 인가되는 타이밍 및 전압이 선택 게이트에 인가되는 타이밍은 적절히 변화될 수 있다.
도 10에 도시되어 있는 바와 같이, 소오스 라인 SL과 제어 게이트 라인 CG1 내지 CG8은 시간 t1에서 동시에 전압 Vs1(4.5V)로 설정될 수 있다. 소오스 라인의 전위는 메모리 셀의 채널에 적당히 전송될 수 있고, 제어 게이트(워드 라인)는 고속으로 부스트될 수 있다.
도 11에 도시되어 있는 바와 같이, 예를 들면, 제어 게이트 라인 CG1 내지 CG8과 제2 선택 게이트 라인 SG2는 기입 데이타가 로드되는 동안 소오스 라인 SL이 전압 Vs1(4.5V)로 인가된 후 전압 Vs1으로 설정된다. 이 경우, 소오스 라인이 우선 충전되기 때문에, 고속 기입 동작이 수행될 수 있다.
도 12는 다른 기입 동작의 타이밍도를 도시한다.
기입 동작에서, 시간 t1에서, 소오스 라인 SL은 전원 전압보다 높은 전압 Vs1(예를 들면, 4.5V)로 설정되고, 제2 선택 게이트 라인 SG2는 전압 Vas로 설정되는 반면에 제1 선택 게이트 라인 SG1은 접지 전압 Vss로 설정된다. 전압 Vas는 전압 Vs1을 선택된 게이트의 임계 전압 만큼 감소시키지 않고 메모리 셀의 채널로 전송할 수 있고, 예를 들면 Vs1+Vthsg로 설정되어야만 한다. 전압 Vasc는 제어 게이트 라인 CG1 내지 CG8에 인가된다. 전압 Vasc는 전압 Vs1을 메모리 셀의 임계 전압 만큼 감소시키지 않고 메모리 셀의 채널에 전송할 수 있고, 예를 들면 Vs1+Vthcell로 설정되어야만 한다(Vthcell은 0이 기입되는 메모리 셀의 임계 전압이며, 기판 바이어스 효과를 포함함). 회로를 간략화하기 위해, 전압 Vas와 Vasc모두는 동일한 전위로 설정될 수 있다.
메모리 셀의 채널이 전압 Vs1으로 충전된 후, 시간 t1A'에서, 제2 선택 게이트 라인 SG2는 Vss로 설정되고 시간 t1B'에서는 제1 선택 게이트 라인 SG1이 Vcc(예를 들면, 3V)로 설정된다. 시간 t2에서, 제어 게이트 CG1 내지 CG8은 메모리 셀의 채널이 채널과 제어 게이트의 용량성 결합에 의해 전위가 Vs1으로부터 증가되는 결과에 따라, 10V의 전압으로 설정된다.
동작에 따르면, 메모리 셀의 채널의 전위는 채널과 제어 게이트의 용량성 결합에 의해 Vs1으로부터 증가된다. 따라서, 채널의 전위는 초기 전압이 하이로 설정되기 때문에 더 증가되어, 데이타가 오류로 기입되지 못하게 할 수 있다. 그 후의 시간 t5에서, 선택된 제어 게이트 라인 CG1은 20V로 설정되고 데이타는 선택된 메모리 셀로 기입된다.
데이타가 완전히 기입된 후, 제어 게이트, 선택 게이트 및 비트 라인은 순서대로 방전된다. 따라서, 기입 동작은 완료된다.
도 13은 또 다른 기입 동작의 타이밍도이다. 시간 t1에서, 선택 게이트 SG2는 전압 Vas(예를 들면, Vs1+Vthsg또는 Vs1+2Vthsg)로 설정되고 메모리 셀의 채널은 소오스 라인의 전압 Vs1으로 설정되며, 시간 t1A'에서는 선택 게이트 SG2는 전압 Vs1으로 설정된다. 따라서, 선택 게이트 SG2는 턴오프된다. 시간 t2에서, 제어 게이트 CG1 내지 CG8은 10V로 설정되고 채널은 약 8V로 증가된다. 그 후, 선택 게이트 SG2는 시간 t2A에서 0V로 설정되고 선택 게이트 SG1은 시간 t2B에서 전원 전압 Vcc로 설정되어, 비트 라인의 기입 데이타를 메모리 셀로 전송한다. 다시 말해서, 선택 게이트 SG1이 1이 기입될 때(기입 비-선택) 턴오프되기 때문에, 메모리 셀의 채널은 8V로 유지된다. 0이 기입되는 경우, 선택 게이트 SG1은 턴온되어 메모리 셀의 채널은 접지된다. 이 예에서, 데이타가 오류로 기입되지 못하게 하는 동일한 장점이 역시 도 12의 예에서와 같이 얻어질 수 있다.
기입 동작은 도 14에 도시되어 있는 바와 같은 타이밍에서 수행될 수 있다. 선택된 제어 게이트 CG1은 시간 t5에서 20V로 증가되고 선택 게이트 SG2는 시간 t5A에서 0V로 접지된다. 이 예에서, 데이타가 오류로 기입되지 못하게 하는 동일한 장점이 역시 도 12의 예에서와 같이 얻어질 수 있다.
그 후, 검증 판독 동작은 데이타가 충분히 기입되는 지의 여부를 검증하기 위해 수행된다. 도 15는 검증 판독 동작의 타이밍도를 도시한다.
도 15에서, 예비충전 신호 PRA1과 PRB1은 접지 전압에서 전원 전압 Vcc(시간 tv1)까지 변화되고, 비트 라인 BL1A과 BL1B(더미 비트 라인)은 각각(시간 tv2) VA1(예를 들면, 1.7V)과 VB1(예를 들면, 1.5V)로 예비충전된다.
예비충전이 완료된 후, 예비충전 PRA1과 PRB1은 Vss로 설정되고 비트 라인 BL1A는 부동 상태로 설정된다. 다음에, 선정된 전압은 행 디코더(3A)(시간 tv3)로부터 선택과 제어 게이트로 인가된다. 보다 상세하게, 0.5V의 전압은 제어 게이트 라인 CG1에 인가되고 4.5V의 전압은 제어 게이트 라인 CG2 내지 CG8과 제1 및 제2 선택 게이트 SG1과 SG2에 인가된다. 4.5V의 전압은 독출 부스터 회로(12)에 의해 전원 전압 Vcc로부터 부스트된 전압이고, 워드 라인 바이어스 회로(10)를 통해 제어 게이트 라인과 제1 및 제2 선택 게이트에 인가된다. 0이 적당히 메모리 셀 MC1에 기입되면, 메모리 셀의 임계 전압은 양성이여서 이로 인해 어떠한 셀 전류도 흐르지 않는다. 비트 라인의 BL1A의 전위는 1.7V로 된다. 1이 메모리 셀에 기입되거나 또는 0이 내부에 적당하게 기입되지 않으면, 셀 전류는 메모리 셀을 통해 흐르고, 비트 라인 BL1A의 전위는 1.5 이하로 감소한다. 다시 말해서, 비트 라인 BL1B는 1.5V의 예비충전 전압으로 된다.
시간 tv4에서, 1이 전원 전압 Vcc로서 검증 신호 VRFYA를 사용하여 기입되는 경우, 비트 라인 BL1A는 VrA(1.7V보다 높음)로 충전된다.
시간 tv5에서, 감지 증폭기 활성화 신호 φP는 전원 전압 Vcc로 설정되고 감지 증폭기 활성화 신호 φN은 감지 증폭기 SA1을 비활성화하는 접지 전압으로 설정된다. 시간 tv6에서, 평활 신호 φE는 전원 전압 Vcc로 설정되는 경우, 감지 증폭기 SA1는 평활화되고 노드 N1과 N2는 Vcc/2(예를 들면, 1.5V)로 설정된다. 시간 tv7에서, 감지 증폭기 선택 신호 SA와 SB는 전원 전압 Vcc로 설정된다. 비트 라인과 감지 증폭기가 상호 연결된 후, 감지 증폭기 활성화 신호 φN은 전원 전압 Vcc로 설정되고 감지 증폭기 활성화 신호 φP는 접지 전압으로 설정되며, 비트 라인 BL1A와 더미 비트 라인 BL1B 간의 전위차는 증폭되고, 재기입 데이타는 래치된다(시간 tv8). 즉, 만약 1 또는 0이 적절하게 기입된다면, 감지 증폭기(SA1)의 노드(N1 및 N2)가 전원 전압 및 접지 전압으로 각각 설정된다. 그 다음, 0가 더 이상 기입되지 않는다. 만약 0가 부적절하게 기입된다면, 노드(N1 및 N2)는 접지 전압 및 전원 전압으로 설정되고, 부가적인 기입이 실행된다.
만약 데이타가 메모리 셀들에 충분히 기입된다면, 노드(N1)는 판독을 확인한 결과 전원 전압(VCC)으로 설정되고 그리하여 노드(N1)의 포텐션을 모니터링함으로써 기입의 완료를 검출할 수 있다.
상술한 실시예에서, 오픈 비트 라인형 메모리 셀 어레이를 기용한다. 그러나, 본 발명은 폴드된 비트 라인 메모리 셀 어레이에 적합하고 단일의 종단형 메모리 셀 어레이에는 적합하지 않다.
종래 기술의 NAND형 EEPROM에서, 비트 라인으로 효율적으로 전송되는 기입 비선택 전위가 비트 라인으로부터 메모리 셀의 채널로 전송되고, 데이타는 소오스 라인 아래를 따른 메모리 셀로 부터 메모리 셀들에 순차적으로 기입된다. 예를 들어 도 2에 도시된 바와 같이, 제어 게이트선(CG1 내지 CG8)에 의해 선택된 메모리 셀들에 데이타를 기입하기 위해, 데이타가 제어 게이트선(CG8)에 접속된 메모리 셀에 일단 기입된 다음 제어 게이트선(CG7, CG6, CG5, CG4, CG3 및 CG1)에 이 순서로 접속되는 메모리 셀들에 기입된다.
대조적으로, 본 발명에 따르면 기입 비선택 전위(Vs1)이 소오스 라인으로 부터 메모리 셀의 채널로 전송된다. 소오스 라인의 전위(Vs1)을 메모리 셀의 임계 전압을 떨어뜨리지 않고 메모리 셀의 채널로 전송시키기 위해, 비트 라인을 따라 위치한 메모리셀에 데이타가 일단 기입되어야 한다. 예를 들어, 도 2에 도시된 제어 게이트선(CG1 내지 CG8)에 의해 선택된 메모리 셀에 데이타를 기입하기 위해, 제어 게이트선(CG1)에 접속된 메모리 셀에 데이타가 일단 기입된다. 데이타가 제어 게이트선(CG1)에 접속도니 메모리 셀에 기입될때, 메모리 셀은 소거 상태에서 다른 제어 게이트선(CG2 내지 CG8)에 접속되고 그리하여 메모리 셀의 임계 전압은 부(-)가 된다. 그러므로, 제어 게이트선(CG1 내지 CG8)의 전위(Vasc)이 도 12에 도시된 바와 같이 시간(t1)과 (t1A') 사이에서 0로 설정되더라도, 예를 들어 소오스 라인의 전위 Vs1이 전송될때, 전위 Vs1은 메모리 셀의 임계 전압에 의해 전위를 감소시키지 않고 채널로 전송될 수 있다.
상술한 바와 같이, 만약, 데이타가 비트 라인과 나란히 메모리 셀에 일단 기입된다면, 소오스 라인의 전위(Vs1)은 전위(Vsac)이 상기 실시예들의 Vs1 + Vthcell 보다 낮은 Vs1에 대응하더라도 메모리 셀의 채널에 전송될 수 있다. 만약 Vsac가 낮아질 수 있다면, 시간(t2) 이후에 상승하는 제어 게이트의 전압(△Vsac1 및 △Vsac)이 도 12에 도시된 바와 같이 증가될 수 있다; 따라서, 메모리 셀은 채널 전위가 훨씬 증가하고 신뢰도도 개선될 수 있다. 데이타가 제어 게이트선(CG1)에 접속된 메모리 셀에 일단 기입된 다음 제어 게이트선(CG2, CG3, CG4, CG5, CG6, CG7 및 CG8)에 이 순서로 접속된 메모리 셀에 기입된다.
소오스 라인의 전위(Vs1)(예를 들어, +5V)이 선택된 제어 게이트선의 메모리 셀로 전송될때, 제어 게이트선(CG1 내지 CG8)(도 12)의 전위 Vasc는 전위 Vs1이 임계 전압에 의해 감소되지 않고 전송될 수 있는 최소 전압이다. Vasc가 너무 크면, 채널 전위가 낮아지고 데이타가 에러로 기입되기 쉽게됨에 따라 시간(t2) 이후에 상승하는 제어 게이트의 전압(△Vsac1 및 △Vsac)은 낮아진다. 데이타가 비트 라인과 나란히 위치한 메모리 셀에 일단 기입되면, 소오스 라인의 전위(Vs1)이 전송될 경우 다음과 같이 전위 Vasc를 설정하기에 가장 적합하다.
데이타가 도 2에 도시된 바와 같이 메모리 셀 MC1에 기입될때, 메모리 셀(MC1 내지 MC8)의 임계 전압이 모두 부(-)이고 그리하여 제어 게이트(CG1 내지 CG8)는 전압(Vs1)으로 설정된다. 그렇지 않다면, 메모리 셀의 임계 전압이 모두 Vdcell(예를 들어, -1V) 또는 그보다 낮고, 제어 게이트는 Vs1- ｜Vdcell｜(예를 들어, 4V)로 설정될 수 있다.
데이타가 메모리 셀(MC2)에 기입될때 메모리 셀(MC1)의 임계 전압만이 정(+)인 경우이기 때문에, 제어 게이트선(CG1)은 Vs1+Vthcell로 설정되고 제어 게이트선(CG2 내지 CG8)은 Vs1 또는 Vs1-｜Vdcell｜로 설정될 수 있다. Vthcell은 메모리 셀의 임계 전압을 0 상태이며, 예를 들어, 1V로 나타낸다. 그리하여 제어 게이트선(CG1)은 6V로 설정될 수 있다.
유사하게, 데이타가 메모리 셀(MC6)에 기입될때, 제어 게이트선(CG1 내지CG5)는 제어 게이트선(CG1 내지 CG5)는 Vs1+Vthcell로 설정되고 제어 게이트선(CG7 및 CG8)은 Vs1 또는 Vs1-｜Vdcell｜로 설정될 수 있다.
데이타가 임의의 메모리 셀에 기입된다 하더라도, 제1 선택 게이트선(SG1)은 접지 전위에 설정될 수 있고 제2 선택 게이트선(SG2)은 소오스 라인의 전위 Vs1이 메모리 셀의 채널로 전송되는 동안 Vas로 설정될 수 있다. Vas는 임계 전압에서 감소되지 않고 전송될 수 있고 예를 들어, Vs1+Vthsg 또는 Vs1+2Vthsg로 설정될 수 있는 Vs1에서의 전압이다.
도 16 내지 18 각각은 기입 모드에서 제어 및 선택 게이트의 동작 타이밍에 대한 수정을 도시한다.
도 16은 도 2의 메모리 셀(MC1)에 기입되는 데이타의 예를 도시한다. 이 예에서, 시간(tlq)에서 소오스 라인(SL) 및 제2 선택 게이트(SG2)가 전원 전압보다 높고 소거 전압보다 낮은 기입 비선택 전위와 같은 전압(Vs1)으로 충전된다. 그후, 시간(t2q)에서, 메모리 셀의 채널 전압이 채널과 제어 게이트(CG)의 용량성 결합에 의해 대략 8V로 증가되는 결과, 제어 게이트선(CG1)의 전압이 20V로 증가되고 제어 게이트선(CG2 내지 CG8)들이 10V로 각각 증가된다. 제2 선택 게이트(SG2)는 시간(t3q)에서 0V에 설정된 다음 제1 선택 게이트(SG1)는 시간(t4q)에서 전원 전압(Vcc)로 설정된다. 그 결과, 0 기입 트랜지스터의 채널이 0V로 방전되는 동안 1 기입 트랜지스터 채널은 8V에서 홀드된다.
도 17의 시간(tlq) 내지 시간(t3q)에서 동작들은 도 16에서의 동작들과 동일하다. 도 17에서, 제2 선택 게이트(SG2)는 시간(t3q)에서 0V로 설정된 다음 소오스 라인(SL)은 전원 전압(Vcc)로 설정된다.
도 18에서 시간(tlq) 내지 (t3q)에서의 동작들 또한 도 16에서의 것들과 동일하다. 도 18에서, 제2 선택 게이트(SG2)는 시간(t3q)에서 0V로 설정된 다음 소오스 라인(SL)은 접지 전압(0V)로 설정된다.
도 16 내지 18에 도시된 동작은 전압(Vas), 전압 Vasc등을 필요로 하지 않기 때문에, 이들은 단순화 및 안정될 수 있다. 또한, 이 전압들을 발생하기 위한 회로가 필요치 않아 장치내의 회로 영역이 감소될 수 있고 전력 소모가 감소될 수 있다.
도 19는 기입 모드에서 제어 및 선택 게이트의 동작 타이밍에 애한 다른 수정을 도시한다. 도 16의 동작에서, 제어 게이트선(CG1 내지 CG8)는 시간(t1q 및 t2q) 사이에서 접지 전압 0V로 설정된다. 도 19의 동작에서, 제어 게이트선(CG1 내지 CG8)은 시간(t1q) 및 시간(t2q) 사이에서 기입 비선택 전위(Vs1)으로 설정되고, 이 경우에서, 메모리 셀의 채널이 시간(t1q) 및 시간(t2q) 사이에서 소오스 라인으로 부터 충전된다.
본 발명의 기입 동작에서, 비트 라인의 전위는 1이 기입되는 전원 전압(Vcc) 보다 더 낮아질 수 있다. 이는 이제 도 29를 참조하여 기술될 것이다. 또한 도 29는 도 2의 메모리 셀(MC1)에 데이타를 기입하는 동작을 설명한다.
시간(t1pq)에서, 소오스 라인(SL)이 제2 선택 게이트(SG2)가 시간(t3pq)에서 0V로 설정된 다음 제1 선택 게이트(SG1)는 시간(t4pq)에서 1V로 설정된다. 이 시간 주기동안, 0 이 기입된 비트 라인은 0V로 충전되는 한편, 1이 기입되는 비트 라인은 0.7V로 충전된다. 비트 라인을 0.7V로 충전시키기 위해, 비트 라인 선택 신호(SS1)만이 1.6V로 설정된다. 그리하여 0가 기입되는 채널은 0V로 방전된다. 반면, 1이 기입될때, 비트 라인의 전압은 0.7V이고 제1 선택 게이트 SG1이 게이트 전극으로서 기능하는 선택된 트랜지스터의 게이트 임계 전압이 대략 0.6V이여서 트랜지스터는 턴 오프된다. 그리하여 1이 기입되는 채널은 8V에서 유지된다. 소오스 라인은 제2 선택 게이트 SG2가 시간(t3pq)에서 0V로 설정된 다음 전원 전압 Vcc 또는 0V로 설정된다.
본 발명의 데이타 판독 및 소거 동작은 T. Tanaka et al., IEEE J. Solid-State Circuit, Vol.29, pp. 1366-1373, 1994와 같은 종래의 기술의 것과 유사하다. 판독 동작만을 이하 기술할 것이다.
도 20을 참조하면, 메모리 셀(MC1)로 부터 데이타 판독 동작이 도 2에 도시된다.
일단, 예비충전 신호(PRA1및 PRB1)들이 접지로 부터 전원 전압(시간 tr1)로 변경되고, 비트 라인(BL1A 및 BL1B)은 전압 VA1(예를 들어, 1.7V) 및 전압 VB1(예를 들어, 1.5V)으로 예비충전된다. 예비충전된 다음, 예비충전 신호(PRA1및 PRB1)는 둘다 접지 전압으로 설정되고, 비트 라인(BL1A)는 부동 상태로 설정된다. 그 다음, 선정된 전압이 행 디코더(3A)에서 선택 및 제어 게이트(시간 tr3)로 인가된다. 제어 게이트선(CG1)은 0V로 설정되고 제어 게이트선(CG2 내지 CG8)는 4.5V로 설정되며, 제1 및 제2 선택 게이트선(SG1 내지 SG2) 또한 4.5V로 설정된다. 제어 및 선택 게이트선의 전위는 독출 부스터 회로(12)에 의한 전원 전압으로 부터 부스트된 전위이며, 워드 라인 바이어스 회로를 통하여 제어 게이트에 인가되고 선택 게이트 바이어스 회로(11)를 통하여 선택 게이트에 인가된다.
메모리 셀(MC1)에 저장된 데이타가 0일때, 메모리 셀의 임계 전압은 정(+)이며 그리하여 전류가 흐르지 않고 비트 라인(BL1A)의 전위는 1.7V에 머무른다. 메모리셀(MC1)에 저장된 데이타가 1일때, 메모리 셀로 부터 전류가 흐르고 그리하여 비트 라인(BL1A)의 전위는 1.5V로 감소된다. 한편으로, (더미)비트 라인(BL1B)은 예비충전 전위 1.5V에 머무른다.
그다음, 시간(tr4)에서, 감지 증폭기 활성 신호(ψP)가 전원 전압(Vcc)으로 설정되고 감지 증폭기 활성 신호(ψN)는 감지 증폭기(SA1)를 불활성시키기 위해 접지 전위로 설정된다. 시간(tr5)에서, 등화 신호(ψE)는 전원 전압(Vcc)로 설정되고, 감지 증폭기(SA1)는 등화되어 노드(N1 및 N2)들이 Vcc/2(예를 들어, 1.5V)로 설저오딘다. 시간(tr6)에서, 감지 증폭기 선택 신호(SA및 SB)는 전원 전압으로 설정된다. 비트 라인과 감지 증폭기가 상호 접속된 다음, 감지 증폭기 활성 신호(ψN)는 전원 전압으로 설정되고 감지 증폭기 활성 신호(ψP)는 접지 전압으로 설정되며, 비트 라인(BL1A 및 BL1B) 사이의 전위차가 증폭되고, 판독 데이타가 감지 증폭기(SA1)(시간 tr7)에서 래치된다.
그후, 열 선택 신호(CSL1)의 레벨은 하이로 되고, 감지 증폭기(SA1)에서 래치된 데이타는 데이타선(IO 및 /IO)을 통하여 출력된다. 본 발명은 도 21 내지 23에서 도시된 바와 같은 메모리 셀 어레이에 적용될 수 있다. 메모리 셀 어레이에서, 각 NAND 셀의 소오스측상의 선택 게이트는 공통 신호 라인으로서 소오스 라인이 아닌 비트 라인에 접속된다. 도 21 내지 23에 도시된 메모리 셀 어레이들 간의 차이는 하나의 NAND 셀에 접속된 선택 게이트 트랜지스터들의 수에 있다. 그 수는 도 21에서는 2이고, 도 22에서는 4이며, 도 23에서는 3이다. 이들 도면에서, E는 임계 전압 Vth가 0보다 크게 설정되어 있는 증진형 트랜지스터 (E 타입)을 나타내고, D는 임계 전압 Vth가 0보다 작게 설정되어 있는 공핍형 트랜지스터 (D 타입)을 나타낸다. I는 임계 전압이 양의 값으로 설정되어 있는 트랜지스터를 나타내고, E'는 임계 전압이 D 및 E 타입들 중 하나 또는 0.7V와 같은 별개의 값으로 설정되어 있는 트랜지스터이다.
상기 메모리 셀 어레이들 각각에서, 공통 신호 라인들은 각각의 NAND 셀의 그들 각 단부들에 접속되고, 공통 신호 라인들 중 하나는 비트 라인으로서의 역할 하며, 다른 것들은 소오스 라인으로서의 역할을 한다. 도 21 내지 23에서, 공통 신호 라인 BL01이 비트 라인으로서의 역할을 하면, 기입 비선택 전위는 공통 신호 라인 BL1A를 통해 메모리 셀의 채널에 인가된다. 그러한 메모리 셀 어레이에서, 감지 증폭기는 도 24에 도시된 바와 같이, 공통 신호 라인 BL0A, BL1A, . . . 각각의 한 단부에 접속되고, 소오스 라인 충전 회로(191)은 도 25에 도시된 바와 같이, 다른 단부에 제공될 수 있다. 소오스 라인 바이어스 회로(9) (도 1에 도시됨)으로부터 출력된 전압 Vs1은 소오스 라인 충전 회로(191) 및 공통 신호 라인 BL0A, BL1A, . . .을 통해 메모리 셀에 인가된다. 전압 Vs1을 트랜지스터의 임계 전압만큼 감소되지 않은 채로 메모리 셀에 인가하기 위해서는, 도 25에 도시된 트랜지스터(191a, 191b 및 191d)의 게이트에 인가된 전압 vbi가 약 6V로 증가되어야만 한다. 도 24에 도시된 감지 증폭기가 도 3에 도시된 회로와 거의 동일하기 때문에, 그 설명은 생략한다.
상기 실시예에서, 본 발명은 NAND 셀 타입의 EEPROM에 적용된다. 그러나, 이에 국한되는 것이 아니라, NOR 타입, AND 타입 (A. Nozoe, ISSCC, Digest of Technical Paper, 1995), DINOR 타입 (S. Kobayashi, ISSCC, Digest of Technical Paper, 1995), Virtual Ground Array 타입 (Lee et al., Symposium on VLSI Circuits, Digest of Technical Paper, 1994)과 같은 모든 메모리 셀 어레이에 적용될 수 있다. 더구나, 본 발명은 플래쉬 메모리 뿐만 아니라, 마스크 ROM, EPROM 등에도 적용될 수 있다.
추가적인 장점들 및 변형들은 당업자에 의해 쉽게 이행될 수 있다. 따라서, 더 넓은 의미에서의 본 발명은 본 명세서에서 기술된 특정 설명 및 예시적 실시예들에 국한되지 않는다. 따라서, 다양한 변형이 첨부된 특허청구의 범위에서 정의된 본 발명의 범위 및 개념을 벗어나지 않는 한도에서 이루어질 수 있음을 알 수 있다.
채널이 부동 상태로 되기 전에 예비충전 전위를 증가시킴으로써 메모리 셀의 채널과 워드라인의 용량성 결합후에 기입 금지 전압을 충분히 증가시키기 쉽고, 잘못된 기입 여유를 확장시켜 신뢰성을 증가시킬 수 있는 비휘발성 반도체 메모리 장치를 제공된다.

Claims (74)

  1. 비휘발성 반도체 메모리 장치에 있어서,
    적어도 하나의 비휘발성 메모리 셀을 갖는 메모리 셀부; 및
    상기 메모리 셀부의 한 단부로부터 상기 메모리 셀부로 기입 비선택 전위를 인가하고, 상기 메모리 셀부의 다른 단부로부터 기입 데이타를 제공하여 상기 메모리 셀부의 선택된 비휘발성 메모리 셀 내에 원하는 기입 상태를 설정하는 제어 회로
    를 포함하는 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 기입 비선택 전위는 전원 전압보다 높은 비휘발성 메모리 반도체 장치.
  3. 비휘발성 반도체 메모리 장치에 있어서,
    적어도 하나의 비휘발성 메모리 셀을 갖는 메모리 셀부;
    상기 메모리 셀부의 한 단부에 접속된 제1 공통 신호 라인;
    상기 메모리 셀부의 다른 단부에 접속된 제2 공통 신호 라인;
    상기 제2 공통 신호 라인에 결합된 제1 전압 공급 회로; 및
    상기 제2 공통 신호 라인을 통해 상기 제1 전압 공급 회로로부터 상기 메모리 셀부로 기입 비선택 전위를 인가함으로써 상기 메모리 셀부를 기입 비선택 상태로 설정하고, 상기 제1 공통 신호 라인으로부터 상기 메모리 셀부로 선정된 전압을 인가하여 상기 메모리 셀부 내에 원하는 기입 상태를 설정하는 제어 회로
    를 포함하는 비휘발성 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제어 회로는 상기 기입 비선택 전위가 데이타 기입 모드에서 상기 메모리 셀부에 인가될 때, 전원 전압보다 높은 전압을 상기 비휘발성 메모리 셀의 제어 게이트에 인가하는 비휘발성 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 제어 회로는 상기 기입 비선택 전위가 데이타 기입 모드에서 상기 메모리 셀부에 인가될 때, 적어도 상기 비휘발성 메모리 셀의 임계 전압만큼 상기 기입 비선택 전위보다 높은 전압을 상기 비휘발성 메모리 셀의 제어 게이트에 인가하는 비휘발성 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 메모리 셀부의 상기 기입 상태는 상기 제1 공통 신호 라인에 제공될 기입 데이타에 따라 설정되는 비휘발성 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1 기입 데이타가 상기 제1 공통 신호 라인에 공급될 때, 상기 메모리 셀부 내에 설정된 상기 기입 비선택 상태는 기입 선택 상태로 변경되고, 로직 레벨이 상기 제1 기입 데이타의 로직 레벨과는 다른 제2 기입 데이타가 상기 제1 공통 신호 라인에 공급될 때, 상기 기입 비선택 상태는 상기 메모리 셀부 내에 유지되는 비휘발성 반도체 메모리 장치.
  8. 제3항에 있어서, 상기 기입 비선택 전위가 전원 전압보다 높은 비휘발성 반도체 메모리 장치.
  9. 제3항에 있어서, 상기 비휘발성 메모리 셀에 기입될 데이타를 저장하기 위해, 상기 제1 공통 신호 라인에 결합된 비트 라인 제어 회로를 더 포함하는 비휘발성 반도체 메모리 장치.
  10. 제3항에 있어서, 상기 제1 공통 신호 라인은 비트 라인이고, 상기 제2 공통 신호 라인은 소오스 라인이며, 상기 소오스 라인은 워드 라인에 공통으로 접속된 복수개의 메모리 셀부들에 의해 공유되는 비휘발성 반도체 메모리 장치.
  11. 제3항에 있어서, 상기 메모리 셀부는 직렬로 접속된 복수개의 비휘발성 메모리 셀들을 포함하고, 상기 제1 공통 신호 라인 쪽의 상기 비휘발성 메모리 셀들 중 하나로부터 순차적으로 데이타를 기입하는 비휘발성 반도체 메모리 장치.
  12. 제3항에 있어서, 데이타 판독 모드에서 상기 비휘발성 메모리 셀의 제어 게이트에 인가될 독출 전압을 발생하기 위한 독출 전압 발생 회로를 더 포함하는 비휘발성 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 제1 전압 공급 회로는 상기 독출 전압 발생 회로로부터 출력된 독출 전압을 상기 제2 공통 신호 라인에 전달하는 비휘발성 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 독출 전압 발생 회로는 부스터 회로, 및 상기 부스터 회로의 출력 전압을 선정된 전압으로 제한하기 위한 리미터 회로를 포함하고, 상기 리미터 회로는 데이타 기입 및 판독 모드들에서 상기 출력 전압을 서로 다른 전위로 설정하는 비휘발성 반도체 메모리 장치.
  15. 제3항에 있어서, 상기 기입 비선택 상태의 상기 메모리 셀부로부터 전하가 방전되는 기입 선택 상태는 제1 기입 상태를 형성하고, 상기 기입 비선택 상태가 상기 메모리 셀부 내에 유지되는 상태는 제2 기입 상태를 형성하는 비휘발성 반도체 메모리 장치.
  16. 비휘발성 반도체 메모리 장치에 있어서,
    적어도 하나의 비휘발성 메모리 셀을 갖는 메모리 셀부;
    상기 메모리 셀부의 한 단부에 접속된 제1 공통 신호 라인;
    상기 메모리 셀부의 다른 단부에 접속된 제2 공통 신호 라인;
    상기 제1 공통 신호 라인과 상기 메모리 셀부 사이에 배열된 제1 선택 게이트;
    상기 제2 공통 신호 라인과 상기 메모리 셀부 사이에 배열된 제2 선택 게이트;
    상기 제2 공통 신호 라인에 결합된 제1 전압 공급 회로; 및
    상기 제2 공통 신호 라인을 통해 상기 제1 전압 공급 회로로부터 상기 메모리 셀부로 기입 비선택 전위를 인가함으로써 상기 메모리 셀부를 기입 비선택 상태로 설정하기 위해 상기 제1 선택 게이트를 턴오프시키고 상기 제2 선택 게이트를 턴온시키며, 상기 제1 공통 신호 라인에 전달된 기입 데이타에 기초하여 상기 메모리 셀부 내에 원하는 기입 상태를 설정하기 위해 상기 제2 선택 게이트를 턴오프시키기 위한 제어 회로
    를 포함하는 비휘발성 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 제어 회로는 상기 기입 비선택 전위가 데이타 기입 모드에서 상기 메모리 셀부에 인가될 때, 전원 전압보다 높은 전압을 상기 제2 선택 게이트에 인가하는 비휘발성 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 제어 회로는 상기 기입 비선택 전위가 데이타 기입 모드에서 상기 메모리 셀부에 인가될 때, 적어도 상기 제2 선택 게이트의 임계 전압만큼 상기 기입 비선택 전위보다 높은 전압을 상기 제2 선택 게이트에 인가하는 비휘발성 반도체 메모리 장치.
  19. 제16항에 있어서, 상기 제어 회로는 상기 기입 비선택 전위가 데이타 기입 모드에서 상기 메모리 셀부에 인가될 때, 전원 전압보다 높은 전압을 상기 비휘발성 메모리 셀의 제어 게이트에 인가하는 비휘발성 반도체 메모리 장치.
  20. 제16항에 있어서, 상기 제어 회로는 상기 기입 비선택 전위가 데이타 기입 모드에서 상기 메모리 셀부에 인가될 때, 적어도 상기 비휘발성 메모리 셀의 임계 전압만큼 상기 기입 비선택 전위보다 높은 전압을 상기 비휘발성 메모리 셀의 제어 게이트에 인가하는 비휘발성 반도체 메모리 장치.
  21. 제16항에 있어서, 상기 메모리 셀부의 상기 기입 상태는 상기 제1 공통 신호 라인에 제공될 기입 데이타에 따라 설정되는 비휘발성 반도체 메모리 장치.
  22. 제21항에 있어서, 제1 기입 데이타가 상기 제1 공통 신호 라인에 전달될 때, 제1 선택 게이트는 턴온되어, 이 턴온된 제1 선택 게이트를 통해 상기 기입 비선택 상태의 상기 메모리 셀부로부터 상기 제1 공통 신호 라인으로 방전되어 상기 기입 비선택 상태를 기입 선택 상태로 변경하고, 로직 레벨이 상기 제1 기입 데이타의 로직 레벨과는 다른 제2 기입 데이타가 상기 제1 공통 신호 라인에 전달될 때, 상기 제1 선택 게이트는 턴오프되어 상기 메모리 셀부 내에 상기 기입 비선택 상태를 유지하는 비휘발성 반도체 메모리 장치.
  23. 제16항에 있어서, 상기 기입 비선택 전위는 전원 전압보다 높은 비휘발성 반도체 메모리 장치.
  24. 제16항에 있어서, 상기 비휘발성 메모리 셀에 기입될 데이타를 저장하기 위해, 상기 제1 공통 신호 라인에 결합된 비트 라인 제어 회로를 더 포함하는 비휘발성 반도체 메모리 장치.
  25. 제16항에 있어서, 상기 제1 공통 신호 라인은 비트 라인이고, 상기 제2 공통 신호 라인은 소오스 라인이며, 상기 소오스 라인은 워드 라인에 공통으로 접속된 복수개의 메모리 셀부들에 의해 공유되는 비휘발성 반도체 메모리 장치.
  26. 제16항에 있어서, 상기 메모리 셀부는 직렬로 접속된 복수개의 비휘발성 메모리 셀들을 포함하고, 상기 제1 공통 신호 라인 쪽의 상기 비휘발성 메모리 셀들 중 하나로부터 순차적으로 데이타를 기입하는 비휘발성 반도체 메모리 장치.
  27. 제16항에 있어서, 데이타 판독 모드에서 상기 비휘발성 메모리 셀의 제어 게이트에 인가될 독출 전압을 발생하기 위한 독출 전압 발생 회로를 더 포함하는 비휘발성 반도체 메모리 장치.
  28. 제27항에 있어서, 상기 제1 전압 공급 회로는 상기 독출 전압 발생 회로로부터 출력된 독출 전압을 상기 제2 공통 신호 라인에 전달하는 비휘발성 반도체 메모리 장치.
  29. 제27항에 있어서, 상기 독출 전압 발생 회로는 부스터 회로, 및 상기 부스터 회로의 출력 전압을 선정된 전압으로 제한하기 위한 리미터 회로를 포함하고, 상기 리미터 회로는 데이타 기입 및 판독 모드들에서 상기 출력 전압을 서로 다른 전위로 설정하는 비휘발성 반도체 메모리 장치.
  30. 제16항에 있어서, 상기 기입 비선택 상태의 상기 메모리 셀부로부터 전하가 방전되는 기입 선택 상태는 제1 기입 상태를 형성하고, 상기 기입 비선택 상태가 상기 메모리 셀부 내에 유지되는 상태는 제2 기입 상태를 형성하는 비휘발성 반도체 메모리 장치.
  31. 제16항에 있어서, 데이타 기입 모드에서, 상기 제어 회로는 상기 제1 전압 공급 회로로 하여금 상기 기입 비선택 전위를 상기 제2 공통 신호 라인 및 상기 제2 선택 게이트에 인가하게 하고, 제2 전압 공급 회로로 하여금 상기 비휘발성 메모리 셀의 제어 게이트에 전압을 인가하게 하여, 상기 제어 게이트와 상기 비휘발성 메모리 셀의 채널과의 용량성 결합에 의해 부스트된 기입 방지 전압을 발생시키며, 상기 제2 선택 게이트를 접지 전위로 설정하고, 제1 선택 게이트 전압을 상기 제1 선택 게이트에 인가하는 비휘발성 반도체 메모리 장치.
  32. 제16항에 있어서, 데이타 기입 모드에서, 상기 제어 회로는 상기 제1 전압 공급 회로로 하여금 상기 기입 비선택 전위를 상기 제2 공통 신호 라인 및 상기 제2 선택 게이트에 인가하게 하고, 제2 전압 공급 회로로 하여금 상기 비휘발성 메모리 셀의 제어 게이트에 전압을 인가하게 하여, 상기 제어 게이트와 상기 비휘발성 메모리 셀의 채널과의 용량성 결합에 의해 부스트된 기입 방지 전압을 발생시키며, 상기 제2 선택 게이트를 접지 전위로 설정하고, 상기 제1 선택 게이트를 제1 선택 게이트 전압으로 설정하며, 상기 제2 공통 신호 라인을 상기 기입 비선택 전위로부터 전원 전압으로 강하시키는 비휘발성 반도체 메모리 장치.
  33. 제16항에 있어서, 데이타 기입 모드에서, 상기 제어 회로는 상기 제1 전압 공급 회로로 하여금 상기 기입 비선택 전위를 상기 제2 공통 신호 라인 및 상기 제2 선택 게이트에 인가하게 하고, 제2 전압 공급 회로로 하여금 상기 기입 비선택 전위를 상기 비휘발성 메모리 셀의 제어 게이트에 인가하게 하여, 상기 제어 게이트와 상기 비휘발성 메모리 셀의 채널과의 용량성 결합에 의해 부스트된 기입 방지 전압을 발생시키며, 상기 제2 선택 게이트를 접지 전위로 설정하고, 제1 선택 게이트 전압을 상기 제1 선택 게이트에 인가하는 비휘발성 반도체 메모리 장치.
  34. 비휘발성 반도체 메모리 장치에 있어서,
    적어도 한 개의 비휘발성 메모리 셀을 구비한 메모리 셀부;
    상기 메모리 셀부의 한 단에 접속된 제1 공통 신호 라인;
    상기 메모리 셀부의 다른 단에 접속된 제2 공통 신호 라인;
    상기 제2 공통 신호 라인에 접속되어, 상기 제2 공통 신호 라인에 기입 비선택 전위를 인가하기 위한 제1 전압 인가 회로;
    상기 제1 공통 신호 라인에 상기 메모리 셀부의 상기 한 단을 접속하기 위한 제1 선택 게이트;
    상기 제2 공통 신호 라인에 상기 메모리 셀부의 상기 다른 단을 접속하기 위한 제2 선택 게이트;
    상기 제1 선택 게이트, 상기 제2 선택 게이트, 및 상기 비휘발성 메모리 셀의 제어 게이트에 선정된 전압을 인가하기 위한 제2 전압 인가 회로; 및
    데이타 기입 모드에서, 상기 제2 전압 인가 회로로 하여금, 상기 제1 선택 게이트에 접지 전위를 인가하게 하고, 상기 비휘발성 메모리 셀의 상기 제어 게이트에 적어도 상기 비휘발성 메모리 셀의 임계 전압만큼 상기 기입 비선택 전위보다 높은 전압을 인가하게 하고, 상기 제2 선택 게이트에 적어도 상기 제2 선택 게이트의 임계 전압만큼 상기 기입 비선택 전위보다 높은 전압을 인가하게 한 다음, 상기 메모리 셀부를 기입 비선택 상태로 설정하기 위해 상기 제2 선택 게이트에 상기 접지 전위를 인가하게 하고, 다음에 상기 메모리 셀부에 원하는 기입 상태를 설정하기 위해 상기 제1 선택 게이트에 제1 선택 게이트 전압을 인가하게 하기 위한 제어 회로
    를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  35. 제34항에 있어서,
    상기 제어 회로는 상기 제1 전압 인가회로로 하여금 상기 메모리 셀부에 기입 비선택 전위를 인가하게 한 다음, 상기 제2 전압 인가회로로 하여금 상기 비휘발성 메모리 셀의 제어 게이트에 전압을 인가하게 하여 상기 비휘발성 메모리 셀의 채널과 그 제어 게이트의 용량성 결합에 의해 부스트된(boosted) 기입 금지 전압을 발생하게 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  36. 제35항에 있어서,
    상기 제2 전압 인가회로는 상기 기입 금지 전압을 발생하기 위한 전압을 상기 비휘발성 메모리 셀의 상기 제어 게이트에 인가한 다음, 상기 제1 선택 게이트에 제1 선택 게이트 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  37. 제35항에 있어서,
    상기 제2 전압 인가회로는 상기 제1 선택 게이트에 제1 선택 게이트 전압을 인가한 다음, 상기 기입 금지 전압을 발생하기 위한 전압을 상기 비휘발성 메모리 셀의 상기 제어 게이트에 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  38. 제34항에 있어서,
    상기 메모리 셀부의 기입 상태는 상기 제1 공통 신호 라인에 인가될 기입 데이타에 따라 설정되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  39. 제38항에 있어서,
    제1 기입 데이타가 상기 제1 공통 신호 라인에 전송될 때, 상기 제1 선택 게이트가 턴 온되어 상기 턴 온된 제1 선택 게이트를 통해 상기 기입 비선택 상태의 상기 메모리 셀부에서 상기 제1 공통 신호 라인으로 방전하고 상기 기입 비선택 상태를 기입 선택 상태로 바꾸며, 논리 레벨이 상기 제1 기입 데이타의 논리 레벨과는 다른 제2 기입 데이타가 상기 제1 공통 신호 라인에 전송될 때, 상기 제1 선택 게이트가 턴 오프되어 상기 기입 비선택 상태를 상기 메모리 셀부에 유지하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  40. 제34항에 있어서,
    상기 기입 비선택 전위는 전원 전압보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  41. 제34항에 있어서,
    상기 제1 공통 신호 라인에 접속되어, 상기 비휘발성 메모리 셀에 기입될 데이타를 저장하기 위한 비트 라인 제어 회로를 더 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  42. 제34항에 있어서,
    상기 제1 공통 신호 라인은 비트 라인이고, 상기 제2 공통 신호 라인은 소오스 라인이며, 상기 소오스 라인은 워드 라인에 공통으로 접속된 다수의 메모리 셀부에 의해 공유되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  43. 제34항에 있어서,
    상기 메모리 셀부는 직렬로 접속된 다수의 비휘발성 메모리 셀을 구비하고, 상기 제1 공통 신호 라인과 나란히 상기 비휘발성 메모리 셀중의 하나로부터 순차적으로 데이타를 기입하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  44. 제34항에 있어서,
    데이타 판독 모드에서 상기 비휘발성 메모리 셀의 제어 게이트에 인가될 독출 전압(readout voltage)을 발생하기 위한 독출 전압 발생 회로를 더 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  45. 제44항에 있어서,
    상기 제1 전압 인가 회로는 상기 독출 전압 발생 회로로부터 출력된 상기 독출 전압을 상기 제2 공통 신호 라인으로 전송하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  46. 제44항에 있어서,
    상기 독출 전압 발생 회로는 부스터 회로(booster circuit)와 상기 부스터 회로의 출력 전압을 선정된 전압으로 제한하기 위한 리미터 회로(limiter circuit)를 구비하되, 상기 리미터 회로는 데이타 기입 및 판독 모드에서 상기 출력 전압을 서로 다른 전위로 설정하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  47. 제34항에 있어서,
    전하가 상기 기입 비선택 상태의 상기 메모리 셀부로부터 방전되는 기입 선택 상태는 제1 기입 상태를 형성하고, 상기 기입 비선택 상태가 상기 메모리 셀부에 유지되어 있는 상태는 제2 기입 상태를 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  48. 비휘발성 반도체 메모리 장치에 있어서,
    적어도 한 개의 비휘발성 메모리 셀을 구비한 메모리 셀부;
    상기 메모리 셀부의 한 단에 접속된 제1 공통 신호 라인;
    상기 메모리 셀부의 다른 단에 접속된 제2 공통 신호 라인;
    상기 제1 공통 신호 라인에 상기 메모리 셀부의 상기 한 단을 접속하기 위한 제1 선택 게이트;
    상기 제2 공통 신호 라인에 상기 메모리 셀부의 상기 다른 단을 접속하기 위한 제2 선택 게이트;
    상기 제2 공통 신호 라인 및 상기 제2 선택 게이트에 접속되어, 상기 제2 공통 신호 라인과 상기 제2 선택 게이트에 기입 비선택 전위를 인가하기 위한 제1 전압 인가 회로;
    상기 제1 선택 게이트 및 상기 비휘발성 메모리 셀의 제어 게이트에 선정된 전압을 인가하기 위한 제2 전압 인가 회로; 및
    데이타 기입 모드에서, 상기 제2 전압 인가 회로로 하여금, 상기 제1 선택 게이트 및 상기 비휘발성 메모리 셀의 상기 제어 게이트에 접지 전위를 인가하게 하고, 상기 메모리 셀부를 기입 비선택 상태로 설정하기 위해 상기 제2 선택 게이트 및 상기 제2 공통 신호 라인에 상기 기입 비선택 전위를 인가하게 한 다음, 상기 제2 선택 게이트에 상기 접지 전위를 인가하게 하며, 상기 제1 전압 인가 회로로 하여금 상기 메모리 셀부에 원하는 기입 상태를 설정하기 위해 상기 제1 선택 게이트에 제1 선택 게이트 전압을 인가하게 하기 위한 제어 회로
    를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  49. 제48항에 있어서,
    상기 제어 회로는 상기 제1 전압 인가회로로 하여금 상기 제2 선택 게이트와 상기 제2 공통 신호 라인에 상기 기입 비선택 전위를 인가하게 한 다음, 상기 제2 전압 인가회로로 하여금 상기 비휘발성 메모리 셀의 상기 제어 게이트에 전압을 인가하게 하여 상기 비휘발성 메모리 셀의 채널과 그 제어 게이트의 용량성 결합에 의해 부스트된(boosted) 기입 금지 전압을 발생하게 하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  50. 제49항에 있어서,
    상기 제2 전압 인가회로는 상기 기입 금지 전압을 발생하기 위한 전압을 상기 비휘발성 메모리 셀의 상기 제어 게이트에 인가한 다음, 상기 제1 선택 게이트에 제1 선택 게이트 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  51. 제49항에 있어서,
    상기 제2 전압 인가회로는 상기 제1 선택 게이트에 제1 선택 게이트 전압을 인가한 다음, 상기 기입 금지 전압을 발생하기 위한 전압을 상기 비휘발성 메모리 셀의 상기 제어 게이트에 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  52. 제48항에 있어서,
    상기 메모리 셀부의 상기 기입 상태는 상기 제1 공통 신호 라인에 인가될 기입 데이타에 따라 설정되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  53. 제48항에 있어서,
    상기 제1 기입 데이타가 상기 제1 공통 신호 라인에 전송될 때, 상기 제1 선택 게이트가 턴 온되어 상기 턴 온된 제1 선택 게이트를 통해 상기 기입 비선택 상태의 상기 메모리 셀부에서 상기 제1 공통 신호 라인으로 방전하고 상기 기입 비선택 상태를 기입 선택 상태로 바꾸며, 그 논리 레벨이 상기 제1 기입 데이타의 논리 레벨과는 다른 제2 기입 데이타가 상기 제1 공통 신호 라인으로 전송될 때, 상기 제1 선택 게이트가 턴 오프되어 상기 기입 비선택 상태를 상기 메모리 셀부에 유지하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  54. 제48항에 있어서,
    상기 기입 비선택 전위는 전원 전압보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  55. 제48항에 있어서,
    상기 제1 공통 신호 라인에 접속되어, 상기 비휘발성 메모리 셀에 기입될 데이타를 저장하기 위한 비트 라인 제어 회로를 더 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  56. 제48항에 있어서,
    상기 제1 공통 신호 라인은 비트 라인이고, 상기 제2 공통 신호 라인은 소오스 라인이되, 상기 소오스 라인은 워드 라인에 공통으로 접속된 다수의 메모리 셀부에 의해 공유되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  57. 제48항에 있어서,
    상기 메모리 셀부는 직렬로 접속된 다수의 비휘발성 메모리 셀을 구비하고, 상기 제1 공통 신호 라인과 나란히 상기 비휘발성 메모리 셀중의 하나로부터 순차적으로 데이타를 기입하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  58. 제48항에 있어서,
    데이타 판독 모드에서 상기 비휘발성 메모리 셀의 제어 게이트에 인가될 독출 전압(readout voltage)을 발생하기 위한 독출 전압 발생 회로를 더 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  59. 제58항에 있어서,
    상기 제1 전압 인가 회로는 상기 독출 전압 발생 회로로부터 출력된 상기 독출 전압을 상기 제2 공통 신호 라인으로 전송하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  60. 제58항에 있어서,
    상기 독출 전압 발생 회로는 부스터 회로(booster circuit)와 상기 부스터 회로의 출력 전압을 선정된 전압으로 제한하기 위한 리미터 회로(limiter circuit)를 구비하되, 상기 리미터 회로는 데이타 기입 및 판독 모드에서 상기 출력 전압을 서로 다른 전위로 설정하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  61. 제48항에 있어서,
    전하가 상기 기입 비선택 상태의 상기 메모리 셀부로부터 방전되는 기입 선택 상태는 제1 기입 상태를 형성하고, 상기 기입 비선택 상태가 상기 메모리 셀부에 유지되어 있는 상태는 제2 기입 상태를 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  62. 제31항에 있어서,
    상기 제1 선택 게이트 전압은 전원 전압인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  63. 제32항에 있어서,
    상기 제1 선택 게이트 전압은 전원 전압인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  64. 제33항에 있어서,
    상기 제1 선택 게이트 전압은 전원 전압인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  65. 제34항에 있어서,
    상기 제1 선택 게이트 전압은 전원 전압인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  66. 제48항에 있어서,
    상기 제1 선택 게이트 전압은 전원 전압인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  67. 제7항에 있어서,
    상기 제2 기입 데이타의 레벨은 상기 전원 전압보다 낮은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  68. 제22항에 있어서,
    상기 제2 기입 데이타의 레벨은 상기 전원 전압보다 낮은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  69. 제39항에 있어서,
    상기 제2 기입 데이타의 레벨은 상기 전원 전압보다 낮은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  70. 제53항에 있어서,
    상기 제2 기입 데이타의 레벨은 상기 전원 전압보다 낮은 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  71. 비휘발성 반도체 메모리 장치에 있어서,
    적어도 한 개의 비휘발성 메모리 셀을 구비한 메모리 셀부;
    상기 메모리 셀부의 한 단에 접속된 제1 공통 신호 라인; 및
    전원 전압보다 낮은 기입 데이타를 상기 제1 공통 신호 라인에 공급하고, 상기 메모리 셀부의 선택된 비휘발성 메모리 셀에 원하는 기입 상태를 설정하기 위한 제어 회로
    를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  72. 제71항에 있어서,
    접지 전위가 상기 제1 공통 신호 라인에 인가될 때, 상기 메모리 셀부는 기입 선택 상태로 설정되고, 상기 접지 전위보다 높고 상기 전원 전압보다 낮은 전압이 상기 제1 공통 신호 라인에 인가될 때, 상기 메모리 셀부는 기입 비선택 상태로 설정되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  73. 제71항에 있어서,
    상기 제1 공통 신호 라인은 비트 라인인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  74. 제71항에 있어서,
    상기 메모리 셀부는 직렬로 접속된 다수의 비휘발성 메모리 셀을 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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