JP3595691B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、電源電圧より高い書き込み/消去電圧を用いてデータ書き込み/消去制御を行う不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
従来より、半導体記憶装置の一つとして、電気的書き換えを可能としたEEPOMが知られている。中でも、メモリセルを複数個直列接続してNANDセルを構成するNANDセル型EEPROMは、高集積化できるものとして注目されている。NAND型EEPROMのメモリセルには、半導体基板上に電荷蓄積層(浮遊ゲート)と制御ゲートとを積層形成したFETMOS構造が用いられる。このメモリセルは、浮遊ゲートに蓄積された電荷量によって、データ“0”,“1”を記憶する。この明細書では、メモリセルのしきい値電圧が正の状態をデータ“0”、負の状態をデータ“1”とする。
【0003】
NAND型EEPROMでのデータ書き込みは、選択されたワード線(制御ゲート線)に20V程度の昇圧された書き込み電圧Vpgmを印加し、非選択ワード線には中間電圧Vpassを印加し、データ“0”,“1”に応じて選択メモリセルのチャネル電圧をコントロールする。“0”データ書き込みのビット線は0Vとし、このビット線電圧を選択メモリセルのチャネルまで転送する。これにより選択メモリセルでは、トンネル電流により浮遊ゲートに電子が注入され、しきい値が正の状態(データ“0”)となる。“1”データ書き込みのビット線には、VCCが与えられ、選択ゲート線にもVCCが与えられる。このとき、選択ゲートがオフになり、ビット線に沿うメモリセルのチャネルはフローティングになる。この結果、チャネルは制御ゲートからの容量結合により電位上昇するから、書き込み電圧が与えられた制御ゲート線に沿ったメモリセルでしきい値の変動がなく、負のしきい値状態(データ“1”の消去状態)に保たれる。
【0004】
NAND型EEPROMでのデータ消去は、例えばメモリセルアレイ全体について、全てのワード線に0Vを印加し、基板或いはウェルに20V程度の消去電圧Veraseを印加して、全メモリセルで浮遊ゲートの電荷を基板側に放出させる。これにより、全メモリセルはしきい値が負のデータ“1”状態に消去される。メモリセルアレイが複数ブロックある場合に、ブロック単位でデータ消去を行うこともある。この場合には、選択ブロックについて上記条件を与え、非選択ブロックについてはワード線を全てフローティングにすればよい。
【0005】
データ読み出しは、選択されたワード線に0V、残りの非選択ワード線にデータ“0”,“1”に拘わらずメモリセルがオンする中間電圧Vreadを与えて、NAND型セルが導通するか否かをビット線で検出することにより行われる。
【0006】
この様なNAND型EEPROMにおいて、“0”データ書き込みのメモリセルのしきい値分布を一定の範囲に追い込むためには、書き込み電圧を狭い時間幅のパルス電圧として、パルス電圧の繰り返し印加による書き込み動作を行い、各書き込み動作毎に書き込み状態を確認するベリファイ読み出しを行う。特に、狭いしきい値範囲に追い込むことが要求される多値記憶の場合には、この様な書き込みモードが不可欠となり、その場合に書き込みパルス電圧を順次ステップアップさせる方式は、既に提案されている(G.J.Hemink, T.Tanaka, T.Endoh, S.Aritome, and R.Shirota “Fast and accurate programming method for multi−level NAND flash EEPROM’s”, in SYMP. VLSI Technology Dig. Tech. Papers, June 1995, pp.129−130)。
【0007】
このデータ書き込み方式では、書き込み電圧のステップアップ分をΔVpgmとして、書き込まれるデータのしきい値分布は、ΔVth=ΔVpgmとなる。即ち、微小ステップずつ高くなる書き込みパルスで書き込むことにより、書き込み状態のしきい値電圧のバラツキを小さいものとすることができる。
【0008】
【発明が解決しようとする課題】
上述のように、書き込みとベリファイ読み出しを繰り返すEEPROMにおいて、書き込みパルス電圧Vpgmのステップアップ分ΔVpgmを大きくすれば、高速の書き込みが可能であるが、これではメモリセルのしきい値のバラツキΔVthを小さい範囲に抑えることができない。そして、しきい値のバラツキΔVthが大きくなると、読み出しの際に非選択ワード線に与えられる中間電圧Vreadを大きくしなければならない。この中間電圧Vreadは、非選択のメモリセルをデータ“0”,“1”に拘わらず導通させるためのもので、“0”状態のメモリセルのしきい値の最大値より高くなければならないからである。
【0009】
しかし、この様に読み出し時の中間電圧Vreadを高くすると、読み出し動作において非選択の“1”データのメモリセルでチャネルから浮遊ゲートに電子注入が生じて“0”状態に変化する(リードディスターブ)可能性、即ち誤書き込みが生じる可能性が大きくなる(K.Takeuchi, T.Tanaka, and H.Nakamura “A double−level−Vth select gate array archtecture for multi−level NAND flash memories”, IEEE Journal of Solid−State Circuits, vol.31,No.4, April, pp.602−609参照)。
【0010】
従って、信頼性向上のためには、書き込みパルス電圧Vpgmのステップアップ分ΔVpgmを小さくし、これにより書き込まれるメモリセルのしきい値電圧のバラツキΔVthを小さくすることが必要になる。しきい値のバラツキΔVthが小さければ、読み出しモードでの中間電圧Vreadをそれだけ小さくすることができるからである。
しかし一方で、書き込み電圧Vpgmのステップアップ分ΔVpgmを小さくすると、十分な書き込みを行うに必要な書き込みパルス数が多くなり、書き込み時間が長くなってしまうという問題がある。
【0011】
この発明は、上記事情を考慮してなされたもので、用途に応じて最適のデータ書き込み/消去条件を選択できるようにした不揮発性半導体記憶装置を提供することを目的としている。
【0012】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、ソース、ドレインを共有して複数個ずつ直列接続されたNANDセルをマトリクス配列して構成され電気的書き換えが可能で且つデータを不揮発に記憶するNAND型メモリセルアレイと、このメモリセルアレイのデータを読み出すセンスアンプ回路と、前記メモリセルアレイへの書き込みデータを保持するデータラッチ回路と、前記メモリセルアレイのメモリセル選択を行うデコーダと、前記メモリセルアレイの選択されたメモリセルに書き換え電圧を与えてしきい値電圧を変動させるための書き換え電圧発生回路と、前記メモリセルアレイの非選択メモリセルに中間電圧を与える中間電圧発生回路と、前記書き換え電圧を初期値から順次ステップアップされる第1のパルス電圧として選択されたメモリセルに対して所望のしきい値に達するまで供給すると共に、前記書換え電圧のステップアップに連動させて、前記中間電圧を初期値から順次ステップアップされる第2のパルス電圧として前記非選択メモリセルに対して所望のしきい値に達するまで供給する電圧制御手段と、前記順次ステップアップされる前記第1及び第2のパルス電圧のステップアップ分を連動させて可変設定することにより、第1の書き換え時間で前記メモリセルのデータ書き込み又はデータ消去を行う第1の動作モードと、第1の書き換え時間と異なる第2の書き換え時間でメモリセルのデータ書き込み又はデータ消去を行う第2の動作モードとを選択的に設定する電圧設定回路とを備えたことを特徴とする。
【0014】
またこの発明において例えば、前記第1の動作モードは、前記NAND型セルアレイの選択されたメモリセルに対して前記第1のパルス電圧を印加する各書き込み動作の後に、前記NAND型セルアレイの非選択メモリセルに電源電圧より高い第1の中間電圧を印加して前記選択されたメモリセルの書き込み状態を確認するためのベリファイ読み出し動作を行うデータ書き込みモードであり、前記第2の動作モードは、前記NAND型セルアレイの選択されたメモリセルに対して前記第1のパルス電圧よりステップアップ分が大きい前記第2のパルス電圧を印加する各書き込み動作の後に、前記NAND型セルアレイの非選択メモリセルに前記第1の中間電圧より高い第2の中間電圧を印加して前記選択されたメモリセルの書き込み状態を確認するベリファイ読み出し動作を行うデータ書き込みモードであるものとする。
【0015】
またこの発明において、前記電圧設定回路は、(a)製品用途に応じて前記第1又は第2の動作モードを固定的に設定するものであり、或いは(b)外部から入力されるコマンドにより前記第1又は第2の動作モードを可逆的に設定するものである。
【0017】
この発明において好ましくは、前記書き換え電圧発生回路及び前記中間電圧発生回路は例えば、クロックの制御により昇圧する昇圧回路と、この昇圧回路に前記クロックを供給する昇圧制御回路とを備えて構成される。
【0018】
またこの発明において、前記電圧設定回路は、例えば、前記昇圧回路の出力端子に負荷抵抗を介して接続された、前記パルス電圧の初期値を可変設定するための抵抗値切り替え用の第1の制御端子を持つ第1の可変抵抗回路と、この第1の可変抵抗回路と並列接続された、前記パルス電圧のステップアップ分を可変設定するための抵抗値切り替え用の第2の制御端子を持つ第2の可変抵抗回路と、これら第1及び第2の可変抵抗回路と前記負荷抵抗の接続ノードの電圧が基準電圧に達したことを検出しその検出出力により前記昇圧制御回路を制御して前記昇圧回路の動作を停止させる差動増幅器と、を備えて構成される。
【0019】
更に、前記第1及び第2の制御端子には、(a)外部から入力されるコマンドに応じてそれぞれ選択的に制御信号が与えられるか、或いは(b)製品用途に応じて選択された制御信号が固定的に与えられる。
【0021】
この発明によると、不揮発性半導体記憶装置のデータ書き込み又はデータ消去について、書き換え時間の異なる少なくとも二つの動作モードを持たせることにより、必要に応じて高速のデータ書き込みを行い、或いは低速であるが信頼性を確保したデータ書き込みを行うことができる。二つの動作モードは具体的には、データ書き込みモードの場合であれば、順次ステップアップするパルス電圧として選択メモリセルに与えられる書き込み電圧のステップアップ分を異ならせることにより設定される。
【0022】
例えば、現在考えられているNAND型EEPROMのフラッシュメモリの用途は、主に二つある。一つは、ディジタルスチルカメラの記憶媒体であり、もう一つはパーソナルコンピュータ等の記憶媒体である。ディジタルスチルカメラの用途では、データ書き換えは高々1000回程度であるが、連続撮影を行うためには高速の書き込みが必要となる。この様な用途には、例えばコマンドにより書き込み電圧のステップアップ分を大きくすれば、高速の書き込みを行うことが可能になる。データ書き込み時間Tpは、書き込みパルス幅Tpulse、書き込みパルス電圧のステップアップ分ΔVpgm、“0”データ書き込みしきい値分布ΔVth0(但し、ベリファイなしに書き込んだ場合)を用いて、次の式で表されることが知られている。
【0023】
【数1】
Tp=(1+ΔVth0/ΔVpgm)×Tpulse
【0024】
具体的に例えば、ΔVth0=2.5V、Tpulse=30μsとすると、ΔVpgm=1Vの場合に、Tp=120μsとなり、高速の書き込みが可能である。
【0025】
一方、NAND型EEPROMをパーソナルコンピュータの記憶媒体として用いる場合には、100万回程度の書き換えに耐えることが要求される。この様な用途には、コマンドにより、書き込みパルス電圧のステップアップ分ΔVpgmを0.5V程度と小さく設定する。これにより、書き込み速度は犠牲になるが、“0”データの書き込みしきい値を小さい範囲に追い込むことができる。この結果、読み出し時の中間電圧Vreadを小さく保ち、誤書き込み等の生じない高信頼性を確保することが可能になる。
【0026】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図1は、この発明の一実施例に係るNANDセル型EEPROMのブロック構成を示す。メモリセルアレイ101は後述するように、不揮発性のメモリセルを直列接続したNANDセルを配列して構成される。このメモリセルアレイ101のビット線データをセンスし、或いは書き込みデータを保持するためにビット線制御回路(センスアンプ兼データラッチ)102が設けられている。センスアンプ兼データラッチ102は、データ書き込み後のベリファイ読み出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御をも行うもので、例えばCMOSフリップフロップを主体として構成される。
【0027】
センスアンプ兼データラッチ102は、データ入出力バッファ106に接続されている。センスアンプ兼データラッチ102とデータ入出力バッファ106の間の接続は、アドレスバッファ105からのアドレス信号を受けるカラムデコーダ103の出力により制御される。
【0028】
メモリセルアレイ101に対して、メモリセルの選択を行うため、より具体的には制御ゲート及び選択ゲートを制御するために、ロウデコーダ104が設けられている。基板電位制御回路107は、メモリセルアレイ101が形成されるp型基板(又はp型ウェル)の電位を制御するために設けられている。
【0029】
メモリセルアレイ101の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧Vpgmを発生するために、書き込み電圧(Vpgm)発生回路108が設けられている。このVpgm発生回路108とは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Vpassを発生するための書き込み用中間電圧(Vpass)発生回路109、及びデータ読出時(ベリファイ読み出し時を含む)に非選択のメモリセルに与えられる読み出し用中間電圧Vreadを発生するための読み出し用中間電圧(Vread)発生回路110が設けられている。
【0030】
書き込み用中間電圧Vpass、読み出し用中間電圧Vreadは、書き込み電圧Vpgmよりは低いが、電源電圧VCCより昇圧された電圧である。これらのVpgm発生回路108、Vpass発生回路109、及びVread発生回路110を制御するために、制御信号発生回路111が設けられている。
【0031】
Vpgm発生回路108には、その出力を監視して、データ書き込みモードで順次ステップアップされる書き込み電圧パルスを発生する場合の初期電圧やステップアップ分を可変設定するために、電圧設定回路112が設けられている。この実施例では更に、書き込み電圧Vpgmの可変設定に応じて、書き込み用中間電圧Vpass、読み出し用中間電圧Vreadをそれぞれ可変設定するための電圧設定回路113及び114も設けられている。
【0032】
図2(a)(b)は、メモリセルアレイ101の一つのNANDセル部分の平面図と等価回路図であり、図3(a)(b)は図2(a)のA−A′,B−B′断面図である。NANDセルは、p型シリコン基板11の素子分離絶縁膜12で囲まれた領域に形成されている。各メモリセルは、基板11にゲート絶縁膜13を介して浮遊ゲート14(141,142,…,148)が形成され、この上に層間絶縁膜15を介して制御ゲート16(161,162,…,168)が形成されて、構成されている。これらのメモリセルのソース、ドレイン拡散層であるn型拡散層19(190,191,…,1910)は、隣接するもの同士共有する形で接続され、これによりNANDセルが構成されている。
【0033】
NANDセルのドレイン、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート149,169及び1410,1610が設けられている。素子形成された基板上はCVD酸化膜17により覆われ、この上にビット線18が配設されている。ビット線18はNANDセルの一端のドレイン側拡散層19にコンタクトさせている。行方向に並ぶNANDセルの制御ゲート14は共通に制御ゲート線CG1,CG2,…,CG8として配設されて、これがワード線となる。選択ゲート149,169及び1410,1610もそれぞれ行方向に連続に配設されて選択ゲート線SG1,SG2となる。
【0034】
図4は、この様なNANDセルがマトリクス配列されたメモリセルアレイ101の等価回路を示している。同一の制御ゲート線(ワード線)及び選択ゲート線を共有する、破線で囲んだ範囲のNANDセル群をブロックと称し、読み出し、書き込みの動作は通常、複数のブロックのうち一つを選択して行われる。
【0035】
図5は、図1におけるVpgm発生回路108及びこれから発生される書き込み電圧Vpgmのステップアップ分を可変設定する電圧設定回路112の部分の構成を示している。Vpgm発生回路112は、昇圧回路201とこれを制御駆動する昇圧制御回路202により構成される。
【0036】
昇圧回路201は、図7に示すように、電源VCCとVpgm出力端子の間にそれぞれダイオード接続されて直列に接続されたNMOSトランジスタQ71,Q72,…,Q75と、それらの各接続ノードに設けられたポンピング用コンデンサC11,C12,C13,C14とから構成されている。奇数番目のコンデンサC11,C13の端子にはクロックφが与えられ、偶数番目のコンデンサC12,C14の端子には、クロックφと相補のクロックφbが与えられる。これにより、各コンデンサの電荷蓄積と一方向への電荷転送が繰り返されて、電源VCCより昇圧された書き込み電圧Vpgmが得られる。
【0037】
昇圧制御回路202は、上述の相補クロックφ,φbを発生するもので例えば、図6に示すように、NANDゲートG1とインバータINV11〜INV14によるリングオシレータとして構成されている。NANDゲートG1の一つの入力端子は発振イネーブル信号OSCEが入る端子であり、この発振イネーブルOSCEが“H”のときに帰還ループが形成されて発振する。ノードNAにクロックφが得られ、これをインバータINV2により反転してクロックφbが得られる。NANDゲートG1のもう一つの入力端子には、電圧設定回路112から得られる昇圧動作をオンオフ制御するための、通常“L”である制御信号CXXFLGがインバータINV3を介して入る。
【0038】
電圧設定回路112は、書き込み電圧Vpgmのレベルを制限する一種の電圧リミット回路。具体的に電圧設定回路112は、図5に示すように、Vpgm発生回路108の出力端子に負荷抵抗RLを介して接続される2系統の可変抵抗回路203及び204を有する。また、負荷抵抗RLとこれらの可変抵抗回路203,20の接続ノードN1が基準電圧発生回路206の出力基準電圧Vrefに達したことを検出して制御信号VXXFLAG=“H”を出力する差動増幅器205が設けられている。
【0039】
第1の可変抵抗回路204は、負荷抵抗RLに流れる電流I10+I20のうち、書き込み電圧パルスの初期値(図9に示すV0)を決定するための主要な電流分I20が流れる回路部である。この可変抵抗回路204は、抵抗R20,R21の直列回路と、抵抗R21の両端を制御端子PINにより選択的に短絡するためのNMOSトランジスタQ5とから構成されている。即ち、制御端子PINに入る信号によりNMOSトランジスタQ5を制御することで、電流I20を可変設定できる。
【0040】
第2の可変抵抗回路203は、書き込み電圧のステップアップ分(図9に示すΔV)を決定する電流分I10が流れる回路部であり、直列接続された抵抗R1〜R4(いずれも抵抗値R)と、これらの抵抗R1〜R4の各端子に取り付けられたタップ抵抗R5〜R7(いずれも抵抗値2R)からなるR/2Rラダー回路207と、これに直列に接続された抵抗RD1,RD2,RD3を有する。抵抗RD1,RD2,RD3の直列回路部が書き込み電圧パルスのステップ分ΔVの大きさを設定する部分である。抵抗RD1,RD2には並列に、制御端子Param1,Param2にゲートがつながるNMOSトランジスタQ41,Q42が接続されている。即ち、制御端子Param1,Param2の“H”,“L”の組み合わせにより、電圧ステップ分を決定する電流2I1が決まる。この抵抗RD1,RD2,RD3の部分を流れる電流が2I1であるとき、R/2Rラダー回路207には、図示のように、ノードA,B,Cにそれぞれ、I1,I1/2,I1/4の電流が流れることになる。
【0041】
タップ抵抗R5,R6,R7の端子に共通ソースを接続したNMOSトランジスタ対(Q11,Q12),(Q21,Q22),(Q31,Q32)は、タップ抵抗R5,R6,R7の電流を切り替える電流切り替え回路208を構成している。即ち、各トランジスタ対の一方Q11,Q21,Q31のドレインは、負荷抵抗RL側のノードN1に接続され、他方Q12,Q22,Q32のドレインは基準電圧発生回路206の出力ノードN2に接続されて、これらのゲートが制御端子B1,B2,B3により制御される。
【0042】
制御端子B1,B2,B3の“H”,“L”により、NMOSトランジスタ対(Q11,Q12),(Q21,Q22),(Q31,Q32)の一方がオン、他方がオフとなる。従って、タップ抵抗R5,R6,R7の端子は、選択的にノードN1又はN2に接続されることになる。これにより、制御端子B1,B2,B3に入る3ビットの制御信号の組み合わせにより、第2の可変抵抗回路203側の電流I10は8ステップで切り替えられ、この結果書き込みパルス電圧Vpgmのレベルを8ステップに切り替えることが可能になる。
【0043】
具体的にこの書き込み電圧設定回路112の基本動作を説明すると、次のようになる。書き込み電圧発生回路108から出力される書き込み電圧Vpgmは、昇圧回路201により上昇する。この書き込み電圧の上昇に伴って、負荷抵抗RLを介してノードN1の電圧が上昇するが、このノードN1が基準電圧Vrefに達すると、差動増幅器205の出力VXXFLAGが“H”になり、これが図6に示すようにインバータを介して昇圧制御回路202に入って昇圧動作を停止する。その結果書き込み電圧発生回路202の出力書き込み電圧Vpgmは所望のレベルに保持される。
【0044】
可変抵抗回路204に流れる電流I20は、制御端子PINが“H”のとき、I20=Vref/R20である。このとき、書き込み電圧Vpgmは、下記数2で表される。
【0045】
【数2】
Vpgm=Vref+{(Vref/R20)+I10}×RL
【0046】
数2において、可変抵抗回路203に流れる電流I10は、制御端子Param1,Param2及び制御端子B1,B2,B2により切り替えられる。具体的に例えば、第1の動作モードでは、コマンドあるいはフューズ回路により、制御端子Param1,Param2が、Param1=Param2=“L”に設定される。このとき、ノードAと接地間に抵抗RD1,RD2,RD3が全て接続される。制御端子B1,B2,B3には、図1に示す制御信号発生回路111から順次インクリメントされる3ビットの信号が与えられる。このとき制御端子B1,B2,B3より切り替えられる書き込み電圧Vpgmのステップアップ分ΔV1は、下記数3のようになる。
【0047】
【数3】
ΔV1=Vref×RL/{8R+8(RD1+RD2+RD3)}
【0048】
また第2の動作モードでは、コマンド又はフューズ回路により、Param1=“H”,Param2=“L”とされる。このとき、書き込み電圧Vpgmのステップアップ分ΔV2は、数3のステップアップ分ΔV1より大きく、下記数4のようになる。
【0049】
【数4】
ΔV2=Vref×RL/{8R+8(RD2+RD3)}
【0050】
下記表1は、上述の二つの動作モードにおける、制御端子B1,B2,B3と書き込みパルス電圧Vpgmのステップアップの関係を示した。
【0051】
【表1】
【0052】
第2の動作モードの書き込み電圧Vpgmのステップアップ分ΔV2は、第1の動作モードの書き込み電圧Vpgmのステップアップ分ΔV1より大きいから、第2の動作モードの方が第1の動作モードに比べてデータ書き込み時間は短くなる。即ち図5に示す電圧設定回路112は、書き込み時間の異なる二種の動作モードを設定する動作モード制御回路としての機能を持つ。
【0053】
この実施例の場合更に、制御端子Param1,2共に“H”にすると、ステップアップ分ΔV3は、下記数5で表される。即ち第3の動作モードの設定が可能である。
【0054】
【数5】
ΔV3=Vref×RL/(8R+8RD3)
【0055】
コマンド或いはフューズ回路等により、書き込み電圧パルスVpgmの初期値V0(上の表1の例におけるV1)を変更することができる。下記表2は、初期値を切り替えた二つの動作モードを示している。
【0056】
【表2】
【0057】
表2の第1の動作モードは、可変抵抗回路204の制御端子PINを“H”、可変抵抗回路203の制御端子Param1,2,3を全て“L”として、書き込み電圧パルスの初期値をV1とした場合である。第2の動作モードは、制御端子PIN=“L”として、電流I20を減少させ、もって書き込みパルス電圧Vpgmの初期値をV2(<V1)に設定した場合である。第2の動作モードで、制御端子Param1,2,3=“L”のままでは、ステップアップ分は第1の動作モードと変わらないが、表2では、Param2=“H”とすることにより、ステップアップ分をΔV2としている。
【0058】
書き込み電圧のステップアップ分を外部から設定するコマンドの例を図10に示す。図10(a)に示すように、書き込みを行うアドレス及び書き込みデータを入力するためのコマンド“80”を入力し、続いてアドレスデータADRを入力し、その後書き込み電圧ステップを0.5Vに設定すると共に書き込み開始を指示するコマンド“15”を入力する。書き込み電圧のステップを1Vに設定する場合には、コマンド“15”に代わって、図10(b)示すようにコマンド“11”を入力する。チップ内部にはコマンドデコーダを備えて、取り込んだコマンドをデコードすることにより、図5に示す制御端子Param1,2の“H”,“L”が可逆的に設定される。書き込み電圧パルスの初期値を決める制御端子PINの“H”,“L”も同様にコマンドにより設定することができる。
【0059】
図11は、書き込み電圧のステップアップ分データをもコマンドと共に外部から与える場合の例を示している。図11(a)は、従来の一般的な動作であり、アドレス及び書き込みデータ入力用コマンド“80”を入力し、続いてアドレスデータADRを入力し、次に書き込み介しコマンド“10”を入力することによりデータ書き込みが行われる。これに対して、図11(b)に示すように、通常のコマンドに先だって、或いは図11(c)に示すように通常のコマンドの後に続けて、書き込み電圧のステップアップ分の設定を指示する“05”コマンドを入力し、続いて設定データを入力する。
【0060】
これにより、例えば書き込み電圧のステップアップ分ΔVは、0.2Vから1.0Vまで0.1V刻みの任意の値に設定することも可能になる。ステップアップ分ΔVをこの様にフレキシブルに設定可能とすることにより、最適の書き込み特性を得ることができる。
【0061】
書き込み電圧のステップアップ分の設定は、外部からのコマンドに依らず、チップ内部に形成したフューズ回路により固定的に設定することもできる。図8は、制御端子Paramiを設定するフューズ回路を示している。図5の構成例の場合、i=1,2であり、図8の回路が2個設けられる。このフューズ回路は、ラッチ81と、これにNMOSトランジスタQ83を介して接続されたフューズ素子Fi、パワーオンリセット用NMOSトランジスタQ82及びリセット用NMOSトランジスタQ81を有する。
リセット用NMOSトランジスタQ81のゲートに入るリセット信号RSTは通常“L”であり、デバイスをリセットする際にRST=“H”となる。これによりフューズ回路出力Paramiは強制的に“L”になる。
【0062】
NMOSトランジスタQ82のゲートは、電源投入時に電源VCCが0Vから約2.2Vまで“H”となるパワーオンリセット信号PONにより制御される。即ち、VCCが約2.2Vになると、信号PONが“L”になる。フューズデータは、デバイスの出荷時にプログラミングされる。書き込みコマンドが入力すると、信号LATCHが例えば20ns程度“H”となり、これによりフューズデータがラッチ81に取り込まれる。この結果、ラッチ81の出力は、フューズFiが切断されたとき“L”、切断されなければ“H”である。これにより、先に図5で説明したように、制御端子Param1,2が設定され、書き込み電圧のステップアップ分が固定的に設定されることになる。
【0063】
なお、フューズ素子Fiは機械的フューズの他、電気的に切断するフューズを用い得る。またフューズ素子Fiは簡単には、例えば、デバイスの最上層金属配線を用いて形成することもできる。或いは最上層の金属配線のレイアウト変更により、ステップアップ電圧及び書き込み電圧の初期値を変更するようにしてもよい。
【0064】
この実施例のNAND型EEPROMのデータ書き込み、読み出し及び消去の基本的な動作は従来と同様である。その動作を、図12を参照して簡単に説明する。
【0065】
データ書き込みでは、ビット線BLにデータに応じて0V(“0”書き込みの場合)又はVCC(“1”書き込みの場合)を印加する。ビット線側の選択ゲートはVCC、ソース線側の選択ゲートは0Vである。このとき、“0”書き込みのNANDセルのチャネルには0Vが伝達され、“1”書き込みのNANDセルのチャネルは、VCC−Vthsg(Vthsg:選択ゲートのしきい値)のフローティングになる。或いは書き込みを行うメモリセルよりもビット線側にしきい値が正電圧Vthcellのセルがある場合には、書き込みメモリセルのチャネルは、VCC−Vthcellになる。
【0066】
その後、選択されたメモリセル(図12では○で囲んだセル)の制御ゲートに書き込み電圧Vpgmを印加し、非選択のメモリセルの制御ゲートに中間電圧Vpassを印加する。その結果、データ“0”のときは、チャネル電位が0Vであるので、選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されて、しきい値電圧が正方向に移動する。データが“1”のときは、フローティングのチャネルは制御ゲートとの容量結合により中間電位になり、電子の注入は行われない。
【0067】
書き込みパルス電圧の印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われる。ベリファイ読み出しにより書き込み不十分と判定されたメモリセルについて、書き込みを繰り返す。
【0068】
データ消去は、図4に破線で示すブロック単位で同時に行われる。消去ブロックの制御ゲートは全て0Vとし、メモリセルアレイのp型ウェル及びn型ウェルに昇圧された消去電圧Verase(20V程度)を印加する。非選択ブロックの制御ゲートはフローティングとする。これにより、選択されたブロックでは全てのメモリセルで浮遊ゲートの電子がウェルに放出され、しきい値が負方向に移動する。非選択ブロックでは、制御ゲートがウェルとの容量結合により電位上昇して、消去は行われない。
【0069】
データ読み出しは、図12に示すようにビット線をVCCにプリチャージした後フローティングにし、選択されたメモリセル(図12では○で囲んだセル)の制御ゲートを0V、それ以外のメモリセルの制御ゲートに中間電圧Vreadを印加し、ソース線を0Vとして、電流が流れるか否かを検出することにより行われる。選択メモリセルのデータが“0”であれば、メモリセルはオフであり、ビット線BLはVCCに保持され、“1”であればメモリセルがオンして、ビット線BLの電位が低下する。このビット線電位の変化をセンスアンプで検出することにより、メモリセルデータが読み出される。
【0070】
この実施例では、データ書き込み時、上述のように選択メモリセルに印加する書き込み電圧Vpgmと非選択メモリセルに印加する中間電圧Vpassが用いられるが、ある書き込み電圧Vpgmに対して、誤書き込みが起こりにくくなるような最適の中間電圧Vpassが存在することは、既に指摘されている(K.D.Suh,B.H.Suh,Y.H.Lim,J.K.Kim,Y.J.Choi,Y.N.Koh,S.S.Lee,S.C.Kwon,B.S.Choi,J.S.Yum,J.R.Kim,and H.K.Lim,“A 3.3V 32Mb NAND flash memory with incremental step pulse programming scheme” in ISSCC Digest of Technical Papers,pp.128−129, Feb.,1995参照)。
【0071】
従ってこの実施例において、書き込み電圧Vpgmをステップアップするに従って、中間電圧Vpassもステップアップして、各書き込み電圧パルスに対して中間電圧パルスを最適化することが好ましい。具体的に例えば、書き込み電圧Vpgmのステップアップ分ΔVprmを0.5Vとしたとき、中間電圧Vpassのステップアップ分ΔVpassを0.4Vとする。また、書き込み電圧Vpgmのステップアップ分ΔVprmを1Vとしたとき、中間電圧Vpassのステップアップ分ΔVpassを0.8Vとする。書き込み電圧Vpgmのステップアップ分ΔVprmを0.2Vとしたとき、中間電圧Vpassのステップアップ分ΔVpassを0.08Vとする。
【0072】
この様な中間電圧Vpassのステップアップは、図1に示す中間電圧発生回路109のための電圧設定回路113として、図5に示す書き込み電圧の電圧設定回路112と同様の回路構成を用いることにより、可能である。またこの中間電圧のステップアップは、書き込み電圧のステップアップと同様に、コマンドにより或いはフューズ回路により、書き込み電圧のステップアップ分と連動させて設定することができる。書き込み電圧Vpgmの初期値をコマンドで変更する場合に、中間電圧Vpassの初期値を同時に変更してもよい。
また、コマンド或いはフューズ回路により、前述のように書き込みパルス電圧の初期値V0を可変すれば、書き込み時間を可変とすることができる。
【0073】
この実施例においては、書き込み電圧Vpgmのステップアップ分ΔV、及び初期値V0を可変すると同時に、図12で説明した読み出し動作時の中間電圧Vreadをも可変設定する。これは、書き込み条件に依らず、読み出し電流を一定に保つためである。そのためには、図1に示す電圧設定回路114として、図5に示した書き込み電圧用の電圧設定回路112の中の第2の可変抵抗回路204の部分と同様の構成を用いればよい。
【0074】
具体的に図13は、データ書き込み状態と共に、読み出し時の中間電圧Vreadの設定例を示した。図13(a)の例では、書き込み電圧Vpgmのステップアップ分をΔV=0.5V、従って書き込まれる“0”データのしきい値分布をΔVth=0.5Vとした場合であり、この場合、Vread=3.5Vとする。図13(b)では、書き込みを高速化するため、書き込み電圧Vpgmのステップアップ分をΔV=1Vとした場合であり、このとき書き込まれる“0”データのしきい値分布はΔVth=1Vとなる。この場合には、Vread=4.0Vとする。図13(c)では、更に書き込みを高速化するため、書き込み電圧Vpgmのステップアップ分をΔV=1.5Vとした場合であり、このときは、Vread=4.5Vとする。
【0075】
この様に、書き込み電圧Vpgmのステップアップ分を変えると同時に、読み出し時の中間電圧Vreadを変えることにより、動作モードに依らず読み出し電流を一定にすることができる。読み出し電流を一定にすることができれば、読み出し時間も一定になり、読み出しタイミング等の変更を要せず、安定した動作が可能になる。
【0076】
読み出し時の中間電圧Vreadの変更に仕方は、大いに任意性を有する。例えば、書き込み電圧のステップアップ分ΔVを1V大きくした場合に、読み出し時の中間電圧Vreadを2V高くしてもよい。中間電圧Vreadを高くすると読み出し電流を大きくすることができるので、より安定した読み出しができる。逆に、書き込み電圧のステップアップ分ΔVを1V大きくした場合に、読み出し時の中間電圧Vreadを0.5V高くしてもよい。この場合、中間電圧Vreadによるリードディスターブを低減することができ、高い信頼性を得ることができる。
【0077】
更に、コマンドやフューズ回路により書き込み電圧のステップアップ分を大きくしたときに、読み出しタイミングを変更してもよい。例えば、書き込み電圧のステップアップ分を大きくしたとき、メモリセル電流が減る場合には、メモリセルによりビット線を放電する時間が長くなるように、読み出し時間を長くすることは有効である。
【0078】
この実施例のNAND型EEPROMは、多値メモリにも適用することができる。図14は、多値メモリの場合の書き込みデータしきい値分布と、読み出し時の中間電圧Vreadの関係を示している。図14(a)は、書き込み電圧Vpgmのステップアップ分ΔVpgmを0.4Vに設定して、多値データ“10”,“00”,“01”を書き込んだ場合で、各データのしきい値分布は0.4Vである。このとき、読み出し時の中間電圧Vreadは、4.5Vとする。図14(b)の動作モードでは、ΔVpgm=0.6V、従ってしきい値分布が0.6Vであり、このとき読み出し中間電圧はVread=5.1Vに設定する。図14(c)の動作モードでは、ΔVpgm=0.2V、従ってしきい値分布が0.2Vであり、このとき読み出し中間電圧はVread=3.9Vに設定する。
【0079】
この多値メモリの場合、書き込みベリファイ読み出し時の選択メモリセルに与えられるベリファイ電圧についても、コマンド或いはフューズ回路により最適化する。図14(a)の動作モードの場合、ベリファイ電圧は、“10”データのベリファイについては0.3V、“00”データのベリファイについては、1.5V、“01”データのベリファイについては、2.7Vにそれぞれ設定される。図14(b)のモードでは、ベリファイ電圧は、“10”データについては0.3V、“00”データのベリファイについては、1.3V、“01”データのベリファイについては、3.1Vにそれぞれ設定される。図14(c)のモードでは、ベリファイ電圧は、“10”データについては0.3V、“00”データのベリファイについては、1.8V、“01”データのベリファイについては、2.3Vにそれぞれ設定される。
【0080】
この発明は、上記実施例に限られない。例えば実施例では、NAND型EEPROMを説明したが、NOR型、DINOR型、AND型等の他の形式のEEPROMにも適用できる。
またデータ消去は通常実施例で説明したように、昇圧された消去電圧Veraseを用いてブロック単位で一括消去されるが、消去電圧Veraseを実施例の書き込み電圧Vpgmと同様にステップアップするパルス電圧として消去ベリファイ読み出しと組み合わせて印加する方式を用いることもできる。この場合に消去電圧Veraseのステップアップ分を可変設定できるようにすれば、製品用途に応じてデータ消去速度と信頼性の最適条件を選択することが可能となる。
更に、この発明はEEPROMの他、マスクROMやEPROMにも適用することができる。
【0081】
【発明の効果】
以上述べたようにこの発明によれば、不揮発性半導体記憶装置のデータ書き込み又はデータ消去について、書き換え時間の異なる少なくとも二つの動作モードを持たせることにより、必要に応じて高速のデータ書き込みを行い、或いは低速であるが信頼性を確保したデータ書き込みを行うことができる。二つの動作モードは具体的には、データ書き込みモードの場合であれば、順次ステップアップするパルス電圧として選択メモリセルに与えられる書き込み電圧のステップアップ分を異ならせることにより設定される。
【図面の簡単な説明】
【図1】この発明の一実施例によるNAND型EEPROMのブロック構成を示す。
【図2】同実施例のNANDセルの構成を示す平面図と等価回路図である。
【図3】同実施例のNANDセルの断面構造を示す図である。
【図4】同実施例のメモリセルアレイの等価回路を示す図である。
【図5】同実施例の電圧設定回路112の構成を示す図である。
【図6】同実施例の昇圧制御回路の構成を示す図である。
【図7】同実施例の昇圧回路の構成を示す図である。
【図8】同実施例のフューズ回路の構成を示す図である。
【図9】同実施例の書き込み電圧パルスを示す図である。
【図10】同実施例の書き込みパルス電圧のステップアップ設定用コマンドを示す図である。
【図11】書き込みパルス電圧のステップアップ設定用コマンドの他の例を示す図である。
【図12】同実施例のデータ書き込み及び読み出しの条件を示す図である。
【図13】同実施例の書き込みパルス電圧と読み出し中間電圧の関係を示す図である。
【図14】同実施例を多値メモリに適用した場合の書き込みパルス電圧と読み出し中間電圧の関係を示す図である。
【符号の説明】
101…メモリセルアレイ、102…ビット線制御回路(センスアンプ兼データラッチ)、103…カラムデコーダ、104…ロウデコーダ、105…アドレスバッファ、106…データ入出力バッファ、107…基板電位制御回路、108…書き込み電圧(Vpgm)発生回路、109…書き込み用中間電圧(Vpass)発生回路、110…読み出し用中間電圧(Vread)発生回路、112,113,114…電圧設定回路、111…制御信号発生回路、201…昇圧回路、202…昇圧制御回路、204…第1の可変抵抗回路、203…第2の可変抵抗回路、205…差動増幅器。
Claims (8)
- ソース、ドレインを共有して複数個ずつ直列接続されたNANDセルをマトリクス配列して構成され電気的書き換えが可能で且つデータを不揮発に記憶するNAND型メモリセルアレイと、
このメモリセルアレイのデータを読み出すセンスアンプ回路と、
前記メモリセルアレイへの書き込みデータを保持するデータラッチ回路と、
前記メモリセルアレイのメモリセル選択を行うデコーダと、
前記メモリセルアレイの選択されたメモリセルに書き換え電圧を与えてしきい値電圧を変動させるための書き換え電圧発生回路と、
前記メモリセルアレイの非選択メモリセルに中間電圧を与える中間電圧発生回路と、
前記書き換え電圧を初期値から順次ステップアップされる第1のパルス電圧として選択されたメモリセルに対して所望のしきい値に達するまで供給すると共に、前記書換え電圧のステップアップに連動させて、前記中間電圧を初期値から順次ステップアップされる第2のパルス電圧として前記非選択メモリセルに対して所望のしきい値に達するまで供給する電圧制御手段と、
前記順次ステップアップされる前記第1及び第2のパルス電圧のステップアップ分を連動させて可変設定することにより、第1の書き換え時間で前記メモリセルのデータ書き込み又はデータ消去を行う第1の動作モードと、第1の書き換え時間と異なる第2の書き換え時間でメモリセルのデータ書き込み又はデータ消去を行う第2の動作モードとを選択的に設定する電圧設定回路と
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記第1の動作モードは、前記NAND型セルアレイの選択されたメモリセルに対して前記第1のパルス電圧を印加する各書き込み動作の後に、前記NAND型セルアレイの非選択メモリセルに電源電圧より高い第1の中間電圧を印加して前記選択されたメモリセルの書き込み状態を確認するためのベリファイ読み出し動作を行うデータ書き込みモードであり、
前記第2の動作モードは、前記NAND型セルアレイの選択されたメモリセルに対して前記第1のパルス電圧よりステップアップ分が大きい前記第2のパルス電圧を印加する各書き込み動作の後に、前記NAND型セルアレイの非選択メモリセルに前記第1の中間電圧より高い第2の中間電圧を印加して前記選択されたメモリセルの書き込み状態を確認するベリファイ読み出し動作を行うデータ書き込みモードである
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記電圧設定回路は、製品用途に応じて前記第1又は第2の動作モードを固定的に設定するものであることを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。
- 前記電圧設定回路は、外部から入力されるコマンドにより前記第1又は第2の動作モードを可逆的に設定するものである
ことを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。 - 前記書き換え電圧発生回路及び前記中間電圧発生回路は、
クロックの制御により昇圧する昇圧回路と、
この昇圧回路に前記クロックを供給する昇圧制御回路と、
を有することを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記電圧設定回路は、
前記昇圧回路の出力端子に負荷抵抗を介して接続された、前記パルス電圧の初期値を可変設定するための抵抗値切り替え用の第1の制御端子を持つ第1の可変抵抗回路と、
この第1の可変抵抗回路と並列接続された、前記パルス電圧のステップアップ分を可変設定するための抵抗値切り替え用の第2の制御端子を持つ第2の可変抵抗回路と、
これら第1及び第2の可変抵抗回路と前記負荷抵抗の接続ノードの電圧が基準電圧に達したことを検出しその検出出力により前記昇圧制御回路を制御して前記昇圧回路の動作を停止させる差動増幅器と、
を有することを特徴とする請求項5記載の不揮発性半導体記憶装置。 - 前記第1及び第2の制御端子には、外部から入力されるコマンドに応じてそれぞれ選択的に制御信号が与えられることを特徴とする請求項6記載の不揮発性半導体記憶装置。
- 前記第1及び第2の制御端子には、製品用途に応じて選択された制御信号が固定的に与えられることを特徴とする請求項6記載の不揮発性半導体記憶装置。
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