JP7258697B2 - 半導体記憶装置 - Google Patents

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Description

本実施形態は、半導体記憶装置に関する。
メモリトランジスタと、メモリトランジスタのゲート電極に接続されたワード線と、ワード線に接続された周辺回路と、を備える半導体記憶装置が知られている。
特開２０１５－１７６３０９号公報
長寿命且つ高速な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、メモリトランジスタと、メモリトランジスタのゲート電極に接続されたワード線と、ワード線に接続された周辺回路と、周辺回路に接続され、データの入出力に使用可能な複数の電極と、を備える。周辺回路は、複数の電極を介した書込コマンドの入力に応じて、書込コマンドがメモリトランジスタに対応するｎ１（ｎ１は自然数）回目からｎ２（ｎ２はｎ１より大きい自然数）回目までの書込コマンドである場合には、ワード線に第１プログラム電圧を転送する第１プログラム動作を１回又は複数回実行する第１書込シーケンスを実行する。また、周辺回路は、複数の電極を介した書込コマンドの入力に応じて、書込コマンドがメモリトランジスタに対応するｎ２＋１回目からｎ３（ｎ３はｎ２より大きい自然数）回目までの書込コマンドである場合には、ワード線に第２プログラム電圧を転送する第２プログラム動作を１回又は複数回実行する第２書込シーケンスを実行する。また、第２書込シーケンスのｋ（ｋは自然数）回目の第２プログラム動作における第２プログラム電圧は、第１書込シーケンスのｋ回目の第１プログラム動作における第１プログラム電圧よりも小さい。
一の実施形態に係る半導体記憶装置は、メモリトランジスタと、メモリトランジスタのゲート電極に接続されたワード線と、ワード線に接続された周辺回路と、周辺回路に接続され、データの入出力に使用可能な複数の電極と、を備える。周辺回路は、複数の電極を介した第１書込コマンドの入力に応じて、ワード線に第１プログラム電圧を転送する第１プログラム動作を１回又は複数回実行する第１書込シーケンスを実行する。また、周辺回路は、複数の電極を介した第２書込コマンドの入力に応じて、ワード線に第２プログラム電圧を転送する第２プログラム動作を１回又は複数回実行する第２書込シーケンスを実行する。また、第２書込シーケンスのｋ（ｋは自然数）回目の第２プログラム動作における第２プログラム電圧は、第１書込シーケンスのｋ回目の第１プログラム動作における第１プログラム電圧よりも小さい。
メモリシステム１０の構成を示す模式的なブロック図である。 メモリダイＭＤの構成を示す模式的なブロック図である。 メモリセルアレイＭＣＡの構成を示す模式的な回路図である。 動作電圧生成ユニット３５の構成を示す模式的な等価回路図である。 動作電圧生成ユニット３５の構成を示す模式的な等価回路図である。 動作電圧生成ユニット３５の構成を示す模式的な等価回路図である。 メモリダイＭＤの構成を示す模式的な平面図である。 メモリセルアレイＭＣＡの構成を示す模式的な平面図である。 メモリセルアレイＭＣＡの構成を示す模式的な断面図である。 メモリセルＭＣの構成を示す模式的な断面図である。 メモリセルＭＣに記録されるデータについて説明するための模式的な図である。 読出動作について説明するための模式的な断面図である。 書込シーケンスについて説明するための模式的なフローチャートである。 プログラム動作について説明するための模式的な断面図である。 ベリファイ動作について説明するための模式的な断面図である。 書込シーケンスに際して選択ワード線ＷＬに供給される電圧を示す模式的なグラフである。 メモリセルＭＣの特性の変化について説明するための模式的なグラフである。 書込シーケンスに際してメモリセルＭＣに供給される電子の電荷量について説明するための模式的なグラフである。 書込シーケンスに際してメモリセルＭＣに供給される電子の電荷量について説明するための模式的なグラフである。 書込シーケンスに際してメモリセルＭＣに供給される電子の電荷量について説明するための模式的なグラフである。 第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。 書込／消去回数記憶部４１の構成例を示す模式的な図である。 書込／消去回数記憶部４１の構成例を示す模式的な図である。 書込／消去回数記憶部４１の構成例を示す模式的な図である。 コマンド記憶部４２の構成例を示す模式的な図である。 パラメータ記憶部４３の構成例を示す模式的な図である。 パラメータ記憶部４３の構成例を示す模式的な図である。 パラメータ記憶部４３の構成例を示す模式的な図である。 変形例に係る半導体記憶装置の構成を示す模式的なブロック図である。 パラメータ記憶部４４の構成例を示す模式的な図である。 変形例に係る半導体記憶装置の構成を示す模式的なブロック図である。 コマンド記憶部４５の構成例を示す模式的な図である。 コマンド記憶部４６の構成例を示す模式的な図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントロールダイＣＤと、を備える。コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ、ＥＣＣ回路等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。
図２は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図３～図６は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
図２に示す通り、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
［メモリセルアレイＭＣＡ］
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、図３に示す様に、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
本実施形態に係るメモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
［周辺回路ＰＣ］
周辺回路ＰＣは、図２に示す通り、センスアンプモジュールＳＡＭと、ロウデコーダＲＤと、ドライバＤＲＶと、電圧生成回路ＶＧと、アドレスデコーダＡＤＤ（図３）と、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
センスアンプモジュールＳＡＭは、複数のビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、ビット線ＢＬに接続されたセンスアンプと、センスアンプに接続されたデータバスと、データバスに接続された複数のラッチ回路と、を備える。センスアンプは、データバス及び接地端子の間に接続されたセンストランジスタを備える。センストランジスタは、例えば、ビット線ＢＬに流れる電流に応じてデータバスの電荷を放電する。センストランジスタのゲート電極は、センスノード及びクランプトランジスタを介してビット線ＢＬに接続される。また、センスアンプは、センスアンプユニット内のラッチ回路にラッチされている値に応じてビット線ＢＬを第１の電圧供給線又は第２の電圧供給線に選択的に接続するデコード回路を備える。
ロウデコーダＲＤは、例えば図３に示す様に、メモリブロックＭＢに対応する複数のブロック選択部３１を備える。これら複数のブロック選択部３１は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３２を備える。ブロック選択トランジスタ３２は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３２の一端は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。他端は、それぞれ、配線ＣＧに電気的に接続される。ゲート電極は、対応するブロック選択線３６に共通に接続される。
ドライバＤＲＶは、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３３を備える。これら複数の電圧選択部３３は、それぞれ、複数の電圧選択トランジスタ３４を備える。電圧選択トランジスタ３４は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３４の一端は、それぞれ、配線ＣＧ及びロウデコーダＲＤを介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。他端は、それぞれ、対応する動作電圧出力端子３５１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３７に接続される。
電圧生成回路ＶＧは、複数の動作電圧生成ユニット３５を備える。これら複数の動作電圧生成ユニット３５には、例えば、電源電圧供給端子ＶＣＣ，ＶＳＳに接続されている。また、これら複数の動作電圧生成ユニット３５は、それぞれ、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される動作電圧を順次生成し、複数の動作電圧出力端子３５１に出力する。
アドレスデコーダＡＤＤは、複数のブロック選択線３６及び複数の電圧選択線３７を備える。例えば、アドレスデコーダＡＤＤは、シーケンサＳＱＣからの制御信号に従って順次アドレスレジスタＡＤＲ（図２）のアドレスデータを参照し、このアドレスデータをデコードして、アドレスデータに対応する所定のブロック選択線３６及び電圧選択線３７を“Ｈ”状態とし、それ以外のブロック選択線３６及び電圧選択線３７を“Ｌ”状態とする。
シーケンサＳＱＣは、コマンドレジスタＣＭＲ（図２）に保持されたコマンドＣＭＤを順次デコードし、センスアンプモジュールＳＡＭ、ロウデコーダＲＤ、ドライバＤＲＶ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＲは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲ（図２）に出力する。例えば、書込シーケンス又は消去シーケンスの実行に際して、書込シーケンス又は消去シーケンスが正常に終了したか否かを示す情報をステータスデータとして出力する。
入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７に接続されたシフトレジスタと、このシフトレジスタに接続されたＦＩＦＯバッファと、を備える。入出力制御回路Ｉ／Ｏは、論理回路ＣＴＲからの内部制御信号に応じて、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７から入力されたデータを、センスアンプモジュールＳＡＭ内のラッチ回路ＸＤＬ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力する。また、ラッチ回路ＸＤＬ又はステータスレジスタＳＴＲから入力されたデータを、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７に出力する。
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
図４～図６は、動作電圧生成ユニット３５の構成を示す模式的な等価回路図である。
動作電圧生成ユニット３５は、図４に示す様に、動作電圧出力端子３５１に電圧ＶＯＵＴを出力する昇圧回路３５ａと、動作電圧出力端子３５１に接続された分圧回路３５ｂと、分圧回路３５ｂから出力される電圧ＶＯＵＴ´と参照電圧ＶＲＥＦとの大小関係に応じて昇圧回路３５ａにフィードバック信号ＦＢを出力するコンパレータ３５ｃと、を備える。
昇圧回路３５ａは、図５に示す様に、電源電圧入力端子３５２及び動作電圧出力端子３５１の間に交互に接続された複数のトランジスタ３５３ａ，３５３ｂを備える。電源電圧入力端子３５２は電源電圧供給端子ＶＣＣに接続されており、電源電圧が供給される。直列に接続された複数のトランジスタ３５３ａ，３５３ｂのゲート電極は、それぞれのドレイン電極及びキャパシタ３５４に接続されている。また、昇圧回路３５ａは、クロック信号ＣＬＫ及びフィードバック信号ＦＢの論理和を出力するＡＮＤ回路３５５と、ＡＮＤ回路３５５の出力信号を昇圧して出力するレベルシフタ３５６ａと、ＡＮＤ回路３５５の出力信号の反転信号を昇圧して出力するレベルシフタ３５６ｂと、を備える。レベルシフタ３５６ａの出力信号は、キャパシタ３５４を介してトランジスタ３５３ａのゲート電極に接続される。レベルシフタ３５６ｂの出力信号は、キャパシタ３５４を介してトランジスタ３５３ｂのゲート電極に接続される。
フィードバック信号ＦＢが“Ｈ”状態である場合、ＡＮＤ回路３５５からは、クロック信号ＣＬＫが出力される。これに伴い、動作電圧出力端子３５１から電源電圧入力端子３５２に電子が移送され、動作電圧出力端子３５１の電圧が増大する。一方、フィードバック信号ＦＢが“Ｌ”状態である場合、ＡＮＤ回路３５５からは、クロック信号ＣＬＫが出力されない。従って、動作電圧出力端子３５１の電圧は増大しない。
分圧回路３５ｂ（図４）は、動作電圧出力端子３５１及び分圧端子３５７の間に接続された抵抗素子３５８と、分圧端子３５７及び電源電圧供給端子ＶＳＳの間に直列に接続された可変抵抗素子３５９と、を備える。可変抵抗素子３５９の抵抗値は、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。従って、分圧端子３５７から出力される電圧ＶＯＵＴ´の大きさは、動作電圧制御信号ＶＣＴＲＬに応じて調整可能である。
可変抵抗素子３５９は、図６に示す様に、分圧端子３５７及び電源電圧供給端子ＶＳＳの間に並列に接続された複数の電流経路３６０を備える。これら複数の電流経路３６０は、それぞれ、直列に接続された抵抗素子３６１及びトランジスタ３６２を備える。各電流経路３６０に設けられた抵抗素子３６１の抵抗値は、お互いに異なる大きさであっても良い。各電流経路３６０に設けられたトランジスタ３６２のゲート電極には、それぞれ、動作電圧制御信号ＶＣＴＲＬの異なるビットが入力される。また、可変抵抗素子３５９は、トランジスタ３６２を含まない電流経路３６３を有していても良い。
コンパレータ３５ｃ（図４）は、フィードバック信号ＦＢを出力する。フィードバック信号ＦＢは、例えば、分圧端子３５７の電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより大きい場合に“Ｌ”状態となる。また、フィードバック信号ＦＢは、例えば、電圧ＶＯＵＴ´が参照電圧ＶＲＥＦより小さい場合に“Ｈ”状態となる。
［構成例］
次に、図７～図１０を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図７は、本実施形態に係る半導体記憶装置の模式的な平面図である。図８は、図７のＡで示した部分の模式的な拡大図である。図９は、図８に示す構造をＢ－Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。図１０は、図９の模式的な拡大図である。尚、図７～図１０は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図７～図１０においては、一部の構成が省略されている。
図７に示す通り、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイＭＣＡが設けられている。また、メモリセルアレイＭＣＡのＸ方向の両端部に沿ってＹ方向に延伸する領域にはロウデコーダＲＤが設けられている。また、メモリセルアレイＭＣＡのＹ方向の端部に沿ってＸ方向に延伸する領域にはセンスアンプモジュールＳＡＭが設けられている。センスアンプモジュールＳＡＭが設けられた領域のＸ方向の両端部近傍の領域には、ドライバＤＲＶが設けられている。また、これらの領域の外側の領域には、電圧生成回路ＶＧ、シーケンサＳＱＣ、入出力制御回路Ｉ／Ｏ及び論理回路ＣＴＲが設けられている。
メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを備える。本実施形態においては、複数のメモリブロックＭＢに含まれるメモリセルＭＣに、例えば４値（２ビット）、８値（３ビット）、１６値（４ビット）等の多値のデータが記録される。しかしながら、一部のメモリブロックＭＢに含まれるメモリセルＭＣには２値のデータが記録される。この様なメモリセルＭＣは、例えば、多値のデータとして記録されるユーザデータ等を一時的に２値のデータとして記録するバッファメモリ、又は、メモリダイＭＤの内部又は外部の動作に使用されるパラメータ等を記録するＲＯＭ領域等として利用される。
メモリブロックＭＢは、図８に示す様に、Ｙ方向に並ぶ２つのサブブロック構造ＳＢを備える。また、Ｙ方向において隣り合う２つのサブブロック構造ＳＢの間には、Ｘ方向に延伸するブロック間構造ＳＴが設けられる。２つのメモリブロックＭＢに含まれるワード線ＷＬは、ブロック間構造ＳＴを介して電気的に絶縁されている。
サブブロック構造ＳＢは、Ｙ方向に並ぶ２つのストリングユニットＳＵと、これら２つのストリングユニットＳＵの間に設けられたサブブロック間絶縁層ＳＨＥと、を備える。
ストリングユニットＳＵは、図９に例示する様に、半導体基板１００の上方に設けられた複数の導電層１１０と、複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１１が設けられている。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース選択線ＳＧＳ（図３）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン選択線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図３）のゲート電極として機能する。
半導体層１２０は、図８に例示する様に、Ｘ方向及びＹ方向に複数配設される。半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体層１２０は、例えば図９に例示する様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２１が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体層１２０の下端部は、ノンドープの単結晶シリコン等の半導体層１２２を介して半導体基板１００のＰ型ウェルに接続される。半導体層１２２は、酸化シリコン等の絶縁層１２３を介して導電層１１０に対向する。半導体層１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む半導体層１２４、コンタクトＣｈ及びＣｂを介してビット線ＢＬに接続される。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１２２は、ソース選択トランジスタＳＴＳの一部のチャネル領域として機能する。
ゲート絶縁膜１３０は、例えば図１０に示す通り、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図１０には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図９に示す通り、Ｚ方向に延伸する導電層ＬＩと、この導電層ＬＩ及び複数の導電層１１０の間に設けられた絶縁層ＳＷと、を含む。
導電層ＬＩは、Ｚ方向及びＸ方向に延伸する略板状の導電層であり、ソース線ＳＬの一部として機能する。導電層ＬＩは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良いし、シリサイド等を含んでいても良い。絶縁層ＳＷは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。
［メモリセルＭＣのしきい値電圧］
次に、図１１を参照して、メモリセルＭＣのしきい値電圧について説明する。図１１（ａ）は、多値のデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１１（ｂ）は、多値のデータが記録されるメモリセルＭＣのしきい値電圧及びメモリセルＭＣに記録されるデータの一例である。図１１（ｃ）は、多値のデータが記録されるメモリセルＭＣのしきい値電圧及びメモリセルＭＣに記録されるデータの他の例である。図１１（ｄ）は、２値のデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書込シーケンスが行われた場合、これらメモリセルＭＣのしきい値電圧は複数通りのステートに制御される。
図１１（ａ）には、８通りのステートに制御されたメモリセルＭＣのしきい値電圧の分布を示している。例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、図１１（ａ）の読出電圧ＶＣＧＡＲ及びベリファイ電圧ＶＶＦＹＡより大きく、読出電圧ＶＣＧＢＲ及びベリファイ電圧ＶＶＦＹＢより小さい。また、全てのメモリセルＭＣのしきい値電圧は、図１１（ａ）の読出パス電圧ＶＲＥＡＤより小さい。
図１１（ａ）の例では、メモリセルＭＣを８通りのステートに調整することにより、各メモリセルＭＣに３ビットのデータを記録する。
例えば、Ｅｒステートは、最も低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。Ｅｒステートに対応するメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ａステートに対応するメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｂステートに対応するメモリセルＭＣには、例えば、データ“００１”が割り当てられる。
以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらの分布に対応するメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。
尚、図１１（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧ＶＣＧＢＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－３－３コードと呼ぶ場合がある。
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
例えば、図１１（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読出電圧ＶＣＧＢＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－２－４コードと呼ぶ場合がある。
図１１（ｄ）には、２通りのステートに制御されたメモリセルＭＣのしきい値電圧の分布を示している。例えば、上位ステートに制御されたメモリセルＭＣのしきい値電圧は、図１１（ｄ）の読出電圧ＶＣＧＳＲ及びベリファイ電圧ＶＶＦＹＳより大きく、読出パス電圧ＶＲＥＡＤ´より小さい。
図１１（ｄ）の例では、メモリセルＭＣを２通りのステートに調整することにより、各メモリセルＭＣに１ビットのデータを記録する。
例えば、下位ステートは、低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。下位ステートに対応するメモリセルＭＣには、例えば、データ“１”が割り当てられる。
また、上位ステートは、高いしきい値電圧（書込状態のメモリセルＭＣのしきい値電圧）に対応している。上位ステートに対応するメモリセルＭＣには、例えば、データ“０”が割り当てられる。
［読出動作］
次に、図１１及び図１２を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図１２は、読出動作について説明するための模式的な断面図である。尚、以下の説明においては、多値のデータが記録されるメモリセルＭＣに図１１（ｂ）の１－３－３コードに従ってデータが割り当てられる例について説明する。
多値のデータが記録されるメモリセルＭＣに対する下位ビットの読み出しに際しては、例えば図１２に示す様に、選択ページＰに含まれる複数の選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。例えば、選択ページＰに対応するドレイン選択線ＳＧＤ及びソース選択線ＳＧＳにＯＮ電圧ＶＯＮを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＮ状態とする。また、それ以外のドレイン選択線ＳＧＤ及びソース選択線ＳＧＳにＯＦＦ電圧ＶＯＦＦを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＦＦ状態とする。また、非選択ページに対応する非選択ワード線ＷＬに読出パス電圧ＶＲＥＡＤを供給して、非選択ワード線ＷＬに接続された全てのメモリセルＭＣをＯＮ状態とする。
また、図１２に示す様に、選択ページＰに対応する選択ワード線ＷＬに読出電圧ＶＣＧＤＲを供給する。これにより、図１１（ａ）のＥｒステート～Ｃステートに対応するメモリセルＭＣはＯＮ状態となり、Ｄステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
また、センスアンプモジュールＳＡＭ（図２）によって、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。
その後、センスアンプモジュールＳＡＭによって検出されたデータを出力する。例えば、センスアンプモジュールＳＡＭによって検出されたデータを、ラッチ回路ＸＤＬ、バスＤＢ及び入出力制御回路Ｉ／Ｏを介して、コントロールダイＣＤに転送する。コントロールダイＣＤはこのデータに対して、ビット誤り検出／訂正等を行った上で、ホストコンピュータ２０に転送する。
多値のデータが記録されるメモリセルＭＣに対する中位ビットの読み出しに際しては、例えば、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、例えば、選択ワード線ＷＬに読出電圧ＶＣＧＡＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、検出されたデータをラッチする。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＣＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、検出されたデータをラッチする。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＦＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、検出されたデータをラッチする。次に、ラッチされたデータ間で排他的論理和等の演算処理を行い、選択メモリセルＭＣの中位ビットのデータを算出する。その後、算出されたデータを出力する。
多値のデータが記録されるメモリセルＭＣに対する上位ビットの読み出しに際しては、例えば、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、例えば、選択ワード線ＷＬに読出電圧ＶＣＧＢＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、検出されたデータをラッチする。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＥＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、検出されたデータをラッチする。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＧＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、検出されたデータをラッチする。次に、ラッチされたデータ間で排他的論理和等の演算処理を行い、選択メモリセルＭＣの上位ビットのデータを算出する。その後、算出されたデータを出力する。
２値のデータが記録されるメモリセルＭＣに対する読み出しに際しては、例えば、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、例えば、選択ワード線ＷＬに読出電圧ＶＣＧＳＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、検出されたデータを出力する。
［書込シーケンス］
次に、図１３～図１６を参照して、半導体記憶装置の書込シーケンスについて説明する。書込シーケンスは、プログラム動作及びベリファイ動作を含む。図１３は、書込シーケンスについて説明するための模式的なフローチャートである。図１４は、プログラム動作について説明するための模式的な断面図である。図１５は、ベリファイ動作について説明するための模式的な断面図である。図１６は、書込シーケンスに際して選択ワード線ＷＬに供給される電圧を示す模式的なグラフである。
ステップＳ１０１では、ループ回数ｎを１に設定する。ループ回数ｎは、レジスタ等に記録される。
ステップＳ１０２では、プログラム動作を行う。
プログラム動作に際しては、例えば、しきい値電圧の調整を行うメモリセルＭＣに接続されたビット線ＢＬと、しきい値電圧の調整を行わないメモリセルＭＣに接続されたビット線ＢＬと、に異なる電圧を供給する。
また、図１４に示す様に、しきい値電圧の調整を行うメモリセルＭＣを、選択的にビット線ＢＬと導通させる。例えば、選択ページＰに対応するドレイン選択線ＳＧＤにＯＮ電圧ＶＯＮ´を供給し、それ以外のドレイン選択線ＳＧＤにＯＦＦ電圧ＶＯＦＦを供給する。ＯＮ電圧ＶＯＮ´は、例えば、図１２のＯＮ電圧ＶＯＮより小さくても良い。これにより、接地電圧が供給されたビット線ＢＬに対応するドレイン選択トランジスタＳＴＤはＯＮ状態となり、プログラム禁止電圧が供給されたビット線ＢＬに対応するドレイン選択トランジスタＳＴＤはＯＦＦ状態となる。また、非選択ページに対応する非選択ワード線ＷＬに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、例えば、図１２の読出パス電圧ＶＲＥＡＤより大きい。
また、図１４に示す様に、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。これにより、所望のメモリセルＭＣの電荷蓄積膜１３２（図１０）に電子が蓄積され、メモリセルＭＣのしきい値電圧が増大する。
ステップＳ１０３（図１３）では、ベリファイ動作を行う。ベリファイ動作に際しては、例えば図１５に示す様に、読出動作と同様に、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、例えば、選択ワード線ＷＬにベリファイ電圧ＶＶＦＹＡ，ＶＶＦＹＢ，ＶＶＦＹＣ，ＶＶＦＹＤ，ＶＶＦＹＥ，ＶＶＦＹＦ又はＶＶＦＹＧ（図１１（ａ））を供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、ラッチ回路ＳＤＬのデータをラッチ回路ＸＤＬに転送する。
尚、例えば図１６（ａ）に示す様に、多値のデータが記録されるメモリセルＭＣに対する１回のベリファイ動作においては、選択ワード線ＷＬに、お互いに異なる大きさの複数のベリファイ電圧を順次供給しても良い。例えば、選択ページＰにＡステート～Ｃステートに対応する複数のメモリセルＭＣが含まれている場合等には、１回のベリファイ動作において、下記の動作を実行しても良い。例えば、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、選択ワード線ＷＬにベリファイ電圧ＶＶＦＹＡを供給し、Ａステートに対応する選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出してラッチする。次に、選択ワード線ＷＬにベリファイ電圧ＶＶＦＹＢを供給し、Ｂステートに対応する選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出してラッチする。次に、選択ワード線ＷＬにベリファイ電圧ＶＶＦＹＣを供給し、Ｃステートに対応する選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出してラッチする。その後、ラッチされたデータを、ラッチ回路ＸＤＬに転送する。
一方、例えば図１６（ｂ）に示す様に、２値のデータが記録されるメモリセルＭＣに対する１回のベリファイ動作においては、選択ワード線ＷＬに、一通りのみのベリファイ電圧が供給される。例えば、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、選択ワード線ＷＬにベリファイ電圧ＶＶＦＹＳを供給し、上位ステートに対応する選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、検出されたデータをラッチ回路ＸＤＬに転送する。
ステップＳ１０４（図１３）では、ベリファイ動作の結果を判定する。例えば、ラッチ回路ＸＤＬに保持されたデータに一定以上“Ｌ”が含まれている場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、ラッチ回路ＸＤＬに保持されたデータに一定以上“Ｌ”が含まれていない場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
ステップＳ１０５では、ループ回数ｎが所定の回数Ｎに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
ステップＳ１０６では、ループ回数ｎに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば図１６に示す様に、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。
ステップＳ１０７では、ステータスレジスタＳＴＲ（図２）に、書込シーケンスが正常に終了した旨のステータスデータを格納し、コントロールダイＣＤ（図１）に出力し、書込シーケンスを終了する。
ステップＳ１０８では、ステータスレジスタＳＴＲ（図２）に、書込シーケンスが正常に終了しなかった旨のステータスデータを格納し、コントロールダイＣＤ（図１）に出力し、書込シーケンスを終了する。
［メモリセルＭＣの特性の変化］
図１７は、メモリセルＭＣの特性の変化について説明するための模式的なグラフである。横軸は、書込シーケンス及び消去シーケンスの実行回数（以下、「書込／消去回数」等と呼ぶ場合がある。）を示している。縦軸は、１回の書込シーケンスに際してメモリセルＭＣの電荷蓄積膜１３２（図１０）に蓄積される電子の電荷量（トンネル絶縁膜１３１（図１０）を通過する電子の電荷量）を示している。
上述の通り、メモリセルＭＣに対してプログラム動作を実行すると、メモリセルＭＣの電荷蓄積膜１３２に電子が蓄積され、メモリセルＭＣのしきい値電圧が増大する。また、メモリセルＭＣに対して消去シーケンスを実行すると、メモリセルＭＣの電荷蓄積膜１３２から電子が引き抜かれ、メモリセルＭＣのしきい値電圧が減少する。
しかしながら、プログラム動作に際しては、電子の一部がトンネル絶縁膜１３１、電荷蓄積膜１３２、又は、これらの界面中の深いトラップ準位にトラップされてしまう場合がある。この様な電子は、消去シーケンスを実行しても引き抜かれない場合がある。従って、メモリセルＭＣに対して書込シーケンス及び消去シーケンスを繰り返し行うと、この様な電子が電荷蓄積膜１３２中に蓄積してしまう場合がある。
この様な場合、例えばメモリセルＭＣへの書込／消去回数が比較的少ない段階では、メモリセルＭＣのしきい値を所望の大きさまで増大させるために、比較的多くの回数分プログラム電圧を供給して、比較的多くの電子をメモリセルＭＣの電荷蓄積膜１３２に蓄積させることが必要な場合がある。一方、例えばメモリセルＭＣへの書込／消去回数が比較的多い段階では、メモリセルＭＣのしきい値を所望の大きさまで増大させるために、比較的少ない回数分プログラム電圧を供給して、比較的少ない電子をメモリセルＭＣの電荷蓄積膜１３２に蓄積させれば良い場合がある。
この様な場合、例えば図１７に示す様に、書込／消去回数に伴い、１回の書込シーケンスに際してメモリセルＭＣの電荷蓄積膜１３２に蓄積する必要がある電子の電荷量が減少する。
ここで、メモリセルＭＣの長寿命化を図るためには、１回の書込シーケンスに際してメモリセルＭＣの電荷蓄積膜１３２に蓄積される電子の量を、必要最小限に抑えることが望ましい。このためには、例えば、プログラム電圧ＶＰＧＭの初期値及び増加量ΔＶ（図１６参照）を小さい大きさに設定することが考えられる。この様な場合、例えば図１８に示す様に、プログラム電圧ＶＰＧＭを１回供給した場合に電荷蓄積膜１３２に蓄積される電荷量Δｑが小さい大きさとなる。従って、書込／消去回数の増大と共に書込シーケンスにおけるプログラム動作の回数が減少し、メモリセルＭＣの電荷蓄積膜１３２に蓄積される電子の量を、必要最小限の量に近づけることが可能である。
しかしながら、図１８に示す様な態様においては、一度の書込シーケンスにおけるプログラム動作の回数が増大してしまい、書込シーケンスの実行時間が増大してしまう場合がある。多値のデータが記録されるメモリセルＭＣにおいては、メモリセルＭＣのしきい値電圧が細かく調整される場合もあるため、図１８に示す様な制御とは比較的相性が良い場合もある。しかしながら、２値のデータが記録されるメモリセルＭＣにおいては、高速な動作が要求される場合があり、図１８に示す様な制御を適用することが困難な場合がある。
そこで、例えば、多値のデータが記録されるメモリセルＭＣについては図１８に示す様な制御を行い、２値のデータが記録されるメモリセルＭＣについてはプログラム電圧ＶＰＧＭの初期値及び増加量ΔＶを比較的大きく設定する事も考えられる。
しかしながら、この様な場合、図１９に示す様に、書込／消去回数の増大と共に、１回の書込シーケンスに際してメモリセルＭＣのトンネル絶縁膜１３１を通過する電子の量と、必要最小限の量との差が増大してしまい、メモリセルＭＣに対する書込／消去回数の最大値ｎＡ０１が減少してしまう場合がある。
［プログラム電圧ＶＰＧＭの調整］
本実施形態においては、メモリセルＭＣに対する書込／消去回数を監視し、書込／消去回数の増大と共にプログラム電圧ＶＰＧＭの初期値及び増加量ΔＶの少なくとも一方を減少させる。例えば、メモリセルＭＣに対する書込／消去回数が０回～ｎＡ１１回（ｎＡ１１は自然数）である場合と、ｎＡ１１回～ｎＡ１２回（ｎＡ１２は自然数）である場合と、ｎＡ１２回～ｎＡ１３回（ｎＡ１３は自然数）である場合とで、プログラム電圧ＶＰＧＭの初期値及び増加量ΔＶの少なくとも一方を異なる大きさとする。
この様な方法によれば、図２０に示す様に、一回のプログラム動作において電荷蓄積膜１３２に蓄積される電子の電荷量が、Δｑ１、Δｑ２、（＜Δｑ１）、Δｑ３（＜Δｑ２）と徐々に減少する。これにより、一回の書込シーケンスにおけるプログラム動作の回数を増大させることなく、メモリセルＭＣのトンネル絶縁膜１３１を通過する電子の量を必要最小限の量に近づけることが可能である。これにより、長寿命且つ高速な半導体記憶装置を提供することが可能となる。
尚、この様な方法は、多値のデータが記録されるメモリセルＭＣと２値のデータが記録されるメモリセルＭＣとの双方に適用可能である。しかしながら、上述の通り、２値のデータが記録されるメモリセルＭＣにおいては高速な動作が要求される場合があり、一回のプログラム動作においてメモリセルＭＣの電荷蓄積膜１３２に比較的多くの電子が蓄積される場合がある。従って、書込／消去回数の増大と共にプログラム電圧ＶＰＧＭの初期値及び増加量ΔＶの少なくとも一方を減少させることにより、メモリセルＭＣのトンネル絶縁膜１３１を通過する電子の量を必要最小限の量に近づけて、より有効にメモリセルＭＣの長寿命化及び高速動作を実現可能であると考えられる。
次に、この様な方法を実現するためのより具体的な方法について説明する。
上記方法を実現するためには、例えば図２１に示す様に、コントロールダイＣＤに、書込／消去回数記憶部４１と、コマンド記憶部４２と、を設けること可能である。この様な場合、書込／消去回数記憶部４１は、例えば、コントロールダイＣＤ内のＲＯＭに設けられる。また、各メモリダイＭＤに、パラメータ記憶部４３を設けることが可能である。この様な場合、パラメータ記憶部４３は、例えば、メモリセルアレイＭＣＡ（図７）中のＲＯＭ領域に設けることが可能である。
図２１に示す例では、コントロールダイＣＤからメモリダイＭＤに書込シーケンス実行のためのコマンドを送信する際、コントロールダイＣＤ内のＣＰＵが書込／消去回数記憶部４１を参照して、書込／消去回数を取得する。また、コマンド記憶部４２を参照し、取得された書込／消去回数に対応するコマンドＣＭＤ１、コマンドＣＭＤ２又はコマンドＣＭＤ３を取得する。また、取得したコマンドをメモリダイＭＤに送信する。メモリダイＭＤは、パラメータ記憶部４３を参照し、コマンドＣＭＤ１、コマンドＣＭＤ２又はコマンドＣＭＤ３に対応するパラメータとしてプログラム電圧ＶＰＧＭの初期値及び増加量ΔＶを取得する。また、これらのパラメータに応じてプログラム電圧ＶＰＧＭを算出し、所定の動作電圧生成ユニット３５に動作電圧制御信号ＶＣＴＲＬ（図４、図６）として入力する。
書込／消去回数記憶部４１は、例えば図２２に示す様に、コントロールダイＣＤによって制御される複数のメモリダイＭＤ（メモリダイＭＤ０，ＭＤ１，ＭＤ２…）毎に、メモリセルＭＣの書込／消去回数の最小値、最大値又はその間の値（平均値等）ｎ０，ｎ１，ｎ２，…を記憶しても良い。また、書込／消去回数記憶部４１は、例えば図２３に示す様に、コントロールダイＣＤによって制御される複数のメモリダイＭＤ０，ＭＤ１，ＭＤ２…に含まれる複数のメモリブロックＭＢ（メモリブロックＭＢ０，ＭＢ１，ＭＢ２…）毎に、メモリセルＭＣの書込／消去回数の最小値、最大値又はその間の値（平均値等）ｎ００，ｎ０１，ｎ０２，…を記憶しても良い。この場合、書込／消去回数記憶部４１は、ウェアレベリングに使用される記憶部と共通であっても良い。また、書込／消去回数記憶部４１は、例えば図２４に示す様に、コントロールダイＣＤによって制御される複数のメモリダイＭＤ０，ＭＤ１，ＭＤ２…に含まれる複数のメモリブロックＭＢ（メモリブロックＭＢ０，ＭＢ１，ＭＢ２…）に含まれる複数のワード線ＷＬ（ワード線ＷＬ０，ＷＬ１，ＷＬ２…）毎に、メモリセルＭＣの書込／消去回数の最小値、最大値又はその間の値（平均値等）ｎ０００，ｎ００１，ｎ００２，…を記憶しても良い。また、書込／消去回数記憶部４１は、コントロールダイＣＤによって制御される全てのメモリセルＭＣの書込／消去回数の最小値、最大値又はその間の値（平均値等）を一つの値として記憶しても良い。
コマンド記憶部４２は、例えば図２５に示す様に、メモリセルＭＣの書込／消去回数の範囲毎に、メモリダイＭＤに送信するコマンドＣＭＤ（ＣＭＤ１，ＣＭＤ２，ＣＭＤ３）を記憶しても良い。図２５に例示するコマンド記憶部４２は、メモリセルＭＣの書込／消去回数が０回～ｎＡ１１回である場合に対応してコマンドＣＭＤ１を記憶し、メモリセルＭＣの書込／消去回数がｎＡ１１＋１回～ｎＡ１２回である場合に対応してコマンドＣＭＤ２を記憶し、メモリセルＭＣの書込／消去回数がｎＡ１２＋１回～ｎＡ１３回である場合に対応してコマンドＣＭＤ３を記憶する。
パラメータ記憶部４３は、例えば図２６に示す様に、コントロールダイＣＤから送信されたコマンドＣＭＤ１，ＣＭＤ２，ＣＭＤ３毎に、プログラム電圧ＶＰＧＭの初期値（ＶＰＧＭ１，ＶＰＧＭ２，ＶＰＧＭ３）を記憶しても良い。また、パラメータ記憶部４３は、例えば図２７に示す様に、コントロールダイＣＤから送信されたコマンドＣＭＤ１，ＣＭＤ２，ＣＭＤ３毎に、プログラム電圧ＶＰＧＭの初期値（ＶＰＧＭ１，ＶＰＧＭ２，ＶＰＧＭ３）及び増加量ΔＶ（ΔＶ１，ΔＶ２，ΔＶ３）を記憶しても良い。また、パラメータ記憶部４３は、図示は省略するものの、コントロールダイＣＤから送信されたコマンドＣＭＤ１，ＣＭＤ２，ＣＭＤ３毎に、プログラム電圧ＶＰＧＭの増加量ΔＶ（ΔＶ１，ΔＶ２，ΔＶ３）を記憶しても良い。尚、プログラム電圧ＶＰＧＭの初期値ＶＰＧＭ１は初期値ＶＰＧＭ２よりも大きく、初期値ＶＰＧＭ２は初期値ＶＰＧＭ３よりも大きい。また、プログラム電圧ＶＰＧＭの増加量ΔＶ１は増加量ΔＶ２よりも大きく、増加量ΔＶ２は増加量ΔＶ３よりも大きい。ただし、プログラム電圧ＶＰＧＭの初期値ＶＰＧＭ１，ＶＰＧＭ２，ＶＰＧＭ３の大きさによっては、増加量ΔＶ１が増加量ΔＶ２よりも小さく、増加量ΔＶ２が増加量ΔＶ３よりも小さくても良い。
また、パラメータ記憶部４３は、例えば図２８に示す様に、コントロールダイＣＤから送信されたコマンドＣＭＤ１，ＣＭＤ２，ＣＭＤ３及び選択メモリセルＭＣを含むワード線ＷＬ毎に、プログラム電圧ＶＰＧＭの初期値（ＶＰＧＭ１１，ＶＰＧＭ１２，ＶＰＧＭ１３，ＶＰＧＭ２１，ＶＰＧＭ２２，ＶＰＧＭ２３，ＶＰＧＭ３１，ＶＰＧＭ３２，ＶＰＧＭ３３）及び増加量ΔＶ（ΔＶ１１，ΔＶ１２，ΔＶ１３，ΔＶ２１，ΔＶ２２，ΔＶ２３，ΔＶ３１，ΔＶ３２，ΔＶ３３）の少なくとも一方を記憶しても良い。尚、プログラム電圧ＶＰＧＭの初期値ＶＰＧＭ１１，ＶＰＧＭ１２，ＶＰＧＭ１３は初期値ＶＰＧＭ２１，ＶＰＧＭ２２，ＶＰＧＭ２３よりも大きい。また、初期値ＶＰＧＭ２１，ＶＰＧＭ２２，ＶＰＧＭ２３は初期値ＶＰＧＭ３１，ＶＰＧＭ３２，ＶＰＧＭ３３よりも大きい。また、プログラム電圧ＶＰＧＭの増加量ΔＶ１１，ΔＶ１２，ΔＶ１３は増加量ΔＶ２１，ΔＶ２２，ΔＶ２３よりも大きい。また、増加量ΔＶ２１，ΔＶ２２，ΔＶ２３は増加量ΔＶ３１，ΔＶ３２，ΔＶ３３よりも大きい。
尚、以上のような方法は例示に過ぎず、具体的な方法等は適宜調整可能である。
例えば、図２９に示す例では、コントロールダイＣＤに書込／消去回数記憶部４１が設けられておらず、メモリダイＭＤに書込／消去回数記憶部４１と、パラメータ記憶部４４と、が設けられる。この様な場合、書込／消去回数記憶部４１及びパラメータ記憶部４４は、例えば、メモリセルアレイＭＣＡ（図７）中のＲＯＭ領域に設けることが可能である。
図２９に示す例では、書込シーケンスを実行する際、メモリダイＭＤは書込／消去回数記憶部４１を参照して、書込／消去回数を取得する。また、パラメータ記憶部４４を参照し、取得された書込／消去回数に対応するパラメータとしてプログラム電圧ＶＰＧＭの初期値及び増加量ΔＶを取得する。また、これらのパラメータに応じてプログラム電圧ＶＰＧＭを算出し、所定の動作電圧生成ユニット３５に動作電圧制御信号ＶＣＴＲＬ（図４、図６）として入力する。
パラメータ記憶部４４は、例えば図３０に示す様に、メモリセルＭＣの書込／消去回数の範囲毎に、プログラム電圧ＶＰＧＭの初期値（ＶＰＧＭ１，ＶＰＧＭ２，ＶＰＧＭ３）及び増加量ΔＶ（ΔＶ１，ΔＶ２，ΔＶ３）の少なくとも一方を記憶しても良い。また、パラメータ記憶部４４は、例えば図２８を参照して説明した様に、メモリセルＭＣの書込／消去回数の範囲及び選択メモリセルＭＣを含むワード線ＷＬ毎に、プログラム電圧ＶＰＧＭの初期値及び増加量ΔＶの少なくとも一方を記憶しても良い。
また、例えば、図３１に示す例では、コントロールダイＣＤ及びメモリダイＭＤには書込／消去回数記憶部４１が設けられておらず、ホストコンピュータ２０に書込／消去回数記憶部４１と、コマンド記憶部４５と、が設けられる。また、コントロールダイＣＤにはコマンド記憶部４６が設けられる。また、メモリダイＭＤにはパラメータ記憶部４３が設けられる。
図３１に示す例では、ホストコンピュータに２０からコントロールダイＣＤに書込シーケンス実行のためのコマンドを送信する際、ホストコンピュータ２０内のＣＰＵ等は書込／消去回数記憶部４１を参照して、書込／消去回数を取得する。また、コマンド記憶部４５を参照し、取得された書込／消去回数に対応するコマンドＣｍｄ１、コマンドＣｍｄ２又はコマンドＣｍｄ３を取得する。また、取得したコマンドをコントロールダイＣＤに送信する。コントロールダイＣＤ内のＣＰＵ等は書込／消去回数記憶部４１を参照して、コマンドＣｍｄ１、コマンドＣｍｄ２又はコマンドＣｍｄ３に対応するコマンドＣＭＤ１、コマンドＣＭＤ２又はコマンドＣＭＤ３を取得する。また、取得したコマンドをメモリダイＭＤに送信する。メモリダイＭＤは、パラメータ記憶部４３を参照し、コマンドＣＭＤ１、コマンドＣＭＤ２又はコマンドＣＭＤ３に対応するパラメータとしてプログラム電圧ＶＰＧＭの初期値及び増加量ΔＶを取得する。また、これらのパラメータに応じてプログラム電圧ＶＰＧＭを算出し、所定の動作電圧生成ユニット３５に動作電圧制御信号ＶＣＴＲＬ（図４、図６）として入力する。
コマンド記憶部４５は、例えば図３２に例示する様に、コマンド記憶部４２とほぼ同様に構成されている。ただし、コマンド記憶部４２はメモリダイＭＤに送信されるコマンドＣＭＤ１，ＣＭＤ２，ＣＭＤ３を記憶しているのに対し、コマンド記憶部４５はコントロールダイＣＤに送信されるコマンドＣｍｄ１，Ｃｍｄ２，Ｃｍｄ３を記憶している。
コマンド記憶部４６は、例えば図３３に例示する様に、コントロールダイＣＤに送信されるコマンドＣｍｄ１，Ｃｍｄ２，Ｃｍｄ３とメモリダイＭＤに送信されるコマンドＣＭＤ１，ＣＭＤ２，ＣＭＤ３とを対応付けて記憶している。
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
例えば、上述の例においては、メモリセルＭＣに対する書込／消去回数の増大に応じて、プログラム電圧ＶＰＧＭの初期値及び増加量ΔＶの少なくとも一方を減少させる。しかしながら、長寿命且つ高速な半導体記憶装置を提供するためには、一回の書込シーケンスにおけるプログラム動作の回数を増大させることなく、メモリセルＭＣのトンネル絶縁膜１３１を通過する電子の量を必要最小限の量に近づけられれば良い。従って、書込／消去回数の増大に応じてプログラム電圧ＶＰＧＭをどのように調整するかは、適宜調整可能である。例えば、１回の書込シーケンスにおいて最大でｍ（ｍは自然数）回のプログラム動作が実行される場合、書込シーケンスの１回目～ｍ回目のプログラム動作におけるプログラム電圧の平均値を、書込／消去回数の増大に応じて減少させればよい。この様な方法は、例えば、書込シーケンスに含まれる複数のプログラム動作のうち、少なくとも１回のプログラム動作におけるプログラム電圧ＶＰＧＭを調整することによっても実現可能である。
また、上述の例においては、図２等を参照して説明した様に、メモリセルアレイＭＣＡが直列に接続された複数のメモリセルＭＣを備える、所謂ＮＡＮＤ型のフラッシュメモリを例示した。しかしながら、上述の様な方法は、メモリセルが電荷蓄積膜１３２に対応する構成（窒化シリコン等の電荷蓄積膜、多結晶シリコン等のフローティングゲート、又は、その他の電荷を蓄積可能な構成）を備えるものであれば、ＮＡＮＤ型のフラッシュメモリ以外にも適用可能である。例えば、ＮＯＲ型のフラッシュメモリ等にも適用可能である。また、上述の様な方法は、書込／消去回数の増大に伴って必要なプログラム電圧（又はこれに対応する書込電圧等）が減少する様な性質を有するメモリであれば、電荷蓄積膜１３２に対応する構成を備えていないものにも適用可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル（メモリトランジスタ）、ＷＬ…ワード線、ＶＰＧＭ…プログラム電圧、ＶＶＦＹ…ベリファイ電圧。

Claims (5)

  1. メモリトランジスタと、
    前記メモリトランジスタのゲート電極に接続されたワード線と、
    前記ワード線に接続された周辺回路と、
    前記周辺回路に接続され、データの入出力に使用可能な複数の電極と
    を備え、
    前記周辺回路は、前記複数の電極を介した書込コマンドの入力に応じて、
    前記書込コマンドが前記メモリトランジスタに対応するｎ１（ｎ１は自然数）回目からｎ２（ｎ２はｎ１より大きい自然数）回目までの書込コマンドである場合には、前記ワード線に第１プログラム電圧を転送する第１プログラム動作を１回又は複数回実行する第１書込シーケンスを実行し、
    前記書込コマンドが前記メモリトランジスタに対応するｎ２＋１回目からｎ３（ｎ３はｎ２より大きい自然数）回目までの書込コマンドである場合には、前記ワード線に第２プログラム電圧を転送する第２プログラム動作を１回又は複数回実行する第２書込シーケンスを実行し、
    前記第２書込シーケンスのｋ（ｋは自然数）回目の前記第２プログラム動作における前記第２プログラム電圧は、前記第１書込シーケンスのｋ回目の前記第１プログラム動作における前記第１プログラム電圧よりも小さい
    半導体記憶装置。
  2. メモリトランジスタと、
    前記メモリトランジスタのゲート電極に接続されたワード線と、
    前記ワード線に接続された周辺回路と、
    前記周辺回路に接続され、データの入出力に使用可能な複数の電極と
    を備え、
    前記周辺回路は、
    前記複数の電極を介した第１書込コマンドの入力に応じて、前記ワード線に第１プログラム電圧を転送する第１プログラム動作を１回又は複数回実行する第１書込シーケンスを実行し、
    前記複数の電極を介した第２書込コマンドの入力に応じて、前記ワード線に第２プログラム電圧を転送する第２プログラム動作を１回又は複数回実行する第２書込シーケンスを実行し、
    前記第２書込シーケンスのｋ（ｋは自然数）回目の前記第２プログラム動作における前記第２プログラム電圧は、前記第１書込シーケンスのｋ回目の前記第１プログラム動作における前記第１プログラム電圧よりも小さい
    半導体記憶装置。
  3. 前記第１書込シーケンス及び前記第２書込シーケンスの少なくとも一方において最大でｍ（ｍは自然数）回の第１プログラム動作又は第２プログラム動作が実行される場合、
    前記第２書込シーケンスの１回目～ｍ回目の前記第２プログラム動作における前記第２プログラム電圧の平均値は、前記第１書込シーケンスの１回目～ｍ回目の前記第１プログラム動作における前記第１プログラム電圧の平均値よりも小さい
    請求項１又は２記載の半導体記憶装置。
  4. 前記周辺回路は、
    前記第１書込シーケンスにおいて、前記ワード線に第１ベリファイ電圧を転送する第１ベリファイ動作を１回又は複数回実行し、
    前記第２書込シーケンスにおいて、前記ワード線に第２ベリファイ電圧を転送する第２ベリファイ動作を１回又は複数回実行し、
    前記第１ベリファイ動作において、前記ワード線に１種類の第１ベリファイ電圧のみが供給され、
    前記第２ベリファイ動作において、前記ワード線に１種類の第２ベリファイ電圧のみが供給される
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 複数のメモリチップと、
    前記メモリチップに接続されたコントローラチップと、
    前記コントローラチップに接続された制御装置と
    を備え、
    前記複数のメモリチップは複数のメモリブロック及び前記周辺回路を備え、前記複数のメモリブロックは複数の前記メモリトランジスタ及び複数の前記ワード線を備え、
    前記複数のメモリチップ、前記コントローラチップ及び前記制御装置の少なくとも一つは第１記憶部を備え、
    前記第１記憶部は、
    前記複数のメモリチップに含まれる複数の前記メモリトランジスタに対する書込シーケンス又は消去シーケンスの実行回数の最小値、最大値又はその間の値を記憶し、
    前記メモリチップに含まれる複数の前記メモリトランジスタに対する書込シーケンス又は消去シーケンスの実行回数の最小値、最大値又はその間の値を、前記複数のメモリチップに対応して記憶し、
    前記メモリブロックに含まれる複数の前記メモリトランジスタに対する書込シーケンス又は消去シーケンスの実行回数の最小値、最大値又はその間の値を、前記複数のメモリブロックに対応して記憶し、又は、
    前記ワード線に接続された複数の前記メモリトランジスタに対する書込シーケンス又は消去シーケンスの実行回数の最小値、最大値又はその間の値を、前記複数のワード線の少なくとも２つに対応して記憶する
    請求項１～４のいずれか１項記載の半導体記憶装置。
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