KR20210078099A - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는 제1 영역과 제2 영역을 포함하는 기판, 기판의 제1 영역에 배치된 제1 하부 배선, 기판의 제2 영역에 배치된 제2 하부 배선, 제1 하부 배선 상에 배치되고, 층간 절연막과 전극 패드가 교대로 기판과 수직한 방향으로 적층되는 적층 구조체, 적층 구조체를 관통하는 수직 구조체, 수직 구조체의 측벽을 따라 연장되는 터널 절연막, 터널 절연막의 측벽을 따라 연장되는 전하 저장막, 제2 하부 배선 상에 배치되고, 제2 하부 배선과 제2 영역 상에 배치된 상부 배선을 전기적으로 연결하는 관통 비아, 제1 하부 배선을 포함하고, 전극 패드에 인가되는 동작 전압을 생성시키는 제1 증폭 스테이지, 제2 하부 배선 및 관통 비아를 포함하고, 제1 증폭 스테이지와 전기적으로 연결되고, 전극 패드에 인가되는 동작 전압을 생성시키는 제2 증폭 스테이지를 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것이다.
다층 구조의 메모지 장치의 집적도 향상을 위하여 메모리 장치 내에 수직으로 쌓아 올리는 워드 라인의 층수가 높아지고 있다. 고적층 메모리 장치를 동작시키기 위해, 복수의 워드 라인에 동시에 일정한 동작 전압을 인가할 수 있도록 고 전류를 제공하는 차지 펌프가 요구된다. 적층되는 워드 라인의 층이 높아지면서, 차지 펌프의 크기 또한 커졌으며, 메모리 장치 내 메모리 셀 어레이 하부에 차지 펌프를 매립하는 경우, 차지 펌프의 모든 구성을 메모리 셀 어레이 하부에 매립할 수 없다. 차지 펌프의 일부 구성이 메모리 셀 어레이에 매립되지 못해 메모리 장치의 칩 사이즈가 증가한다.
본 발명이 해결하고자 하는 기술적 과제는, 메모리 셀 어레이 하부에 매립되지 않은 증폭 스테이지 내에 배치되고, 면적 효율이 높은 커패시터를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 일부 증폭 스테이지가 높은 주파수로 구동되는 차지 펌프를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 메모리 장치는, 반도체 메모리 장치는 제1 영역과 제2 영역을 포함하는 기판, 기판의 제1 영역에 배치된 제1 하부 배선, 기판의 제2 영역에 배치된 제2 하부 배선, 제1 하부 배선 상에 배치되고, 층간 절연막과 전극 패드가 교대로 기판과 수직한 방향으로 적층되는 적층 구조체, 적층 구조체를 관통하는 수직 구조체, 수직 구조체의 측벽을 따라 연장되는 터널 절연막, 터널 절연막의 측벽을 따라 연장되는 전하 저장막, 제2 하부 배선 상에 배치되고, 제2 하부 배선과 제2 영역 상에 배치된 상부 배선을 전기적으로 연결하는 관통 비아, 제1 하부 배선을 포함하고, 전극 패드에 인가되는 동작 전압을 생성시키는 제1 증폭 스테이지, 제2 하부 배선 및 관통 비아를 포함하고, 제1 증폭 스테이지와 전기적으로 연결되고, 전극 패드에 인가되는 동작 전압을 생성시키는 제2 증폭 스테이지를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 메모리 장치는, 복수의 워드라인과 복수의 비트라인에 전기적으로 접속되고 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 메모리 셀 어레이 및 메모리 셀을 동작시키기 위해 워드 라인에 인가되는 동작 전압을 생성하는 차지 펌프를 포함하되, 차지 펌프는, 동작 전압을 생성하는 제1 및 제2 증폭 스테이지를 포함하고, 제1 증폭 스테이지는 제1 클록 신호를 발생시키는 제1 레귤레이터로 구동되고, 제2 증폭 스테이지는 제1 클록 신호보다 주파수가 빠른 제2 클록 신호를 발생시키는 제2 레귤레이터로 구동되고,
제1 증폭 스테이지는 메모리 셀 어레이와 수직으로 오버랩되어 메모리 셀 어레이 하부에 배치되고, 제2 증폭 스테이지는 메모리 셀 어레이와 수직으로 오버랩되지 않고 메모리 셀 어레이 하부에 배치된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 메모리 장치는, 복수의 워드라인과 복수의 비트라인에 전기적으로 접속되고 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하되, 복수의 메모리 셀은 기판상에 수직적으로 서로 오버랩되지 않는 제1 플레인 메모리 셀과 제2 플레인 메모리 셀을 포함하는 메모리 셀 어레이, 제1 플레인 메모리 셀 하부에 수직적으로 오버랩되고, 제1 플레인 메모리 셀을 동작시키기 위해 워드 라인에 인가되는 동작 전압을 생성하는 제1 증폭 스테이지, 제2 플레인 메모리 셀 하부에 수직적으로 오버랩되고, 제2 플레인 메모리 셀을 동작시키기 위해 워드 라인에 인가되는 동작 전압을 생성하는 제2 증폭 스테이지, 메모리 셀 어레이 하부에 수직적으로 오버랩되지 않고, 기판 상에 배치되고, 제1 및 제2 플레인 메모리 셀을 동작시키기 위해 워드 라인에 인가되는 동작 전압을 생성하는 공통 증폭 스테이지를 포함하되, 제1 증폭 스테이지는 메모리 셀 어레이와 전기적으로 연결되는 제1 하부 배선을 포함하고, 제2 증폭 스테이지는 메모리 셀 어레이와 전기적으로 연결되는 제2 하부 배선을 포함하고, 공통 증폭 스테이지는 메모리 셀 어레이와 전기적으로 연결되는 공통 하부 배선과, 공통 하부 배선과 메모리 셀 어레이보다 상부에 배치되는 상부 배선을 전기적으로 연결하는 관통 비아를 포함하고, 공통 증폭 스테이지는 제1 및 제2 증폭 스테이지와 각각 직렬로 연결된다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 3는 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 전압 발생기를 나타내는 블록도이다.
도 4은 몇몇 실시 예에 따른 전압 발생기에 포함된 차지 펌프를 나타내는 회로도이다.
도 5는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 6은 몇몇 실시예들에 따른 주변 로직 구조체를 포함하는 반도체 메모리 장치를 설명하기 위한 평면 블록도이다.
도 7은 도 5의 셀 어레이 구조체를 나타내는 평면도이다
도 8은 도 6의 A-A'을 따라 절단한 단면도이다.
도 9는 도 8의 P부분을 확대하여 도시한 도면이다.
도 10은 도 7의 B-B'를 따라 절단한 단면도이다.
도 11은 도 8의 배선과 커패시터를 표기한 도면이다.
도 12는 몇몇 실시예에 따른 차지 펌프의 커패시터를 나타내는 회로도이다.
도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 14는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 15는 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 주변 로직 구조체를 설명하기 위한 평면 블록도이다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 3는 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 전압 발생기를 나타내는 블록도이다.
도 4은 몇몇 실시 예에 따른 전압 발생기에 포함된 차지 펌프를 나타내는 회로도이다.
도 5는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 6은 몇몇 실시예들에 따른 주변 로직 구조체를 포함하는 반도체 메모리 장치를 설명하기 위한 평면 블록도이다.
도 7은 도 5의 셀 어레이 구조체를 나타내는 평면도이다
도 8은 도 6의 A-A'을 따라 절단한 단면도이다.
도 9는 도 8의 P부분을 확대하여 도시한 도면이다.
도 10은 도 7의 B-B'를 따라 절단한 단면도이다.
도 11은 도 8의 배선과 커패시터를 표기한 도면이다.
도 12는 몇몇 실시예에 따른 차지 펌프의 커패시터를 나타내는 회로도이다.
도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 14는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 15는 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 주변 로직 구조체를 설명하기 위한 평면 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20)와 주변 회로(30)를 포함할 수 있다.
복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1 내지 BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL), 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
구체적으로, 메모리 셀 블록들(BLK1 내지 BLKn)은 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33), 페이지 버퍼(35) 및 동작에 필요한 다양한 전압들을 생성하는 전압 발생기(38)를 포함할 수 있다.
도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수 있다.
제어 로직(37)은 로우 디코더(33), 전압 발생기(38) 및 상기 입출력 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어신호들을 생성할 수 있다.
예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1 내지 BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(33)는 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 2를 참고하면, 몇몇 실시예들에 따른 메모리 셀 블록은 공통 소오스 라인(CSL), 복수의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인(CSL) 각각이 전기적으로 제어될 수도 있다.
예를 들어, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀들(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀들(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
몇몇 실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어될 수 있으며, 더미 셀(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 예를 들어, 워드 라인들(WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
도 3는 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 전압 발생기를 나타내는 블록도이다. 도 4은 몇몇 실시 예에 따른 전압 발생기에 포함된 차지 펌프를 나타내는 회로도이다.
도 1, 도 3 및 도 4를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치(10) 내에 포함되는 전압 발생기(38)는 차지 펌프(CP), 제1 레귤레이터(Reg), 제1 발진기(OSC), 제2 레귤레이터(Reg') 및 제2 발진기(OSC')를 포함하고, 도시되지 않았지만 차지 펌프(CP)에 전원을 공급하는 전압 전원도 포함할 수 있다.
차지 펌프(CP)는 복수의 증폭 스테이지(stage 1, stage 2, ..., stage k, stage k+1, ..., stage n)을 포함할 수 있다. 차지 펌프(CP)는 메모리 셀 어레이의 워드 라인(WL)에 동작 전압을 인가하기 위해, 로우 디코더(33)를 통해 전류를 제공할 수 있다.
제1 레귤레이터(Reg)와 제2 레귤레이터(Reg')는 서로 별도로 차지 펌프(CP)와 연결되어 있고, 각각 제1 발진기(OSC), 제2 발진기(OSC')와 연결된다. 각각의 발진기(OSC, OSC')는 각각의 레귤레이터(Reg, Reg')에 일정하게 클록 신호를 제공한다. 제1 발진기(OSC)와 제2 발진기(OSC')가 제공하는 클록 신호는 주파수를 서로 상이할 수도 있고, 같을 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치의 제1 레귤레이터(Reg)는 차지 펌프 내의 증폭 스테이지 사이의 노드(미도시)에 인가되는 전압의 피드백과 제어 로직(37)의 제어 신호(CTRL)를 바탕으로, 차지 펌프에 제1 발진기(OSC)로부터 수신한 클록 신호를 발생시켜 차지펌프에 제공할 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치의 제2 레귤레이터(Reg')는 로우 디코더(33)를 통해 워드 라인(WL)에 인가되는 전압의 피드백과 제어 로직(37)의 제어 신호(CTRL)를 바탕으로 차지 펌프에 제2 발진기(OSC')로부터 수신한 클록 신호를 발생시켜 차지 펌프(CP)에 제공할 수 있다.
즉, 제1 레귤레이터(Reg)는 제1 발진기(OSC)의 신호를 바탕으로 제1 클록 신호를 차지 펌프(CP)에 제공할 수 있고, 제2 레귤레이터(Reg')는 제2 발진기(OSC)의 신호를 바탕으로 제2 클록 신호를 차지 펌프(CP)에 제공할 수 있다.
실시예에 따라 차지 펌프(CP) 내에 증폭 스테이지를 달리하여 연결될 수 있다. 도 4에 따르면 제1 내지 제k 증폭 스테이지(stage 1, ..., k)는 제1 레귤레이터(Reg)와 연결되어 있고, 제k+1 내지 제n 증폭 스테이지(stage k+1, ..., n)에 연결될 수 있다. 몇몇 실시예에 따른 차지 펌프(CP)와 레귤레이터(Reg, Reg')간의 연결 관계는 도시된 도 4에 한정되지 않는다.
각각의 증폭 스테이지는 다이오드와 커패시터를 포함할 수 있다. 제k 증폭 스테이지(stage_k)를 중심으로 설명하고 나머지 증폭 스테이지에 해당하는 차이만 설명한다. 제k 증폭 스테이지(stage_k)에 관한 설명이 나머지 증폭 스테이지에 적용될 수 있음은 자명하다.
제k 증폭 스테이지(stage_k)는 제k_1 다이오드(Dk_1), 제k_2 다이오드(Dk_2), 제k_1 커패시터(Ck_1) 및 제k_2 커패시터(Ck_2)를 포함할 수 있다.
제k_1 다이오드(Dk_1)는 제 k-1 증폭 스테이지(미도시, k=1 제외)와 제k_2 다이오드(Dk_2) 사이에 연결되고, 제k_2 다이오드(Dk_2)는 제k_1 다이오드(Dk_1)와 제k+1 스테이지(stage k+1, k=n 제외) 사이에 연결될 수 있다.
제k_1 커패시터(Ck_1)는 제k_1 다이오드(Dk_1), 제k_2 다이오드(Dk_2) 사이에 일단이 연결되고, 타단은 제1 레귤레이터(Reg)와 연결되고, 제k_2 커패시터(Ck_2)는 제k_2 다이오드(Dk_2)와 제k+1 스테이지(stage k+1) 사이에 일단이 연결되고, 타단은 제1 레귤레이터(Reg)의 신호를 반전시키는 인버터와 연결될 수 있다.
제k 증폭 스테이지(stage k)를 제외한 증폭 스테이지에서, 제k+1 내지 n 증폭 스테이지(stage k+1, ..., n)는 제2 레귤레이터(Reg')와 연결될 수 있으며, 제1_1 다이오드(D1_1_는 전압 전원(미도시)과 제1_2다이오드(D1_2)사이에 연결될 수 있으면, 제n_2 다이오드(Dn_2)는 제n_1 다이오드(Dn_1)와 로우 디코더(33) 사이에 연결될 수 있다는 점에 차이가 있고, 나머지는 제k 증폭 스테이지(stage k)와 같이 도 4와 대응되는 연결관계를 포함할 수 있다. 다만, 몇몇 실시예에 따른 차지 펌프(CP)는 도 4에 도시된 동일한 구성과 동일한 연결관계에 한정되지 않는다.
차지 펌프(CP)는 상기 복수의 커패시터(C1_1, ..., Cn_2)를 포함하며, 상기 복수의 커패시터(C1_1,..., Cn_2)는 전하를 축적할 수 있고, 상기 축적된 전하는 로우 디코더(33)를 통해 메모리 셀 어레이(20)의 워드 라인(WL)에 제공되어, 워드 라인(WL)에 프로그램 전압 등 다양한 전압이 인가될 수 있다.
도 5는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다. 도 6은 몇몇 실시예들에 따른 주변 로직 구조체를 포함하는 반도체 메모리 장치를 설명하기 위한 평면 블록도이다. 도 7은 도 5의 셀 어레이 구조체를 나타내는 평면도이다. 도 8은 도 6의 A-A'을 따라 절단한 단면도이다. 도 9는 도 8의 P부분을 확대하여 도시한 도면이다. 도 10은 도 7의 B-B'를 따라 절단한 단면도이다.
도 5 내지 도 10을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치(10)는 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)를 포함할 수 있다.
몇몇 실시예에 따른 주변 로직 구조체(PS)는 제1 내지 제n 증폭 스테이지(stage 1, ..., n), 제1 및 제2 레귤레이터(Reg, Reg'), 제1 및 제2 발진기(OSC, OSC'), 아날로그 회로(AC), 하부 배선체(120) 및 상부 배선체(160)를 포함할 수 있다. 뿐만 아니라, 도 1의 페이지 버퍼(35)와 도 1의 로우 디코더(33)도 포함될 수 있다.
주변 로직 구조체(PS)는 셀 어레이 구조체(CS)와 기판(100)과 수직한 방향으로 오버랩되는 영역인 매립 영역(BR)과 셀 어레이 구조체(CS)와 기판(100)과 수직적으로 오버랩되지 않는 비매립 영역(NBR), 뿐만 아니라 비매립 영역에 포함되지는 않지만, 셀 어레이 구조체(CS) 상에 배치되는 상부 배선체(160)의 일부를 포함할 수 있다.
매립 영역(BR)은 제1 레귤레이터(Reg), 제1 발진기(OSC'), 도 4와 같이 제1 레귤레이터(Reg)와 연결된 제1 내지 제k 증폭 스테이지(stage 1, ..., k) 및 아날로그 회로(AC)에 포함되는 아날로그 회로 트랜지스터(AC_Tr)를 포함할 수 있다.
비매립 영역(NBR)은 제2 레귤레이터(Reg), 제2 발진기(OSC'), 도 4와 같이 제2 레귤레이터(Reg)와 연결된 제k+1 내지 제n 증폭 스테이지(stage k+1, ..., n) 및 외부 전압 컨택(EVC) 또는 접지 패드(GND)를 포함할 수 있다.
몇몇 실시예에 따른 상기 외부 전압 컨택(EVC) 또는 접지 패드(GND)와 매립 영역(BR)에 배치된 증폭 스테이지의 거리는 외부 전압 컨택(EVC) 또는 접지 패드(GND)와 비매립 영역(NBR)에 배치된 증폭 스테이지와의 거리보다 멀 수 있다.
셀 어레이 구조체(CS)는 매립 영역(BR) 상의 수평 반도체층(150)과, 수평 반도체층(150) 상의 적층 구조체(ST)를 포함할 수 있다. 수평 반도체층(150)은 매립 영역(BR)상에 배치될 수 있다. 수평 반도체층(150)은 매립 영역(BR)의 상면을 따라 연장될 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
주변 로직 절연막(110)은 기판(100) 상에 형성될 수 있다. 주변 로직 절연막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
하부 배선체(120)는 주변 로직 절연막(110) 내에 형성될 수 있고, 하부 배선체(120)의 일부는 8에 도시된 것처럼 매립 영역(BR)에 배치되는 제k_2 다이오드(Dk_2), 제k_2 커패시터(Ck_2) 및 비매립 영역(NBR)에 배치되는 제k+1_1 다이오드(Dk+1_1), 제k+1_1 커패시터(Ck+1_1)에 포함될 수 있다. 상기 구성과 배선에 대한 설명은 후술하겠다.
각각의 수평 반도체층(150)은 하부 지지 반도체층(LSB)과, 하부 지지 반도체층(LSB) 상의 공통 소오스 플레이트(CSP)를 포함할 수 있다. 수평 반도체층(150)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 수평 반도체층(150)은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다.
공통 소오스 플레이트(CSP)는 도 2의 공통 소오스 라인(CSL)의 역할을 할 수 있다.
도시된 것과 달리, 각각의 수평 반도체층(150)은 하부 지지 반도체층(LSB) 없이, 전체적으로 공통 소오스 플레이트(CSP)일 수 있다.
또한, 도시된 것과 달리, 2차원적인 평면 형태의 공통 소오스 플레이트가 아니라, 제2 방향(D2)으로 길게 연장되는 라인 형태의 공통 소오스 라인이 수평 반도체층(150) 내에 형성될 수도 있다.
도 7 및 도 8에서, 적층 구조체(ST)는 제3 방향(D3)으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)를 포함할 수 있다. 제1 적층 구조체(ST1)는 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8) 사이에 배치된 전극간 절연막(ILD)을 포함할 수 있다. 적층 구조체(ST)는 8개의 전극 패드를 포함하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제3 방향(D3)으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)는 도 2에서 설명한 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)에 포함되는 게이트 전극을 포함할 수 있다. 또한, 제3 방향(D3)으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)는 메모리 셀들(MCT)의 워드 라인을 포함할 수 있다.
예를 들어, 적층 구조체(ST)는 제3 방향(D3)으로 인접하는 제4 전극 패드(EP4) 및 제5 전극 패드(EP5)를 포함할 수 있다. 제5 전극 패드(EP5)는 제4 전극 패드(EP4) 상에 배치될 수 있다.
제4 전극 패드(EP4)는 제5 전극 패드(EP5)보다 제1 방향(D1)으로 더 돌출될 수 있고, 제4 전극 패드(EP4)는 제5 전극 패드(EP5)보다 제2 방향(D2)으로 더 돌출될 수 있다(미도시). 즉, 제4 전극 패드(EP4)는 제5 전극 패드(EP5)보다 제1 및 제2 방향으로 더 돌출돼 제1 방향뿐만 아니라, 제2 방향으로도 계단식 구조를 형성할 수 있다.
적층 구조체(ST)는 셀 영역(CR)과, 셀 영역(CR)로부터 제1 방향(D1)으로 연장되는 제1 셀 연장 영역(CER1)을 포함할 수 있다. 또한, 제1 적층 구조체(ST)는 셀 영역(CR)으로부터 제2 방향(D2)으로 연장되는 제2 셀 연장 영역(CER2)을 포함할 수 있다.
복수의 전극 분리 영역(ESR)은 적층 구조체(ST)에 배치될 수 있다. 각각의 전극 분리 영역(ESR)은 제2 방향(D2)으로 연장될 수 있다.
제1 적층 구조체(ST1)는 복수의 전극 분리 트렌치(EST)를 포함할 수 있다. 각각의 전극 분리 영역(ESR)은 각각의 전극 분리 트렌치(EST)를 채울 수 있다.
일 예로, 각각의 전극 분리 영역(ESR)은 전극 분리 트렌치(EST)를 채우는 절연 물질을 포함할 수 있다. 전극 분리 영역(ESR)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
다른 예로, 도시된 것과 달리, 전극 분리 영역(ESR)은 전극 분리 트렌치(EST)의 측벽을 따라 형성되는 라이너와, 전극 분리 트렌치(EST)를 채우는 라이너 상의 필링막을 포함할 수도 있다. 일 예로, 라이너는 절연 물질을 포함할 수 있고, 필링막은 도전성 물질을 포함할 수 있다. 다른 예로, 라이너는 도전성 물질을 포함할 수 있고, 필링막은 절연 물질을 포함할 수 있다.
복수의 전극 분리 영역(ESR) 중 적어도 일부의 제2 방향(D2)으로의 길이는 적층 구조체(ST)의 제2 방향(D2)으로의 폭보다 작을 수 있고, 경우에 따라 폭과 같거나 길 수 있다. 도 7에는 전극 분리 영역(ESR)의 제2 방향(D2)으로의 길이가 적층 구조체(ST)의 제2 방향(D2)으로의 폭보다 작게 도시됐으나, 본 발명은 이에 한정되지 않는다.
전극 분리 영역(ESR)은 제1 셀 연장 영역(CER1) 내에는 배치되지 않을 수 있다. 전극 분리 영역(ESR)이 형성된 전극 분리 트렌치(EST)는 워드 라인(도 3의 WLn)을 형성하는 리플레이스먼트(replacement) 공정에 사용된다. 즉, 전극 분리 트렌치(EST)를 이용하여 몰드막의 일부를 제거하고, 몰드막이 제거된 부분에 워드 라인을 형성한다.
전극 분리 트렌치(EST)를 이용하여 몰드막이 제거될 때, 제1 셀 연장 영역(CER1)의 몰드막이 모두 제거되지 않는다. 따라서, 제1 셀 연장 영역(CER1)은 제거되지 않고 남은 몰드막이 남아있게 된다. 제1 셀 연장 영역(CER1)은 제2 방향(D2)으로 연장되는 몰드 영역(EP_M)을 포함한다. 즉, 적층 구조체(ST1)는 셀 영역(CR)의 제1 방향(D1)으로의 양측에 배치되는 제1 몰드 영역(EP_M)을 포함한다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)는 전극 영역(EP_E)과, 제1 몰드 영역(EP_M)을 포함할 수 있다. 전극 영역(EP_E)은 예를 들어, 텅스텐(W)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
예를 들어, 도 9에서, 전극 패드(EP)는 전극 영역(EP_E)과, 전극 영역(EP_E)의 제1 방향(D1)으로의 양측에 배치되는 몰드 영역(EP_M)을 포함할 수 있다. 전극 영역(EP_E)은 제2 방향(D2)으로 연장되는 복수의 전극 분리 영역(ESR)에 의해 분리될 수 있다. 몰드 영역(EP_M)은 전극 영역(EP_E)로부터 제1 방향(D1)으로 연장될 수 있다.
복수의 전극 분리 영역(ESR)은 제1 방향(D1)으로 가장 멀리 이격된 제1 전극 분리 영역 및 제2 전극 분리 영역을 포함할 수 있다. 이 때, 전극 영역(EP_E)은 제1 전극 분리 영역 및 제2 전극 분리 영역 사이에 배치될 수 있다. 전극 영역(EP_E)의 일부는 제1 전극 분리 영역 및 제2 전극 분리 영역 사이 이외의 영역에 위치할 수 있다.
각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)에 포함된 제1 몰드 영역(EP_M1)의 제1 방향(D1)으로의 폭은 주변 로직 구조체(PS)에서 멀어짐에 따라 감소할 수 있다. 예를 들어, 제4 전극 패드(EP4)에 포함된 제1 몰드 영역(EP_M1)의 제1 방향(D1)으로의 폭은 제5 전극 패드(EP)에 포함된 제1 몰드 영역(EP_M1)의 제1 방향(D1)으로의 폭보다 크다.
예를 들어, 제4 전극 패드(EP4)에 포함된 제1 몰드 영역(EP_M1)은 제5 전극 패드(EP5)에 포함된 제1 몰드 영역(EP_M1)보다 제1 방향(D1)으로 제1 폭(W1)만큼 돌출될 수 있다.
제2 적층 구조체(ST2)를 바라보는 제4 전극 패드(EP4)에 포함된 제1 몰드 영역(EP_M1)의 측벽과, 제5 전극 패드(EP5)에 포함된 제1 몰드 영역(EP_M1)의 측벽은 제1 방향(D1)으로 제1 폭(W1)만큼 이격될 수 있다.
제1 방향(D1)을 따라 절단한 단면도에서 나타나는 제1 적층 구조체(ST1)의 계단식 구조의 측벽 프로파일은 각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)에 포함된 몰드 영역(EP_M)에 의해 정의될 수 있다. 몰드 영역(EP_M)은 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
인접하는 전극 분리 영역(ESR) 사이에, 적층 구조체(ST)를 관통하는 복수의 수직 구조체들(VS)이 배치될 수 있다. 각각의 수직 구조체(VS)들은 수평 반도체층(150)과 연결될 수 있다.
예를 들어, 수직 구조체들(VS) 중 메모리 셀의 채널 영역으로 사용되는 수직 구조체들(VS)은 수평 반도체층(150)에 포함된 공통 소오스 플레이트(CSP)와 전기적으로 연결될 수 있다.
수직 구조체들(VS)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또는, 수직 구조체들(VS)은 금속 산화물 반도체 물질을 포함할 수도 있다.
수직 구조체들(VS)과 적층 구조체(ST) 사이에, 블로킹 절연막(BIL), 전하 저장막(CIL) 및 터널 절연막(TIL)이 순차적으로 배치될 수 있다. 하지만, 수직 구조체들(VS)과 적층 구조체(ST) 사이에 배치되는 블로킹 절연막(BIL), 전하 저장막(CIL) 및 터널 절연막(TIL)은 예시적인 것일 뿐, 이에 제한되는 것은 아니다.
수직 구조체들(VS) 상에는 수직 절연막(VI)이 배치될 수 있다. 수직 절연막(VI)은 수직 구조체들(VS)에 의해 정의되는 공간을 채울 수 있다. 또한, 전극 패드(EP1)와 전극간 절연막(ILD) 사이와, 전극 패드(EP1)와 블로킹 절연막(BIL) 사이에, 수평 절연 패턴(HP)이 배치될 수 있다. 수평 절연 패턴(HP)은 예를 들어, 실리콘 산화물 또는 고유전율 절연막을 포함할 수 있고, 수직 구조체(VS)와 전극 패드(EP1) 데이터를 저장할 수 전하 저장 소자(DS)에 포함될 수 있다.
블로킹 절연막(BIL), 전하 저장막(CIL) 및 터널 절연막(TIL)은 수직 구조체들(VS)의 하부에서 분리될 수 있다. 분리된 블로킹 절연막(BIL), 전하 저장막(CIL) 및 터널 절연막(TIL) 사이로, 컨택 지지막(CSB)이 배치될 수 있다. 컨택 지지막(CSB)은 공통 소오스 플레이트(CSP)와 수직 구조체들(VS)을 전기적으로 연결시킬 수 있다. 컨택 지지막(CSB)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
덧붙여, 적층 구조체(ST)와 수평 반도체층(150) 사이와, 적층 구조체(ST) 및 충진 절연막(155) 사이에, 희생 절연막(156)이 배치될 수 있다. 희생 절연막(156)은 컨택 지지막(CSB)과 접촉할 수 있다. 희생 절연막(156)은 컨택 지지막(CSB)을 형성하기 위한 몰드 역할을 할 수 있다. 희생 절연막(156)은 컨택 지지막(CSB)을 형성을 위한 공간을 만드는 과정에서, 제거되지 않고 남은 몰드 부분일 수 있다. 희생 절연막(156)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 층간 절연막(151)은 수평 반도체층(150) 상에 형성될 수 있다. 제1 층간 절연막(151)은 적층 구조체(ST)를 덮을 수 있다. 제1 층간 절연막(151)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 층간 절연막(152), 제3 층간 절연막(153) 및 제4 층간 절연막(154)은 제1 층간 절연막(151) 상에 순차적으로 형성될 수 있다. 전극 분리 영역(ESR)의 일부는 제2 층간 절연막(152)까지 연장될 수 있다.
비트 라인들(BL)은 적층 구조체(ST) 상에 배치될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 길게 연장될 수 있다. 비트 라인들(BL)은 제1 방향(D1)은 복수의 수직 구조체들(VS) 중 적어도 하나와 전기적으로 연결될 수 있다.
비트 라인들(BL)은 제3 층간 절연막(153) 상에 형성될 수 있고, 제4 층간 절연막(154)으로 덮여질 수 있다. 비트 라인들(BL) 비트 라인 패드(BL_PAD)와, 비트 라인 플러그(BL_PG)를 매개로 수직 구조체들(VS)과 전기적으로 연결될 수 있다.
상부 배선체(160)는 비트 라인들(BL) 혹은 제3 층간 절연막(153) 상에 배치될 수 있고, 제4 층간 절연막(154)에 둘러 쌓일 수 있다. 도 8에 도시된 것 같이 상부 배선체(160)의 일부는 제k+1_1 커패시터 (Ck+1_1)에 포함될 수 있다.
도 11은 도 8의 배선과 커패시터를 표기한 도면이다. 도 12는 몇몇 실시예에 따른 차지 펌프의 커패시터를 나타내는 회로도이다.
도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치(10)의 매립 영역(BR) 내에 제k_2 다이오드(Dk_2), 제k_2 커패시터(Ck_2)가 포함될 수 있다. 하부 배선체(120)는 제1 내지 제7 하부 배선(121 내지 127)을 포함하고, 상부 배선체(160)는 제1 내지 제3 상부 배선(161 내지 163)을 포함할 수 있다.
제k_2 다이오드(Dk_2)는 트랜지스터를 이용한 다이오드로, 게이트 전극과 전기적으로 연결된 배선과 소오스/드레인에 전기적으로 연결된 배선이 서로 전기적으로 연결되어 있을 수 있다. 본 원의 실시예에 따른 제k_2 다이오드(Dk_2)는 트랜지스터를 이용한 다이오드를 도시하였지만, 본원은 이에 한정되지 않고, PN접합을 통한 다이오드등 경우에 따라 다른 형태의 다이오드를 포함할 수 있다.
제k_2 커패시터(Ck_2)는 하부 배선체(120) 중 제4 내지 제6 하부 배선(124 내지 126) 및 제4 내지 제6 하부 배선(124 내지 126)과 연결된 트랜지스터를 포함할 수 있다. 도시되지 않았지만, 제k_2 커패시터(Ck_2) 내 트랜지스터의 소오스/드레인에 연결된 제 4 하부 배선(124)과 제 6 하부 배선(126)에는 동일한 전압이 인가되고, 그 형태는 다른 전원에 의해 동일한 전압이 인가될 수 있고, 제4 및 제6 하부 배선(124, 126)이 전기적으로 연결돼 동일한 전압이 인가되는 형태 모두 포함할 수 있다.
따라서 제k_2 커패시터(Ck_2)내 트랜지스터의 게이트 전극에 연결된 제5 하부 배선(125)과 소오스/드레인에 연결된 제4 및 제6 하부 배선(124, 126)의 전압이 상이해 게이트 전극과 기판(100)을 사이에 두고 제k 트랜지스터 커패시터(Ck_MOS)가 형성될 수 있다. 뿐만 아니라, 소오스/드레인에 연결된 제4 및 제6 하부 배선(124, 126)과 게이트 전극에 연결된 제5 하부 배선(125)사이에 두고, 주변 로직 절연막(110)을 유전체로 제k MIM(Metal-Insulator-Metal) 커패시터(Ck_MIM1, Ck_MIM2)가 형성될 수 있다. 제k_2 커패시터(Ck_2)는 제k 트랜지스터 커패시터(Ck_MOS)와 제k MIM 커패시터(Ck_MIM1, Ck_MIM2)가 병렬로 연결된 커패시터를 포함할 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치(10)의 비매립 영역(NBR) 내에 제k+1_1 다이오드(Dk+1_1), 제k+1_1 커패시터(Ck+1_1)가 포함될 수 있다.
제k+1_1 다이오드(Dk+1_1)는 트랜지스터를 이용한 다이오드로, 제k_2 다이오드(Dk_2)와 동일한 구조 및 물질을 포함할 수 있다. 전기적으로 제k_2 커패시터(Ck_2)의 소오스/드레인에 연결된 제6 하부 배선과 전기적으로 연결될 수 있다.
제k+1_1 커패시터(Ck+1_1)는 하부 배선체(120) 중 제1 내지 제3 하부 배선(121 내지 123), 제1 내지 제3 관통 비아(THV_PB1 내지 THV_PB3) 및 상부 배선체(160) 중 제1 내지 제3 상부 배선(161 내지 163)을 포함할 수 있다.
제k+1_1 커패시터(Ck+1_1)에 포함되는 트랜지스터의 소오스/드레인에 연결된 제1 및 제3 하부 배선(121, 123)은 각각 제1 및 제3 상부 배선(161,163)에 전기적으로 연결될 수 있다. 뿐만 아니라, 상기 트랜지스터의 게이트 전극에 연결되는 제2 하부 배선(122)은 제2 상부 배선(162)에 전기적으로 연결될 수 있다.
따라서 제k+1_1커패시터(Ck+1_1)에 포함되는 트랜지스터의 소오스/드레인에 전기적으로 연결되는 제1 및 제3 하부 배선(121, 123)은 제1 및 제3 관통 비아(THV_PB1, THV_PB3)에 각각 전기적으로 연결되고, 제1 및 제3 관통 비아(THV_PB1, THV_PB3)는 각각의 제1 및 제3 관통 비아 연결 배선(THV_PL1, THV_PL3)를 통해 각각 제1 및 제3 상부 배선(121, 123)과 전기적으로 연결될 수 있다. 제2 하부 배선(122), 제2 관통 비아(THV_PB2), 제2 관통 비아 배선(THV_PL2) 및 제2 상부 배선(162)도 마찬가지로 서로 전기적으로 연결되어 있다.
도시되지 않았지만, 제k+1_1커패시터(Ck+1_1)에 포함되는 트랜지스터의 소오스/드레인에 연결된 제 1 하부 배선(121)과 제 3 하부 배선(123)에는 동일한 전압이 인가되고, 그 형태는 다른 전원에 의해 동일한 전압이 인가될 수 있고, 제1 및 제3 하부 배선(121, 123)이 전기적으로 연결돼 동일한 전압이 인가되는 형태 모두 포함할 수 있다.
따라서 제k+1_1 커패시터(Ck+1_1)내 트랜지스터의 게이트 전극에 연결된 제2 하부 배선(122)과 소오스/드레인에 연결된 제1 및 제3 하부 배선(121, 123)의 전압이 상이해 게이트 전극과 기판(100)을 사이에 두고 제k+1 트랜지스터 커패시터(Ck+1_MOS)가 형성될 수 있다. 뿐만 아니라, 소오스/드레인에 연결된 제1 및 제3 하부 배선(121, 123)과 게이트 전극에 연결된 제2 하부 배선(122)사이에 두고, 주변 로직 절연막(110)을 유전체로 제k+1 하부 MIM 커패시터(Ck+1_MIM1, Ck+1_MIM2)가 형성될 수 있고, 제1 및 제3 관통 비아(THV_PB1, THV_PB3)와 제2 관통 비아(THV_PB2)를 사이에 두고, 제1 층간 절연막(151)을 유전체로 둔 제k+1 THV(Through-via) 커패시터(Ck+1 THV1, Ck+1 THV2)가 형성될 수 있고, 제1 및 제3 상부 배선(161, 163)과 제2 상부 배선(162)사이에 두고, 제4 층간 절연막(154)을 유전체로 제k+1 상부 MIM 커패시터(Ck+1_MIM3, Ck+1_MIM4)가 형성될 수 있다. 제k+1_1 커패시터(Ck+1_1)는 제k+1 트랜지스터 커패시터(Ck+1_MOS), 제k+1 THV 커패시터(Ck+1_THV1, Ck+1_THV2) 및 제k+1 하부 및 상부 MIM 커패시터(Ck+1_MIM1, Ck+1_MIM2, Ck+1_MIM3, Ck+1_MIM4)가 병렬로 연결된 커패시터를 포함할 수 있다.
따라서, 비매립 영역(NBR)영역에 배치되는 커패시터(Ck+1_1)는 매립 영역(BR)에 배치되는 커패시터(Ck_2)에 비해 THV 커패시터(Ck+1_THV1, Ck+1_THV2) 및 상부 MIM 커패시터(Ck+1_MIM3, Ck+1_MIM4)가 병렬로 추가돼, 동일한 면적 차지 대비 정전용량이 더 크다고 볼 수 있다.
뿐만 아니라, 상부 배선체(160)는 하부 배선체(120)에 비해 적층 구조체(ST)등을 포함하는 셀 어레이 구조체(CS)의 공정에 영향을 덜 받을 수 있다. 따라서 제k+1_1 다이오드(Dk+1_1)와 제k+1_1 커패시터(Ck+1_1)사이를 연결하는 제7 하부 배선(127)을 제외한 하부 배선체(120)는 상부 배선체(160)에 비해 열 내구성이 좋지만, 전기 전도도가 낮은 금속을 포함할 수 있다. 그 예시로는 텅스텐을 포함할 수 있지만, 이에 한정되지 않는다. 관통 비아(THV_PB1 내지 THV_PB1)도 마찬가지로 열 내구성이 좋은 금속 물질을 포함할 수 있다.
제1 내지 제3 상부 배선을 포함하는 상부 배선체(160)는 하부 배선체(120)에 비해 열 내구성이 낮지만, 전기 전도도가 높은 금속을 포함할 수 있다. 예시적으로 구리, 알루미늄을 포함할 수 있지만 이에 한정되지 않는다.
도 12를 참조하면, 제k+1 상부 MIM 커패시터(Ck+1+MIM3, Ck+1+MIM4)의 양단은 제1 내지 제3 상부 배선을 포함해, 전기전도도가 높은 즉, 저항이 낮은 도선과 연결되어 있어, 이로 인해 제k_2 커패시터(Ck_2)는 제k+1_1커패시터(Ck+1_1)의 전기전도도보다 높아질 수 있다.
도선의 경우 전기전도도가 높을수록, 인가할 수 있는 주파수가 증가하므로, 제k_2 커패시터(Ck_2)에 인가되는 주파수는 제k+1_1커패시터(Ck+1_1)에 인가되는 주파수보다 높을 수 있다.
따라서 도 4를 참조하면, 제k+1_1 커패시터(Ck+1_1)에 연결된 제2 레귤레이터의 제2 클록 신호의 주파수는 제1 레귤레이터의 제1 클록 신호의 주파수보다 높을 수 있다.
커패시터는 인가되는 주파수가 높을수록 임피던스가 줄어 커패시터를 통해 인가되는 도 1의 로우 디코더(33)로 제공되는 전하량이 증가돼, 제k+1_1 커패시터(Ck+1_1)는 제k_2 커패시터(Ck_2)와 비교했을 때, 동일 면적에 비해 워드 라인에 제공하는 전하량이 더 클 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 1의 실시예와 비교할 때, 도 12의 메모리 장치(10)는 복수의 메모리 셀 어레이들(20_a, 20_b)을 포함할 수 있고, 복수의 메모리 셀 어레이들(20_a, 20_b)에 대응하는 복수의 로우 디코더들(33_a, 33_b) 및 복수의 페이지 버퍼들(35_a, 35_b)을 포함할 수 있다. 주변 회로(30)는 복수의 로우 디코더들(33_a, 33_b), 페이지 버퍼들(35_a, 35_b)를 포함한 메모리 장치(200)에 포함된 구성요소들을 지칭할 수 있다. 도 13을 참조하면, 메모리 장치(200)는 독립적으로 제어되는 복수의 플레인 메모리 셀 어레이들(PLa, PLb)을 포함할 수 있다. 복수의 플레인 메모리 셀 어레이들(20_a, 20_b) 각각은, 복수의 로우 디코더들(33_a, 33_b)와 복수의 전압 발생기(38_a, 38_b)에 의해서 서로 독립적으로 워드 라인이 활성화될 수 있고, 복수의 페이지 버퍼들(35_a, 35_b)을 통해서 서로 독립적으로 동작(예컨대, 기입 동작, 독출 동작)이 제어될 수 있다.
이와 같이, 메모리 장치(10)에서, 서로 독립적으로 제어됨으로써 특정 동작을 병렬적으로 수행하거나 상이한 동작을 수행할 수 있는 메모리 셀 어레이의 단위는 플레인(plane)으로 지칭될 수 있다. 도 13의 예시에서, 메모리 셀 어레이(20_a) 및 메모리 셀 어레이(20_b)는 상이한 플레인들에 각각 포함된 것으로서 지칭될 수 있다.
도 13을 참조하면, 주변 회로(30)는 메모리 장치(10) 외부로부터 공통된 제어 로직(37)을 통해 커맨드(CMD), 제어 신호(CTRL)를 받고 플레인a(PLa), 플레인b(PLb)에 각각 대응하는 어드레스 신호(ADDR_a, ADDR_b)를 로우 디코더들(33_a, 33_b)를 따로 제공하고, 각각 대응하는 페이지 버퍼들(35_a, 35_b)는 대응하는 데이터(Data_a, Data_b)에 관한 동작을 수행할 수 있다.
플레인c(PLc) 및 플레인d(PLd)는 도시하지 않았지만, 플레인a(PLa), 플레인b(PLb) 및 각각에 대응하는 구성들의 설명이 플레인c(PLc) 및 플레인d(PLd) 및 대응되는 구성의 설명에 적용될 것은 자명하다.
도 14는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다. 도 15는 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 주변 로직 구조체를 설명하기 위한 평면 블록도이다.
도 14 및 도 15을 참조하고, 앞선 실시예와 비교했을 때 셀 어레이 구조체(CS)는 복수의 플레인(PLa, PLb, PLc, PLd)를 포함할 수 있다.
주변 로직 구조체(PS)의 매립 영역(BR)에 관하여 플레인a(PLa) 하부에 배치되는 구성을 중심으로 설명할 수 있다. 플레인a(PLa) 하부에 배치되는 구성에 대한 설명이 나머지 플레인b(PLb), 플레인c(PLc) 및 플레인d(PLd)에 대응되는 구성의 설명에 적용되는 것은 자명하다.
도 6의 실시예와 비교했을 때, 주변 로직 구조체(PS)는 플레인a(PLa) 하부에 발진기a(OSC_a), 레귤레이터a(Reg_a), 제k+2 증폭 스테이지a(stage_a k+2), 제k+3 증폭 스테이지a(stage_a k+3), 제k+4 증폭 스테이지a(stage_a k+4), 제k+5 증폭 스테이지a(stage_a k+5), ??, 제n 증폭 스테이지a(stage_a n) 및 아날로그 회로a(ACa)를 포함하며, 각각의 구성은 도 4의 제1 발진기(OSC), 제1 레귤레이터(Reg), 제1 증폭 스테이지(stage 1) 내지 제k 증폭 스테이지(stage k), 아날로그 회로(AC)에 대응되나, 도 4와 달리 제k+2 증폭 스테이지a(stage_a k+2)에서 비매립 영역의 출력 전류를 입력받아 제n 증폭 스테이지a(stage_a n)에서 플레인a(PLa)의 로우 디코더(33_a)로 전류를 제공한다.
주변 로직 구조체(PS)의 비매립 영역에 대해서 앞선 실시예와 비교했을 때, 각각의 구성들은 도 15에서 공통 발진기(OSC'), 공통 레귤레이터(Reg'), 제 1 공통 증폭 스테이지(stage 1) 내지 제 k+1 공통 증폭 스테이지(stage k+1)및 공통 외부 전압 컨택 또는 접지 패드(EVC/GND)에 대응되나, 제 k+1 공통 증폭 스테이지의 출력이 복수의 플레인(PLa, PLb, PLc, PLd)의 각각의 제k+2 증폭 스테이지(stage_a k+2, stage_b k+2, stage_c k+2, stage_d k+2)에 입력되는 것이 차이가 있습니다.
도 6의 실시예와 도 15의 실시예를 비교했을 때, 각각의 플레인(PLa, PLb, PLc, PLd) 하부에 배치되는 제k+2 증폭 스테이지(stage_a k+2, stage_b k+2, stage_c k+2, stage_d k+2)가 제k+1 공통 스테이지(stage k+1)에 각각 직렬로 연결될 수 있다.
도 15에 플레인(PLa 내지 PLd)의 개수와 연결 관계는 도 15에 도시된 것과 같이 한정되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PS: 주변 로직 구조체
CS: 셀 어레이 구조체
ST: 적층 구조체 EP: 전극 패드
Stage 1 내지 n: 제1 내지 제n 증폭 스테이지
CP: 차지 펌프 ESR: 전극 분리 영역
BL: 비트 라인 CSP: 공통 소오스 플레이트
THV_PB 1 내지 3: 관통 비아
THV_PL 1 내지 3: 관통 비아 배선 120: 하부 배선체
160: 상부 배선체
ST: 적층 구조체 EP: 전극 패드
Stage 1 내지 n: 제1 내지 제n 증폭 스테이지
CP: 차지 펌프 ESR: 전극 분리 영역
BL: 비트 라인 CSP: 공통 소오스 플레이트
THV_PB 1 내지 3: 관통 비아
THV_PL 1 내지 3: 관통 비아 배선 120: 하부 배선체
160: 상부 배선체
Claims (10)
- 제1 영역과 제2 영역을 포함하는 기판;
상기 기판의 상기 제1 영역에 배치된 제1 하부 배선;
상기 기판의 상기 제2 영역에 배치된 제2 하부 배선;
상기 제1 하부 배선 상에 배치되고, 층간 절연막과 전극 패드가 교대로 상기 기판과 수직한 방향으로 적층되는 적층 구조체;
상기 적층 구조체를 관통하는 수직 구조체;
상기 수직 구조체의 측벽을 따라 연장되는 터널 절연막;
상기 터널 절연막의 측벽을 따라 연장되는 전하 저장막;
상기 제2 하부 배선 상에 배치되고, 상기 제2 하부 배선과 상기 제2 영역 상에 배치된 상부 배선을 전기적으로 연결하는 관통 비아;
상기 제1 하부 배선을 포함하고, 상기 전극 패드에 인가되는 동작 전압을 생성시키는 제1 증폭 스테이지;
상기 제2 하부 배선 및 상기 관통 비아를 포함하고, 상기 제1 증폭 스테이지와 전기적으로 연결되고, 상기 전극 패드에 인가되는 동작 전압을 생성시키는 제2 증폭 스테이지를 포함하는 반도체 메모리 장치. - 제1항에 있어서,
상기 제1 영역은 상기 제1 하부 배선과 전기적으로 연결되는 제1 트랜지스터, 상기 제1 트랜지스터를 사용하는 제1 트랜지스터 커패시터와 상기 제1 하부 배선 사이에 형성되는 제1 MIM(metal-insulator-metal)커패시터를 포함하고,
상기 제2 영역은 상기 제2 하부 배선과 전기적으로 연결되는 제2 트랜지스터, 상기 제2 트랜지스터를 사용하는 제2 트랜지스터 커패시터와 상기 제2 하부 배선 사이에 형성되는 제2 MIM 커패시터 및 상기 관통 비아 사이에 형성되는 THV(Through-via) 커패시터를 더 포함하는 반도체 메모리 장치. - 제2항에 있어서,
상기 제2 영역은 상기 상부 배선 사이에 형성되는 제3 MIM 커패시터를 더 포함하는 반도체 메모리 장치. - 제3항에 있어서,
상기 제1 트랜지스터 커패시터와 상기 제1 MIM 커패시터가 병렬로 연결된 커패시터를 포함하는 제1 커패시터,
상기 제2 트랜지스터 커패시터, 상기 제2 MIM 커패시터, 상기 THV 커패시터와 상기 제3 MIM 커패시터가 병렬로 연결된 커패시터를 포함하는 반도체 메모리 장치. - 제1항에 있어서,
상기 제1 하부 배선과 상기 상부 배선은 물질이 서로 상이한 반도체 메모리 장치. - 제5항에 있어서,
상기 제1 영역은 상기 제1 증폭 스테이지를 구동하고, 제1 클록 신호를 발생시키는 제1 레귤레이터를 더 포함하고,
상기 제2 영역은 상기 제2 증폭 스테이지를 구동하고, 상기 제1 클록 신호와 주파수가 다른 제2 클록 신호를 발생시키는 제2 레귤레이터를 더 포함하는 반도체 메모리 장치. - 제5항에 있어서,
상기 제1 영역은 상기 제1 증폭 스테이지를 구동하고, 제1 클록 신호를 발생시키는 제1 레귤레이터를 더 포함하고,
상기 제2 영역은 상기 제2 증폭 스테이지를 구동하고, 상기 제1 클록 신호와 주파수가 다른 제2 클록 신호를 발생시키는 제2 레귤레이터 더 포함하는 반도체 메모리 장치 - 복수의 워드라인과 복수의 비트라인에 전기적으로 접속되고 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 및
상기 메모리 셀을 동작시키기 위해 상기 워드 라인에 인가되는 동작 전압을 생성하는 차지 펌프를 포함하되,
상기 차지 펌프는 상기 동작 전압을 생성하는 제1 및 제2 증폭 스테이지를 포함하고,
상기 제1 증폭 스테이지는 제1 클록 신호를 발생시키는 제1 레귤레이터로 구동되고, 상기 제2 증폭 스테이지는 상기 제1 클록 신호보다 주파수가 빠른 제2 클록 신호를 발생시키는 제2 레귤레이터로 구동되고,
상기 제1 증폭 스테이지는 상기 메모리 셀 어레이와 수직으로 오버랩되어 상기 메모리 셀 어레이 하부에 배치되고, 상기 제2 증폭 스테이지는 상기 메모리 셀 어레이와 수직으로 오버랩되지 않고 상기 메모리 셀 어레이 하부에 배치되는 반도체 메모리 장치. - 제8항에 있어서,
상기 제1 증폭 스테이지는 상기 메모리 셀 어레이보다 하부에 배치되는 제1 하부 배선과, 하부 배선과 전기적으로 연결되는 제1 트랜지스터를 포함하고,
상기 제2 증폭 스테이지는 상기 메모리 셀 어레이보다 하부에 배치되는 제2 하부 배선과, 하부 배선과 전기적으로 연결되는 제2 트랜지스터, 상기 메모리 셀 어레이보다 상부에 배치되는 상부 배선과 상기 제2 하부 배선과 상기 상부 배선을 전기적으로 연결하는 관통 비아를 포함하는 반도체 메모리 장치. - 복수의 워드라인과 복수의 비트라인에 전기적으로 접속되고 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하되,
상기 복수의 메모리 셀은 기판상에 수직적으로 서로 오버랩되지 않는 제1 플레인 메모리 셀과 제2 플레인 메모리 셀을 포함하는 메모리 셀 어레이;
상기 제1 플레인 메모리 셀 하부에 수직적으로 오버랩되고, 상기 제1 플레인 메모리 셀을 동작시키기 위해 상기 워드 라인에 인가되는 동작 전압을 생성하는 제1 증폭 스테이지;
상기 제2 플레인 메모리 셀 하부에 수직적으로 오버랩되고, 상기 제2 플레인 메모리 셀을 동작시키기 위해 상기 워드 라인에 인가되는 동작 전압을 생성하는 제2 증폭 스테이지;
상기 메모리 셀 어레이 하부에 수직적으로 오버랩되지 않고, 상기 기판 상에 배치되고, 상기 제1 및 제2 플레인 메모리 셀을 동작시키기 위해 상기 워드 라인에 인가되는 동작 전압을 생성하는 공통 증폭 스테이지를 포함하되,
상기 제1 증폭 스테이지는 상기 메모리 셀 어레이와 전기적으로 연결되는 제1 하부 배선을 포함하고,
상기 제2 증폭 스테이지는 상기 메모리 셀 어레이와 전기적으로 연결되는 제2 하부 배선을 포함하고,
상기 공통 증폭 스테이지는 상기 메모리 셀 어레이와 전기적으로 연결되는 공통 하부 배선과, 상기 공통 하부 배선과 상기 메모리 셀 어레이보다 상부에 배치되는 상부 배선을 전기적으로 연결하는 관통 비아를 포함하고,
상기 공통 증폭 스테이지는 상기 제1 및 제2 증폭 스테이지와 각각 직렬로 연결로 되는 반도체 메모리 장치.
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