CN117742570A

CN117742570A - 非易失性存储器装置和数据擦除方法

Info

Publication number: CN117742570A
Application number: CN202211266664.3A
Authority: CN
Inventors: 杨涛; 赵冬雪; 刘磊; 张坤; 周文犀; 夏志良; 霍宗亮
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2022-09-22
Filing date: 2022-10-17
Publication date: 2024-03-22
Also published as: US20240105266A1

Abstract

公开了一种用于非易失性存储器装置的数据擦除的方法。该存储器包括多个存储器单元串，每个串包括串联连接的选择栅晶体管和多个存储器单元。所述方法包括向一个存储器单元串施加步进擦除电压进行擦除操作，该步进擦除电压具有步进升高形状的电压波形。所述方法还包括：在步进擦除电压从中间电平升高到峰值电平的时间段期间，将该选择栅晶体管的电压从起始电平升高到峰值电平，以及将预定区域的电压从起始电平升高到峰值电平，从而在一个存储器单元串中产生栅极诱发的漏极泄露电流。该预定区域与所述至少一个选择栅晶体管相邻并且包括至少一个存储器单元。

Description

非易失性存储器装置和数据擦除方法

技术领域

本公开总体上涉及半导体技术领域，更具体而言，涉及非易失性存储器装置和所述非易失性存储器装置的数据擦除方法。

背景技术

最近，在电子装置中广泛使用了具有“垂直”(即，在三维(3D)中)堆叠的存储器单元的非易失性存储器。非易失性存储器装置通常可以包括多个垂直堆叠的级，例如由双堆叠工艺形成的顶部级和底部级。每个级可以包括多个垂直堆叠的存储器单元。为了在具有多个级的非易失性存储器装置中实现有效的读取、写入和擦除操作，每个级必须能够单独实现擦除操作。

此外，随着非易失性存储器装置的堆叠层的数量增大，沟道层底部结构的连接模式已经从传统选择性外延结构演进到横向连接模式或底部连接模式。通过在沟道层底部形成高度掺杂的半导体层(通常与沟道层具有相同类型的掺杂)作为连接结构，通过现有形成方法制造的非易失性存储器装置不适于大量的擦除操作。因此，引入栅极诱发的漏极泄露(GIDL)以产生辅助主体偏置，以在每个级辅助擦除操作，从而实现非易失性存储器装置的数据擦除。

因此，期望提高非易失性存储器装置的级擦除操作和GIDL擦除操作的效率。

发明内容

本公开中描述了三维(3D)存储器装置的实施方式。

本公开的一个方面提供了一种用于非易失性存储器装置的数据擦除的方法。所述存储器包括多个存储器单元串，每个串包括串联连接的至少一个选择栅晶体管和多个存储器单元。所述方法包括向一个存储器单元串施加步进擦除电压进行擦除操作，所述步进擦除电压具有步进升高形状的电压波形。所述方法还包括：在所述步进擦除电压从所述步进擦除电压的中间电平升高到所述步进擦除电压的峰值电平的时间段期间，将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高到所述至少一个选择栅晶体管的峰值电平，以及将预定区域的电压从所述预定区域的起始电平升高到所述预定区域的峰值电平，使得在一个存储器单元串中产生栅极诱发的漏极泄露电流。所述预定区域与所述至少一个选择栅晶体管相邻并且包括所述多个存储器单元中的至少一个。

在一些实施方式中，所述至少一个选择栅晶体管包括连接到位线的顶部选择栅(TSG)晶体管和/或连接到衬底中的阱掺杂区域的底部选择栅(BSG)晶体管，并且所述预定区域包括第一预定区域和第二预定区域，其中，所述第一预定区域与所述BSG晶体管相邻并且包括所述多个存储器单元中的至少一个，所述第二预定区域与所述TSG晶体管相邻并且包括所述多个存储器单元中的至少一个。

在一些实施方式中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：在将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高到所述至少一个选择栅晶体管的峰值电平的时间段期间，将所述预定区域的电压从所述预定区域的起始电平升高到所述预定区域的峰值电平。

在一些实施方式中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：同时将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高到所述至少一个选择栅晶体管的峰值电平以及将所述预定区域的电压从所述预定区域的起始电平升高到所述预定区域的峰值电平，其中，所述至少一个选择栅晶体管的峰值电平等于所述预定区域的峰值电平。

在一些实施方式中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：在将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高之后，将所述预定区域的电压从所述预定区域的起始电平升高。

在一些实施方式中，所述多个存储器单元包括至少一个虚设存储器单元；所述至少一个虚设存储器单元还包括位于所述BSG晶体管和所述阱掺杂区域之间的至少一个第一虚设存储器单元；并且所述第一预定区域与所述BSG晶体管相邻，并且包括所述至少一个虚设存储器单元，并且通过所述至少一个第一虚设存储器单元与所述衬底分隔开。

在一些实施方式中，所述方法还包括：将所述第一虚设存储器单元中的至少一个在所述擦除操作期间设置成浮置状态。

在一些实施方式中，所述方法还包括：向所述第一虚设存储器单元中的至少一个施加另一步进擦除电压。

在一些实施方式中，所述至少一个虚设存储器单元还包括与所述至少一个选择栅晶体管相邻的至少一个选择级虚设存储器单元。

在一些实施方式中，所述方法还包括：在所述步进擦除电压从所述中间电平升高到所述峰值电平的时间段期间，将所述至少一个选择级虚设存储器单元的电压从所述至少一个选择级虚设存储器单元的起始电平升高到所述至少一个选择级虚设存储器单元的峰值电平。

在一些实施方式中，所述方法还包括：在将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高到所述至少一个选择栅晶体管的峰值电平的时间段期间，将所述至少一个选择级虚设存储器单元的电压从所述至少一个选择级虚设存储器单元的起始电平升高到所述至少一个选择级虚设存储器单元的峰值电平。

在一些实施方式中，所述方法还包括：同时将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高到所述至少一个选择栅晶体管的峰值电平以及将所述至少一个选择级虚设存储器单元的电压从所述至少一个选择级虚设存储器单元的起始电平升高到所述至少一个选择级虚设存储器单元的峰值电平。

在一些实施方式中，所述方法还包括：在将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高之后，将所述至少一个选择级虚设存储器单元的电压从所述至少一个选择级虚设存储器单元的起始电平升高。

在一些实施方式中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：在将所述BSG晶体管的电压从所述BSG晶体管的起始电平升高到所述BSG晶体管的峰值电平的时间段期间，将所述第一预定区域的电压从所述第一预定区域的起始电平升高到所述第一预定区域的峰值电平；以及在将所述TSG晶体管的电压从所述TSG晶体管的起始电平升高到所述TSG晶体管的峰值电平的时间段期间，将所述第二预定区域的电压从所述第二预定区域的起始电平升高到所述第二预定区域的峰值电平。

在一些实施方式中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：在将所述BSG晶体管的电压从所述BSG晶体管的起始电平升高之后，将所述第一预定区域的电压从所述第一预定区域的起始电平升高；以及同时将所述TSG晶体管的电压从所述TSG晶体管的起始电平升高到所述TSG晶体管的峰值电平以及将所述第二预定区域的电压从所述第二预定区域的起始电平升高到所述第二预定区域的峰值电平。

在一些实施方式中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：同时将所述BSG晶体管的电压从所述BSG晶体管的起始电平升高到所述BSG晶体管的峰值电平以及将所述第一预定区域的电压从所述第一预定区域的起始电平升高到所述第一预定区域的峰值电平；以及在将所述TSG晶体管的电压从所述TSG晶体管的起始电平升高之后，将所述第二预定区域的电压从所述第二预定区域的起始电平升高。

在一些实施方式中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：同时将所述BSG晶体管的电压从所述BSG晶体管的起始电平升高到所述BSG晶体管的峰值电平以及将所述第一预定区域的电压从所述第一预定区域的起始电平升高到所述第一预定区域的峰值电平；以及同时将所述TSG晶体管的电压从所述TSG晶体管的起始电平升高到所述TSG晶体管的峰值电平以及将所述第二预定区域的电压从所述第二预定区域的起始电平升高到所述第二预定区域的峰值电平。

在一些实施方式中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：在将所述BSG晶体管的电压从所述BSG晶体管的起始电平升高之后，将所述第一预定区域的电压从所述第一预定区域的起始电平升高；以及在将所述TSG晶体管的电压从所述TSG晶体管的起始电平升高之后，将所述第二预定区域的电压从所述第二预定区域的起始电平升高。

本公开的另一方面提供了一种非易失性存储器装置，包括：形成于衬底的阱掺杂区域上的存储器阵列，包括多个块，其中每个块包括多个存储器单元串，每个存储器单元串包括多个串联连接到对应位线的多个存储器单元，并且每个块包括在垂直于所述衬底的方向上垂直堆叠的一个或多个级；以及耦接到所述存储器阵列的外围电路，所述外围电路被配置成控制对所述多个级的级选择，并且对所选择的级执行级擦除操作和上文描述的电平调节。

在一些实施方式中，所述存储器阵列是三维NAND存储器阵列，所述非易失性存储器装置是三维NAND存储器装置。

在一些实施方式中，每个块包括在垂直于所述衬底的方向上垂直堆叠的两个级。

在一些实施方式中，每个块包括在垂直于所述衬底的方向上垂直堆叠的三个或更多个级。

本公开的另一方面提供了一种存储器系统，包括：上述存储器装置；以及控制器，所述控制器耦接到所述存储器装置并且被配置成控制所述存储器装置以存储数据。

本公开的另一方面提供了一种电子装置，包括上述存储器装置。

本领域技术人员根据本公开的描述、权利要求和附图能够理解本公开的其他方面。

附图说明

被并入本文并且形成说明书的一部分的附图例示了本公开的实施方式并且与说明书一起进一步用以解释本公开的原理，并且使相关领域的技术人员能够做出和使用本公开。

图1示出了根据本公开的一些实施方式的非易失性存储器装置的框图。

图2示出了根据本公开的一些实施方式的非易失性存储器装置的部分结构的截面图。

图3是根据本公开的实施方式的3D存储器装置的一部分的等效电路的示意图。

图4是根据本公开的一些实施方式用于非易失性存储器装置的数据擦除方法的流程图。

图5示出了根据本公开的一些实施方式的非易失性存储器装置的部分电路结构图。

图6是根据本公开的一些其他实施方式的非易失性存储器装置的部分电路结构图。

图7-10、11A-11B、12A-12B、13A-13B和14A-14B是根据本公开各实施方式的非易失性存储器装置的电压波形时序图。

图15是根据本公开的一些实施方式的存储器系统的示意性结构图。

图16是根据本公开的一些实施方式的电子装置的示意性结构图。

在结合附图考虑时，通过下文阐述的详细描述，本发明的特征和优点将变得更加显而易见，在附图中，始终以类似的附图标记表示对应的要素。在附图中，类似的附图标记一般指示等同的、功能上类似的以及/或者结构上类似的要素。由对应附图标记中最左侧的数字表示某一元件首次出现的附图。

将参考附图描述本公开的实施方式。

具体实施方式

尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将意识到，在不脱离本公开的实质和范围的情况下，可以使用其他的配置和布置。对相关领域的技术人员显而易见的是，本公开还可用于多种其他公开。

应当指出，在说明书中提到“一种实施方式”、“实施方式”、“示例性实施方式”、“一些实施方式”等表示所述实施方式可以包括特定的特征、结构或特性，但未必每个实施方式都包括该特定的特征、结构或特性。此外，这样的措辞用语未必是指相同的实施方式。此外，在结合实施方式描述特定的特征、结构或特性时，结合明确或未明确描述的其他实施方式实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。

通常，可以至少部分从语境中的使用来理解术语。例如，至少部分根据语境，可以使用本文中使用的术语“一个或多个”描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于语境，诸如“一”、“一个”或“该”的术语可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。

应当理解，本公开中的“在……上”、“在……之上”、“在……上方”、“连接到”或“耦接到”的含义应当被按照最宽泛的方式解释，使得“在……上”不仅是指直接位于某物上，还包括在处于某物上的时候中间有中间特征或层的含义。此外，“在……之上”、“在……上方”、“连接到”或“耦接到”不仅是指在某物“之上”、“上方”、“连接到”或“耦接到”某物，而且还可能含有在某物“之上”、“上方”、“连接到”或“耦接到”某物而其间没有任何中间特征或层的含义(即，直接位于某物上)。如果元件或层被称为“直接在……上/之上/上方”、“直接连接到”或“直接耦接到”另一元件或层，则没有中间元件或层。此外，术语“连接到”可以指有或没有中间元件的物理、电和/或流体连接。

此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“之上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语旨在涵盖除了在附图所示取向之外的装置使用或工艺步骤中的不同的取向。设备可以另外的方式取向(旋转90度或在其他的取向)，并且本文中使用的空间相对描述词可以类似被相应地解释。

在整个说明书中，相同的附图标记可以表示相同的部件。在附图中，为了清楚起见而夸大了层和区域的厚度。

如本文所使用的，用于描述各种元件的术语“第一”、“第二”等不限制元件的范围。例如，这些术语可以用于将一个元件与另一元件区分开。因此，在不脱离一种或多种实施方式的教导的情况下，下文论述的“第一级”可以被称为“第二级”。将元件描述为“第一元件”可能不需要或暗示存在“第二元件”或其他元件。这里也可以使用术语“第一”、“第二”等来区分不同类型或组的元件。出于简洁的原因，术语“第一”、“第二”等可以分别表示“第一类型(或第一组)”、“第二类型(或第二组)”等。

如本文所使用的，术语“标称/标称地”是指针对部件或工艺步骤的特性或参数的在生产或处理的设计阶段期间设置的期望或目标值，以及期望值以上和/或以下的值域。该值范围可能归因于制造工艺或容限的略微变化。如本文所使用的，术语“大约”是指给定量的值可能基于与对象半导体器件相关联的特定技术节点变化。基于特定技术节点，术语“大约”可以指示给定量的值在(例如)该值的3-15％(例如，该值的±5％、±10％)以内变化。

图1示出了根据本公开的一些实施方式的非易失性存储器100的框图。如图1中所示，非易失性存储器100包括外围电路101和与外围电路101耦接的存储器阵列102。在一些实施方式中，外围电路101和存储器阵列102可以布置于单个芯片上。在一些其他实施方式中，存储器阵列102可以布置于阵列芯片上，外围电路101可以布置于不同芯片上。例如，外围电路101可以布置于使用CMOS技术实现的互补金属氧化物半导体(CMOS)芯片上。阵列芯片和CMOS芯片可以通过键合工艺电耦接在一起。在一些实施方式中，非易失性存储器100可以是封装一个或多个阵列芯片和CMOS芯片的集成电路(IC)封装。

非易失性存储器100可以被配置成将数据存储到存储器阵列102中，并且响应于接收到一个或多个命令(CMD)而执行操作。在一些实施方式中，非易失性存储器100可以接收写入命令、读取命令、擦除命令等中的一个或多个，并且能够相应地执行所述一个或多个操作。

在一些实施方式中，非易失性存储器100可以接收具有地址的擦除命令，然后可以根据地址将一个或多个存储器单元重置到未被编程状态(也称为擦除状态)，例如，NAND存储器单元的“1”状态。

在一些实施方式中，存储器阵列102可以包括一个或多个平面160，并且每个平面160可以包括多个块(例如，图1中所示的块1……块N)。每个块可以包括多个垂直堆叠的级(例如，块1中的级1……级M，如图1中所示)。在一些实施方式中，并行操作可以在不同平面160处执行。在一些实施方式中，级1到级M的每个级可以是执行擦除操作的基本单元。

在一些实施方式中，存储器阵列102可以是闪存存储器阵列，例如3D NAND闪存存储器阵列。在一些实施方式中，外围电路101包括彼此耦接的行解码器电路110、页缓冲器电路120、数据输入/输出(I/O)电路130、电压发生器140和控制电路150。行解码器电路110能够接收地址，例如行地址(R-ADDR)，并且基于R-ADDR等产生字线(WL)信号和选择信号(例如，顶部选择栅(TSG)信号、底部选择栅(BSG)信号)，并且向存储器阵列102提供WL信号和选择信号。在擦除操作期间，行解码器电路110可以提供适当的WL信号和选择信号。

页缓冲器电路120可以耦接到存储器阵列102的位线(BL)，并且可以被配置成在读取操作和写入操作期间缓冲数据。数据I/O电路130可以经由一条或多条数据线(DL)耦接到页缓冲器电路120。在一些示例中(例如，在写入操作期间)，数据I/O电路130可以被配置成从非易失性存储器100的外部电路接收数据，并且通过页缓冲器电路120向存储器阵列102发送所接收的数据。

电压发生器140可以被配置成为非易失性存储器100的各种操作产生各种电压电平。例如，在数据擦除操作期间，电压发生器140能够为位线电压、阱掺杂区域电压、各种字线电压、选择电压、预定区域电压等产生不同的电压电平。在数据擦除操作期间，电压发生器140能够有助于向存储器阵列102的阱掺杂区域提供步进擦除电压。在数据擦除操作期间，电压发生器140能够进一步有助于向行解码器电路110提供步进擦除辅助电压，使得行解码器电路110能够在数据擦除操作期间输出顶部选择栅信号。在数据擦除操作期间，电压发生器140能够进一步向行解码器电路110提供预定区域的峰值电压，使得行解码器电路110能够在数据擦除操作期间输出预定区域信号。在数据擦除操作期间，电压发生器140能够进一步有助于向页缓冲器电路120提供步进擦除电压，使得页缓冲器电路120能够在数据擦除操作期间驱动位线(BL)。在一些其他实施方式中，电压发生器140能够有助于向位线提供步进擦除电压，而不通过页缓冲器电路120。

控制电路150可以被配置成接收命令(CMD)和地址(ADDR)。基于命令和地址，控制电路150可以被配置成向行解码器电路110、页缓冲器电路120、数据I/O电路130和电压发生器140与其他电路提供控制信号。例如，控制电路150能够基于地址ADDR产生行地址R-ADDR和列地址C-ADDR，向行解码器110提供行地址R-ADDR，并且向数据I/O电路130提供列地址。作为另一示例，控制电路150能够控制电压发生器140以基于所接收的CMD产生不同的电压电平。控制电路150能够协调其他电路以向存储器阵列102提供具有适当定时和电压电平的信号。

控制电路150可以包括控制电路的第一部分155，其被配置成产生控制信号，以控制其他电路，以向存储器阵列102提供适当信号，从而执行擦除操作，擦除操作使用分层擦除机制和GIDL擦除机制。亦即，第一部分控制电路155可以是用于组合分层擦除和GIDL擦除的混合擦除机制的控制电路。用于存储器阵列102的具有适当定时和电压电平的控制信号可以使用分层擦除机制和GIDL擦除机制，以用于非易失性存储器的数据擦除操作。下文参考图4到12详细描述这种控制信号的波形。

可以在外围电路101中提供控制电路150。本文描述的控制逻辑150以及控制电路的第一部分155可以由处理器实现，处理器能够运行软件模块和/或固件模块，例如，微控制器单元(MCU)或有限状态机(FSM)的硬件模块，例如集成电路(IC，例如，专用IC(ASIC)、现场可编程门阵列(FPGA)等)或它们的组合。

图2示出了根据本公开的一些实施方式的非易失性存储器200的部分结构的截面图。如图2中所示，在本公开的一些实施方式中，非易失性存储器200可以包括例如通过键合工艺电耦接在一起的三维(3D)存储器阵列芯片202和外围电路芯片201。

在一些实施方式中，非易失性存储器200可以包括多个存储器阵列芯片202和多个外围电路芯片201。存储器阵列芯片202包括衬底203以及形成于衬底203上的堆叠体结构290。外围电路芯片201可以包括衬底和形成于衬底上的外围电路。要指出的是，在下文中，X-Y平面是平行于衬底203的主表面的平面，Z方向垂直于衬底203的主表面。

衬底203和外围电路芯片201的衬底可以是任何适当的衬底，例如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。在一些实施方式中，衬底203和外围电路芯片201的衬底可以分别包括相同或不同的半导体材料，例如IV族半导体材料、III-V族化合物半导体材料、II-VI族氧化物半导体材料等。IV族半导体材料可以包括Si、Ge或SiGe。任选地，衬底203和外围电路芯片201的衬底可以分别是体晶圆或外延层。

堆叠体结构290可以包括交替堆叠的多个栅极层295和多个绝缘层294。栅极层295可以是层压结构，包括被栅极绝缘体层包裹的金属栅极(MG)电极。栅极绝缘体层可以包括任何适当的电介质材料，例如高介电常数(高k)材料。绝缘层294可以包括任何适当的绝缘材料，例如氮化硅和/或二氧化硅。多个栅极层295和多个绝缘层294可以被配置成在Z方向上形成一系列垂直堆叠的晶体管，而每个栅极层295可以充当一个对应晶体管的栅电极。

非易失性存储器200可以包括一个或多个存储器单元阵列和一个或多个外围电路(例如，行解码器电路110、页缓冲器电路120、数据I/O电路130、电压发生器140、控制电路150等)。一个或多个外围电路可以形成于外围电路芯片201上，一个或多个存储器单元阵列可以形成于存储器阵列芯片202上。存储器阵列芯片202可以包括核心区域01和阶梯区域02。一个或多个存储器单元阵列可以形成于堆叠体结构290的核心区域01中，并且每者可以包括多个垂直存储器单元串280。阶梯区域02可以被配置用于形成接触结构，以连接存储器单元串280中的存储器单元的栅极、选择栅晶体管的栅极等。存储器单元串280中的存储器单元的栅极可以用作存储器架构中的字线(WL)。

每个存储器单元串280可以包括穿过堆叠体结构290并垂直延伸(沿着Z方向)到衬底203中的沟道结构281。亦即，沟道结构281和堆叠体结构290一起形成存储器单元串280。

沟道结构281可以包括功能层和半导体层，两者都在X-Y平面上具有圆形形状并且在Z方向上延伸到衬底203中。功能层可以包括阻挡层(例如，氧化硅层)、电荷存储层(例如，氮化硅层)、隧道绝缘层(例如，氧化硅层)。半导体层可以包括任何适当的半导体材料，例如，多晶硅或单晶。半导体材料可以是未掺杂的或掺杂有P型或N型杂质。在一些实施方式中，阻挡层可以形成于用于形成沟道结构281的沟道孔的侧壁上。沟道孔可以穿透堆叠体结构290并且延伸到衬底203中。电荷存储层、隧道绝缘层、半导体层和绝缘填充结构可以顺序地形成于阻挡层的侧壁上。绝缘填充结构可以包括任何适当的绝缘材料，例如氧化硅和/或氮化硅，和/或可以包括一个或多个空气隙。

衬底203可以包括阱掺杂区域205，其可以是用于形成与沟道结构281中的半导体层的电连接的高掺杂半导体层。在一些实施方式中，阱掺杂区域205可以电连接到沟道结构281中的半导体层的底表面。在一些其他实施方式中，阱掺杂区域205可以电连接到沟道结构281中的半导体层的侧壁。在一些其他实施方式中，阱掺杂区域205可以电连接到结构281中的半导体层的侧壁和底表面。

阱掺杂区域205可以形成为存储器单元串280的源电极导电连接。阱掺杂区域205可以包括一个或多个层，并且可以由一种或多种硅材料制成，例如，本征多晶硅、N型掺杂硅或P型掺杂硅等。在一些实施方式中，阱掺杂区域205可以包括金属硅化物以提高电导率。阱掺杂区域205可以导电连接到多个存储器单元串280的源极以形成阵列公共源极(ACS)。在一些实施方式中，当存储器单元串280被配置成能够进行级擦除操作时，阱掺杂区域205可以延伸并覆盖包括对应级擦除操作的级的块的核心区域和阶梯区域。

在一些实施方式中，由栅极层295和绝缘层294形成的垂直堆叠晶体管可以包括存储器单元(也称为“存储器单元晶体管”)和选择栅晶体管(例如，一个或多个底部选择栅(BSG)或顶部选择栅(TSG))。上述沟道结构281的半导体层可以充当存储器单元串280中的晶体管的沟道，栅极层295可以充当存储器单元串280中的晶体管的栅极。

存储器单元可以基于沟道结构281的电荷存储层的一部分中的捕获载流子而具有不同的阈值电压。电荷存储层的该部分可以充当存储器单元的浮置栅极。当在存储器单元晶体管的浮置栅极中捕获(存储)了大量的空穴时，该存储器单元晶体管的阈值电压低于预定义值，使得该存储器单元晶体管处于对应于逻辑“1”状态的未被编程状态(或称为擦除状态)。当从存储器单元晶体管的浮置栅极泄露了空穴时，该存储器单元的阈值电压高于预定义值，使得该存储器单元晶体管处于对应于逻辑“0”状态的编程状态。

存储器单元晶体管可以包括控制栅极，控制栅极被配置为用于控制沟道，并且包括沟道每侧上的漏极和源极。在一些实施方式中，晶体管沟道的上侧可以用作漏极，晶体管沟道的下侧可以用作源极。在一些其他实施方式中，可以在某些驱动配置下交换漏极和源极。在一些实施方式中，TSG晶体管可以连接到存储器单元晶体管的上漏极，BSG晶体管可以连接到存储器单元晶体管的下源极。

一个或多个TSG晶体管可以被配置成将存储器单元串280中的存储器单元与位线耦接/解耦。一个或多个BSG晶体管可以被配置成将存储器单元串280中的存储器单元与ACS耦接/解耦。

每个BSG晶体管可以由对应的BSG控制。当施加到BSG的电压大于BSG晶体管的阈值电压时，BSG晶体管导通，存储器单元被耦接到ACS。当施加到BSG的电压小于BSG晶体管的阈值电压时，BSG晶体管截止，存储器单元从ACS解耦。类似地，每个TSG晶体管可以由对应的TSG控制。

在一些实施方式中，BSG晶体管和TSG晶体管可以称为选择栅晶体管。

在一些实施方式中，每个沟道结构281可以具有圆柱形状。在X-Y平面中，可以彼此独立地布置多个沟道结构281以形成存储器单元阵列。沟道结构281的阵列可以具有任何适当的阵列形状，例如沿X和/或Y方向的矩阵阵列形状、沿X和/或Y方向的之字形阵列形状、X-Y平面中的蜂巢(例如，六边形)阵列形状等。存储器单元阵列可以由多个栅极线缝隙(GLS)结构270分成多个块，每个GLS结构在X方向上具有与其相邻沟道结构281的距离。每个块可以包括多个沿Z方向堆叠的级。亦即，多个存储器单元串280可以形成为块，每个块可以包括沿垂直于衬底203的顶表面的Z方向垂直堆叠的多个级。因此，存储器单元串280可以包括分别位于不同级的多个存储器单元子串。

在一些实施方式中，可以在多个级之间设置一个或多个冗余级。每个冗余级可以包括至少一个虚设存储器单元。虚设存储器单元和存储器单元可以使用相同的工艺同时形成。虚设存储器单元可以用于过程和电缓冲。

图3示出了根据本公开的实施方式的3D存储器装置300的一部分的等效电路的示意图。

如图3中所示，在一些实施方式中，3D存储器装置300可以包括多个块，每个块可以包括两个级或双层叠，例如顶部级452和底部级450。3D存储器装置300还可以包括多个存储器串212，每个都具有多个堆叠的存储器单元340。每个存储器单元串212可以包括分别位于不同级的多个存储器单元子串。位于底部级450中的存储器单元子串可以包括下方组的存储器单元340-1，位于顶部级452的存储器单元子串可以包括上方组的存储器单元340-2。

3D存储器装置300还可以包括位于顶部级452和底部级450之间的导电插塞460。因此，在具有双级的3D存储器装置300中，顶部级452中的存储器单元340-2可以与底部级450中的存储器单元340-1电连接，以形成存储器串212。存储器串212在两端都可以包括至少一个场效应晶体管(FET，例如MOSFET)。至少两个FET可以分别由BSG 332和TSG 334控制。两个对应的晶体管可以被称为BSG晶体管332-T和BSG晶体管334-T。堆叠的存储器单元340可以由多个控制栅极333控制。控制栅极333可以包括对应于下方组存储器单元340-1的下方组控制栅极333-1，以及对应于上方组存储器单元340-2的上方组控制栅极333-2。多个控制栅极333可以连接到3D存储器装置300的字线(WL，未示出)。TSG晶体管334-T的漏极可以连接到位线341，并且BSG晶体管332-T的源极可以连接到阱掺杂区域。阵列公共源极(ACS)464可以由阱掺杂区域形成，并且可以由块中的多个存储器串212共享。

在非易失性存储器装置中，每个级的每行中的存储器单元可以连接到相同的字线(WL)，每列中的存储器单元串可以连接到相同的位线(BL)。每个WL能够对应于页。块可以包括多个页，平面可以包括多个块。此外，在具有多个级/层叠的非易失性存储器装置中，每个级可以被独立处理，以进行有效的读取、写入和/或擦除操作。例如，3D非易失性存储器装置中的每个级可以独立于其他级执行擦除操作。此外，可以在存储器页中执行读取操作和写入操作，其中，存储器页包括共享WL的多个存储器单元。

上面描述了包括两个级的3D非易失性存储器装置的示范性结构。在以下的描述中，根据本公开的一些实施方式，参考附图详细描述了用于3D非易失性存储器装置的示范性数据擦除方法。

图4是根据本公开的一些实施方式用于非易失性存储器装置的数据擦除方法1000的流程图。如图4中所示，用于非易失性存储器的数据擦除方法1000可以包括以下步骤。

在步骤S1中，可以向存储器单元串施加步进擦除电压以进行擦除操作。步进擦除电压可以具有步进升高形状的电压波形。

在步骤S2中，在步进擦除电压从中间电平升高到峰值电平的时间段期间，可以将存储器单元串的选择栅晶体管的电压从起始电平升高到第一预定峰值电平，并且可以将预定区域的电压从起始电平升高到第二预定峰值电平。这样一来，能够在存储器单元串中产生栅极诱发的漏极泄露电流。该预定区域可以与存储器单元串的选择栅晶体管相邻，并且可以包括至少一个存储器单元。

下面详细描述所述两个步骤，使得本领域内的技术人员能够更清晰地获悉方法1000的具体实施方式。

步骤S1：

图5是根据本公开的一些实施方式的非易失性存储器装置的部分电路结构图。图6是根据本公开的一些其他实施方式的非易失性存储器装置的部分电路结构图。

在步骤S1中，非易失性存储器装置可以包括多个块。如图5中所示，所述块可以包括存储器单元串212，所述存储器单元串包括顶部级452和底部级450。存储器串212的两个级的要被擦除的任一个可以被选择为第一级，以执行级擦除操作。包括存储器串212的整个块也可以被选择以执行数据擦除操作。向块的至少一个级应用级擦除操作而不是向整个块应用。

在本公开的一些实施方式中，存储器单元串212可以包括在串中顺序连接的多个存储器单元、TSG晶体管334-T和BSG晶体管332-T。在图5和6中，TSG可以代表施加到TSG以控制TSG晶体管334-T的电信号，BSG可以代表施加到BSG以控制BSG晶体管332-T的电信号。

在一些实施方式中，可以在多个级之间设置一个或多个冗余级。一个或多个冗余级可以包括至少一个虚设存储器单元(例如，位于顶部级452和底部级450之间的IDPDMY)。虚设存储器单元和存储器单元可以使用相同的工艺同时形成。虚设存储器单元可以用于过程和电缓冲。

在本公开的一些实施方式中，存储器单元串212可以包括顶部选择级，其包括至少一个TSG晶体管334-T。在一些实施方式中，顶部选择级可以包括至少一个TSG晶体管334-T和至少一个TSG虚设存储器单元334’。至少一个TSG晶体管334-T和至少一个TSG虚设存储器单元334’可以使用相同的工艺同时形成，并且用于过程和电缓冲。在图5和6中，TSG_DMY可以代表施加到TSG虚设存储器单元334’的栅极的电信号。

类似地，在本公开的一些实施方式中，存储器单元串212还可以包括底部选择级，其包括至少一个BSG晶体管332-T。在一些实施方式中，底部选择级可以包括至少一个BSG晶体管332-T和至少一个BSG虚设存储器单元332’。至少一个BSG晶体管332-T和至少一个BSG虚设存储器单元332’可以使用相同的工艺同时形成，并且用于过程和电缓冲。在图5和6中，BSG_DMY可以代表施加到BSG虚设存储器单元332’的栅极的电信号。

TSG虚设存储器单元334’和BSG虚设存储器单元332’可以称为选择级虚设存储器单元。

如图6中所示，存储器单元串212还可以包括位于BSG晶体管332-T和衬底的阱掺杂区域205之间的冗余层。冗余层可以包括至少一个第一虚设存储器单元205’。至少一个第一虚设存储器单元205’和多个存储器单元可以使用相同的工艺同时形成，并且用于过程和电缓冲。在图6中，DMY可以代表施加到包括虚设存储器单元205’的冗余层的预定区域的电信号。

图7-10是根据本公开各实施方式的非易失性存储器装置的电压波形时序图。

如上所述，沟道层底部结构的连接模式已经从传统选择外延结构演进到横向连接模式或底部连接模式。通过在沟道层底部形成高度掺杂的半导体层(通常与沟道层具有相同类型的掺杂)作为连接结构，通过现有形成方法制造的非易失性存储器装置不适于大量的擦除操作。因此，引入栅极诱发的漏极泄露(GIDL)以产生辅助主体偏置，以在每个级辅助擦除操作，从而实现非易失性存储器装置的数据擦除。

然而，随着非易失性存储器装置的堆叠层的数量连续增大，通常被擦除载流子难以到达要操作的存储器单元以实现有效的GIDL擦除。

本公开提供的用于擦除非易失性存储器的方法可以通过在数据擦除操作的第二时间段期间向选择栅晶体管和与选择栅晶体管相邻的预定区域施加预定峰值电平的辅助电压来实现。可以在一个或多个存储器单元串中产生栅极诱发的漏极泄露电流以用于一个或多个数据擦除操作，从而能够实现级擦除操作和/或栅极诱发的漏极泄露擦除操作的效率。

具体而言，如图5到10中所示，可以向多个存储器单元串施加具有步进升高形状的电压波形的步进擦除电压以进行数据擦除操作。例如，具有步进擦除电压的电信号可以分别被施加到对应于存储器单元串212的位线341并且被施加到阱掺杂区域205。

在图7中所示的一个示例中，BL可以代表施加到位线341的电信号，HVNW可以代表施加到阱掺杂区域205的电信号。步进擦除电压可以具有步进升高形状的电压波形，包括第一台阶和第二台阶，第一台阶跨越从T0到T2的第一时间段，电压从起始电平升高到中间电平Vepre，第二台阶跨越从T2到T3的第二时间段，电压从中间电平Vepre升高到峰值电平Vers。在一些实施方式中，中间电平Vepre的值可以在大约1伏和大约4伏之间的范围之内(例如，1.5伏、2伏、2.5伏或3伏)，峰值电平Vers的值可以在大约16伏和大约22伏之间的范围之内(例如，18伏、19伏或20伏)。从T2到T3的第二时间段可以在大约0.4毫秒和大约0.9毫秒之间的范围之内(例如，0.5毫秒)。

WL可以代表施加到存储器单元串212中多个存储器单元的栅极的电信号。图7到10示出了当对包括存储器单元串212的整个存储器块执行数据擦除操作时的电压波形时序图。当对整个存储器块执行数据擦除操作时，存储器块中要被擦除的所有存储器单元的栅极可以接地或者连接到低电压电平。

在一些实施方式中，也可以将本公开中提供的数据擦除操作应用于级数据擦除操作。当执行级数据擦除操作时，一个级中要被擦除的存储器单元的栅极可以接地或者连接到低电压电平。同时，不进行擦除操作的其他级中包括的存储器单元的栅极可以被设置成浮置状态。当不处于擦除操作中的其他级的电路结构处于浮置状态并且不从事任何电路互连功能时。本领域的技术人员能够理解，在本公开中，当称元件(或零件、部件、构件等)处于浮置状态时，这样的元件(或零件、部件、构件等)不与其他部件(或零件、部件、构件等)形成电路径。

步骤S2：

参考图5和7-10，下面详细描述步骤S2。在步骤S2中，在步进擦除电压从中间电平升到峰值电平的时间段期间，可以将存储器单元串的选择栅晶体管的电压从起始电平升高到第一预定峰值电平，并且可以将预定区域的电压从起始电平升高到第二预定峰值电平。这样一来，能够在存储器单元串中产生栅极诱发的漏极泄露电流。该预定区域可以与存储器单元串的选择栅晶体管相邻，并且可以包括至少一个存储器单元。

在一些实施方式中，步骤S2可以进一步包括以下操作。在将选择栅晶体管(例如，TSG晶体管334-T和BST晶体管332-T)的电压从起始电平升高到峰值电平(例如Vtsg和Vbsg)时的时间段期间，可以将存储器单元串的预定区域(例如，第一预定区域101和第二预定区域102)的电压从起始电平升高到第二峰值电平(例如，Vgidl_0或Vgidl_1)。

亦即，在将BSG晶体管332-T的电压从起始电平升高到峰值电平Vbsg时的时间段期间，可以将第一预定区域101的电压从起始电平升高到峰值电平Vgidl_0。或者，在将TSG晶体管334-T的电压从起始电平升高到峰值电平Vtsg时的时间段期间，可以将第二预定区域102的电压从起始电平升高到峰值电平Vgidl_1。

具体而言，如图5中所示，在本公开的一些实施方式中，选择栅晶体管可以包括连接到位线341的顶部选择栅晶体管334-T和连接到衬底中的阱掺杂区域205的底部选择栅晶体管332-T。相应地，预定区域可以包括至少第一预定区域101和第二预定区域102。第一预定区域101与BSG晶体管332-T相邻，并且包括至少一个存储器单元。第二预定区域102与TSG晶体管334-T相邻，并且包括至少一个存储器单元。要指出的是，每个预定区域(例如，第一预定区域101和第二预定区域102)中包括的存储器单元可以是虚设存储器单元。在图5中，GIDL代表施加到预定区域中的存储器单元栅极的电信号。

参考图5和7-10，在电信号BL和HVNW从中间电平Vepre升高到峰值电平Vers的从T2到T3的时间段期间，施加到TSG晶体管334-T的电信号TSG可以从起始电平升高到峰值电平Vtsg，施加到BSG晶体管332-T的电信号BSG可以从起始电平升高到峰值电平(例如，当BSG和GIDL具有相同波形时，如图7和10中所示的Vgidl_0，或者当BSG和GIDL具有不同波形时，如图8和9中所示的Vbsg)。在一些实施方式中，TSG晶体管334-T和BSG晶体管332-T的起始电平可以为大约0伏，峰值电平Vtsg和Vbsg的值可以在在从约2伏到12伏的范围之内(例如，5伏、7伏、9伏或11伏)。

此外，在从T2到T3的时间段期间，施加到第一预定区域101和第二预定区域102的电信号GIDL分别可以从起始电平升高到峰值电平Vgidl。在一些实施方式中，第一预定区域和第二预定区域的起始电平可以为大约0伏，峰值电平Vgidl的值可以在从约8伏到15伏的范围之内(例如，9伏、10伏或14伏)。

在第二时间段中，通过向存储器单元串的选择栅晶体管和与所述选择栅晶体管相邻的预定区域施加辅助电压(例如，Vtsg、Vbsg、Vgidl)，可以产生栅极诱发的漏极泄露电流，以实现高效率非易失性存储器级擦除操作和栅极诱发的漏极泄露擦除操作。

在一些实施方式中，选择栅晶体管(例如，TSG晶体管334-T和BSG晶体管332-T)的电压可以从起始电平升高看峰值电平(例如，Vtsg、Vbsg)。与此同时，存储器单元串212的预定区域(例如，第一预定区域101和第二预定区域102)的电压可以从起始电平升高到峰值电平Vgidl。在一些实施方式中，峰值电平Vtsg、Vbsg和Vgidl可以具有相同的值。要指出的是，通过同时向存储器单元串的选择栅晶体管和与所述选择栅晶体管相邻的预定区域施加辅助电压(例如，Vtsg、Vbsg、Vgidl)，可以简化非易失性存储器的控制电路，并且可以改善非易失性存储器的数据擦除操作的可操作性。

在一些其他实施方式中，在将选择栅晶体管(例如，TSG晶体管334-T和BSG晶体管332-T)的电压从起始电平升高到峰值电平(例如，Vtsg、Vbsg)之后，然后可以将存储器单元串212的预定区域(例如，第一预定区域101和第二预定区域102)的电压从起始电平升高到峰值电平Vgidl。要指出的是，通过分别向存储器单元串的选择栅晶体管和与所述选择栅晶体管相邻的预定区域施加辅助电压(例如，Vtsg、Vbsg、Vgidl)，可以改善充当存储器单元串的选择开关的选择栅晶体管的开关性能，并且可以避免相邻存储器单元串之间的串扰和泄露。

在如图7中的虚线圆所示的一些实施方式中，在顶部级452中，在将TSG晶体管334-T的电压从起始电平升高之后，可以将第二预定区域102的电压从起始电平升高。以上两个操作之间的间隔可以在大约0.1毫秒到大约0.3毫秒的范围中。在操作之后，可以将TSG晶体管334-T的电压升高到预定峰值电平Vtsg，并且可以将第二预定区域102的电压升高到预定峰值电平Vgidl_1。在底部级450中，在将BSG晶体管332-T的电压从起始电平升高到预定峰值电平Vbsg的同时，也可以同时将第一预定区域101的电压从起始电平升高到预定峰值电平Vgidl_0。以上两个操作可以同时执行，并且预定峰值电平Vbsg可以等于预定峰值电平Vgidl_0。

在如图8中的虚线圆所示的一些其他实施方式中，在顶部级452中，在将TSG晶体管334-T的电压从起始电平升高的同时，可以同时将第二预定区域102的电压从起始电平升高。在此之后，可以将TSG晶体管334-T的电压升高到预定峰值电平Vtsg，并且也可以将第二预定区域102的电压升高到预定峰值电平Vgidl_1。以上两个操作可以同时执行，并且预定峰值电平Vtsg可以等于预定峰值电平Vgidl_1。在底部级450中，在将BSG晶体管332-T的电压从起始电平升高到预定峰值电平Vbsg之后，然后可以将第一预定区域101的电压从起始电平升高到预定峰值电平Vgidl_0。以上两个操作之间的间隔可以在大约0.1毫秒到大约0.3毫秒的范围中。在操作之后，可以将BSG晶体管332-T的电压升高到预定峰值电平Vbsg，并且可以将第一预定区域101的电压升高到预定峰值电平Vgidl。

在如图9中的虚线圆所示的一些其他实施方式中，在顶部级452中，在将TSG晶体管334-T的电压从起始电平升高之后，可以将第二预定区域102的电压从起始电平升高。以上两个操作之间的间隔可以在大约0.1毫秒到大约0.3毫秒的范围中。在操作之后，可以将TSG晶体管334-T的电压升高到预定峰值电平Vtsg，并且可以将第二预定区域102的电压升高到预定峰值电平Vgidl。在底部级450中，在将BSG晶体管332-T的电压从起始电平升高到预定峰值电平Vbsg之后，然后可以将第一预定区域101的电压从起始电平升高到预定峰值电平Vgidl。以上两个操作之间的间隔可以在大约0.1毫秒到大约0.3毫秒的范围中。在操作之后，可以将BSG晶体管332-T的电压升高到预定峰值电平Vbsg，并且可以将第一预定区域101的电压升高到预定峰值电平Vgidl。

在如图10中的虚线圆所示的一些其他实施方式中，在顶部级452中，在将TSG晶体管334-T的电压从起始电平升高的同时，可以同时将第二预定区域102的电压从起始电平升高。在此之后，可以将TSG晶体管334-T的电压升高到预定峰值电平Vtsg，并且也可以将第二预定区域102的电压升高到预定峰值电平Vgidl。以上两个操作可以同时执行，并且预定峰值电平Vtsg可以等于预定峰值电平Vgidl。在底部级450中，在将BSG晶体管332-T的电压从起始电平升高到预定峰值电平Vbsg的同时，也可以同时将第一预定区域101的电压从起始电平升高到预定峰值电平Vgidl。以上两个操作可以同时执行，并且预定峰值电平Vbsg可以等于预定峰值电平Vgidl。

再次参考图5和7-10，在本公开的一些实施方式中，存储器单元串212还可以包括一个或多个虚设存储器单元。一个或多个虚设存储器单元可以包括与BSG晶体管332-T相邻的底部虚设存储器单元332’以及与TSG晶体管334-T相邻的顶部虚设存储器单元334’。虚设存储器单元可以与选择栅晶体管的形成同时形成，并且可以用于过程和电缓冲。

在一些实施方式中，在将电信号BL和HVNW从中间电平Vepre升高到峰值电平Vers的从T2到T3的时间段期间，可以分别向顶部虚设存储器单元334’和底部虚设存储器单元332’施加电信号TSG_DMY和BSG_DMY，使得可以将顶部虚设存储器单元334’和底部虚设存储器单元332’的电压分别从起始电平升高到峰值电平Vtsg_dmy和Vbsg_dmy。在一些实施方式中，顶部虚设存储器单元334’和底部虚设存储器单元332’的起始电平的值可以是0伏，并且峰值电平Vtsg_dmy和Vbsg_dmy的值可以在大约2伏和大约12伏之间的范围中。通过向与选择栅晶体管相邻的选择级虚设存储器单元施加电压，由于带间隧穿，能够增大栅极诱发的漏极泄露(GIDL)电流，从而实现有效的GIDL擦除操作，以改善非易失性存储器装置的数据擦除效率。

在本公开的一些实施方式中，在将选择栅晶体管(例如，TSG晶体管334-T和BSG晶体管332-T)的电压从起始电平升高到预定峰值电平(例如，Vtsg和Vbsg)时的时间段期间，可以将选择级虚设存储器单元(例如，顶部虚设存储器单元334’和底部虚设存储器单元332’)的电压从起始电平升高到峰值电平(例如，Vtsg_dmy和Vbsg_dmy)。

在如图7所示的一个示例中，在从T2到T3的时间段期间，TSG曲线和TSG_DMY曲线示出了可以同时执行向选择级虚设存储器单元施加电压的操作和向相邻选择栅晶体管施加电压的操作。当同时串行所述两个操作时，可以简化非易失性存储器装置的控制电路，并且可以改善非易失性存储器装置的数据擦除方法的可操作性。

在如图7所示的另一示例中，在从T2到T3的时间段期间，BSG曲线和BSG_DMY曲线示出了可以在向相邻选择栅晶体管施加电压之后执行向选择级虚设存储器单元施加电压的操作。当分开执行所述两个操作时，可以改善充当存储器单元串的选择开关的选择栅晶体管的开关性能，同时增大栅极诱发的漏极泄露电流。

参考图6和9-10，在本公开的一些实施方式中，可以在BSG晶体管332-T和衬底的阱掺杂区域205之间提供包括至少一个第一虚设存储器单元205’的冗余层。冗余层中的第一虚设存储器单元和存储器单元可以同时形成，其可以用于过程和电缓冲。在图中，DMY可以代表施加到包括第一虚设存储器单元205’的冗余层的预定区域的电信号。

在一些实施方式中，至少一个第一虚设存储器单元205’可以布置于第一预定区域101和衬底的阱掺杂区域205之间。这样一来，可以避免由于衬底中的工艺缺陷造成的第一预定区域的电势的不利影响，并且还可以降低由于衬底中的工艺缺陷造成的栅极诱发的漏极泄露(GIDL)电流的不利影响。

在一些实施方式中，在数据擦除操作期间，可以通过将第一虚设存储器单元205’设置到浮置状态来传导衬底的阱掺杂区域205的电势。这样一来，可以简化用于增大GIDL电流的非易失性存储器装置的控制电路，并且可以改善非易失性存储器装置的数据擦除操作的可操作性。即，处于浮置状态中的第一虚设存储器单元205’能够在数据擦除操作期间通过电压耦合获得衬底的阱掺杂区域205的预定峰值电平，从而避免由于衬底的工艺缺陷导致的不利影响并获得更好的数据擦除结果。

在一些实施方式中，可以向充当间隙的第一虚设存储器单元205’直接施加电信号DMY。电信号DMY可以具有与施加到位线341和衬底的阱掺杂区域205的步进擦除电压相同的步进电压波形。

根据本公开的一些实施方式，可以向存储器单元串的选择栅晶体管施加第一辅助电压，并且可以向与所述选择栅晶体管相邻的预定区域施加第二辅助电压。具体而言，当分别向存储器单元串的选择栅晶体管和与选择栅晶体管相邻的预定区域施加辅助电压时(例如，在向存储器单元串的选择栅晶体管施加第一辅助电压之后，向与选择栅晶体管相邻的预定区域施加第二辅助电压)，可以改善充当存储器单元串的选择开关的选择栅晶体管的开关性能，并且可以避免相邻存储器单元串之间的串扰和泄露。当同时执行向虚设存储器单元施加电压的操作和向相邻选择栅晶体管施加电压的操作时，可以简化非易失性存储器装置的控制电路，并且可以改善非易失性存储器装置的数据擦除方法的可操作性。

此外，根据本公开的一些实施方式，与BSG晶体管相邻的预定区域可以接近要执行数据擦除操作的级布置，使得可以增大GIDL电流，并且可以实现非易失性存储器装置的高效率数据擦除操作。

参考图11A-11B、12A-12B、13A-13B和14A-14B，根据本公开各种其他实施方式示出了非易失性存储器装置的电压波形时序图。

图11A-11B示出了根据本公开的一些实施方式，在底侧GIDL擦除操作期间，非易失性存储器装置的电压波形时序图。如图11A和11B中所示，在底侧GIDL擦除操作期间，位线(BL)和顶部选择栅(TSG)可以处于浮置状态，字线(WL)可以保持在低电平(例如，地电平)。

在从T0到T1的第一时间段期间，可以使高压漂移n阱(HVNW)从低电平(例如，地电平)斜升到中间电平Vepre。在从T1到T2的第二时间段期间，HVNW可以保持在中间电平Vepre。在从T0到T2的第一和第二时间段期间，虚设顶部选择栅(TSG_DMY)、虚设底部选择栅(BSG_DMY)、底部选择栅(BSG)和栅极诱发的漏极泄露(GIDL)全部保持在低电平(例如，地电平)。在从T2到T3的第三时间段期间，可以将TSG_DMY从低电平(例如，地电平)斜升到高电平Vtsg_dmy，可以将BSG_DMY从低电平(例如，地电平)斜升到高电平Vbsg_dmy，可以将GIDL从低电平(例如，地电平)斜升到高电平Vgidl_0，并且可以将HVNW从中间电平Vepre斜升到高电平Vers。在如图11A中所示的一些实施方式中，在从T2到T3的第三时间段期间，可以将BSG从低电平(例如，地电平)斜升到高电平Vgidl_0，并且其可以具有GIDL相同的波形。在如图11B中所示的一些其他实施方式中，在从T2到T3的第三时间段期间，可以将BSG从低电平(例如，地电平)斜升到高电平Vbsg，并且其可以具有与GIDL不同的波形。

图12A-12B示出了根据本公开的一些实施方式，在顶侧GIDL擦除操作期间，非易失性存储器装置的电压波形时序图。如图12A和12B中所示，在顶侧GIDL擦除操作期间，底部选择栅(BSG)和高电压漂移n阱(HVNW)可以处于浮置状态，字线(WL)可以保持在低电平(例如，地电平)。

在从T0到T1的第一时间段期间，可以使位线(BL)从低电平(例如，地电平)斜升到中间电平Vepre。在从T1到T2的第二时间段期间，BL可以保持在中间电平Vepre。在从T0到T2的第一和第二时间段期间，栅极诱发的漏极泄露(GIDL)、虚设顶部选择栅(TSG_DMY)、虚设底部选择栅(BSG_DMY)和底部选择栅(BSG)全部保持在低电平(例如，地电平)。在从T2到T3的第三时间段期间，可以将GIDL从低电平(例如，地电平)斜升到高电平Vgidl_0，可以将TSG_DMY从低电平(例如，地电平)斜升到高电平Vtsg_dmy，可以将BSG_DMY从低电平(例如，地电平)斜升到高电平Vbsg_dmy。在如图12A中所示的一些实施方式中，在从T2到T3的第三时间段期间，可以将TSG从低电平(例如，地电平)斜升到高电平Vgidl_0，并且其可以具有GIDL相同的波形。在如图12B中所示的一些其他实施方式中，在从T2到T3的第三时间段期间，可以将TSG从低电平(例如，地电平)斜升到高电平Vtsg，并且其可以具有与GIDL不同的波形。

图13A-13B示出了根据本公开的一些实施方式，在底侧GIDL擦除操作期间，非易失性存储器装置的电压波形时序图。如图13A和13B中所示，在底侧GIDL擦除操作期间，位线(BL)、顶部选择栅(TSG)和虚设存储器单元205’(DMY)可以处于浮置状态，字线(WL)可以保持在低电平(例如，地电平)。

在从T0到T1的第一时间段期间，可以使高压漂移n阱(HVNW)从低电平(例如，地电平)斜升到中间电平Vepre。在从T1到T2的第二时间段期间，HVNW可以保持在中间电平Vepre。在从T0到T2的第一和第二时间段期间，虚设顶部选择栅(TSG_DMY)、虚设底部选择栅(BSG_DMY)、底部选择栅(BSG)和栅极诱发的漏极泄露(GIDL)全部保持在低电平(例如，地电平)。在从T2到T3的第三时间段期间，可以将TSG_DMY从低电平(例如，地电平)斜升到高电平Vtsg_dmy，可以将BSG_DMY从低电平(例如，地电平)斜升到高电平Vbsg_dmy，可以将GIDL从低电平(例如，地电平)斜升到高电平Vgidl_0，并且可以将HVNW从中间电平Vepre斜升到高电平Vers。在如图13A中所示的一些实施方式中，在从T2到T3的第三时间段期间，可以将BSG从低电平(例如，地电平)斜升到高电平Vgidl_0，并且其可以具有GIDL相同的波形。在如图13B中所示的一些其他实施方式中，在从T2到T3的第三时间段期间，可以将BSG从低电平(例如，地电平)斜升到高电平Vbsg，并且其可以具有与GIDL不同的波形。

图14A-14B示出了根据本公开的一些实施方式，在顶侧GIDL擦除操作期间，非易失性存储器装置的电压波形时序图。如图14A和14B中所示，在顶侧GIDL擦除操作期间，底部选择栅(BSG)、高电压漂移n阱(HVNW)和虚设存储器单元205’(DMY)可以处于浮置状态，字线(WL)可以保持在低电平(例如，地电平)。

在从T0到T1的第一时间段期间，可以使位线(BL)从低电平(例如，地电平)斜升到中间电平Vepre。在从T1到T2的第二时间段期间，BL可以保持在中间电平Vepre。在从T0到T2的第一和第二时间段期间，栅极诱发的漏极泄露(GIDL)、虚设顶部选择栅(TSG_DMY)、虚设底部选择栅(BSG_DMY)和底部选择栅(BSG)全部保持在低电平(例如，地电平)。在从T2到T3的第三时间段期间，可以将GIDL从低电平(例如，地电平)斜升到高电平Vgidl_0，可以将TSG_DMY从低电平(例如，地电平)斜升到高电平Vtsg_dmy，并且可以将BSG_DMY从低电平(例如，地电平)斜升到高电平Vbsg_dmy。在如图14A中所示的一些实施方式中，在从T2到T3的第三时间段期间，可以将TSG从低电平(例如，地电平)斜升到高电平Vgidl_0，并且其可以具有GIDL相同的波形。在如图14B中所示的一些其他实施方式中，在从T2到T3的第三时间段期间，可以将TSG从低电平(例如，地电平)斜升到高电平Vtsg，并且其可以具有与GIDL不同的波形。

图15是根据本公开一些实施方式的存储器系统10000的示意性结构图。如图15中所示，存储器系统10000可以包括存储器装置4000和控制器6000。存储器装置4000可以是以上实施方式中的任何实施方式中描述的相同非易失性存储器装置，在此不会重复。存储器系统10000可以是二维(2D)存储器系统或三维(3D)存储器系统。后续的描述使用3D存储器系统作为示例。

3D存储器系统10000可以包括3D存储器装置4000、主机5000和控制器6000。3D存储器装置4000可以是以上实施方式中的任何实施方式中描述的相同非易失性存储器装置，在此不会重复。控制器6000可以通过通道CH控制3D存储器装置4000。3D存储器装置4000可以响应于来自主机5000的请求基于控制器6000的命令执行操作。3D存储器装置4000可以通过通道CH从控制器5000接收命令CMD和地址ADDR，并且能够响应于地址访问从存储器单元阵列选择的特定区域。亦即，3D存储器装置4000可以对基于该地址选择的区域执行对应于命令的内部操作。

在一些实施方式中，3D存储器系统可以具有任何适当的形式，例如多媒体卡、通用闪存存储(UFS)装置、固态驱动器(SSD)、MMC、eMMC、RS-MMC、微型MMC、SD、迷你SD、微型SD、安全数字卡、个人计算机存储卡国际联合会(PCMCIA)型存储装置、外围部件互连(PCI)型存储装置、高速PCI(PCI-E)型存储装置、紧致闪存存储器(CF)卡、智能媒体卡、存储棒等。

图16是根据本公开一些实施方式的电子装置20000的示意性结构图。如图12中所示，电子装置20000可以包括存储器4000。存储器4000可以与以上实施方式中的任何实施方式中描述的存储器相同，在此不会重复。电子装置20000可以是移动电话、台式计算机、平板计算机、笔记本计算机、服务器、车载装置、可穿戴装置、移动电源，或具有数字存储功能的任何其他装置。因此，可以根据电子装置20000的具体装置类型来确定电子装置20000的控制模块8000。控制模块8000可以通过各种通道控制3D存储器装置4000，3D存储器装置4000能够通过各种通道从控制模块8000接收命令CMD和地址ADDR，并且访问基于该地址从存储器单元阵列选择的区域，这些不受本公开的限制。

本公开提供了一种存储器、一种存储器系统和一种电子装置。由于采用了本公开上述实施方式的任何实施方式提供的非易失性存储器的数据擦除方法，所以非易失性存储器的数据擦除方法与非易失性存储器的数据擦除方法相同。这里将不会重复有益效果。

本公开的一个方面提供了一种用于非易失性存储器装置的数据擦除的方法。所述存储器包括多个存储器单元串，每个存储器单元串包括串联连接的至少一个选择栅晶体管和多个存储器单元。所述方法包括向一个存储器单元串施加步进擦除电压以进行擦除操作，所述步进擦除电压具有步进升高形状的电压波形。所述方法还包括：在所述步进擦除电压从所述步进擦除电压的中间电平升高到所述步进擦除电压的峰值电平的时间段期间，将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高到所述至少一个选择栅晶体管的峰值电平，以及将预定区域的电压从所述预定区域的起始电平升高到所述预定区域的峰值电平，使得在一个存储器单元串中产生栅极诱发的漏极泄露电流。所述预定区域与所述至少一个选择栅晶体管相邻并且包括多个存储器单元中的至少一个。

在一些实施方式中，所述方法还包括：将所述第一虚设存储器单元中的至少一个在擦除操作期间设置成浮置状态。

本公开的另一方面提供了一种非易失性存储器装置，包括：形成于衬底的阱掺杂区域上的存储器阵列，包括多个块，其中每个块包括多个存储器单元串，每个存储器单元串包括串联连接到对应位线的多个存储器单元，并且每个块包括在垂直于所述衬底的方向上垂直堆叠的一个或多个级；以及耦接到所述存储器阵列的外围电路，所述外围电路被配置成控制所述多个级的级选择，并且对所选择的级执行级擦除操作和上文描述的电平调节。

本公开的另一方面提供了一种存储器系统，包括：上述存储器装置；以及控制器，所述控制器耦接到所述存储器装置并且被配置成控制所述存储器装置存储数据。

对特定实施方式的上述说明将完全地展现本公开的一般性质，使得他人在不需要过度实验和不脱离本公开一般概念的情况下，能够通过运用本领域技术范围内的知识容易地对此类特定实施方式的各种公开进行修改和/或调整。因此，根据本文给出的公开和指导，此类调整和修改旨在处于本文所公开实施方式的等同物的含义和范围之内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，所以本说明书的术语或措辞将由技术人员按照所述公开和指导进行解释。

上面借助于例示所指定的功能及其关系的实施方式的功能构建块描述了本公开的实施方式。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当执行其指定功能和关系即可。

发明内容和摘要部分可以阐述发明人构思的本公开的一个或多个，但未必所有示范性实施方式，因此，并非意在通过任何方式限制本公开和所附权利要求。

本公开的广度和范围不应由上述示例性实施方式中的任何示例性实施方式限制，而是仅根据下述权利要求及其等价方案限定。

Claims

1.一种用于非易失性存储器装置的数据擦除的方法，其中，所述存储器包括多个存储器单元串，每个存储器单元串包括串联连接的至少一个选择栅晶体管和多个存储器单元，所述方法包括：

向一个存储器单元串施加步进擦除电压以进行擦除操作，所述步进擦除电压具有步进升高形状的电压波形；以及

在所述步进擦除电压从所述步进擦除电压的中间电平升高到所述步进擦除电压的峰值电平的时间段期间，将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高到所述至少一个选择栅晶体管的峰值电平，以及将预定区域的电压从所述预定区域的起始电平升高到所述预定区域的峰值电平，使得在所述一个存储器单元串中产生栅极诱发的漏极泄露电流；

其中，所述预定区域与所述至少一个选择栅晶体管相邻并且包括所述多个存储器单元中的至少一个。

2.根据权利要求1所述的方法，其中：

所述至少一个选择栅晶体管包括连接到位线的顶部选择栅(TSG)晶体管和/或连接到衬底中的阱掺杂区域的底部选择栅(BSG)晶体管；并且

所述预定区域包括第一预定区域和第二预定区域，其中，所述第一预定区域与所述BSG晶体管相邻并且包括所述多个存储器单元中的至少一个，并且所述第二预定区域与所述TSG晶体管相邻并且包括所述多个存储器单元中的至少一个。

3.根据权利要求1或2所述的方法，其中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：

在将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高到所述至少一个选择栅晶体管的峰值电平的时间段期间，将所述预定区域的电压从所述预定区域的起始电平升高到所述预定区域的峰值电平。

4.根据权利要求3所述的方法，其中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：

同时将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高到所述至少一个选择栅晶体管的峰值电平以及将所述预定区域的电压从所述预定区域的起始电平升高到所述预定区域的峰值电平，其中，所述至少一个选择栅晶体管的峰值电平等于所述预定区域的峰值电平。

5.根据权利要求3所述的方法，其中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：

在将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高之后，将所述预定区域的电压从所述预定区域的起始电平升高。

6.根据权利要求2所述的方法，其中：

所述多个存储器单元包括至少一个虚设存储器单元；

所述至少一个虚设存储器单元还包括位于所述BSG晶体管和所述阱掺杂区域之间的至少一个第一虚设存储器单元；并且

所述第一预定区域与所述BSG晶体管相邻并且包括所述至少一个虚设存储器单元，并且通过所述至少一个第一虚设存储器单元与所述衬底分隔开。

7.根据权利要求6所述的方法，还包括：

将所述第一虚设存储器单元中的至少一个在所述擦除操作期间设置成浮置状态。

8.根据权利要求6所述的方法，还包括：

向所述第一虚设存储器单元中的至少一个施加另一步进擦除电压。

9.根据权利要求6所述的方法，其中：

所述至少一个虚设存储器单元还包括与所述至少一个选择栅晶体管相邻的至少一个选择级虚设存储器单元；并且

所述方法还包括：

在所述步进擦除电压从所述中间电平升高到所述峰值电平的时间段期间，将所述至少一个选择级虚设存储器单元的电压从所述至少一个选择级虚设存储器单元的起始电平升高到所述至少一个选择级虚设存储器单元的峰值电平。

10.根据权利要求9所述的方法，还包括：

在将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高到所述至少一个选择栅晶体管的峰值电平的时间段期间，将所述至少一个选择级虚设存储器单元的电压从所述至少一个选择级虚设存储器单元的起始电平升高到所述至少一个选择级虚设存储器单元的峰值电平。

11.根据权利要求10所述的方法，还包括：

同时将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高到所述至少一个选择栅晶体管的峰值电平以及将所述至少一个选择级虚设存储器单元的电压从所述至少一个选择级虚设存储器单元的起始电平升高到所述至少一个选择级虚设存储器单元的峰值电平。

12.根据权利要求10所述的方法，还包括：

在将所述至少一个选择栅晶体管的电压从所述至少一个选择栅晶体管的起始电平升高之后，将所述至少一个选择级虚设存储器单元的电压从所述至少一个选择级虚设存储器单元的起始电平升高。

13.根据权利要求2所述的方法，其中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：

在将所述BSG晶体管的电压从所述BSG晶体管的起始电平升高到所述BSG晶体管的峰值电平的时间段期间，将所述第一预定区域的电压从所述第一预定区域的起始电平升高到所述第一预定区域的峰值电平；以及

在将所述TSG晶体管的电压从所述TSG晶体管的起始电平升高到所述TSG晶体管的峰值电平的时间段期间，将所述第二预定区域的电压从所述第二预定区域的起始电平升高到所述第二预定区域的峰值电平。

14.根据权利要求13所述的方法，其中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：

在将所述BSG晶体管的电压从所述BSG晶体管的起始电平升高之后，将所述第一预定区域的电压从所述第一预定区域的起始电平升高；以及

同时地将所述TSG晶体管的电压从所述TSG晶体管的起始电平升高到所述TSG晶体管的峰值电平以及将所述第二预定区域的电压从所述第二预定区域的起始电平升高到所述第二预定区域的峰值电平。

15.根据权利要求13所述的方法，其中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：

同时地将所述BSG晶体管的电压从所述BSG晶体管的起始电平升高到所述BSG晶体管的峰值电平以及将所述第一预定区域的电压从所述第一预定区域的起始电平升高到所述第一预定区域的峰值电平；以及

在将所述TSG晶体管的电压从所述TSG晶体管的起始电平升高之后，将所述第二预定区域的电压从所述第二预定区域的起始电平升高。

16.根据权利要求13所述的方法，其中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：

17.根据权利要求13所述的方法，其中，升高所述至少一个选择栅晶体管的电压和升高所述预定区域的电压包括：

18.一种非易失性存储器装置，包括：

形成于衬底的阱掺杂区域上的存储器阵列，所述存储器阵列包括多个块，其中，每个块包括多个存储器单元串，每个存储器单元串包括串联连接至对应位线的多个存储器单元，并且每个块包括在垂直于所述衬底的方向上垂直堆叠的一个或多个级；以及

耦接至所述存储器阵列的外围电路，所述外围电路被配置为控制所述多个级的级选择，并且对所选择的级执行级擦除操作和根据权利要求1-17中的任一项所述的电平调节。

19.根据权利要求18所述的非易失性存储器装置，其中，所述存储器阵列是三维NAND存储器阵列，并且所述非易失性存储器装置是三维NAND存储器装置。

20.根据权利要求18所述的非易失性存储器装置，其中，每个块包括在垂直于所述衬底的方向上垂直堆叠的两个级。

21.根据权利要求18所述的非易失性存储器装置，其中，每个块包括在垂直于所述衬底的方向上垂直堆叠的三个或更多级。

22.一种存储器系统，包括：

根据权利要求18-20中的任一项所述的存储器装置；以及

控制器，所述控制器耦接至所述存储器装置并且被配置为控制所述存储器装置以使其存储数据。

23.一种电子装置，包括根据权利要求18-20的任一项所述的存储器装置。