CN113140249B - 用于存储器件中的数据擦除的方法和装置 - Google Patents

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Abstract

本公开内容的各方面提供了一种用于存储器件中的数据擦除的方法。该方法包括：在存储单元串中的擦除操作期间，从存储单元串的主体部分提供第一擦除载流子。第一擦除载流子沿第一方向从存储单元串的源极侧流向存储单元串的漏极侧。此外，该方法包括：从存储单元串的漏极侧的P‑N结处提供第二擦除载流子。第二擦除载流子沿第二方向从存储单元串的漏极侧流向存储单元串的源极侧。然后，该方法包括：将第一擦除载流子和第二擦除载流子注入到存储单元串中的存储单元的电荷存储部分。

Description

用于存储器件中的数据擦除的方法和装置
本申请是申请日为2020年05月29日，题为“用于存储器件中的数据擦除的方法和装置”，申请号为202080001198.9的专利申请的分案申请。
技术领域
本公开内容的实施例涉及用于存储器件中的数据擦除的方法和装置。
背景技术
半导体存储器件可以分为易失性存储器件和非易失性存储器件。易失性存储器件会在电源关闭时丢失数据。即使电源被断开，非易失性存储器件也可以保持存储的数据。为了实现较高的数据存储密度，半导体制造商开发了诸如三维(3D)NAND闪存技术等等之类的垂直器件技术。3D NAND闪存器件是一种类型的非易失性存储器件。
发明内容
本公开内容的各方面提供了一种用于存储器件中的数据擦除的方法。该方法包括：在用于重置在存储单元串中串联连接的存储单元的擦除操作期间，从所述存储单元串的主体部分提供第一擦除载流子。所述第一擦除载流子沿第一方向在所述存储单元串的源极侧与所述存储单元串的漏极侧之间流动。此外，该方法包括：在所述擦除操作期间，从所述存储单元串的所述漏极侧的P-N结处提供第二擦除载流子。所述第二擦除载流子沿与所述第一方向相反的第二方向流动。然后，该方法包括：在所述擦除操作期间，将所述第一擦除载流子和所述第二擦除载流子注入到所述存储单元串中的所述存储单元的电荷存储部分。所注入的第一擦除载流子和第二擦除载流子被存储在所述存储单元的所述电荷存储部分中。
在一些实施例中，所述第一擦除载流子和所述第二擦除载流子是空穴。为了提供所述第一擦除载流子，在一些实施例中，该方法包括：在存储单元串的源极侧浮置源极端子，并向与所述存储单元串的所述主体部分相对应的P型阱施加正电压。所述正电压使所述第一擦除载流子沿所述第一方向流动。
为了提供所述第二擦除载流子，该方法包括：相对于所述存储单元串中的第一选择晶体管的漏极端子，对所述第一选择晶体管的栅极端子进行负偏置。所述负偏置导致在所述存储单元串的所述漏极侧的P-N结处，由于所述P-N结处的带间隧穿而产生所述第二擦除载流子。在一些实施例中，所述第一选择晶体管是至所述存储单元串的所述漏极侧的最近选择晶体管，并且该方法还包括：相对于所述存储单元串中的与所述第一选择晶体管相邻设置的第二选择晶体管的漏极端子，对所述第二选择晶体管的栅极端子进行负偏置。
在一些实施例中，该方法包括：向所述存储单元串的所述漏极侧的漏极端子施加擦除电压；在所述第一选择晶体管的所述栅极端子上，施加低于所述擦除电压的第一电压；以及在所述第二选择晶体管的所述栅极端子上，施加低于所述第一电压的第二电压。
在一些实施例中，该方法包括：相对于所述存储单元串的所述源极侧处的第一选择晶体管的源极/漏极端子，对所述第一选择晶体管的栅极端子进行负偏置。所述负偏置导致在所述存储单元串的所述源极侧的P-N结处，由于所述P-N结处的带间隧穿而产生额外的擦除载流子。
在一个实施例中，所述第一选择晶体管是至所述存储单元串的所述源极侧的最近选择晶体管。然后，该方法包括：相对于所述存储单元串中的与所述第一选择晶体管相邻设置的第二选择晶体管的漏极端子，对所述第二选择晶体管的栅极端子进行负偏置。在一个示例中，该方法包括：施加第一电压，所述第一电压低于向所述存储单元串的所述P型阱施加的所述正电压，以及在所述第二选择晶体管的所述栅极端子上，施加低于所述第一电压的第二电压。
根据本公开内容的一个方面，在相同的擦除周期中，提供所述第一擦除载流子和所述第二擦除载流子。
本公开内容的各方面提供了一种半导体存储器件。所述半导体存储器件包括具有至少存储单元串的存储单元阵列，所述存储单元串具有在所述存储单元串中串联连接的存储单元。所述半导体存储器件还包括外围电路，所述外围电路包括控制电路。所述控制电路被配置为使所述外围电路向所述存储单元阵列提供信号，以执行上面的用于所述存储单元阵列中的数据擦除的方法。
附图说明
当结合附图阅读时，根据以下的详细描述可以最好地理解本公开内容的各方面。应当注意的是，根据行业中的标准实践，没有按比例来绘制各种特征。实际上，为了讨论清楚起见，可以任意地增加或减小各种特征的尺寸。
图1示出了根据一些实施例的半导体存储器件的框图。
图2示出了根据一些实施例的半导体存储器件的横截面图和存储单元串的示意性符号。
图3示出了概述根据一些实施例的过程示例的流程图。
图4示出了根据一些实施例的用于半导体存储器件中的信号的波形图。
图5示出了根据一些实施例的用于半导体存储器件中的信号的波形图。
具体实施方式
以下公开内容提供了用于实现所提供主题的不同特征的众多不同实施例或示例。下面描述了组件和布置的特定示例，以简化本公开内容。当然，这些仅仅是示例，而不旨在进行限制。例如，在下面的描述中，在第二特征之上或上方形成第一特征可以包括以下的实施例：其中，直接接触地形成第一特征和第二特征，并且还可以包括以下的实施例：其中，在第一特征和第二特征之间形成另外的特征，使得第一特征和第二特征可以不直接接触。另外，本公开内容可以在各个示例中重复参考数字和/或字母。这种重复是出于简单和清楚的目的，并且其本身并不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述以说明一个元件或特征与另一个元件或特征的关系(如在图中示出的)，在本文中可以使用诸如“下方”、“之下”、“下面”、“上方”、“上面”等等之类的空间相对术语。除了附图中描绘的方位之外，空间相对术语旨在涵盖使用或操作中的设备的不同方位。装置可以以其它方式定向(旋转90度或者在其它方位上)，并且同样可以相应地解释本文使用的空间相对描述符。
本公开内容的各方面提供了用于诸如NAND闪存器件之类的非易失性存储器件中的数据擦除的混合擦除机制的技术。通常，对于NAND闪存器件而言，将存储单元布置在存储单元串中。为了实现更高的数据存储，存储单元串可以是相对长的。每个存储单元串包括串联连接的存储单元晶体管和选择晶体管。存储单元串的两端可以被称为存储单元串的源极侧和漏极侧。混合擦除机制的技术在擦除操作期间，同时使用主体擦除机制和栅致漏极泄漏(GIDL)擦除机制，并且该混合擦除机制可以从存储单元串的源极侧和漏极侧提供擦除载流子。因此，可以有效地擦除沿着长存储单元串的存储单元。
图1示出了根据本公开内容的一些实施例的半导体存储器件100的框图。半导体存储器件100包括耦合在一起的存储阵列102和外围电路101。在一些示例中，将存储阵列102和外围电路101布置在同一个管芯(芯片)上。在其它示例中，将存储阵列102布置在阵列管芯上，将外围电路101布置在不同的管芯(例如，使用互补金属氧化物半导体(CMOS)技术实现并且被称为CMOS管芯的管芯)上。将阵列管芯和CMOS管芯进行适当地键合，并且电耦合在一起。在一个示例中，半导体存储器件100是封装一个或多个阵列管芯和CMOS管芯的集成电路(IC)封装。
半导体存储器件100被配置为将数据存储在存储阵列102中，并响应于接收到的命令(CMD)来执行操作。在一些示例中，半导体存储器件100可以接收写命令(还被称为编程命令)、读命令、擦除命令等等，并且相应地操作。在一个示例中，半导体存储器件100接收具有地址(ADDR)和数据(DATA)的写命令，然后半导体存储器件100将数据存储在该地址处的存储阵列102中。在另一示例中，半导体存储器件100接收具有地址的读命令，然后半导体存储器件100访问存储阵列102，并输出存储在该存储阵列102的地址处的数据。在另一示例中，半导体存储器件100接收具有地址的擦除命令，然后半导体存储器件100将该地址处的一个或多个存储单元块重置为未编程状态(还被称为被擦除状态)，诸如对于NAND存储单元而言的“1”。
通常，存储阵列102可以包括一个或多个存储平面160，并且存储平面160中的每个存储平面可以包括多个存储块(诸如如图1中所示的块-1至块-N)。在一些示例中，并发操作可以在不同的存储平面160处发生。在一些实施例中，存储块块-1至块-N中的每一个是执行擦除操作的最小单元。每个存储块包括多个页。在一些示例中，页是可以被编程(即，写入)的最小单元。
在一些实施例中，存储阵列102是闪存阵列，并且是使用3D NAND闪存技术来实现的。存储块块-1至块-N中的每一个包括垂直(例如，垂直于管芯的主表面)布置的多个存储单元串。每个存储单元串包括串联连接的多个晶体管。将参照图2来描述存储单元串的细节。
在一些实施例中，外围电路101包括耦合在一起的行解码器电路110、页缓冲电路120、数据输入/输出(I/O)电路130、电压发生器140和控制电路150，如图1中所示。
行解码器电路110可以接收被称为行地址(R-ADDR)的地址，基于行地址来生成字线(WL)信号和选择信号(诸如顶部选择栅(TSG)信号、底部选择栅(BSG)信号等等)，并向存储单元阵列102提供WL信号和选择信号。在一些示例中，在写操作期间，行解码器电路110将WL信号和选择信号提供给存储单元阵列102以选择要编程的页。在读操作期间，行解码器电路110可以提供WL信号和选择信号，以选择用于缓冲的页。在擦除操作期间，根据本公开内容，行解码器电路110可以提供适当的WL信号和选择信号，将例如参照图4和图5进一步描述这些信号。
页缓冲电路120耦合到存储单元阵列102的位线(BL)，并且被配置为在读操作和写操作期间缓冲数据(例如，一页或多页的数据)。在一个示例中，在写操作期间，页缓冲电路120可以缓冲要被编程的数据，并且将该数据驱动到存储单元阵列102的位线以将该数据写入到存储单元阵列102中。在另一示例中，在读操作期间，页缓冲电路120可以读出存储单元阵列102的位线上的数据，并且缓冲所读出的数据以便进行输出。
在图1的示例中，数据I/O电路130经由数据线DL耦合到页缓冲电路120。在一个示例中(例如，在写操作期间)，数据I/O电路130被配置为从半导体存储器件100的外部电路接收数据，并且经由页缓冲电路120将所接收到的数据提供给存储单元阵列102。在另一示例中(例如，在读操作期间)，数据I/O电路130被配置为基于被称为列地址(C-ADDR)的地址，将数据从存储单元阵列102输出到外部电路。
电压发生器140被配置为产生适当电平的电压，以用于半导体存储器件100的适当操作。例如，在读操作期间，电压发生器140可以针对源极电压、主体电压、各种WL电压、选择电压等等，产生适当电平的电压，以用于读操作。在一些示例中，在读操作期间，将源极电压作为阵列公共源极(ACS)电压提供给存储单元阵列102的源极端子；在读操作期间，将主体电压提供给例如P型阱(PW)，其中该P型阱是用于存储单元串的主体部分的。作为示例，在图1中，将主体电压标记为PW电压。将WL电压和选择电压提供给行解码器110，因此行解码器110可以在读操作期间以适当的电压电平输出WL信号和选择信号(例如，TSG信号和BSG信号)。
在另一示例中，在擦除操作期间，电压发生器140可以针对适合于擦除操作的源极电压、主体电压、各种WL电压、选择电压、BL电压等等，产生适当电平的电压。在一些示例中，在擦除操作期间，将源极电压作为ACS电压提供给存储单元阵列102的源极端子；在擦除操作期间，将PW电压提供给作为存储单元串的主体部分的P型阱。将WL电压和选择电压提供给行解码器110，因此行解码器110可以在擦除操作期间以适当的电压电平输出WL信号以及BSG和TSG信号。将BL电压提供给页缓冲电路120，因此页缓冲电路120可以在擦除操作期间以适当的电压电平驱动位线(BL)。应当注意的是，可以在不通过页缓冲电路120的情况下，将BL电压施加到位线。
控制电路150被配置为接收命令(CMD)和地址(ADDR)，并且基于该命令和地址，将控制信号提供给诸如行解码器电路110、页缓冲电路120、数据I/O电路130、电压发生器140等等之类的其它电路。例如，控制电路150可以基于地址ADDR来生成行地址R-ADDR和列地址C-ADDR，并且将行地址R-ADDR提供给行解码器110，以及将列地址提供给数据I/O电路130。在另一示例中，控制电路150可以基于所接收的CMD来控制电压发生器140产生适当电平的电压。控制电路150可以协调其它电路，以在适当的时间并且按照适当的电压电平向存储单元阵列102提供信号。
在图1的示例中，控制电路150包括部分155，其被配置为生成适当的控制信号以控制其它电路将适当的信号提供给存储单元阵列102来进行擦除操作，该擦除操作使用主体擦除机制和GIDL擦除机制二者。具有针对存储单元阵列102的适当时序和电压电平的信号可以导致将主体擦除机制和GIDL擦除机制二者用于擦除操作。将参照图4和图5来详细地描述信号的波形。
图2示出了根据本公开内容的一些实施例的半导体存储器件200的横截面图。在一些示例中，半导体存储器件200可以是半导体存储器件100。根据本公开内容的一些实施例，半导体器件200包括键合在一起的阵列管芯202和CMOS管芯201。
应当注意的是，在一些实施例中，半导体存储器件可以包括多个阵列管芯和CMOS管芯。可以将所述多个阵列管芯和CMOS管芯堆叠并键合在一起。CMOS管芯分别耦合到所述多个阵列管芯，并且可以驱动各个阵列管芯以与半导体存储器件200类似的方式进行操作。
阵列管芯202包括衬底203和在衬底203上形成的存储单元。CMOS管芯201包括衬底204和在衬底204上形成的外围电路。为了简单起见，衬底203的主表面被称为X-Y平面，并且垂直于主表面的方向被称为Z方向。
衬底203和衬底204可以分别是任何适当的衬底，诸如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。衬底203和衬底204可以分别包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底203和衬底204可以分别是块状晶圆或外延层。
半导体存储器件200包括存储单元阵列(例如，存储电路阵列102)和外围电路(例如，行解码器电路110、页缓冲电路120、数据I/O电路130、电压发生器140、控制电路150等等)。在图2的示例中，在阵列管芯202的衬底203上形成存储单元阵列，并且在CMOS管芯201的衬底204上形成外围电路。阵列管芯202和CMOS管芯201面对面地布置(上面放置有电路的表面被称为面，相反的表面被称为背面)，并被键合在一起。
在一些示例中，可以在用于块的衬底203中分别形成阱，作为这些块的主体部分。在图2的示例中，在衬底203上形成P型阱205，并且可以在P型阱205中形成三维(3D)NAND存储单元串的块。P型阱205可以形成用于3D NAND存储单元串的主体部分(例如，与PW端子连接)，并且可以经由PW端子将被称为PW的电压施加到P型阱205。通常，在核心区域206中将存储单元阵列形成为垂直存储单元串的阵列。除了核心区域206和外围区域之外，阵列管芯202还包括阶梯区域207(在一些示例中，还被称为连接区域)，以促进例如与垂直存储单元串中的存储单元的栅极、选择晶体管的栅极等等的连接。垂直存储单元串中的存储单元的栅极对应于NAND存储架构中的字线。
在图2的示例中，将垂直存储单元串280示出为在核心区域206中形成的垂直存储单元串的阵列的表示。图2还示出了与垂直存储单元串280相对应的垂直存储单元串280’的示意性符号版本。在层的堆叠290中形成垂直存储单元串280。层的堆叠290包括交替地堆叠的栅极层295和绝缘层294。栅极层295和绝缘层294被配置为形成垂直地堆叠的晶体管。在一些示例中，晶体管的堆叠包括存储单元和选择晶体管(诸如一个或多个底部选择晶体管、一个或多个顶部选择晶体管等等)。在一些示例中，晶体管的堆叠可以包括一个或多个虚设选择晶体管。栅极层295对应于晶体管的栅极。栅极层295由诸如高介电常数(高k)栅极绝缘体层、金属栅极(MG)电极等等之类的栅极堆叠材料制成。绝缘层294由诸如氮化硅、二氧化硅等等之类的绝缘材料制成。
根据本公开内容的一些方面，垂直存储单元串由垂直(Z方向)延伸到层的堆叠290中的沟道结构281形成。可以在X-Y平面中，将沟道结构281彼此分开地设置。在一些实施例中，以阵列的形式将沟道结构281设置在栅极线切割结构(没有示出)之间。使用栅极线切割结构以有助于在后栅极工艺中，使用栅极层295来替换牺牲层。沟道结构281的阵列可以具有任何适当的阵列形状，诸如沿X方向和Y方向的矩阵阵列形状、沿X或Y方向的锯齿状阵列形状、蜂巢(例如，六边形)阵列形状等等。在一些实施例中，沟道结构中的每一个在X-Y平面中具有圆形形状，在X-Z平面和Y-Z平面中具有柱形形状。在一些实施例中，栅极线切割结构之间的沟道结构的数量和布置并不受到限制。
在一些实施例中，沟道结构281具有在垂直于衬底203的主表面的方向的Z方向上延伸的柱形形状。在一个实施例中，沟道结构281由X-Y平面上的圆形形状的材料形成，并且在Z方向上延伸。例如，沟道结构281包括在X-Y平面上具有圆形形状并且在Z方向上延伸的功能层，诸如阻隔绝缘层282(例如，氧化硅)、电荷存储层(例如，氮化硅)283、隧穿绝缘层284(例如，氧化硅)、半导体层285、以及绝缘层286。在一个示例中，在用于沟道结构281的孔(进入到层的堆叠280中)的侧壁上形成阻隔绝缘层282(例如，氧化硅)，然后从侧壁顺序地堆叠电荷存储层(例如，氮化硅)283、隧穿绝缘层284、半导体层285和绝缘层286。半导体层285可以是任何适当的半导体材料(诸如多晶硅或单晶硅)，并且该半导体材料可以是未掺杂的或者可以包括p型或n型掺杂剂。在一些示例中，半导体材料是未掺杂的本征硅材料。但是，由于缺陷，在一些示例中，本征硅材料可以具有为大约1010cm-3的载流子密度。绝缘层286由诸如氧化硅和/或氮化硅之类的绝缘材料形成，和/或可以被形成为气隙。
根据本公开内容的一些方面，沟道结构281和层的堆叠290一起形成存储单元串280。例如，半导体层285对应于存储单元串280中的晶体管的沟道部分，而栅极层295对应于存储单元串280中的晶体管的栅极。通常，晶体管具有用于控制沟道的栅极，并且在沟道的每一侧具有漏极和源极。为了简单起见，在图2的示例中，图2中的晶体管的沟道的上面被称为漏极，而图2中的晶体管的沟道的底部被称为源极。应当注意的是，可以在某些驱动配置下调换漏极和源极。在图2的示例中，半导体层285对应于晶体管的连接的沟道。对于特定的晶体管，特定晶体管的漏极与特定晶体管上方的上部晶体管的源极连接，而特定晶体管的源极与特定晶体管下方的下部晶体管的漏极连接。因此，对存储单元串280中的晶体管进行串联连接。
存储单元串280包括存储单元晶体管(或被称为存储单元)。存储单元晶体管可以基于电荷存储层283的一部分中的载流子捕获而具有不同的阈值电压，该电荷存储层283的一部分对应于存储单元晶体管的浮栅。例如，当在存储单元晶体管的浮栅中捕获(存储)大量的空穴时，该存储单元晶体管的阈值电压低于预定义的值，则该存储单元晶体管处于对应于逻辑“1”的未编程状态(还被称为被擦除状态)。当从浮栅中排出空穴时，存储单元晶体管的阈值电压高于预定义的值，因此在一些示例中，存储单元晶体管处于与逻辑“0”相对应的编程状态。
存储单元串280包括一个或多个顶部选择晶体管，所述一个或多个顶部选择晶体管被配置为将存储单元串280中的存储单元耦合/解耦至位线，并且存储单元串280包括一个或多个底部选择晶体管，所述一个或多个底部选择晶体管被配置为将存储单元串280中的存储单元耦合/解耦至ACS。例如，存储单元串的符号版本280’包括一个顶部选择晶体管和一个底部选择晶体管，存储单元串的符号版本280”包括一个顶部选择晶体管和两个底部选择晶体管。
顶部选择晶体管由顶部选择栅(TSG)进行控制。例如，当TSG电压(被施加到TSG的电压)大于顶部选择晶体管的阈值电压时，顶部选择晶体管导通，并且存储单元耦合到位线；而当TSG电压(被施加到TSG的电压)小于顶部选择晶体管的阈值电压时，顶部选择晶体管截止，并且存储单元与位线解耦。
类似地，底部选择晶体管由底部选择栅(BSG)进行控制。例如，当BSG电压(被施加到BSG的电压)大于底部选择晶体管的阈值电压时，底部选择晶体管导通，并且存储单元耦合到ACS；而当BSG电压(被施加到BSG的电压)小于底部选择晶体管的阈值电压时，底部选择晶体管截止，并且存储单元与ACS解耦。
根据本公开内容的一些方面，沟道孔中的半导体层285的底部对应于垂直存储单元串280的源极侧，并且将该底部标记为285(S)。将公共源极层289形成为与垂直存储单元串280的源极导电连接。公共源极层289可以包括一层或多层。在一些示例中，公共源极层289包括硅材料，诸如本征多晶硅、掺杂的多晶硅(诸如N型掺杂的硅、P型掺杂的硅)等等。在一些示例中，公共源极层289可以包括金属硅化物以提高导电性。公共源极层289类似地与其它垂直存储单元串的源极(没有示出)导电连接，并因此形成阵列公共源极(ACS)。
在一些示例中，当垂直存储单元串280被配置为按块擦除时，公共源极层289可以延伸并覆盖块的核心区域和该块的阶梯区域。在一些示例中，对于分别擦除的不同块，可以针对这些不同的块，对公共源极层289进行适当地绝缘。
在图2的示例中，在沟道结构281中，半导体层285从沟道结构281的源极侧向上垂直地延伸，并且形成与垂直存储单元串280的漏极侧相对应的顶部。将半导体层285的顶部标记为285(D)。应当注意的是，为了便于描述起见，而命名了漏极侧和源极侧。漏极侧和源极侧的功能可以与名称不同。
在图2的示例中，可以形成连接结构(诸如具有金属线273的通孔272、键合结构274等等)，以将半导体层285(D)的顶部电耦合至位线(BL)。
进一步地，在图2的示例中，阶梯区域207包括阶梯，该阶梯被形成为有助于到晶体管(例如，存储单元、一个或多个顶部选择晶体管、一个或多个底部选择晶体管)的栅极的字线连接。例如，字线连接结构270包括导电耦合在一起的接触结构271、通孔结构272和金属线273。字线连接结构270可以将WL电耦合到存储单元串280中的晶体管的栅极端子。
在图2的示例中，阵列管芯202和CMOS管芯201面对面地布置(电路侧为面，而衬底侧为背面)，并键合在一起。通常，CMOS管芯上的外围电路使半导体器件200与外部电路对接。
在图2的示例中，CMOS管芯201和阵列管芯202分别包括可以彼此对准的键合结构。例如，CMOS管芯201包括键合结构234，而阵列管芯202包括相应的键合结构274。可以适当地对准阵列管芯202和CMOS管芯201，因此键合结构234与键合结构274对准。当将阵列管芯202和CMOS管芯201键合在一起时，键合结构234与键合结构274分别进行键合和电耦合。
根据本公开内容的一些方面，对于处于NAND配置中的存储单元串280而言，擦除操作对存储单元进行重置。例如，在擦除操作期间，将空穴注入并捕获在电荷存储层283中(或者从电荷存储层283中提取电子)。当将空穴捕获在存储单元的电荷存储层283中时，存储单元的阈值电压降低，并且存储单元可以进入未编程状态(还被称为被擦除状态)。
在使用主体擦除机制的相关示例中，在擦除操作期间，可以将接地电平电压施加到存储单元串280中的存储单元的栅极，存储单元串280的源极和漏极是浮置的，并向P型阱205施加相对高的电压(例如，约20V)。P型阱205可以提供空穴(擦除载流子)，并且可以沿自下而上的方向(从存储单元串280的源极侧到漏极侧)将空穴从P型阱205注入到半导体层285，并且然后由于栅极相对于沟道电压的负偏置而注入到电荷存储层283中。在相关示例中，当存储单元串280中的存储单元的数量较大时，可能难以将空穴推至半导体层285的上部，并且可能导致靠近存储单元串280的漏极侧的一些存储单元未被完全地擦除(其意味着没有在电荷存储层283的上部捕获足够的空穴，以将阈值电压降低到预定义值以下)。
根据本公开内容的一些方面，在擦除操作期间使用主体擦除机制和GIDL擦除机制二者，以便有效地将沿存储单元串280的存储单元重置为已擦除状态(即使存储单元串280中的存储单元的数量相对大)。例如，在擦除操作期间，可以将接地电平电压施加到存储单元串280中的存储单元的栅极，存储单元串280的源极是浮置的，并且向P型阱205施加相对高的电压(例如，大约20V)。P型阱205可以提供擦除载流子(例如，由291所示的空穴)，并且可以沿自下而上的方向，将这些空穴从P型阱205驱动到半导体层285中(如291’和291”所示)，并且然后在存储单元的栅极相对于沟道负偏置时，注入电荷存储层283中。
另外，在存储单元串280的漏极侧引发GIDL擦除机制。在一些实施例中，相对于存储单元串280的漏极，向顶部选择晶体管的栅极(紧挨着存储单元串280的漏极)施加负偏置。由于负偏置，产生P型区域，并且在半导体层285的漏极侧形成P-N结。此外，在PN结上施加高电场，并且然后由于带间隧穿而引起栅致漏极泄漏(GIDL)，并且产生空穴电流，并从漏极流下，如292所示。当相对于沟道而对存储单元的栅极进行负偏置时，可以将空穴注入到电荷存储层283的上部。
应当注意的是，当使用主体擦除机制和GIDL擦除机制二者时，可以从存储单元串280的源极侧和漏极侧产生空穴并进行驱动，因此可以相对容易地擦除沿着存储单元串280的存储单元。
图3示出了概述根据本公开内容的一些实施例的过程300的流程图。在一些示例中，在擦除操作期间，在诸如半导体存储器件100、半导体存储器件200等等之类的半导体存储器件中执行过程300。半导体存储器件包括存储单元串的阵列。存储串包括串联连接的晶体管，诸如顶部选择晶体管、存储单元晶体管、底部选择晶体管等等。该过程从S301开始，并转到S310。在擦除操作期间，将存储单元串中的存储单元重置为未编程状态(诸如与NAND存储器的示例中的逻辑“1”相对应的低阈值电压状态)。
在S310处，在用于重置在存储单元串中的存储单元的擦除操作期间，从存储单元串的主体部分提供第一擦除载流子。第一擦除载流子沿第一方向从存储单元串的源极侧流向存储单元串的漏极侧。根据主体擦除机制生成并提供第一擦除载流子。具体而言，在一个示例中，向主体端子(诸如图2的示例中的P型阱)施加相对大的电压，并且ACS被浮置。因此，可以沿从存储单元串的源极侧到漏极侧的方向，将P型阱中的空穴驱动到半导体层285中。
在S320处，从存储单元串的漏极侧的P-N结处提供第二擦除载流子。第二擦除载流子沿第二方向从存储单元串的漏极侧流向存储单元串的源极侧。根据GIDL擦除机制产生并提供第二擦除载流子。具体而言，在一个示例中，可以相对于顶部选择晶体管的漏极，对顶部选择晶体管的一个或多个顶部选择栅极进行负偏置。由于负偏置，可以产生P型区域，并且可以在半导体层285的漏极侧形成P-N结。此外，可以在P-N结上施加高电场。这种高电场会由于带间隧穿而引起栅致漏极泄漏(GIDL)，并且产生空穴电流，该空穴电流从漏极侧向下流向源极侧，如图2的示例中所示。
在S330处，将第一擦除载流子和第二擦除载流子注入到存储单元串中的存储单元的电荷存储部分。例如，相对于沟道(例如，半导体层285)，对存储单元的栅极进行负偏置，因此沟道中的空穴(诸如第一擦除载流子和第二擦除载流子)可以被注入到电荷存储层283中。在存储单元的电荷存储部分中捕获注入的空穴。当捕获到足够的空穴时，存储单元的阈值电压低于某个预定义的值，并且存储单元进入未编程状态。然后，该过程继续进行，并在一个示例中终止。
图4根据一些实施例示出了提供给存储单元串(诸如由符号280’表示的存储单元串)的信号的波形图400。波形图400包括用于BL信号的第一波形410、用于TSG信号的第二波形420、用于WL信号(或虚拟WL信号)的第三波形430、用于BSG信号的第四波形440、以及用于PW信号的第五波形450。在一些实施例中，用于混合擦除的控制电路155可以控制外围电路101以生成具有第一波形410的BL信号，生成具有第二波形420的TSG信号，生成具有第三波形430的WL信号，生成具有第四波形440的BSG信号，并生成具有第五波形450的PW信号。可以将BL信号、TSG信号、WL信号、BSG信号和PW信号之一提供给例如存储单元串(通过符号280’来表示)。
在图4的示例中，在持续时间T期间执行擦除操作。
在一个示例中，在时间t0，外围电路101接收用于擦除某个地址处的块的命令。例如，由符号280’表示的存储单元串设置在该块中。然后，用于混合擦除的控制电路155向外围电路101的其它组件提供控制信号，以生成PW信号、ACS信号、WL信号、TSG信号、BSG信号和BL信号。
应当注意的是，在图4的示例中，在时间t0，PW信号、WL信号、TSG信号、BSG信号和BL信号处于接地电平，或者是被浮置的(在一个示例中)。应当注意的是，ACS信号可以是在用于擦除操作的T期间的时间期间未连接到任何绝对电压电平的浮置信号，并且在图4中未示出。
在时间tl，外围电路101输出PW信号、WL信号、TSG信号、BSG信号和BL信号。在图4的示例中，在时间t1，PW信号、TSG信号、BSG信号和BL信号的电压电平开始上升。在一个示例中，外围电路101输出处于接地电平的WL信号。提供PW信号以驱动例如P型阱205。公共源极层289可以具有浮置的电压电平。根据TSG信号、WL信号和BSG信号来驱动栅极层295。根据BL信号来驱动键合结构234和274。
在t2处，BL信号上升到擦除电压电平(诸如在一个示例中，大约为20V)，并且保持擦除电压电平(如通过411所示)。TSG信号上升到低于擦除电压电平的第一选择栅极电压(诸如在一个示例中，在10V至14V的范围内)，并保持第一选择栅极电压(如通过421所示)。在一个示例中，将WL信号保持在接地电平。在一些示例中，可以升高WL信号，并将其保持在0V至3V范围内的电平。BSG信号上升到一个相对高的电压电平(诸如在一个示例中，在10V到20V的范围内)，并保持该电压电平(如通过441所示)。PW信号上升到擦除电压电平(诸如在一个示例中，大约为20V)，并保持擦除电压电平(如通过451所示)。
根据本公开内容的一个方面，施加在存储单元串上的PW信号、BSG信号、浮置ACS信号和WL信号可以引起存储单元串中的主体擦除机制。例如，将P型阱205中的空穴驱动到与存储单元串的沟道部分相对应的半导体层285中。BSG信号的相对高电压允许这些空穴例如沿自下而上的方向，流入到存储单元的沟道部分中。此外，WL相对于沟道部分的负偏置可将空穴注入到电荷存储层283中(例如，电荷存储层283的底部)。
根据本公开内容的另一个方面，施加在存储单元串上的BL信号、TSG信号和WL信号可以引起GIDL擦除机制。例如，由于TSG信号和BL信号的电压差，对顶部选择晶体管的栅极进行负偏置。由于这种负偏置，可以产生P型区域，并且可以在顶部选择晶体管的漏极处形成P-N结。此外，由于TSG信号和BL信号的电压差，在P-N结上施加高电场。这种高电场会由于带间隧穿而引起栅致漏极泄漏(GIDL)，并且产生空穴电流，并且该空穴电流从漏极侧向下流向半导体层285中的源极侧。此外，WL相对于沟道部分的负偏置可以将空穴注入到电荷存储层283中(诸如电荷存储层283的上部)。
在t3处，BL信号、TSG信号、BSG信号、PW信号开始减小。
在t4处，在一个示例中，BL信号、TSG信号、BSG信号、PW信号返回到接地电平。
在t5处，擦除周期结束。
应当注意的是，在一些示例中，在擦除操作之后，可以进行验证操作。验证操作可以验证存储单元串中的存储单元是否被重置为未编程状态。例如，控制电路155然后向外围电路101的其它组件提供控制信号以生成PW信号、ACS信号、WL信号、TSG信号和BSG信号，并且然后检测BL信号。例如，为了验证存储单元的未编程状态，将PW信号设置为接地电平(如通过452所示)；将BSG信号设置为底部选择晶体管的导通电平，诸如大约3V-5V(如通过442所示)；将TSG信号设置为顶部选择晶体管的导通电平，诸如大约3V-5V(如通过422所示)；并且将WL信号设置为在第一阈值电压(例如，对于未编程状态)和第二阈值电压(例如，对于编程状态)之间的电平，诸如在一个示例中为大约3V-5V(如通过432所示)。可以读出并放大位线的电压电平(通过412示出)。当电压电平对应于逻辑“0”时，存储单元处于未编程状态，并且将擦除操作验证为成功。当电压电平对应于逻辑“1”时，没有成功执行擦除操作，并且在一个示例中，可以执行另一个擦除操作。
应当注意的是，在一些示例中，存储单元串包括虚设存储单元(DMY)，可以类似于针对存储单元的WL信号，对虚设存储单元(DMY)进行控制。
图5根据一些实施例，示出了提供给存储单元串(诸如通过符号280”表示的存储单元串)的信号的波形图500。波形图500包括用于BL信号的第一波形510、用于TSG信号的第二波形520、用于WL信号(或虚设WL信号)的第三波形530、用于BSG1信号的第四波形540、用于BSG2信号的第五波形550、以及用于PW信号的第六波形560。在一些实施例中，用于混合擦除的控制电路155可以控制外围电路101以生成具有第一波形510的BL信号，生成具有第二波形520的TSG信号，生成具有第三波形530的WL信号，生成具有第四波形540的BSG1信号，生成具有第五波形550的BSG2信号，以及生成具有第六波形560的PW信号。可以将BL信号、TSG信号、WL信号、BSG1信号、BSG2信号和PW信号之一提供给例如存储单元串(通过符号280”来表示)。
在图5的示例中，在持续时间T期间执行擦除操作。
在一个示例中，在时间t0，外围电路101接收用于擦除某个地址处的块的命令。例如，由符号280”表示的存储单元串设置在该块中。然后，用于混合擦除的控制电路155向外围电路101的其它组件提供控制信号，以生成PW信号、ACS信号、WL信号、TSG信号、BSG1信号、BSG2信号和BL信号。应当注意的是，在图5的示例中，在时间t0，PW信号、WL信号、TSG信号、BSG1信号、BSG2信号和BL信号处于接地电平，或者是被浮置的(在一个示例中)。应当注意的是，ACS信号可以是在用于擦除操作的T期间的时间期间未连接到任何绝对电压电平的浮置信号，并且在图5中未示出。
在时间tl，外围电路101输出PW信号、WL信号、TSG信号、BSG1信号、BSG2信号和BL信号。在图5的示例中，在时间t1，PW信号、TSG信号、BSG1信号和BL信号的电压电平开始上升。在一个示例中，外围电路101输出处于接地电平的WL信号。提供PW信号以驱动例如P型阱205。公共源极层289可以具有浮置的电压电平。根据TSG信号、WL信号、以及BSG1信号和BSG2信号来驱动栅极层295。根据BL信号来驱动键合结构234和274。
在t2处，BL信号上升到擦除电压电平(诸如在一个示例中，大约为20V)，并且保持擦除电压电平(如通过511所示)。TSG信号上升到低于擦除电压电平的第一选择栅极电压(诸如在一个示例中，在10V至14V的范围内)，并保持第一选择栅极电压(如通过521所示)。在一个示例中，将WL信号保持在接地电平。在一些示例中，可以升高WL信号，并将其保持在0V至3V范围内的电平。BSG1信号上升到第一高的电压电平(诸如在一个示例中，在10V到20V的范围内)，并保持该电压电平(如通过541所示)。PW信号上升到擦除电压电平(诸如在一个示例中，大约为20V)，并保持擦除电压电平(如通过561所示)。在一些示例中，BSG2信号在t2处开始上升。
根据本公开内容的一个方面，施加在存储单元串上的PW信号、BSG1信号、浮置ACS信号和WL信号可以引起存储单元串中的主体擦除机制。例如，将P型阱205中的空穴驱动到与存储单元串的沟道部分相对应的半导体层285中。BSG1信号的相对高电压允许这些空穴例如沿自下而上的方向，流入到存储单元的沟道部分中。此外，WL相对于沟道部分的负偏置可以将空穴注入到电荷存储层283中(例如，电荷存储层283的底部)。
根据本公开内容的另一个方面，施加在存储单元串上的BL信号、TSG信号和WL信号可以引起GIDL擦除机制。例如，由于TSG信号和BL信号的电压差，对顶部选择晶体管的栅极进行负偏置。由于这种负偏置，可以产生P型区域，并且可以在顶部选择晶体管的漏极处形成P-N结。此外，由于TSG信号和BL信号的电压差，在P-N结上施加高电场。这种高电场可能由于带间隧穿而引起栅致漏极泄漏(GIDL)，并且产生空穴电流，并且该空穴电流从漏极侧向下流向半导体层285中的源极侧。此外，WL相对于沟道部分的负偏置可以将空穴注入到电荷存储层283中(例如，电荷存储层283的上部)。
在t3处，BSG2信号上升到第二高电压电平(诸如在一个示例中，在8V至10V的范围内)，并且保持该电压电平(如通过551所示)。根据本公开内容的一个方面，施加在存储单元串上的BSG1信号、BSG2信号和WL信号可以引起GIDL擦除机制。为了便于描述起见，将布置在靠近存储单元串的源极侧的底部选择晶体管称为第一底部选择晶体管，并将在第一底部选择晶体管上方的底部选择晶体管称为第二底部选择晶体管。由于BSG2信号相对于BSG1信号的电压差，对第二选择晶体管的栅极进行了负偏置。由于这种负偏置，可以在第二底部选择晶体管的源极处产生P型区域，并且可以在第二底部选择晶体管的源极处形成P-N结。此外，由于BSG2信号和BSG1信号的电压差，在P-N结上施加了高电场。这种高电场可能由于带间隧穿而引起栅致漏极泄漏(GIDL)，并且产生空穴电流，并且该空穴电流从源极侧向上流向半导体层285中的漏极侧。此外，WL相对于沟道部分的负偏置可以将空穴注入到电荷存储层283中(例如，电荷存储层283的上部)。
应当注意的是，与第一底部选择晶体管和P型阱相比，将第二底部选择晶体管设置成更靠近存储单元串中的存储单元，并且可以更容易将空穴电流从第二底部选择晶体管的源极驱动到存储单元的沟道部分。
在t4处，BL信号、TSG信号、BSG1信号、BSG2信号、PW信号开始减小。
在t5处，在一个示例中，BL信号、TSG信号、BSG1信号、BSG2信号、PW信号返回到接地电平。
在t6处，擦除周期结束。
应当注意的是，在一些示例中，在擦除操作之后，可以进行验证操作。验证操作可以验证存储单元串中的存储单元是否被重置为未编程状态。例如，控制电路155然后向外围电路101的其它组件提供控制信号以生成PW信号、ACS信号、WL信号、TSG信号、BSG1信号和BSG2信号，然后检测BL信号。例如，为了验证存储单元的未编程状态，将PW信号设置为接地电平(如通过562所示)；将BSG1信号设置为第一底部选择晶体管的导通电平，诸如大约3V-5V(如通过542所示)；将BSG2信号设置为第二底部选择晶体管的导通电平，诸如大约3V-5V(如通过552所示)；将TSG信号设置为顶部选择晶体管的导通电平，诸如大约3V-5V(如通过522所示)；并且将WL信号设置为在第一阈值电压(例如，对于未编程状态)和第二阈值电压(例如，对于编程状态)之间的电平，诸如在一个示例中为大约3V-5V(如通过532所示)。可以读出并放大位线的电压电平(通过512示出)。当电压电平对应于逻辑“0”时，存储单元处于未编程状态，并且将擦除操作验证为成功。当电压电平对应于逻辑“1”时，没有成功执行擦除操作，并且在一个示例中，可以执行另一个擦除操作。
应当注意的是，在一些示例中，存储单元串包括虚设存储单元(DMY)，可以类似于针对存储单元的WL信号，对虚设存储单元(DMY)进行控制。
还应当注意的是，在一些示例中，存储单元串包括多个顶部选择晶体管。在一些实施例中，可以类似于BSG1信号和BSG2信号来配置用于控制顶部选择晶体管的TSG信号，因此可以在与存储单元最接近的顶部选择晶体管处引起GIDL。
前述的内容概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开内容的各方面。本领域技术人员应当理解的是，他们可以容易地将本公开内容用作用于设计或修改其它过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当认识到的是，这样的等效构造并不脱离本公开内容的精神和范围，并且在不脱离本公开内容的精神和范围的情况下，它们可以进行各种改变、替换和变更。

Claims (16)

1.一种用于存储器件中的数据擦除的方法，包括：
在用于重置在存储单元串中串联连接的存储单元的擦除操作期间，向所述存储单元串施加P型阱信号和字线信号，其中，所述P型阱信号具有擦除电压电平；
在所述擦除操作期间，向所述存储单元串施加位线信号和第一选择栅信号，其中，所述第一选择栅信号的电平低于所述位线信号的电平。
2.根据权利要求1所述的方法，其中，向所述存储单元串施加P型阱信号和字线信号包括：
向所述存储单元串中的存储单元的栅极施加所述字线信号；以及
向与所述存储单元串的主体部分相对应的P型阱施加为正电压的所述P型阱信号，
其中，所述字线信号具有接地电压电平或低于一预定门限的电压电平，并且所述低于一预定门限的电压电平低于所述正电压的电平。
3.根据权利要求2所述的方法，其中，向所述存储单元串施加位线信号和第一选择栅信号包括：
向所述存储单元串中的第一选择晶体管的漏极端子施加所述位线信号并且向所述第一选择晶体管的栅极施加所述第一选择栅信号，以相对于所述第一选择晶体管的漏极端子，对所述第一选择晶体管的栅极端子进行负偏置。
4.根据权利要求3所述的方法，其中，所述第一选择晶体管是至所述存储单元串的漏极侧的最近选择晶体管，并且所述方法还包括：
向所述存储单元串中的与所述第一选择晶体管相邻设置的第二选择晶体管的栅极施加第二选择栅信号，以相对于所述第二选择晶体管的漏极端子，对所述第二选择晶体管的栅极端子进行负偏置。
5.根据权利要求4所述的方法，其中，所述位线信号具有擦除电压电平，所述第一选择栅信号具有低于所述擦除电压电平的第一电压电平，以及所述第二选择栅信号具有低于所述第一电压电平的第二电压电平。
6.根据权利要求2所述的方法，还包括：
向所述存储单元串的源极侧的第三选择晶体管的漏极端子施加位线信号并且向所述第三选择晶体管的栅极施加第三选择栅信号，以相对于所述源极侧的第三选择晶体管的源极/漏极端子，对所述第三选择晶体管的栅极端子进行负偏置。
7.根据权利要求6所述的方法，其中，所述第三选择晶体管是至所述存储单元串的所述源极侧的最近选择晶体管，并且所述方法还包括：
向所述存储单元串中的与所述第三选择晶体管相邻设置的第四选择晶体管的栅极施加第四选择栅信号，以相对于所述第四选择晶体管的漏极端子，对所述第四选择晶体管的栅极端子进行负偏置。
8.根据权利要求7所述的方法，其中，所述第三选择栅信号具有第一电压电平，所述第一电压电平低于向所述存储单元串的所述P型阱施加的所述正电压电平，以及所述第四选择栅信号具有低于所述第一电压电平的第二电压电平。
9.一种半导体存储器件，包括：
存储单元阵列，其至少包括存储单元串，所述存储单元串具有在所述存储单元串中串联连接的存储单元；以及
外围电路，其包括控制电路和分别耦合至所述控制电路的电压发生器、行解码器和页缓冲电路，其中，所述电压发生器耦合至所述行解码器和所述页缓冲电路，所述控制电路被配置为：
在用于重置在存储单元串中串联连接的存储单元的擦除操作期间，控制所述电压发生器向所述存储单元串施加P型阱信号以及控制所述行解码器向所述存储单元串施加字线信号，其中，所述P型阱信号具有擦除电压电平；
在所述擦除操作期间，控制所述页缓冲电路向所述存储单元串施加位线信号以及控制所述行解码器向所述存储单元串施加第一选择栅信号，其中，所述第一选择栅信号的电平低于所述位线信号的电平。
10.根据权利要求9所述的半导体存储器件，其中，所述控制电路被配置为使所述行解码器向所述存储单元串中的存储单元的栅极施加所述字线信号以及使所述电压发生器向与所述存储单元串的主体部分相对应的P型阱施加为正电压的所述P型阱信号，
其中，所述字线信号具有接地电压电平或低于一预定门限的电压电平，并且所述低于一预定门限的电压电平低于所述正电压的电平。
11.根据权利要求10所述的半导体存储器件，其中，所述控制电路被配置为使所述页缓冲电路向所述存储单元串中的第一选择晶体管的漏极端子施加所述位线信号并且使所述行解码器向所述第一选择晶体管的栅极施加所述第一选择栅信号，以相对于所述第一选择晶体管的漏极端子，对所述第一选择晶体管的栅极端子进行负偏置。
12.根据权利要求11所述的半导体存储器件，其中，所述第一选择晶体管是至所述存储单元串的漏极侧的最近选择晶体管，并且所述控制电路被配置为使所述行解码器向所述存储单元串中的与所述第一选择晶体管相邻设置的第二选择晶体管的栅极施加第二选择栅信号，以相对于所述第二选择晶体管的漏极端子，对所述第二选择晶体管的栅极端子进行负偏置。
13.根据权利要求12所述的半导体存储器件，其中，所述位线信号具有擦除电压电平，所述第一选择栅信号具有低于所述擦除电压电平的第一电压电平，以及所述第二选择栅信号具有低于所述第一电压电平的第二电压电平。
14.根据权利要求10所述的半导体存储器件，所述控制电路被配置为使所述页缓冲电路向所述存储单元串的源极侧的第三选择晶体管的漏极端子施加位线信号并且使所述行解码器向所述第三选择晶体管的栅极施加第三选择栅信号，以相对于所述源极侧的第三选择晶体管的源极/漏极端子，对所述第三选择晶体管的栅极端子进行负偏置。
15.根据权利要求14所述的半导体存储器件，其中，所述第三选择晶体管是至所述存储单元串的所述源极侧的最近选择晶体管，所述控制电路被配置为使所述行解码器向所述存储单元串中的与所述第三选择晶体管相邻设置的第四选择晶体管的栅极施加第四选择栅信号，以相对于所述第四选择晶体管的漏极端子，对所述第四选择晶体管的栅极端子进行负偏置。
16.根据权利要求15所述的半导体存储器件，其中，所述第三选择栅信号具有第一电压电平，所述第一电压电平低于向所述存储单元串的所述P型阱施加的所述正电压电平，以及所述第四选择栅信号具有低于所述第一电压电平的第二电压电平。
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