CN113168870B - 三维存储器器件擦除操作 - Google Patents

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Abstract

本公开的实施方式提供了3D存储器器件和用于操作3D存储器器件的方法。在示例中，3D存储器器件包括多个存储器层和在多个存储器层之间的虚设存储器层，以及NAND存储器串，NAND存储器串延伸穿过存储器层和虚设存储器层。NAND存储器串包括源极、漏极以及在与多个存储器层的交叉处并且在源极与漏极之间的多个存储器单元。3D存储器器件还包括外围电路，外围电路被配置为擦除多个存储器单元。为了擦除多个存储器单元，外围电路包括字线驱动电路，字线驱动电路被配置为在虚设存储器层上施加正偏置电压。

Description

三维存储器器件擦除操作
背景技术
本公开涉及三维(3D)存储器器件及其操作方法。
通过改进工艺技术、电路设计、编程算法和制造工艺将平面存储器单元缩放到了更小的大小。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战并且成本高昂。结果，用于平面存储器单元的存储器密度接近上限。
3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围设备。
发明内容
在一个方面中，本公开提供了一种3D存储器器件。3D存储器器件包括多个存储器层和在多个存储器层之间的虚设存储器层，以及NAND存储器串，NAND存储器串延伸穿过存储器层和虚设存储器层。NAND存储器串包括源极、漏极以及在与多个存储器层的交叉处并且在源极与漏极之间的多个存储器单元。3D存储器器件还包括外围电路，外围电路被配置为擦除多个存储器单元。为了擦除多个存储器单元，外围电路包括字线驱动电路，字线驱动电路被配置为在虚设存储器层上施加正偏置电压。
在另一方面中，本公开提供了一种用于擦除3D存储器器件中的存储器单元的方法。3D存储器器件包括多个存储器层和在多个存储器层之间的虚设存储器层，以及NAND存储器串，NAND存储器串延伸穿过存储器层和虚设存储器层。NAND存储器串包括源极、漏极以及在与多个存储器层的交叉处并且在源极与漏极之间的多个存储器单元。该方法包括在虚设存储器层上施加正偏置电压。
在又一方面中，本公开还提供了一种系统。该系统包括被配置为存储数据的3D存储器器件。3D存储器器件包括多个存储器层和在多个存储器层之间的虚设存储器层，以及NAND存储器串，NAND存储器串延伸穿过存储器层和虚设存储器层。NAND存储器串包括源极、漏极以及在与多个存储器层的交叉处并且在源极与漏极之间的多个存储器单元。3D存储器器件还包括外围电路，外围电路被配置为擦除多个存储器单元。为了擦除多个存储器单元，外围电路包括字线驱动电路，字线驱动电路被配置为在虚设存储器层上施加正偏置电压。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的示例性3D存储器器件的示图。
图2A示出了根据本公开的一些方面的示例性存储器阵列器件的截面图。
图2B示出了根据本公开的一些方面的示例性存储器阵列器件的某些元件。
图3示出了根据本公开的一些方面的另一示例性存储器阵列器件的某些元件。
图4A示出了根据本公开的一些方面的用于3D NAND存储器器件的擦除操作方案。
图4B示出了根据本公开的一些方面的用于另一3D NAND存储器器件的擦除操作方案。
图5示出了根据本公开的一些方面的用于操作3D NAND存储器器件的偏置电压的时序图。
图6是根据本公开的一些方面的用于在3D存储器器件上操作擦除操作的示例性方法的流程图。
图7A示出了根据本公开的一些方面的具有存储器器件的示例性系统的块图。
图7B示出了根据本公开的一些方面的具有存储器器件的示例性存储器卡的示图。
图7C示出了根据本公开的一些方面的具有存储器器件的示例性固态驱动器(SSD)的示图。
将参考附图描述本公开的各个方面。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。此外，显然本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，以及以未在附图中具体描绘的方式组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以代替地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解，在本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在…上方”或“在…之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等在本文中为了便于描述可以用于描述一个元件或特征与另一个(或多个)元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应地进行解释。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化，也可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片等非导电材料制成。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以拥有小于下层结构或上层结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面与底表面之间的或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线、和/或过孔触点)以及一个或多个电介质层。
如本文所用，术语“3D存储器器件”是指一种在横向定向的衬底上具有垂直取向的存储器单元晶体管串(本文称为“存储器串”，例如NAND存储器串)的半导体器件，其使得存储器串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”意味着垂直于衬底的横向表面。
随着对更高存储的需求持续增加，采用具有增加的级数(例如，存储器层数)的3DNAND存储器器件。形成延伸穿过存储器层的存储器串，从而创建存储器单元的阵列。为了对存储器单元执行擦除操作，通常将空穴注入到存储器串的半导体沟道中，以维持存储器串中的正电位。空穴可以从存储器串下的P阱生成。然而，3D NAND存储器器件中的增加的级数使得及时并且有效地将空穴从半导体沟道的底部输送到顶部变得更加困难。结果，在擦除操作中可能发生波动，并且一些存储器单元不能被有效地擦除。作为补救，用于擦除操作(或GIDL擦除操作)的栅极诱导漏极泄漏(GIDL)辅助体偏置已经被用于提高擦除效率和有效性。在典型的GIDL擦除操作中，电连接到存储器串的位线和源极线均被施加高正电压，使得空穴生成并且从存储器串的端部(例如，从漏极选择栅极(DSG)和源极选择栅极(SSG)之外)注入到半导体沟道中。然而有时，由于3D NAND存储器器件中的增加的级数，空穴仍然可能在这样的擦除操作中不均匀地分布在半导体沟道中，从而导致一些存储器单元不能被有效地擦除。需要改进3D NAND存储器器件中的擦除操作。
为了解决上述问题，本公开介绍了用于3D存储器器件(特别是3D NAND存储器器件)的擦除操作方案，所述方案具有提高的擦除效率和有效性。该新颖的擦除操作方案可以单独执行，或者与GIDL擦除操作结合执行。根据所公开的擦除操作方案，在每个存储器串的源极与漏极之间的虚设存储器层上施加高正电压，以创建空穴。虚设存储器层可以位于3DNAND存储器器件的存储器层面中的任何合适的位置(例如，在DSG与SSG之间)中。在示例中，虚设存储器层位于多层面3D NAND器件的(一个或多个)界面附近。在另一示例中，虚设存储器层远离多层面3D NAND器件的(一个或多个)界面而定位。在又一示例中，虚设存储器层可以位于单层面3D NAND器件中。
高正电压可以具有任何合适的值，以使得在虚设存储器层被偏置时，能够在半导体沟道中生成带间隧穿(BTBT)电流。因此，BTBT电流(例如，空穴)可以从其生成的(一个或多个)位置垂直地注入到半导体沟道的其他部分。在示例中，所公开的擦除操作与GIDL擦除操作结合使用，使得在存储器串的DSG和SSG被相应的高正电压偏置时，虚设存储层也被高正电压偏置。在一些实施方式中，施加在虚设存储器层上的高正电压低于施加在存储器串的源极和漏极上的高正电压。在一些实施方式中，在所公开的擦除操作期间，向3D NAND存储器器件的DSG和/或SSG施加相应的正电压，以优化半导体沟道中的空穴生成/注入条件。通过偏置虚设存储器层生成的空穴可以补偿在GIDL擦除操作中生成的空穴。因此，在DSG与SSG之间生成的空穴以及在DSG与SSG之外生成的空穴可以因此一起改进空穴在存储器串的半导体沟道中的密度和分布。换句话说，空穴可以更有效地输送到存储器单元，并且可以更均匀地分布在这些存储器单元中。可以提高3D NAND存储器器件的擦除效率。
图1示出了根据本公开的一些方面的示例性3D存储器器件100的示图。3D存储器器件100可以包括存储器阵列器件102和连接到存储器阵列器件102的外围电路104。存储器阵列器件102可以是3D NAND闪存存储器器件，其中，存储器单元106以NAND存储器串108的阵列的形式提供，每个NAND存储器串108在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串108包括串联连接并且垂直地堆叠的多个存储器单元106。每个存储器单元106可以保持连续模拟值，例如，电压或电荷，其取决于在存储器单元106的区域内捕获的电子的数量。每个存储器单元106可以是包括浮栅晶体管的“浮栅”类型的存储器单元，或者是包括电荷捕获晶体管的“电荷捕获”类型的存储器单元。
在一些实施方式中，每个存储器单元106是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元106是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
如图1中所示，每个NAND存储器串108可以包括在其源极端处的源极选择栅极(SSG)110和在其漏极端处的漏极选择栅极(112)。SSG 110和DSG 112可以被配置为在擦除、读取和编程操作期间激活选定的NAND存储器串108(阵列的列)。在一些实施方式中，NAND存储器串108的SSG 110连接到一个或多个SSG线138，并且NAND存储器串108的DSG 112连接到一个或多个DSG线136。在一些实施方式中，每个NAND存储器串108的漏极连接到相应的位线116，并且同一存储器块中的NAND存储器串的源极(例如，阵列公共源极(ACS))连接到同一源极线114(例如，公共源极线)。DSG线136可以在一个或多个DSG 112上施加DSG电压VDSG，并且SSG线138可以在一个或多个SSG 110上施加SSG电压VSSG，以用于3D存储器器件100的各种读取、编程和擦除操作。位线116可以在NAND存储器串108的漏极上施加位线电压VBL，并且源极线114可以在NAND存储器串108的源极上施加源极线电压VSL。
相邻NAND存储器串108的存储器单元106可以通过字线118连接，字线118选择存储器单元的哪些存储器块受擦除操作影响。在一些实施方式中，多个字线118连接到存储器块120的存储器单元，存储器块120是用于擦除操作的最小物理可寻址数据单元。存储器块120的以位为单位的大小可以对应于通过字线118连接的NAND存储器串108的数量。每个字线118可以包括在相应存储器块120中的每个存储器单元106处的多个控制栅极以及耦合控制栅极的栅极线。为了擦除选定存储器块120中的存储器单元106，连接到选定存储器块120的源极线114可以用高正电压(例如，20V)偏置，并且选定存储器块120中的字线118可以连接到公共地(即，GND电压或0V)。在GIDL擦除操作中，除了源极线114之外，选定存储器块120的位线116也可以用高正电压(例如，20V)偏置。
图2A示出了根据本公开的一些方面的示例性存储器阵列器件200的截面图。存储器阵列器件200是图1所示的存储器阵列器件102的示例。如图2A所示，存储器阵列器件200包括在衬底202上方垂直地延伸的3D NAND存储器串210(例如，图1中的NAND存储器串108)。衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或者任何其他合适的材料。应当注意，x轴和y轴包括在图2A中以进一步示出存储器阵列器件200中部件的空间关系。衬底202包括在x方向(即，横向方向)上横向地延伸的两个横向表面(例如，顶表面和底表面)。如本文所用，当衬底在y方向(即，垂直方向或深度方向)上定位在半导体结构的最低平面中时，在y方向上相对于半导体结构的衬底(例如，衬底202)来确定半导体结构(例如，存储器阵列器件200)的一个部件是在另一部件“上”、“上方”还是“下方”。在整个本公开中应用用于描述空间关系的相同概念。
如图2A所示，3D NAND存储器串210垂直地延伸穿过在衬底202上方的具有交错的栅极导电层206(本文中又称为“存储器层”)和栅极到栅极电介质层208的存储器堆叠层204。存储器堆叠层204中的栅极导电层206和栅极到栅极电介质层208可以在垂直方向上交替。换句话说，除了在存储器堆叠层204的顶部或底部处的层之外，每个栅极导电层206可以在两侧上被两个栅极到栅极电介质层208邻接，并且每个栅极到栅极电介质层208可以在两侧上被两个栅极导电层206邻接。存储器堆叠层204中的栅极导电层206和栅极到栅极电介质层208的对的数量(例如，32、64、96或128)确定存储器阵列器件200中的存储器单元的数量。每个栅极导电层206、DSG线136和SSG线138可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层206包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层206包括掺杂多晶硅层。每个栅极导电层/存储器层206可以包括围绕3D NAND存储器串210的存储器单元(例如，图1中的存储器单元106)并且可以横向地延伸作为字线(例如，图1中的字线118)的控制栅极。在本公开的各种实施方式中，栅极导电层206可以在3D NAND存储器串210的漏极与源极之间的任何合适的位置/级处。
存储器堆叠层204可以具有单层面架构或多层面架构。作为示例，图2A示出了具有多层面架构的存储器堆叠层204，例如，双层面存储器堆叠层，其包括在衬底202上方的下部存储器层面204A以及在下部存储器层面204A上方的上部存储器层面204B，如图2A所示。下部存储器层面204A和上部存储器层面204B中的每一个中的栅极导电层206和栅极到栅极电介质层208的对的数量可以相同的或者不同。下部存储器层面204A和上部存储器层面204B中的每一个可以包括如以上所述的交错的栅极导电层206和栅极到栅极电介质层208。
如图2A所示，3D NAND存储器串210包括垂直地延伸穿过下部存储器层面204A和上部存储器层面204B的沟道结构212。在一些实施方式中，沟道结构212包括填充有半导体材料(例如，作为半导体沟道220)和电介质材料(例如，作为存储器膜218)的沟道孔。在一些实施方式中，半导体沟道220包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜218是包括隧穿层226、存储层224(又称为“电荷捕获/存储层”)和阻挡层222的复合电介质层。沟道结构212可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道220、隧穿层226、存储层224和阻挡层222以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层226可以包括氧化硅、氮氧化硅或其任何组合。存储层224可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层222可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜218可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施方式中，3D NAND存储器串210还包括在3D NAND存储器串210的下部部分中(例如，在其下端处)的半导体插塞214。半导体插塞214可以包括从衬底202在任何合适的方向上外延生长的半导体材料，例如，单晶硅。半导体插塞214可以用作3D NAND存储器串210的源极选择晶体管(例如，具有图1中的SSG 110的源极晶体管)的沟道的一部分。在一些实施方式中，3D NAND存储器串210还包括在3D NAND存储器串210的上部部分中(例如，在上端处)的沟道插塞216。在一些实施方式中，沟道插塞216可以用作3D NAND存储器串210的漏极选择晶体管(例如，具有图1中的DSG 112的漏极选择晶体管)的沟道。如文中所用，当衬底202定位在存储器器件200的最低平面中时，部件(例如，沟道结构212)的上端是在y方向上远离衬底202的端部，并且部件(例如，沟道结构212)的下端是在y方向上接近衬底202的端部。
在一些实施方式中，3D NAND存储器串210包括用于3D NAND存储器串210的存储器单元的多个控制栅极(均为栅极导电层/存储器层206的一部分)。栅极导电层206可以包括用于多个3D NAND存储器串210的多个控制栅极，并且可以作为在存储器堆叠层204的边缘处结束的字线横向地延伸，所述字线可以接收字线偏置电压VWL(例如，如图1所示)，以例如通过读取、擦除和编程操作来控制存储器单元的操作。应当理解，尽管图2A中未示出，但是可以形成存储器阵列器件200的附加部件，所述附加部件包括但不限于栅极线缝隙/源极触点、局部触点、互连层等。
在图2A中，3D NAND存储器串210包括单个沟道结构212，其被称为单个单元形成(SCF)结构。应当理解，在一些实施方式中，3D NAND存储器串210可以包括通过层面间插塞(未示出)电连接的两个沟道结构，其又被称为双单元形成(DCF)结构。还应当理解，在一些实施方式中，存储器堆叠层204可以包括两个以上的存储器层面，并且3D NAND存储器串210可以包括单个沟道结构，该单个沟道结构垂直地延伸穿过存储器层面；或者包括两个以上的沟道结构，该两个以上的沟道结构中的每一个垂直地延伸穿过存储器层面中的相应存储器层面。对于具有多层面存储器堆叠层的3D存储器器件，多个存储器层面中的每一个可以在垂直方向上包括多个存储器层(例如，栅极导电层206)。在一些实施方式中，一组虚设存储器层垂直地形成在相邻的存储器层面之间，例如，如图2A所示的垂直地在下部存储器层面204A与上部存储器层面204B之间的虚设存储器层群组204C，或者在DCF结构中围绕层面间插塞的虚设存储器层(未示出)。虚设存储器层(也被称为虚设字线)可以具有与存储器层相同的物理结构，但是具有与存储器层不同的电构造，因为通过虚设存储器层连接的存储器单元不用于数据存储(即，作为虚设存储器单元)。
在各种实施方式中，虚设存储器层可以垂直地位于任何合适的位置处，并且不受存储器堆叠层204中的层面的数量的限制。例如，虚设存储器层可以在垂直方向上通过一个或多个存储器层(例如，栅极导电层206)与DSG线(例如，顶部选择栅极(TSG)线)分离，并且可以通过一个或多个存储器层(例如，栅极导电层206)与SSG线(例如，底部选择栅极(BSG)线)分离。例如，存储器层可以包括至少一个虚设存储器层群组(例如，虚设存储器层204C)，每个群组包括在垂直方向上连续地布置的多个虚设存储器层。每个群组中的虚设存储器层的数量可以是任何合适的整数，例如1、2、3、4、5等。
在一些实施方式中，存储器堆叠层204具有单层面架构和定位在存储器堆叠层的中间位置处的一个虚设存储器层群组，使得该虚设存储器层群组具有到DSG线和SSG线的相同距离。在一些实施方式中，存储器堆叠层204具有单层面架构以及在垂直方向上均匀地定位在存储器堆叠层204中的多于一个的虚设层群组，使得相邻群组之间的距离与顶部/底部群组到最近的选择栅极线(例如，DSG线或SSG线)之间的距离相同。在一些实施方式中，存储器堆叠层204具有多层面架构，例如，如图2A中所示的双层面架构。作为虚设存储器层204C的替代或者可选地，存储器堆叠层204可以具有分布在上部存储器层面204B和/或下部存储器层面204A中的一个或多个虚设存储器层群组。例如，除了虚设存储器层204C之外，存储器堆叠层204可以具有定位在上部存储器层面204B的中间位置处和/或下部存储器层面204A的中间位置处的虚设存储器层群组。在一些实施方式中，上部存储器层面204B中的虚设存储器层群组具有到虚设存储器层204C和到DSG线的相同距离，并且/或者下部存储器层面204A中的虚设存储器层群组具有到虚设存储器层204C和到SSG线的相同距离。在另一示例中，作为虚设存储器层204C的替代，存储器堆叠层204可以具有均匀地布置在存储器堆叠层204中的多个虚设存储器层群组。在一些实施方式中，存储器堆叠层204包括两个虚设存储器层群组。DSG线与一个群组之间的距离可以是DSG线与SSG线之间的整个距离的1/3，并且SSG线与另一群组之间的距离可以是DSG线与SSG线之间的整个距离的1/3。
应当理解，存储器堆叠层中的(一个或多个)虚设存储器层群组的(一个或多个)具体位置和数量可以基于存储器阵列器件200的设计来确定，并且不应由本公开的各个方面限制。在一些实施方式中，(一个或多个)虚设存储器层群组的(一个或多个)位置和数量可以优化半导体沟道220中的空穴的生成、注入和/或密度，使得存储器单元的擦除操作可以具有提高的均匀性和效率。在一些实施方式中，虚设存储器层群组与另一元件(例如，表面、DSG线和SSG线)之间的距离可以称为该群组与该元件之间的存储器层(栅极导电层206)的数量。
返回参考图1，外围电路104可以包括用于促进3D存储器器件100的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路104可以包括数据缓冲器(例如，位线页缓冲器)、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施方式中，外围电路104使用互补金属氧化物半导体(CMOS)技术形成。
在一些实施方式中，外围电路104包括字线驱动电路122、位线驱动电路124和源极线驱动电路126。字线驱动电路122可以实施本文公开的用于擦除存储器阵列器件102中的存储器单元106的擦除操作方案。外围电路104可以将合适的电压施加到每个存储器块120，以通过字线118以字线偏置电压VWL和虚设字线偏置电压VDWL的形式实施擦除操作。返回参考图2A，在一些实施方式中，外围电路104在擦除操作期间在栅极导电层206上施加字线偏置电压VWL，并且在虚设存储器层(例如，204C)上施加虚设字线偏置电压VDWL。在一些实施方式中，VDWL包括正电压。位线驱动电路124可以通过经由相应的位线116施加选择电压或取消选择电压来选择或取消选择NAND存储器串108(及其存储器单元106)，以用于各种存储器操作，例如，擦除选定存储器单元106。位线驱动电路124可以在擦除操作期间在位线116上施加正位线电压。例如，位线驱动电路124可以在GIDL擦除操作期间在位线116上施加正位线电压VBL。源极线驱动电路126可以在擦除操作期间在源极线114上施加正源极线电压。例如，源极线驱动电路126可以在GIDL擦除操作期间在源极线114上施加正源极线电压VSL。
在一些实施方式中，外围电路104还包括DSG线驱动电路128和SSG线驱动电路132。DSG线驱动电路128和SSG线驱动电路132可以分别实施本文公开的用于擦除存储器阵列器件102中的存储器单元106的擦除操作方案。外围电路104可以将合适的电压施加到DSG线136和SSG线138，以分别以DSG电压VDSG和SSG电压VSSG的形式来实施擦除操作。在一些实施方式中，外围电路104还包括虚设DSG线驱动电路130和虚设SSG线驱动电路134。在一些实施方式中，当在存储器阵列器件102中形成虚设DSG线和/或虚设SSG线时，采用相应的(一个或多个)驱动电路(例如，虚设DSG线驱动电路130和/或虚设SSG线驱动电路134)来实施本文公开的用于擦除存储器阵列器件102中的存储器单元106的擦除操作方案。虚设DSG可以位于DSG线136与字线118(例如，栅极导电层206)之间，并且可以具有与DSG线136相同的物理结构，但是不同的电配置，因为由虚设DSG线连接的栅极不用于选择存储器单元。虚设SSG线可以位于SSG线138与字线118(例如，栅极导电层206)之间，并且可以具有与SSG线138相同的物理结构，但是不同的电配置，因为由虚设SSG连接的栅极不用于选择存储器单元。外围电路104可以将合适的电压施加到虚设DSG线和虚设SSG线，以分别以虚设DSG电压VDSGDMY和虚设SSG电压VSSGDMY的形式来实施擦除操作(图1中未示出)。
图2B示出了根据一些实施方式的在用于存储器阵列器件200的擦除操作方案期间存储器阵列器件200的某些元件。存储器阵列器件200可以是3D NAND存储器器件，其包括分别在存储器堆叠层204的顶部部分和底部部分上的DSG线(例如，TSG线)230和SSG线(例如，BSG线)232。作为3D NAND存储器串210的部分的半导体沟道220可以导电地连接到位线234和源极线236。在GIDL擦除操作中，位线驱动电路124和源极线驱动电路126可以分别在位线234和源极线236上施加高正电压，使得可以生成BTBT电流并且流经DSG线230和SSG线232。
所公开的擦除操作方案可以与GIDL擦除操作结合操作。根据本公开的实施方式，在存储器阵列器件200的擦除操作期间，字线驱动电路122在栅极导电层206上施加0V电压(即，GND电压)，例如，VWL，并且在虚设存储器层204C上施加正电压，例如，VDWL。在一些实施方式中，VDWL可以针对每个虚设存储器层204C具有相同的值，并且可以在从12V到20V的范围内，例如12V、14V、15V、16V、18V和20V。例如，VDWL可以是16V。可选地，在擦除操作期间，DSG线驱动电路128可以在DSG线230上施加合适的DSG电压VDSG，并且SSG线驱动电路可以在SSG线232上施加合适的SSG电压VSSG。在一些实施方式中，VDSG和VSSG均等于0V(即，GND电压)。在一些其他实施方式中，VDSG和VSSG均等于正值，并且低于或等于VDWL，例如，在从10V到16V的范围内，例如10V、12V、14V、15V和16V。在示例中，VDSG和VSSG均为10V。在GIDL擦除操作期间，位线驱动电路124可以在连接到3D NAND存储器串210的位线(即，位线234)上施加正位线电压VBL；并且源极线驱动电路126可以在连接到3D NAND存储器串210的源极线(即，源极线236)上施加正源极线电压VSL。VBL和VSL可以均大于VDWL。在一些实施方式中，VBL和VSL可以均在从20V到25V的范围内，例如20V、21V、22V、23V、24V和25V。在示例中，位线电压和源极线电压均为20V。
本公开的擦除操作可以与GIDL擦除操作一起使用，以提高擦除均匀性和效率。如前所述，GIDL擦除操作可以通过在位线234和源极线236上施加高正电压来创建。在一些实施方式中，在DSG线230和SSG线232中的每一个上施加相应的正电压。如图2B所示，可以在形成在DSG线230/SSG线232与3D NAND存储器串210的掺杂(例如，N掺杂)区域之间的PN结处的半导体沟道220的上部部分和下部部分中生成包括空穴I的BTBT电流。空穴I可以从半导体沟道220的上部部分和下部部分朝中间部分注入。在一些实施方式中，空穴I从上端和下端注入，穿过半导体沟道220的电连接到DSG线230和SSG线232的部分，朝向在DSG线230与SSG线232之间的半导体沟道的部分。同时，可以在定位在DSG线230与SSG线232之间的虚设存储器层204C上施加正电压，该正电压具有合适的值，以在DSG线230与SSG线232之间的半导体沟道220的部分中创建BTBT电流。因此，可以在形成在3D NAND存储器串210与虚设存储器层204C之间的PN结处的半导体沟道220的中间部分中形成BTBT电流。BTBT电流中的空穴II可以例如在垂直方向(例如，朝向半导体沟道220的上部部分和下部部分的正y方向和负y方向)上注入到半导体沟道220中，如图2B中的箭头所示。可以降低被擦除的存储器块(例如，存储器块120，在虚设存储器层204C上方和/或下方)中的存储器单元(例如，存储器单元106)的阈值电压。因此，存储器单元被擦除。半导体沟道220的圆形部分中的空穴因此可以包括空穴I和空穴II，并且可以增加这些部分中的空穴的密度。在一些实施方式中，空穴以增加的均匀性分布在在半导体沟道220中。与没有所公开的擦除操作方案的存储器阵列器件相比，在一些存储器层上(即，虚设存储器层204C)施加非零电压(例如，正电压)，以生成用于擦除操作的附加空穴，并且存储器块120的栅极导电层206(或存储器单元106)中的空穴密度可以增加和/或更加均匀。增加的空穴数量和/或密度可以进一步增加由3D NAND存储器串210形成的存储器单元(例如，存储器单元106)中的空穴密度。增加的和/或更加均匀的空穴密度可以改进从存储器层移动的空穴和电子的中和，并且可以更有效地将存储器单元的阈值电压改变为擦除分布。存储器单元中的阈值电压的降低可以更加均匀。存储器单元106的擦除操作可以具有更高的效率和均匀性。
在一些实施方式中，尽管未示出，但是所公开的擦除方案还可以与P阱擦除操作结合操作，从而增加存储器单元中的空穴的密度和/或均匀性。在P阱擦除操作中，在衬底202中的并且导电地连接到半导体沟道220的P型掺杂区域可以提供(例如，向上)注入到半导体沟道220中的空穴。与GIDL操作不同，可以在P型掺杂区域上施加足够高的正电压。空穴可以直接从P型掺杂区域生成，而非形成BTBT电流。在一些实施方式中，正电压可以在15V到21V的范围内，例如，20V。在P阱擦除操作中，施加在字线和虚设字线上的电压可以与施加在GIDL擦除操作中的那些类似。在一些实施方式中，选择栅极线(例如，DSG线和SSG线)和虚设选择栅极线(例如，虚设DSG线和虚设SSG线)上的电压可以与施加在GIDL擦除操作中的那些类似。因此，在此不再重复与所公开的擦除操作方案结合的P阱擦除操作的详细描述。
图3示出了根据一些实施方式的在用于存储器阵列器件300的擦除操作方案期间存储器阵列器件300的某些元件。为了便于说明，与存储器阵列器件200中的元件类似或相同的元件用相同的附图标记描绘，并且在此不再重复这些元件的详细描述。与存储器阵列器件200不同，存储器阵列器件300可以包括具有在相邻存储器层面之间的虚设存储器层的三层面架构。如图3中所示，存储器阵列器件300可以包括下部存储器层面304A、在下部存储器层面304A之上的中间存储器层面304B、以及在中间存储器层面304B之上的上部存储器层面304C。与存储器层面204A或204B类似的每个存储器层面可以包括在存储器层面中横向地延伸的多个栅极导电层206(例如，存储器层)。每个层面中的栅极导电层206的数量可以与存储器层面204A/204B栅极导电层的数量的相同或不同，并且不受本文实施方式的限制。存储器阵列器件300还可以包括位于下部存储器层面304A与中间存储器层面304B之间的第一虚设存储器层群组304D1、以及在中间存储器层面304B与上部存储器层面304C之间的第二虚设存储器层群组304D2。
如上文所述，在GIDL擦除操作中，位线234和源极线236可以均被施加高正电压，以生成BTBT电流，BTBT电流包括从半导体沟道220的上部部分和下部部分朝向半导体沟道220的中间部分注入的空穴I。本公开的擦除操作可以与GIDL擦除操作结合执行，使得可以在每个虚设存储器层群组上施加相应的正电压。在一些实施方式中，在第一虚设存储器层群组304D1上施加相应的正电压，并且在第二虚设存储器层群组304D2上施加相应的正电压。这些电压可以相同或不同。在一些实施方式中，施加在虚设存储器层群组304D1和304D2上的电压具有相同的值，其在12V到20V的范围内，例如，均为16V。
如图3中所示，在擦除操作期间，BTBT电流可以在半导体沟道220(例如，在DSG线230与SSG线232之间)中生成。如图3中所示，BTBT电流在3D NAND存储器串210与第一虚设存储器层群组304D1之间的交叉处的半导体沟道220中生成，并且在3D NAND存储器串210与第二虚设存储器层群组304D2之间的交叉处的半导体沟道220中生成。BTBT电流可以包括空穴II，空穴II朝向半导体沟道220的上部部分和下部部分(例如，在正y方向和负y方向上)注入，如图3中所示。可以降低被擦除的存储器块(例如，存储器块120，在虚设存储器层304D2上方、在虚设存储器层304D1下方，以及在虚设存储器层304D1与304D2之间)中的存储器单元(例如，存储器单元106)的阈值电压。因此，存储器单元被擦除。这样，半导体沟道220的圆形部分中的空穴可以包括空穴I和空穴II，并且因此这些部分中的空穴密度可以增加。在一些实施方式中，空穴以增加的均匀性分布在由3D NAND存储器串210形成的存储器单元中。与没有所公开的擦除操作方案的存储器阵列器件相比，在一些存储器层上(即，虚设存储器层304D1和304D2)施加非零电压(例如，正电压)，以生成用于擦除操作的附加空穴，并且存储器块120的存储器单元(例如，存储器单元106)中的空穴数量和/或密度可以增加和/或更加均匀。存储器单元的阈值电压的降低变得更加均匀。存储器单元106的擦除操作可以具有更高的效率和均匀性。
应当理解，存储器阵列器件200和300仅是本公开的示例，并且不意在限制虚设存储器层群组的确切数量或虚设存储器层群组在任何合适的存储器阵列器件中的位置。尽管未示出，但是存储器阵列器件200和300可以均包括在一个或多个存储器层面中的附加虚设存储器层群组(如果必要)，以增加存储器单元中的空穴的密度和均匀性，以便改进擦除操作。虚设存储器层群组的数量不应由存储器阵列器件中的层面的数量限制。在示例中，双层面存储器阵列器件可以包括任何合适数量的虚设存储器层群组，例如，两个群组、三个群组、四个群组甚至更多个群组，它们分别分布在存储器阵列器件中的合适深度/位置处。这些虚设存储器层的具体数量和位置以及施加在虚设存储器层上的正电压的值应当基于诸如相应的存储器阵列器件的架构和存储器单元中的期望的空穴密度的因素来确定，而不应由本公开的所公开的实施方式限制。
还应当理解，尽管未示出，但是也可以单独(例如，没有GIDL擦除操作)执行所公开的采用在DSG线230与SSG线232之间生成和注入空穴的擦除操作。例如，在擦除操作期间可以在虚设存储器层上施加合适的正电压，以生成空穴。如果使用所公开的擦除操作并且不从半导体沟道220的上部部分和下部部分注入空穴就可以在存储器单元中满足期望的空穴密度，则位线电压和源极线电压在擦除操作期间可以均为0V。在各种实施方式中，VDSG和VSSG在擦除操作中的擦除操作期间可以均为0V或者正偏置电压。
根据一些方面，图4A示出了在擦除操作期间具有单个虚设存储器层群组的3DNAND存储器器件400的某些元件，并且图4B示出了在擦除操作期间具有两个虚设存储器层群组的3D NAND存储器器件401的某些元件。图5示出了根据一些方面的在擦除操作期间的某些偏置电压的时序图。图6是根据本公开的一些方面的用于操作3D存储器器件的示例性方法600的流程图。图6中描绘的3D存储器器件的示例包括分别在图2A和图2B、图3、图4A和图4B中描绘的存储器阵列器件200、300、401和402。为了便于说明，一起描述图4A、图4B、图5和图6。应当理解，方法600中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，一些操作可以同时执行，或者以与图6所示的不同的顺序执行。3D存储器器件400和401中的存储器串的位线和源极线可以分别与位线234和源极线236类似，并且在图4A和4B中未示出。
如图4A中所示，3D存储器器件400可以包括存储器堆叠层404，存储器堆叠层404在垂直方向上包括多个存储器层。3D存储器器件400还可以包括存储器串410，存储器串410包括在垂直方向上延伸穿过存储器堆叠层404的半导体沟道420。在各种实施方式中，存储器堆叠层404可以具有单层面架构或者多层面架构。存储器堆叠层404中的存储器层可以包括用作3D存储器器件400的DSG线(例如，DSG线230)的一个或多个存储器层408、用作3D存储器器件400的SSG线(例如，SSG线232)的一个或多个存储器层422、以及在存储器层408与422之间的虚设存储器层群组402。存储器层还可以包括用作存储器层408与虚设存储器层402之间的栅极导电层(例如，栅极导电层206)的一个或多个存储器层414、以及用作存储器层422与虚设存储器层402之间的栅极导电层的一个或多个存储器层416。在一些实施方式中，存储器层还可以包括用作存储器层408与414之间的虚设DSG线的一个或多个存储器层412。在一些实施方式中，存储器层还可以包括用作存储器层416与422之间的虚设SSG线的一个或多个存储器层418。在擦除操作期间，3D存储器器件400的外围电路(例如，外围电路104)中的虚设DSG线驱动电路(例如，虚设DSG线驱动电路130)可以在存储器层412上施加合适的偏置电压，并且3D存储器器件400的外围电路(例如，外围电路104)中的虚设SSG线驱动电路(例如，虚设SSG线驱动电路134)可以在存储器层418上施加合适的偏置电压。在一些实施方式中，DSG线电耦合到晶体管的DSG，以用于施加选择或取消选择电压，并且SSG线电耦合到晶体管的SSG，以用于施加选择或取消选择电压。栅极导电层电耦合到存储器单元的栅极电极，以用于施加栅极电压。虚设DSG线、虚设SSG线和虚设存储器层均电耦合到晶体管，以用于施加合适的电压(例如，正电压)，以用于在擦除操作中生成更高的空穴密度。
参考图6，方法600在操作602处开始，其中，在(i)在存储器串的位线和源极线上施加相应的电压，(iii)在栅极导电层上施加第一电压，(ii)在虚设存储器层上施加一组第二电压时，执行擦除操作。
如图4A和图5中所示，在擦除操作的开始处，例如，在时间＝0处，3D存储器器件400的位线驱动电路(例如，位线驱动电路124)可以在电连接到存储器串410的位线上施加位线电压VBL，并且3D存储器器件400的源极线驱动电路(例如，源极线驱动电路126)可以在电连接到存储器串410的源极线上施加源极线电压VSL。VBL和VSL尽管在相同的时序图中示出，但是可以具有相同或不同的值。在一些实施方式中，VBL和VSL可以足够高，以触发3D存储器器件400中的BTBT电流(例如，GIDL擦除操作)。在一些实施方式中，VBL和VSL可以均在20V到25V的范围内。例如，VBL和VSL可以均等于20V。在一些实施方式中，在结合P阱擦除操作使用该擦除操作方案时，在耦合到存储器串410的P型掺杂区域上施加VPwell。VPwell尽管在与VBL和VSL相同的时序图中示出，但是可以具有相同的值或不同的值。在一些实施方式中，VPwell可以是足够高的正电压，并且在15V到21V的范围内。
同时，在时间＝0处，3D存储器器件400的字线驱动电路可以在栅极导电层上施加第一电压，并且在虚设存储器层上施加一组第二电压。第一电压可以包括合适的偏置电压VWL，以用于擦除由栅极导电层(例如，存储器层414和416)形成的存储器单元。在一些实施方式中，VWL具有0V的值。该组第二电压可以包括相同的值或不同的值的一个或多个电压，每个电压在12V到20V的范围内。在一些实施方式中，第二电压彼此相等，具有VDWL的值，并且可以足够高以触发半导体沟道420中的BTBT电流。
方法600进行至操作604，如图6中所示，其中，在存储器串的DSG线和SSG线上施加一组第三电压。如图4A和图5中所示，该组第三电压可以包括分别施加在存储器串410的DSG线和SSG线上的VDSG和VSSG。尽管在相同的时序图中绘出，但是VDSG和VSSG可以具有相同的值或不同的值。在一些实施方式中，3D存储器器件400的DSG线驱动电路可以在存储器层408上施加VDSG，并且/或者SSG线驱动电路可以在存储器层422上施加VSSG。VDSG和VSSG可以均高于0V并且低于VBL和VSL中的每一个。在一些实施方式中，VDSG和VSSG可以在12V到16V的范围内。VDSG和VSSG的值可以优化用于在半导体沟道420中生成BTBT电流的条件。
方法600进行至操作606，如图6中所示，其中，在虚设DSG线和虚设SSG线中的至少一个上施加一组第四电压。
如图4A和图5中所示，该组第四电压可以包括分别施加在虚设DSG线和/或虚设SSG线上的多个偏置电压。在一些实施方式中，施加在虚设DSG线上的电压具有相同的值VDSGDMY，并且施加在虚设SSG上的电压具有相同的值VSSGDMY。尽管在相同的时序图中绘出，但是VDSGDMY和VSSGDMY可以具有相同的值或不同的值。在一些实施方式中，3D存储器器件400的虚设DSG线驱动电路可以在存储器层412上施加VDSGDMY，并且/或者3D存储器器件400的虚设SSG线驱动电路可以在存储器层418上施加VSSGDMY。VDSGDMY和VSSGDMY可以均在0V到10V的范围内。VDSGDMY和VSSGDMY的值可以优化用于在半导体沟道420中生成BTBT电流的条件。
也可以采用方法600来擦除3D存储器器件401中的存储器单元。3D存储器器件401可以包括存储器堆叠层405，存储器堆叠层405在垂直方向上包括多个存储器层。3D存储器器件401还可以包括存储器串410，存储器串410包括在垂直方向上延伸穿过存储器堆叠层405的半导体沟道420。在各种实施方式中，存储器堆叠层405可以具有单层面架构或者多层面架构。与3D存储器器件400不同，存储器堆叠层405可以包括两个虚设存储器层群组403A和403B。存储器堆叠层405中的存储器层可以包括用作3D存储器器件401的DSG线(例如，DSG线230)的一个或多个存储器层409、以及用作3D存储器器件401的SSG线(例如，SSG线232)的一个或多个存储器层419。存储器层可以包括用作虚设存储器层群组403A与403B之间的栅极导电层(例如，栅极导电层206)的一个或多个存储器层415。在一些实施方式中，存储器层还可以包括用作存储器层409与虚设存储器层403A之间的虚设DSG线的一个或多个存储器层413。在一些实施方式中，存储器层还可以包括用作存储器层419与虚设存储器层403B之间的虚设SSG线的一个或多个存储器层417。在擦除操作期间，3D存储器器件401的外围电路(例如，外围电路104)中的虚设DSG线驱动电路和/或虚设SSG线驱动电路可以在相应的存储器层上施加偏置电压。
在擦除操作的开始处，例如，在时间＝0处，3D存储器器件401的位线驱动电路(例如，位线驱动电路124)可以在电连接到存储器串410的位线上施加位线电压VBL，并且3D存储器器件401的源极线驱动电路(例如，源极线驱动电路126)可以在电连接到存储器串410的源极线上施加源极线电压VSL。同时，可以在栅极导电层(例如，存储器层415)上施加第一电压，并且可以在虚设存储器层403A和403B上施加一组第二电压。该组第二电压可以包括具有相同的值或不同的值的一个或多个电压，每个电压在12V到20V的范围内。在一些实施方式中，第二电压彼此相等，具有VDWL的值，并且可以足够高以触发半导体沟道420中的BTBT电流。在一些实施方式中，第一电压具有等于0V的VWL的值。
在一些实施方式中，在时间＝0处，可以在存储器层409上施加VDSG，并且/或者可以在存储器层419上施加VSSG。VDSG和VSSG可以均高于0V，并且低于VBL和VSL中的每一个。在一些实施方式中，VDSG和VSSG可以在12V到16V的范围内。同时，可以分别在存储器层413和/或存储器层417上施加包括VDSGDMY和/或VSSGDMY的一组第四电压。在一些实施方式中，VDSGDMY和/或VSSGDMY可以均0V到10V的范围内。
应当注意，在各种实施例中，由于相应的3D NAND存储器器件的设计，为每个部件施加偏置电压的确切时间可以变化，例如，稍微不同。在一些实施例中，偏置电压可以分别同时达到期望值，以用于擦除操作及时执行。
图7A示出了根据本公开的一些方面的具有3D存储器器件的示例性系统700的块图。系统700可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图7A中所示，系统700可以包括主机708和存储系统702，存储系统702具有一个或多个3D存储器器件704和存储器控制器706。主机708可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机708可以被配置为将数据发送到3D存储器器件704或从3D存储器器件704接收数据。
3D存储器器件704可以是本文公开的任何3D存储器器件，例如，3DNAND闪存存储器器件。与本公开的范围一致，存储器控制器706(例如，外围电路)可以控制在虚设存储器层、存储器层、DSG线、SSG线、虚设DSG线、虚设SSG线和位线上施加相应的电压，使得可以执行所公开的擦除操作。
根据一些实施方式，存储器控制器706耦合到3D存储器器件704和主机708，并且被配置为控制3D存储器器件704。存储器控制器706可以管理存储在3D存储器器件704中的数据、3D存储器器件704中的操作，并且与主机708通信。在一些实施方式中，存储器控制器706被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器706被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器706可以被配置为控制3D存储器器件704的操作，例如读取、擦除和编程操作。存储器控制器706还可以被配置为管理关于存储在或要存储在3D存储器器件704中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器706还被配置为处理关于从3D存储器器件704读取的或者被写入到3D存储器器件704的数据的纠错码(ECC)。存储器控制器706还可以执行任何其他合适的功能，例如，擦除3D存储器器件704。存储器控制器706可以根据特定通信协议与外部设备(例如，主机708)通信。例如，存储器控制器706可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器706和一个或多个3D存储器器件704可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统702可以实施并且封装到不同类型的终端电子产品中。在如图7B中所示的一个示例中，存储器控制器706和单个3D存储器器件704可以集成到存储器卡712中。存储器卡712可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡712还可以包括将存储器卡712与主机(例如，图7A中的主机708)耦合的存储器卡连接器714。在如图7C中所示的另一示例中，存储器控制器706和多个3D存储器器件704可以集成到SSD716中。SSD 716还可以包括将SSD 716与主机(例如，图7A中的主机708)耦合的SSD连接器718。在一些实施方式中，SSD 716的存储容量和/或操作速度大于存储器卡712的存储容量和/或操作速度。
本公开的实施方式提供了一种3D存储器器件。3D存储器器件包括多个存储器层和在多个存储器层之间的虚设存储器层，以及NAND存储器串，NAND存储器串延伸穿过存储器层和虚设存储器层。NAND存储器串包括源极、漏极以及在与多个存储器层的交叉处并且在源极与漏极之间的多个存储器单元。3D存储器器件还包括外围电路，外围电路被配置为擦除多个存储器单元。为了擦除多个存储器单元，外围电路包括字线驱动电路，字线驱动电路被配置为在虚设存储器层上施加正偏置电压。
在一些实施方式中，字线驱动电路还被配置为在多个存储器层上施加地电压。
在一些实施方式中，多个存储器层被划分为第一存储器层面和在第一存储器层面上方的第二存储器层面。虚设存储器层在第一存储器层面与第二存储器层面之间。
在一些实施方式中，虚设存储器层包括连续地布置的多个虚设存储器层。在一些实施方式中，正偏置电压包括分别施加在多个虚设存储器层上的在相同正值处的多个正偏置电压。
在一些实施方式中，为了擦除多个存储器单元，外围电路包括源极线驱动电路，源极线驱动电路被配置在NAND存储器串的源极上施加正源极线电压，以及位线驱动电路，位线驱动电路被配置为在NAND存储器串的漏极上施加正位线电压。虚设存储器层上的正偏置电压低于正源极线电压和正位线电压。
在一些实施方式中，正源极线电压和正位线电压均在20V到25V之间。在一些实施方式中，正偏置电压在12V到20V之间。
在一些实施方式中，正源极线电压和正位线电压具有相同值。
在一些实施方式中，NAND存储器串还包括DSG，并且外围电路还包括DSG线驱动电路，DSG线驱动电路被配置为在DSG上施加正DSG电压。正DSG电压低于或等于正偏置电压并且低于正源极线电压和正位线电压中的每一个。
在一些实施方式中，NAND存储器串还包括SSG，并且外围电路还包括SSG线驱动电路，SSG线驱动电路被配置为在SSG上施加正SSG电压。正SSG电压低于或等于正偏置电压并且低于正源极线电压和正位线电压中的每一个。
在一些实施方式中，正DSG电压在10V到16V之间。
在一些实施方式中，正SSG电压在10V到16V之间。
在一些实施方式中，NAND存储器串还包括在DSG与多个存储器层之间的虚设DSG。外围电路还包括虚设DSG线驱动电路，虚设DSG线驱动电路被配置为在虚设DSG上施加虚设DSG电压，虚设DSG电压在0V到10V之间。
在一些实施方式中，NAND存储器串还包括在SSG与多个存储器层之间的虚设SSG。外围电路还包括虚设SSG线驱动电路，虚设SSG线驱动电路被配置为在虚设SSG上施加虚设SSG电压，虚设SSG电压在0V到10V之间。
本公开的实施方式提供了一种用于擦除3D存储器器件中的存储器单元的方法。3D存储器器件包括多个存储器层和在多个存储器层之间的虚设存储器层，以及NAND存储器串，NAND存储器串延伸穿过存储器层和虚设存储器层。NAND存储器串包括源极、漏极以及在与多个存储器层的交叉处并且在源极与漏极之间的多个存储器单元。该方法包括在虚设存储器层上施加正偏置电压。
在一些实施方式中，该方法还包括在多个存储器层上施加地电压。
在一些实施方式中，虚设存储器层包括连续地布置的多个虚设存储器层。在一些实施方式中，施加正偏置电压包括施加分别施加在多个虚设存储器层上的在相同正值处的多个正偏置电压。
在一些实施方式中，该方法还包括分别在NAND存储器串的源极和漏极上施加正源极线电压和正位线电压。正源极线电压和正位线电压均高于施加在虚设存储器层上的正偏置电压。
在一些实施方式中，正源极线电压和正位线电压均在20V到25V之间。在一些实施方式中，正偏置电压在12V到20V之间。
在一些实施方式中，正源极线电压和正位线电压具有相同值。
在一些实施方式中，NAND存储器串还包括DSG。该方法还包括在DSG上施加正DSG电压。正DSG电压低于或等于正偏置电压并且低于正源极线电压和正位线电压中的每一个。
在一些实施方式中，NAND存储器串还包括SSG。该方法还包括在SSG上施加正SSG电压。正SSG电压低于或等于正偏置电压并且低于正源极线电压和正位线电压中的每一个。
在一些实施方式中，正DSG电压在10V到16V之间。
在一些实施方式中，正SSG电压在10V到16V之间。
在一些实施方式中，NAND存储器串还包括在DSG与多个存储器层之间的虚设DSG。该方法还包括在虚设DSG上施加虚设DSG电压。虚设DSG电压在0V到10V之间。
在一些实施方式中，NAND存储器串还包括在SSG与多个存储器层之间的虚设SSG。该方法还包括在虚设SSG上施加虚设SSG电压。虚设SSG电压在0V到10V之间。
本公开的实施方式提供了一种系统。该系统包括被配置为存储数据的3D存储器器件。3D存储器器件包括多个存储器层和在多个存储器层之间的虚设存储器层，以及NAND存储器串，NAND存储器串延伸穿过存储器层和虚设存储器层。NAND存储器串包括源极、漏极以及在与多个存储器层的交叉处并且在源极与漏极之间的多个存储器单元。3D存储器器件还包括外围电路，外围电路被配置为擦除多个存储器单元。为了擦除多个存储器单元，外围电路包括字线驱动电路，字线驱动电路被配置为在虚设存储器层上施加正偏置电压。
在一些实施方式中，字线驱动电路还被配置为在多个存储器层上施加地电压。
在一些实施方式中，多个存储器层被划分为第一存储器层面和在第一存储器层面上方的第二存储器层面。在一些实施方式中，虚设存储器层在第一存储器层面与第二存储器层面之间。
在一些实施方式中，虚设存储器层包括连续地布置的多个虚设存储器层，并且正偏置电压包括分别施加在多个虚设存储器层上的在相同正值处的多个正偏置电压。
在一些实施方式中，外围电路还包括源极线驱动电路，源极线驱动电路被配置为在NAND存储器串的源极上施加正源极线电压。在一些实施例中，外围电路还包括位线驱动电路，位线驱动电路被配置为在NAND存储器串的漏极上施加正位线电压。施加在虚设存储器层上的正偏置电压低于正源极线电压和正位线电压。
在一些实施方式中，正源极线电压和正位线电压均在20V到25V之间；并且正偏置电压在12V到20V之间。
在一些实施方式中，正源极线电压和正位线电压具有相同值。
在一些实施方式中，NAND存储器串还包括DSG，并且外围电路还包括DSG线驱动电路，DSG线驱动电路被配置为在DSG上施加正DSG电压。正DSG电压(i)低于或等于正偏置电压，并且(ii)低于正源极线电压和正位线电压中的每一个。
在一些实施方式中，NAND存储器串还包括SSG，并且外围电路还包括SSG线驱动电路，SSG线驱动电路被配置为在SSG上施加正SSG电压。正SSG电压(i)低于或等于正偏置电压，并且(ii)低于正源极线电压和正位线电压中的每一个。
在一些实施方式中，正DSG电压在10V到16V之间。
在一些实施方式中，正SSG电压在10V到16V之间。
在一些实施方式中，NAND存储器串还包括在DSG与多个存储器层之间的虚设DSG。外围电路还包括虚设DSG线驱动电路，虚设DSG线驱动电路被配置为在虚设DSG上施加虚设DSG电压，虚设DSG电压在0V到10V之间。
在一些实施方式中，NAND存储器串还包括在SSG与多个存储器层之间的虚设SSG。在一些实施方式中，外围电路还包括虚设SSG线驱动电路，虚设SSG线驱动电路被配置为在虚设SSG上施加虚设SSG电压，虚设SSG电压在0V到10V之间。
可以容易地修改具体实施方式的前述描述和/或使其适应于各种应用。因此，基于本文呈现的教导和指导，这种适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施方式中的任一个来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (38)

1.一种三维(3D)存储器器件，包括：
多个存储器层和在所述多个存储器层之间的虚设存储器层；
NAND存储器串，所述NAND存储器串延伸穿过所述存储器层和所述虚设存储器层，所述NAND存储器串包括源极、漏极和在与所述多个存储器层的交叉处并且在所述源极与所述漏极之间的多个存储器单元；以及
外围电路，所述外围电路被配置为擦除所述多个存储器单元，其中，为了擦除所述多个存储器单元，所述外围电路包括字线驱动电路，所述字线驱动电路被配置为：在所述虚设存储器层上施加正偏置电压，并且
其中，所述NAND存储器串还包括漏极选择栅极(DSG)，并且所述外围电路还包括漏极选择栅极线驱动电路，所述漏极选择栅极线驱动电路被配置为：在擦除所述多个存储器单元的操作中，在所述漏极选择栅极上施加正漏极选择栅极电压，所述正漏极选择栅极电压低于或等于所述正偏置电压，并且
其中，所述NAND存储器串还包括在所述漏极选择栅极与所述多个存储器层之间的虚设漏极选择栅极，其中，所述外围电路还包括虚设漏极选择栅极线驱动电路。
2.根据权利要求1所述的三维存储器器件，其中，所述字线驱动电路还被配置为在所述多个存储器层上施加地电压。
3.根据权利要求1或2所述的三维存储器器件，其中，所述多个存储器层被划分为第一存储器层面和在所述第一存储器层面上方的第二存储器层面，并且其中，所述虚设存储器层在所述第一存储器层面与所述第二存储器层面之间。
4.根据权利要求1-2中的任何一项所述的三维存储器器件，其中
所述虚设存储器层包括连续地布置的多个虚设存储器层；并且
所述正偏置电压包括分别施加在所述多个虚设存储器层上的在相同正值处的多个正偏置电压。
5.根据权利要求1-2中的任何一项所述的三维存储器器件，包括：
源极线驱动电路，所述源极线驱动电路被配置在所述NAND存储器串的所述源极上施加正源极线电压；以及
位线驱动电路，所述位线驱动电路被配置为在所述NAND存储器串的所述漏极上施加正位线电压，其中，所述虚设存储器层上的所述正偏置电压低于所述正源极线电压和所述正位线电压。
6.根据权利要求5所述的三维存储器器件，其中
所述正源极线电压和所述正位线电压均在20V到25V之间；并且
所述正偏置电压在12V到20V之间。
7.根据权利要求5所述的三维存储器器件，其中，所述正源极线电压和所述正位线电压具有相同值。
8.根据权利要求5所述的三维存储器器件，其中，所述正漏极选择栅极电压低于所述正源极线电压和所述正位线电压中的每一个。
9.根据权利要求5所述的三维存储器器件，其中，所述NAND存储器串还包括源极选择栅极(SSG)，并且所述外围电路还包括源极选择栅极线驱动电路，所述源极选择栅极线驱动电路被配置为：
在所述源极选择栅极上施加正源极选择栅极电压，所述正源极选择栅极电压(i)低于或等于所述正偏置电压，并且(ii)低于所述正源极线电压和所述正位线电压中的每一个。
10.根据权利要求8所述的三维存储器器件，其中，所述正漏极选择栅极电压在10V到16V之间。
11.根据权利要求9所述的三维存储器器件，其中，所述正源极选择栅极电压在10V到16V之间。
12.根据权利要求8所述的三维存储器器件，其中，所述虚设漏极选择栅极线驱动电路被配置为：
在虚设漏极选择栅极上施加虚设漏极选择栅极电压，所述虚设漏极选择栅极电压在0V到10V之间。
13.根据权利要求9所述的三维存储器器件，其中，所述NAND存储器串还包括在所述源极选择栅极与所述多个存储器层之间的虚设源极选择栅极，其中，所述外围电路还包括虚设源极选择栅极线驱动电路，所述虚设源极选择栅极线驱动电路被配置为：
在所述虚设源极选择栅极上施加虚设源极选择栅极电压，所述虚设源极选择栅极电压在0V到10V之间。
14.一种用于擦除三维(3D)存储器器件中的存储器单元的方法，所述三维存储器器件包括多个存储器层和在所述多个存储器层之间的虚设存储器层，以及NAND存储器串，所述NAND存储器串延伸穿过所述存储器层和所述虚设存储器层，所述NAND存储器串包括源极、漏极、漏极选择栅极(DSG)和在与所述多个存储器层的交叉处并且在所述源极与所述漏极之间的多个存储器单元，其中，所述NAND存储器串还包括在所述漏极选择栅极与所述多个存储器层之间的虚设漏极选择栅极，所述方法包括：在擦除所述多个存储器单元的操作中，
在所述虚设存储器层上施加正偏置电压，以及
在所述漏极选择栅极上施加正漏极选择栅极电压，所述正漏极选择栅极电压低于或等于所述正偏置电压。
15.根据权利要求14所述的方法，还包括在所述多个存储器层上施加地电压。
16.根据权利要求14或15所述的方法，其中：
所述虚设存储器层包括连续地布置的多个虚设存储器层；并且
施加所述正偏置电压包括施加分别施加在所述多个虚设存储器层上的在相同正值处的多个正偏置电压。
17.根据权利要求14-15中的任何一项所述的方法，还包括：
分别在所述NAND存储器串的所述源极和所述漏极上施加正源极线电压和正位线电压，其中，所述正源极线电压和所述正位线电压均高于施加在所述虚设存储器层上的所述正偏置电压。
18.根据权利要求17所述的方法，其中
所述正源极线电压和所述正位线电压均在20V到25V之间；并且
所述正偏置电压在12V到20V之间。
19.根据权利要求17所述的方法，其中，所述正源极线电压和所述正位线电压具有相同值。
20.根据权利要求17所述的方法，其中，所述正漏极选择栅极电压低于所述正源极线电压和所述正位线电压中的每一个。
21.根据权利要求17所述的方法，其中，所述NAND存储器串还包括源极选择栅极(SSG)，所述方法还包括：
在所述源极选择栅极上施加正源极选择栅极电压，所述正源极选择栅极电压(i)低于或等于所述正偏置电压，并且(ii)低于所述正源极线电压和所述正位线电压中的每一个。
22.根据权利要求20所述的方法，其中，所述正漏极选择栅极电压在10V到16V之间。
23.根据权利要求21所述的方法，其中，所述正源极选择栅极电压在10V到16V之间。
24.根据权利要求20所述的方法，所述方法还包括：
在虚设漏极选择栅极上施加虚设漏极选择栅极电压，所述虚设漏极选择栅极电压在0V到10V之间。
25.根据权利要求21所述的方法，其中，所述NAND存储器串还包括在所述源极选择栅极与所述多个存储器层之间的虚设源极选择栅极，所述方法还包括：
在所述虚设源极选择栅极上施加虚设源极选择栅极电压，所述虚设源极选择栅极电压在0V到10V之间。
26.一种系统，包括：
被配置为存储数据的三维(3D)存储器器件，所述三维存储器器件包括：
多个存储器层和在所述多个存储器层之间的虚设存储器层；
NAND存储器串，所述NAND存储器串延伸穿过所述存储器层和所述虚设存储器层，所述NAND存储器串包括源极、漏极以及在与所述多个存储器层的交叉处并且在所述源极与所述漏极之间的多个存储器单元；以及
外围电路，所述外围电路被配置为擦除所述多个存储器单元，其中，为了擦除所述多个存储器单元，所述外围电路包括：字线驱动电路，所述字线驱动电路被配置为在所述虚设存储器层上施加正偏置电压，并且
其中，所述NAND存储器串还包括漏极选择栅极(DSG)，并且所述外围电路还包括漏极选择栅极线驱动电路，所述漏极选择栅极线驱动电路被配置为：在擦除所述多个存储器单元的操作中，在所述漏极选择栅极上施加正漏极选择栅极电压，所述正漏极选择栅极电压低于或等于所述正偏置电压，并且
其中，所述NAND存储器串还包括在所述漏极选择栅极与所述多个存储器层之间的虚设漏极选择栅极，其中，所述外围电路还包括虚设漏极选择栅极线驱动电路。
27.根据权利要求26所述的系统，其中，所述字线驱动电路还被配置为在所述多个存储器层上施加地电压。
28.根据权利要求26或27所述的系统，其中，所述多个存储器层被划分为第一存储器层面和在第一存储器层面上方的第二存储器层面，并且其中，所述虚设存储器层在所述第一存储器层面与所述第二存储器层面之间。
29.根据权利要求26-27中的任何一项所述的系统，其中
所述虚设存储器层包括连续地布置的多个虚设存储器层；并且
所述正偏置电压包括分别施加在所述多个虚设存储器层上的在相同正值处的多个正偏置电压。
30.根据权利要求26-27中的任何一项所述的系统，其中，所述外围电路还包括：
源极线驱动电路，所述源极线驱动电路被配置为在所述NAND存储器串的所述源极上施加正源极线电压；以及
位线驱动电路，所述位线驱动电路被配置为在所述NAND存储器串的所述漏极上施加正位线电压，其中，施加在所述虚设存储器层上的所述正偏置电压低于所述正源极线电压和所述正位线电压。
31.根据权利要求30所述的系统，其中
所述正源极线电压和所述正位线电压均在20V到25V之间；并且
所述正偏置电压在12V到20V之间。
32.根据权利要求30所述的系统，其中，所述正源极线电压和所述正位线电压具有相同值。
33.根据权利要求30所述的系统，其中，所述正漏极选择栅极电压低于所述正源极线电压和所述正位线电压中的每一个。
34.根据权利要求30所述的系统，其中，所述NAND存储器串还包括源极选择栅极(SSG)，并且所述外围电路还包括源极选择栅极线驱动电路，所述源极选择栅极线驱动电路被配置为：
在所述源极选择栅极上施加正源极选择栅极电压，所述正源极选择栅极电压(i)低于或等于所述正偏置电压，并且(ii)低于所述正源极线电压和所述正位线电压中的每一个。
35.根据权利要求33所述的系统，其中，所述正漏极选择栅极电压在10V到16V之间。
36.根据权利要求34所述的系统，其中，所述正源极选择栅极电压在10V到16V之间。
37.根据权利要求33所述的系统，其中，所述虚设漏极选择栅极线驱动电路被配置为：
在虚设漏极选择栅极上施加虚设漏极选择栅极电压，所述虚设漏极选择栅极电压在0V到10V之间。
38.根据权利要求34所述的系统，其中，所述NAND存储器串还包括在所述源极选择栅极与所述多个存储器层之间的虚设源极选择栅极，其中，所述外围电路还包括虚设源极选择栅极线驱动电路，所述虚设源极选择栅极线驱动电路被配置为：
在所述虚设源极选择栅极上施加虚设源极选择栅极电压，所述虚设源极选择栅极电压在0V到10V之间。
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