TWI843365B - 三維記憶體器件、系統及其形成方法 - Google Patents

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Abstract

一種三維(3D)記憶體器件，包括：基板；設置在基板上的週邊電路；記憶體堆疊體，設置在週邊電路上方，並且包括多個導電層/電介質層對；以及多個記憶體串，記憶體串中的每個記憶體串延伸穿過記憶體堆疊體。週邊電路至少包括設置在基板上的電晶體。電晶體包括閘極堆疊體。電晶體的閘極堆疊體包括階梯結構，並且電晶體的操作電壓高於5伏。

Description

三維記憶體器件、系統及其形成方法
本公開涉及記憶體器件及其製造方法，並且具體地，涉及三維(3D)記憶體器件及其製造方法，及系統。
透過改進製程技術、電路設計、程式設計演算法和製造製程，平面記憶體單元被縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性並且成本高昂。結果，用於平面記憶體單元的記憶體密度接近上限。
3D記憶體架構可以解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於促進記憶體陣列的操作的週邊電路。
本文公開了3D記憶體器件及其形成方法的實施方式。
在一個方面中，一種3D記憶體器件包括：基板；設置在基板上的週邊電路；記憶體堆疊體，設置在週邊電路上方，並且包括多個導體/電介質層對；以及多個記憶體串，記憶體串中的每個記憶體串延伸穿過記憶體堆疊體。 週邊電路至少包括設置在基板上的電晶體。電晶體包括閘極堆疊體。電晶體的閘極堆疊體包括階梯結構，並且電晶體的操作電壓高於5伏。
在一些實施方式中，電晶體的溝道長度大於1微米。在一些實施方式中，電晶體的溝道寬度大於500納米。
在一些實施方式中，在電晶體的溝道區域上方的閘極堆疊體的第一頂表面高於在電晶體的溝道區域外部的閘極堆疊體的第二頂表面。在一些實施方式中，閘極堆疊體的第一頂表面比閘極堆疊體的第二頂表面高50納米至200納米。
在一些實施方式中，電晶體還包括溝槽隔離結構以及在閘極堆疊體之下的半導體主體，並且半導體主體的頂表面高於溝槽隔離結構的頂表面。在一些實施方式中，半導體主體的頂表面比溝槽隔離結構的頂表面高50納米至200納米。
在一些實施方式中，閘極堆疊體包括多晶矽。
在另一方面中，一種系統包括：被配置為存儲資料的3D記憶體器件以及耦合到3D記憶體器件的記憶體控制器。3D記憶體器件包括：基板；設置在基板上的週邊電路；記憶體堆疊體，設置在週邊電路上方，並且包括多個導體/電介質層對；以及多個記憶體串，記憶體串中的每個記憶體串延伸穿過記憶體堆疊體。週邊電路至少包括設置在基板上的電晶體。電晶體包括閘極堆疊體。電晶體的閘極堆疊體包括階梯結構，並且電晶體的操作電壓高於5伏。記憶體控制器耦合到3D記憶體器件，並且被配置為透過週邊電路控制多個記憶體串的操作。
在又一方面中，公開了一種用於形成3D記憶體器件的方法，包括：在基板上形成至少包括電晶體的週邊電路，以及在週邊電路上形成記憶體單元陣列。在基板上形成至少包括電晶體的週邊電路，包括：在基板上的半導體主體上形成閘極電介質層；在基板中形成溝槽隔離結構，以限定電晶體的有源區；溝槽隔離結構形成在半導體主體的兩個側面上，並且半導體主體的頂表面高於溝槽隔離結構的頂表面；在閘極電介質層上形成閘極導電層；以及執行注入操作以形成電晶體的第一端子和第二端子，並且在半導體主體中限定電晶體的在第一端子與第二端子之間的溝道區域。
在一些實施方式中，在半導體主體的兩個側面上的基板中形成溝槽；在溝槽中形成隔離層；以及去除隔離層的頂部部分以形成溝槽隔離結構，並且使半導體主體的頂表面高於溝槽隔離結構的頂表面。
在一些實施方式中，執行平坦化操作以去除隔離層的頂部部分；以及對隔離層的頂表面執行蝕刻操作。
在一些實施方式中，半導體主體的頂表面形成為比溝槽隔離結構的頂表面高50納米至200納米。
在一些實施方式中，在閘極電介質層上形成閘極導電層之後，閘極導電層形成階梯結構。
在一些實施方式中，閘極導電層的階梯結構包括在溝道區域上方的第一頂表面和在溝道區域外部的第二頂表面，並且閘極導電層的在溝道區域上方的第一頂表面形成為高於閘極導電層的在溝道區域外部的第二頂表面。在一些實施方式中，閘極導電層的第一頂表面形成為比閘極導電層的第二頂表面高50納米至200納米。
在一些實施方式中，電晶體的操作電壓高於5伏。在一些實施方式中，電晶體的溝道長度大於1微米。在一些實施方式中，電晶體的溝道寬度大於500納米。
在一些實施方式中，閘極導電層包括多晶矽。
100、200、500:3D記憶體器件
102:基板
104、202:週邊電路
106、201:記憶體單元陣列
204:塊
206:記憶體單元
208:NAND記憶體串
210:源極選擇閘極(SSG)電晶體
212:汲極選擇閘極(DSG)電晶體
213:DSG線
214:源極線
215:SSG線
216:位元線(BL)
218:字元線(WL)
220:頁
304:頁緩衝器
306:列解碼器/BL驅動器
308:行解碼器/WL驅動器
310:電壓發生器
312:控制邏輯
314:寄存器
316:介面(I/F)
318:資料匯流排
401:低低電壓(LLV)源
402:LLV電路
403:低電壓(LV)源
404:LV電路
405:高電壓(HV)源
406:HV電路
502:溝槽隔離結構
504:互連層
506:記憶體串
508:堆疊結構
600:電晶體
602:閘極導電層
603:第一頂表面
604:閘極電介質層
605:第二頂表面
606:源極和汲極
608:半導體主體
610:半導體層
1000:方法
1002、1004、1006、1008、1010、1012:操作
1200:系統
1202:記憶體系統
1204:記憶體器件
1206:記憶體控制器
1208:主機
1302:記憶體卡
1304:記憶體卡連接器
1306:固態驅動器(SSD)
1308:SSD連接器
AA':線
B:溝道區域
H:高度差
L:溝道長度
W:溝道寬度
Vdd1、Vdd2、Vdd3:準位
X:橫向方向
Y:垂直方向
併入本文並且形成說明書的一部分的圖式示出了本公開的方面，並且與說明書一起進一步用於解釋本公開的原理並且使得相關領域技術人員能夠製成和使用本公開。
圖1示出了根據本公開的一些方面的3D記憶體器件的截面的示意圖。
圖2示出了根據本公開的一些方面的包括週邊電路的記憶體器件的示意性電路圖。
圖3示出了根據本公開的一些方面的包括記憶體單元陣列和週邊電路的記憶體器件的框圖。
圖4A和圖4B示出了根據本公開的一些方面的提供有各種電壓的週邊電路的框圖。
圖5示出了根據本公開的各個方面的3D記憶體器件的側視圖。
圖6A和圖6B分別示出了根據本公開的一些方面的電晶體的透視圖和側視圖。
圖7-9示出了根據本公開的一些方面的用於形成3D記憶體器件的製造製程。
圖10-11示出了根據本公開的一些方面的用於形成3D記憶體器件的方法的流程圖。
圖12示出了根據本公開的一些方面的具有記憶體器件的示例性系統的框圖。
圖13A示出了根據本公開的一些方面的具有記憶體器件的示例性記憶體卡的圖。
圖13B示出了根據本公開的一些方面的具有記憶體器件的示例性固態驅動器(SSD，solid-state drive)的圖。
將參考圖式描述本公開。
儘管討論了具體的配置和佈置，但是應當理解，這樣做僅僅是出於說明的目的。這樣，在不脫離本公開的範圍的情況下，可以使用其他配置和佈置。此外，本公開也可以用於各種其他應用。如本公開中描述的功能和結構特徵可以彼此組合、調整和修改，並且以在圖式中未具體描繪的方式，使得這些組合、調整和修改在本公開的範圍內。
一般地，術語可以至少部分地從上下文中的使用來理解。例如，至少部分地取決於上下文，如本文所用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如「一」或「所述」的術語同樣可以被理解為傳達單數用法或傳達複數用法，這至少部分地取決於上下文。另外，術語「基於」可 以被理解為不一定旨在傳達排他的一組因素，並且可以替代地允許存在不一定明確描述的附加因素，這同樣至少部分地取決於上下文。
應當容易理解，在本公開中的「在...上」、「在...上方」和「在...之上」的含義應該以最廣泛的方式來解釋，使得「在...上」不僅意味著「直接在某物上」，而且還包括「在某物上」並且其間具有中間特徵或層的含義，並且「在...上方」或「在...之上」不僅意味著「在某物上方」或「在某物之上」的含義，而且還可以包括「在某物上方」或「在某物之上」並且其間不具中間特徵或層(即，直接在某物上)的含義。
此外，諸如「在...下麵」、「在...下方」、「下部」、「在...上方」、「上部」等的空間相對術語在本文中為了便於描述可以用於描述一個元件或特徵與(一個或多個)另一元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了圖中描繪的取向之外的在器件使用或操作中的不同取向。裝置可以以其他方式定向(旋轉90度或在其他取向下)，並且本文所用的空間相對描述詞也可以被相應地解釋。
如本文所用，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層結構或上層結構之上延伸，或者可以具有小於下層結構或上層結構的範圍的範圍。此外，層可以是同質或非同質的連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於處於連續結構的頂表面與底表面之間的或處於連續結構的頂表面和底表面處的任何一對水平面之間。層可以水準地、垂直地和/或沿著錐形表面延伸。基板可以是層，可以在其中包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多 個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成互連線和/或垂直互連通路(過孔)觸點)以及一個或多個電介質層。
隨著3D記憶體器件(例如3D NAND快閃記憶體記憶體器件)的發展，更多的堆疊層(例如，更多的字元線和由此產生的更多的記憶體單元)需要更多的週邊電路(以及形成週邊電路部件，例如電晶體)用於操作3D記憶體器件。例如，頁緩衝器的數量和/或尺寸需要增加以匹配增加數量的記憶體單元。在另一示例中，字元線驅動器中的串驅動器的數量與3D NAND快閃記憶體記憶體中的字元線的數量成正比。因此，字元線的不斷增加也增加了字元線驅動器佔用的面積，以及金屬佈線的複雜性，有時甚至會增加金屬層的數量。
因此，期望隨著週邊電路及其電晶體的數量增加而減少3D記憶體器件的週邊電路所佔用的平面面積。然而，隨著用於邏輯器件的先進互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)技術節點趨勢，縮小週邊電路的電晶體尺寸將導致顯著的成本增加和更高的漏電流，這對於記憶體器件而言是不期望的。此外，由於3D NAND快閃記憶體記憶體器件在某些記憶體操作(例如，程式設計和擦除)中需要相對較高的電壓(例如，高於5V)，而不像邏輯器件那樣會隨著CMOS技術節點的進步而降低其工作電壓，因此不能降低提供給記憶體週邊電路的電壓。結果，隨著CMOS技術節點的發展趨勢來縮小記憶體週邊電路的尺寸(像普通邏輯器件一樣)變得不可行。
在一些實施方式中，週邊電路中的高電壓器件的基板(主體端子)可以提供有偏置電壓(例如，負電壓)，並且因此主體-源極電壓(Vsb)不等於零。當Vsb>0(源極比主體更正)時，正偏結(forward-biased junction)Vsb將增加電晶體的閾值電壓(Vt)。當Vsb<0時(源極比主體更負)，反偏結 (reverse-biased junction)和耗盡層將隨著在源極與汲極之間溝道長度的減小而增加，使得它可以吸引更多的電子在溝道中傳導，並且因此Vt也將增加。
增加的閾值電壓將減慢電晶體的開/關速度，並且還可能導致週邊電路中的電壓傳輸損耗。為解決上述一個或多個問題，本公開引入了各種解決方案，其中3D記憶體器件的週邊電路中的電晶體可以包括具有階梯形狀的閘極堆疊體，使得可以增強對電晶體的阱區(溝道區域)的控制，以提高電晶體的體效應。結果，可以進一步提高3D記憶體器件的週邊電路中的電晶體的操作速度。
圖1示出了根據本公開的一些方面的3D記憶體器件100的截面的示意圖。3D記憶體器件100表示單元下週邊(PUC，periphery under cell)結構的示例。在一些實施方式中，可以首先在基板102上形成週邊電路104，並且然後可以在週邊電路104上形成記憶體單元陣列106。在一些實施方式中，可以在基板102和半導體層之上形成週邊電路104，例如，多晶矽層可以形成在週邊電路104之上。記憶體單元陣列106可以形成在半導體層之上。
注意，在圖1中添加了X軸和Y軸以進一步說明半導體器件的部件的空間關係。3D記憶體器件100的基板102包括在X方向(橫向方向或寬度方向)上橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如本文所用，在Y方向(垂直方向或厚度方向)上相對於3D記憶體器件100的基板102來確定半導體器件的一個部件(例如，層或器件)是在另一部件(例如，層或器件)「上」、「上方」還是「下方」。用於描述空間關係的相同概念貫穿本公開。
在一些實施方式中，記憶體單元陣列106包括NAND快閃記憶體記憶體單元陣列。為便於描述，在本公開中可以使用NAND快閃記憶體記憶 體單元陣列作為示例來描述記憶體單元陣列106。但是應當理解，記憶體單元陣列106不限於NAND快閃記憶體記憶體單元陣列，並且可以包括任何其他合適類型的記憶體單元陣列，例如NOR快閃記憶體記憶體單元陣列、相變記憶體(PCM，phase change memory)單元陣列、電阻記憶體單元陣列、磁性記憶體單元陣列、自旋轉移矩(STT，spin transfer torque)記憶體單元陣列，等等。
記憶體單元陣列106可以是NAND快閃記憶體記憶體器件，其中以3D NAND記憶體串陣列和/或二維(2D)NAND記憶體單元陣列的形式提供記憶體單元。NAND記憶體單元可以被組織為頁或指，頁或指然後被組織為塊，其中每個NAND記憶體單元耦合到稱為位元線(BL，bit line)的單獨線。NAND記憶體單元中具有相同垂直位置的所有單元可以透過控制閘極經由字元線(WL，word line)耦合。在一些實施方式中，記憶體面包含透過同一位元線耦合的特定數量的塊。記憶體單元陣列106可以包括一個或多個記憶體面，並且執行所有讀取/程式設計(寫入)/擦除操作所需的週邊電路可以包括在週邊電路104中。
在一些實施方式中，NAND記憶體單元陣列是2D NAND記憶體單元陣列，每個2D NAND記憶體單元包括浮柵電晶體。根據一些實施方式，2D NAND記憶體單元陣列包括多個2D NAND記憶體串，每個2D NAND記憶體串包括串聯連接的多個記憶體單元(類似於NAND門)和兩個選擇電晶體。根據一些實施方式，每個2D NAND記憶體串被佈置在基板上的相同平面(例如，本文中指的是平坦的二維(2D)表面，不同於本公開中的術語「記憶體面」)中。在一些實施方式中，NAND記憶體單元陣列是3D NAND記憶體串陣列，每個3D NAND記憶體串穿過堆疊體結構(例如，記憶體堆疊體)在基板上方(3D) 垂直延伸。根據3D NAND技術(例如，記憶體堆疊體中的層數/層級數)，3D NAND記憶體串通常包括特定數量的NAND記憶體單元，每個NAND記憶體單元包括浮柵電晶體或電荷捕獲電晶體。
如圖1所示，3D記憶體器件100可以包括記憶體單元陣列106的週邊電路104。週邊電路104(也稱為控制和感測電路)可以包括用於促進記憶體單元陣列106的操作的任何合適的數位、類比和/或混合訊號電路。例如，週邊電路104可以包括以下中的一個或多個：頁緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器(例如，字元線驅動器)、輸入/輸出(I/O)電路、電荷泵、電壓源或電壓發生器、電流或電壓參考、上述功能電路的任何部分(例如，子電路)、或電路的任何有源或無源部件(例如電晶體、二極體、電阻器或電容器)。週邊電路104可以使用CMOS技術，CMOS技術可以用任何合適技術節點中的邏輯製程來實施。
圖2示出了根據本公開的一些方面的包括週邊電路的記憶體器件200的示意性電路圖。記憶體器件200可以包括記憶體單元陣列201和耦合到記憶體單元陣列201的週邊電路202。3D記憶體器件100可以是記憶體器件200的示例，其中記憶體單元陣列201和至少週邊電路202可以包括在週邊電路104中。
記憶體單元陣列201可以是NAND快閃記憶體記憶體單元陣列，其中，以NAND記憶體串208陣列的形式提供記憶體單元206，每個NAND記憶體串208在基板(圖2中未示出)上方垂直延伸。在一些實施方式中，每個NAND記憶體串208包括串聯耦合並且垂直堆疊的多個記憶體單元206。每個記憶體單元206可以保持連續的類比值(例如，電壓或電荷)，這取決於在記憶 體單元206的區域內捕獲的電子數量。每個記憶體單元206可以是包括浮柵電晶體的浮柵類型的記憶體單元，或包括電荷捕獲電晶體的電荷捕獲類型的記憶體單元。
在一些實施方式中，每個記憶體單元206是具有兩種可能的記憶體狀態並且因此可以存儲一位元資料的單級單元(SLC，single-level cell)。例如，第一記憶體狀態「0」可以對應於第一電壓範圍，並且第二記憶體狀態「1」可以對應於第二電壓範圍。在一些實施方式中，每個記憶體單元206是能夠以多於四種的記憶體狀態來存儲多於一位元的資料的多級單元(MLC，multi-level cell)。例如，MLC可以每單元存儲兩位元、每單元存儲三位元(也稱為三級單元(TLC，triple-level cell))、或每單元存儲四位元(也稱為四級單元(QLC，quad-level cell))。每個MLC可以被程式設計為採用可能的標稱存儲值的範圍。在一個示例中，如果每個MLC存儲兩位元資料，則MLC可以被程式設計為透過將三個可能的標稱存儲值中的一個標稱存儲值寫入單元而從擦除狀態採用三個可能的程式設計準位中的一個程式設計準位。第四標稱存儲值可以用於擦除狀態。
如圖2所示，每個NAND記憶體串208可以包括在其源極端處的源極選擇閘極(SSG，source select gate)電晶體210和在其汲極端處的汲極選擇閘極(DSG，drain select gate)電晶體212。SSG電晶體210和DSG電晶體212可以被配置為在讀取和程式設計操作期間啟動選定的NAND記憶體串208(陣列的列)。在一些實施方式中，同一塊204中的NAND記憶體串208的SSG電晶體210透過同一源極線(SL，source line)214(例如，公共SL)耦合到例如地。根據一些實施方式，每個NAND記憶體串208的DSG電晶體212耦合到 相應的位元線216，可以經由輸出匯流排(未示出)從相應的位元線216讀取或程式設計資料。在一些實施方式中，每個NAND記憶體串208被配置為透過經由一個或多個DSG線213將選擇電壓(例如，高於DSG電晶體212的閾值電壓)或取消選擇電壓(例如，0V)施加到相應的DSG電晶體212和/或透過經由一個或多個SSG線215將選擇電壓(例如，高於SSG電晶體210的閾值電壓)或取消選擇電壓(例如，0V)施加到相應的SSG電晶體210而被選擇或取消選擇。
如圖2所示，NAND記憶體串208可以被組織為多個塊204，每個塊可以具有公共源極線214。在一些實施方式中，每個塊204是用於擦除操作的基本資料單元，即，同一塊204上的所有記憶體單元206同時被擦除。相鄰NAND記憶體串208的記憶體單元206可以透過字元線218耦合，字元線218選擇記憶體單元206的哪一行受讀取和程式設計操作影響。在一些實施方式中，每個字元線218耦合到記憶體單元206的頁220，頁220是用於程式設計和讀取操作的基本資料單元。以位元為單位的一頁220的大小可以對應於在一個塊204中由字元線218耦合的NAND記憶體串208的數量。每個字元線218可以包括在相應頁220中的每個記憶體單元206處的多個控制閘極(閘極電極)和耦合控制閘極的閘極線。
週邊電路202可以透過位元線216、字元線218、源極線214、SSG線215和DSG線213耦合到記憶體單元陣列201。如上所述，週邊電路202可以包括任何合適的電路，用於透過經由字元線218、源極線214、SSG線215和DSG線213來施加和感測經由位元線216往來於每個目標記憶體單元206的電壓訊號和/或電流訊號來促進記憶體單元陣列201的操作。週邊電路202可以包括使用CMOS技術形成的各種類型的週邊電路。例如，圖3示出了一些示例 性週邊電路202，包括頁緩衝器304、列解碼器/位元線驅動器306、行解碼器/字元線驅動器308、電壓發生器310、控制邏輯312、寄存器314、介面(I/F)316和資料匯流排318。應該理解，在一些示例中，也可以包括附加週邊電路202。
頁緩衝器304可以被配置為根據控制邏輯312的控制訊號緩衝從記憶體單元陣列201讀取或程式設計到記憶體單元陣列201的資料。在一個示例中，頁緩衝器304可以存儲要被程式設計到記憶體單元陣列201的一頁220中的一頁程式設計資料(寫入資料)。在另一示例中，頁緩衝器304還執行程式設計驗證操作，以確保資料已經被正確程式設計到耦合到選定字元線218的記憶體單元206中。
行解碼器/字元線驅動器308可以被配置為由控制邏輯312控制，並且選擇記憶體單元陣列201的塊204以及選定塊204的字元線218。行解碼器/字元線驅動器308還可以被配置為驅動記憶體單元陣列201。例如，行解碼器/字元線驅動器308可以使用從電壓發生器310產生的字元線電壓來驅動耦合到選定字元線218的記憶體單元206。
列解碼器/位元線驅動器306可以被配置為由控制邏輯312控制，並且透過施加由電壓發生器310產生的位元線電壓來選擇一個或多個3D NAND記憶體串208。例如，列解碼器/位元線驅動器306可以施加列訊號以用於從頁緩衝器304中選擇將在讀取操作中將被輸出的一組N個資料位。
控制邏輯312可以耦合到每個週邊電路202，並且被配置為控制週邊電路202的操作。寄存器314可以耦合到控制邏輯312，並且包括用於存儲用於控制每個週邊電路202的操作的狀態資訊、命令操作碼(OP碼)和命令位址的狀態寄存器、命令寄存器和位址寄存器。
介面316可以耦合到控制邏輯312，並且被配置為將記憶體單元陣列201與記憶體控制器(未示出)介面連接。在一些實施方式中，介面316用作控制緩衝器，以將從記憶體控制器和/或主機(未示出)接收的控制命令緩衝並且中繼到控制邏輯312，並且將從控制邏輯312接收的狀態資訊緩衝並且中繼到記憶體控制器和/或主機。介面316還可以經由資料匯流排318耦合到頁緩衝器304和列解碼器/位元線驅動器306，並且用作I/O介面和資料緩衝器，以將從記憶體控制器和/或主機接收的程式設計資料緩衝並且中繼到頁緩衝器304，並且將來自頁緩衝器304的讀取資料緩衝並且中繼到記憶體控制器和/或主機。在一些實施方式中，介面316和資料匯流排318是週邊電路202的I/O電路的部分。
電壓發生器310可以被配置為由控制邏輯312控制，並且產生要提供到記憶體單元陣列201的字元線電壓(例如，讀取電壓、程式設計電壓、通過電壓、局部電壓和檢驗電壓)和位元線電壓。在一些實施方式中，電壓發生器310是電壓源的一部分，電壓源提供不同週邊電路202的各種準位的電壓，如下文詳細描述。與本公開的範圍一致，在一些實施方式中，由電壓發生器310提供到(例如)行解碼器/字元線驅動器308、列解碼器/位元線驅動器306和頁緩衝器304的電壓高於足以執行記憶體操作的特定準位。例如，提供到頁緩衝器304中的頁緩衝器電路和/或控制邏輯312中的邏輯電路的電壓可以在1.3V與5V之間，例如3.3V，並且提供到行解碼器/字元線驅動器308和/或列解碼器/位元線驅動器306中的驅動電路的電壓可以在5V與30V之間。
不同於邏輯器件(例如，微處理器)，記憶體器件(例如，3D NAND快閃記憶體記憶體)需要將寬範圍的電壓提供到不同記憶體週邊電路。例如， 圖4A和圖4B示出了根據本公開的一些方面的提供有各種電壓的週邊電路的框圖。在一些實施方式中，記憶體器件(例如，記憶體器件200)包括低低電壓(LLV，low low voltage)源401、低電壓(LV，low voltage)源403、和高電壓(HV，high voltage)源405，其每一個電壓源被配置為提供處於相應準位(Vdd1、Vdd2或Vdd3)的電壓。例如，Vdd3>Vdd2>Vdd1。每個電壓源401、403或405可以從外部電源(例如，電池)接收處於合適準位的電壓輸入。每個電壓源401、403或405還可以包括電壓轉換器和/或電壓調節器，以將外部電壓輸入轉換為相應準位(Vdd1、Vdd2或Vdd3)並且維持處於相應準位(Vdd1、Vdd2或Vdd3)的電壓並且透過對應電源軌輸出處於相應準位(Vdd1、Vdd2或Vdd3)的電壓。在一些實施方式中，記憶體器件200的電壓發生器310是電壓源401、403和405的部分。
在一些實施方式中，LLV源401被配置為提供低於1.3V的電壓，例如在0.9V與1.2V之間的電壓(例如，0.9V、0.95V、1V、1.05V、1.1V、1.15V、1.2V，由這些值中的任何一個值為下限所界定的任何範圍、或者在由這些值中的任何兩個值所限定的任何範圍中)。在一個示例中，電壓為1.2V。在一些實施方式中，LV源403被配置為提供1.3V與3.3V之間的電壓(例如，1.3V、1.4V、1.5V、1.6V、1.7V、1.8V、1.9V、2V、2.1V、2.2V、2.3V、2.4V、2.5V、2.6V、2.7V、2.8V、2.9V、3V、3.1V、3.2V、3.3V、由這些值中的任何一個值為下限所界定的任何範圍、或者在由這些值中的任何兩個值所限定的任何範圍中)。在一個示例中，電壓為3.3V。在一些實施方式中，HV源405被配置為提供大於3.3V的電壓，例如在5V與30V之間的電壓(例如，5V、6V、7V、8V、9V、10V、11V、12V、13V、14V、15V、16V、17V、18V、19V、20V、21V、22V、 23V、24V、25V、26V、27V、28V、29V、30V、由這些值中的任何一個值為下限所界定的任何範圍、或者在由這些值中的任何兩個值所限定的任何範圍中)。應當理解，上文關於HV源405、LV源403和LLV源401描述的電壓範圍是為了說明性目的而非限制性的，並且HV源405、LV源403和LLV源401可以提供任何其他合適的電壓範圍。
基於記憶體週邊電路(例如，週邊電路202)的合適電壓準位(Vdd1、Vdd2或Vdd3)，可以將記憶體週邊電路分類為LLV電路402、LV電路404和HV電路406，它們可以分別耦合到LLV源401、LV源403和HV源405。在一些實施方式中，HV電路406包括一個或多個驅動電路，驅動電路透過字元線、位元線、SSG線、DSG線、源極線等耦合到記憶體單元陣列(例如，記憶體單元陣列201)，並且被配置為在執行記憶體操作(例如，讀取、程式設計或擦除)時透過將處於合適準位的電壓施加到字元線、位元線、SSG線、DSG線、源極線等來驅動記憶體單元陣列。在一個示例中，HV電路406可以包括耦合到字元線並且在程式設計操作期間將在例如5V與30V範圍內的程式設計電壓(Vprog)或通過電壓(Vpass)施加到字元線的字元線驅動電路(例如，在行解碼器/字元線驅動器308中)。在另一示例中，HV電路406可以包括耦合到位元線並且在擦除操作期間將在例如5V與30V範圍內的擦除電壓(Veras)施加到位元線的位元線驅動電路(例如，在列解碼器/位元線驅動器306中)。在一些實施方式中，LV電路404包括頁緩衝器電路(例如，在頁緩衝器304的鎖存器中)並且被配置為緩衝從記憶體單元陣列讀取或程式設計到記憶體單元陣列的資料。例如，可以由LV源403向頁緩衝器提供例如3.3V的電壓。LV電路404還可以包括邏輯電路(例如，在控制邏輯312中)。在一些實施方式中，LLV 電路402包括被配置為將記憶體單元陣列與記憶體控制器介面連接的I/O電路(例如，在介面316和/或資料匯流排318中)。例如，可以由LLV源401向I/O電路提供例如1.2V的電壓。
在一些實施方式中，HV電路406可以包括多個電晶體，並且每個電晶體可以在高於5V的操作電壓下操作。在一些實施方式中，每個電晶體可以在5V與30V之間的操作電壓下操作。如上所述，為了改進體效應並且提高電晶體的操作速度，電晶體的閘極堆疊體可以形成為階梯形狀。例如，電晶體的閘極堆疊體可以包括具有不同高度的頂表面的至少兩個翼部(flight)。在一些實施方式中，在溝道區域上方的閘極堆疊體和在溝道區域外部的閘極堆疊體可以具有頂表面的各個高度。在一些實施方式中，在兩個翼部之間的高度差可以在50納米到200納米之間。結果，閘極堆疊體不僅位於溝道區域上方，而且覆蓋了溝道的側面的部分，因此這增強了對電晶體的溝道區域的控制，從而提高了電晶體的體效應。
圖5示出了根據本公開的各個方面的3D記憶體器件500的側視圖。根據一些實施方式，3D記憶體器件500是包括基板102、週邊電路104和記憶體單元陣列106的半導體結構，它們在垂直方向(例如，圖5中的Y方向)上的不同平面中形成在彼此之上。在一些實施方式中，基板102是具有單晶矽的矽基板。諸如電晶體的器件可以形成在基板102上。應當理解，在一些實施方式中，週邊電路104可以包括LLV電路、LV電路和/或HV電路。為了更好地描述本公開，圖5中僅示出了HV電路406。
在一些實施方式中，週邊電路104可以包括HV電路406，例如驅動電路(例如，行解碼器/字元線驅動器308中的串驅動器和列解碼器/位元線 驅動器306中的驅動器)，並且HV電路406可以包括形成在基板102中或形成在基板102上方的多個電晶體。電晶體可以包括任何電晶體，例如平面電晶體和/或3D電晶體600。每個電晶體600包括閘極電介質層，並且由於施加到HV電路406的更高電壓，HV電路406的電晶體600的閘極電介質層的厚度大於LV電路或LLV電路的電晶體的閘極電介質層的厚度。溝槽隔離結構502(例如，淺溝槽隔離(STI，shallow trench isolation))和摻雜區域(例如電晶體的阱、源極和汲極)也可以形成在基板102上。
在一些實施方式中，週邊電路104還包括在HV電路406上方的互連層504，以將電訊號傳遞到週邊電路104和從週邊電路104傳遞電訊號。在互連層504中的互連可以耦合到HV電路406的電晶體600。互連層504還可以包括一個或多個層間電介質(ILD，interlayer dielectric)層，在ILD層中可以形成橫向線和過孔。也就是說，互連層504可以包括多個ILD層中的橫向線和過孔。在一些實施方式中，在週邊電路104中的器件可以透過互連層504中的互連彼此耦合。例如，HV電路406可以透過互連層504耦合到其他HV電路、LV電路和/或LLV電路。在互連層504中的互連可以包括導電材料，導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層504中的ILD層可以包括電介質材料，電介質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k電介質質或其任何組合。
在一些實施方式中，記憶體單元陣列106可以形成在週邊電路104上，或者可以形成在另一基板上並且鍵合到週邊電路104，在此對其不做限定。圖5示出了使用鍵合操作的結構。
記憶體單元陣列106可以包括記憶體串506，記憶體串506垂直延伸穿過多個對，每個對包括導電層和電介質層。堆疊和交錯的導電層和電介質層在本文中也稱為堆疊結構508，例如記憶體堆疊體。根據一些實施方式，在記憶體堆疊體中的交錯的導電層和電介質層在垂直方向上交替。每個導電層可以包括由粘合層和閘極電介質層圍繞的閘極電極(閘極線)。導電層的閘極電極可以作為字元線橫向延伸，終止於記憶體堆疊體的一個或多個階梯結構。
圖6A和圖6B分別示出了根據本公開的一些方面的電晶體600沿線AA'的透視圖和側視圖。如圖6A和圖6B所示，電晶體600可以是基板102上的金屬氧化物半導體場效應電晶體(MOSFET，metal-oxide semiconductor field-effect transistor)，MOSFET可以包括矽(例如，單晶矽或c-Si)、SiGe、GaA、Ge、絕緣體上矽(SOI，silicon-on-insulator)、或任何其他合適的材料。可以在基板102上形成諸如p型半導體層的半導體層610，並且可以在p型半導體層中和/或上方形成諸如n阱層的半導體主體608。應當理解，此處p型半導體層和n阱層僅用於說明，並且也可以在基板102上形成其他MOSFET結構。例如，可以在基板102上形成n型半導體層，可以在n型半導體層中和/或上方形成摻雜n阱層，並且可以在摻雜n阱層中和/或上方形成p阱層。
根據一些實施方式，半導體主體608和半導體層610由基板102形成，並且因此可以具有與基板102相同的半導體材料。在一些實施方式中，半導體主體608包括單晶矽。由於溝道可以形成在半導體主體608中，與基板102相對，半導體主體608可以被視為電晶體600的有源區。
可以在半導體主體608和半導體層610中以及在相鄰電晶體600之間形成溝槽隔離結構502以減少電流洩漏。溝槽隔離結構502可以包括任何合適的電介質材料，例如氧化矽、氮化矽、氮氧化矽、或高介電常數(高k)電介質(例如，氧化鋁、氧化鉿、氧化鋯等)。在一些實施方式中，高k電介質材料包括介電常數或k值高於氮化矽(k>7)的任何電介質。在一些實施方式中，溝槽隔離結構502包括氧化矽。溝槽隔離結構502的頂表面可以低於半導體主體608的頂表面。在一些實施方式中，溝槽隔離結構502的頂表面可以比半導體主體608的頂表面低50納米至200納米。
如圖6A和圖6B所示，電晶體600還可以包括閘極堆疊體。在一些實施方式中，閘極堆疊體可以包括閘極電介質層604、以及閘極電介質層604上的閘極導電層602，例如閘極導電層602在閘極電介質層604上方並且與閘極電介質層604接觸。閘極電介質層604可以包括任何合適的電介質材料，例如氧化矽、氮化矽、氧氮化矽、或高k電介質。在一些實施方式中，閘極電介質層604包括氧化矽，氧化矽是閘極氧化物的一種形式。閘極導電層602可以包括任何合適的導電材料，例如多晶矽、金屬(例如W、Cu、Al等)、金屬化合物(例如TiN、TaN等)、或矽化物。在一些實施方式中，閘極導電層602包括摻雜多晶矽，摻雜多晶矽是閘極多晶矽的一種形式。
電晶體600還可以包括一對端子，一對端子包括第一端子和第二端子。在一些實施方式中，第一端子和第二端子可以是源極和汲極606。源極和汲極606可以摻雜有任何合適的P型摻雜劑(例如硼(B)或鎵(Ga))、或任何合適的N型摻雜劑(例如磷(P)或砷(As))。在平面圖中，源極和汲極606可以由閘極堆疊體分離。換句話說，根據一些實施方式，在平面圖中，閘極 堆疊體形成在源極與汲極606之間。當施加到閘極堆疊體的閘極導電層602的閘極電壓高於電晶體600的閾值電壓時，電晶體600的溝道可以橫向形成在閘極堆疊體之下的源極與汲極606之間。
在一些實施方式中，可以在電晶體600中的半導體主體608(例如，n阱層(有源區))的頂表面和側表面上形成多個溝道。應當理解，雖然未在圖6A和圖6B中示出，但電晶體600可以在源極和汲極606處包括附加部件，例如阱、間隔體和應力源(又名應變元件)。
還應當理解，圖6A和圖6B示出了可以在記憶體週邊電路中使用的3D電晶體的一個示例，並且任何其他合適的3D電晶體和/或多閘極電晶體也可以在記憶體週邊電路中使用，包括例如全環柵(GAA，gate all around)懸空矽(SON，silicon on nothing)電晶體、多獨立閘極FET(MIGET，multiple independent gate FET)、三閘極FET、Π閘極FET和Ω-FET、四閘極FET、圓柱形FET或多橋/堆疊納米線FET。
電晶體600的閘極電介質層604可以具有被設計為適應施加到電晶體的電壓的厚度。在一些實施方式中，在HV電路406中的電晶體600的電介質厚度可以在20nm與100nm之間(例如，20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm，29nm、30nm、31nm、32nm、33nm、34nm、35nm、36nm、37nm、38nm、39nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm，由這些值中的任何一個值為下限所界定的任何範圍、或者在由這些值中的任何兩個值所限定的任何範圍中)。應當理解，該厚度可以與施加到HV電路406的HV電壓範圍相稱，如上文詳細描述的，例如大於3.3V(例如，在5V與30V之間)。
在一些實施方式中，電晶體600的溝道可以具有溝道長度L和溝道寬度W，如圖6A所示。在一些實施方式中，溝道長度L可以大於1微米。在一些實施方式中，溝道寬度W可以大於500納米。
閘極堆疊體(包括閘極導電層602和閘極電介質層604)可以是階梯結構，如圖6A和圖6B所示。電晶體600的閘極堆疊體可以包括具有不同高度的頂表面的至少兩個翼部。在一些實施方式中，在溝道區域B上方的閘極堆疊體和在溝道區域B外部的閘極堆疊體可以具有頂表面的各個高度。在一些實施方式中，如圖6B所示，在兩個翼部之間的高度差H可以在50納米到200納米之間。
換句話說，閘極堆疊體或閘極導電層602可以包括具有不同高度的至少兩個不同的頂表面。形成在電晶體600的溝道區域B上方的閘極堆疊體的第一頂表面603高於在電晶體600的溝道區域B外部的閘極堆疊體的第二頂表面605。在一些實施方式中，形成在電晶體600的溝道區域B上方的閘極堆疊體的第一頂表面603比在電晶體600的溝道區域B外部的閘極堆疊體的第二頂表面605高50納米至200納米。
結果，閘極堆疊體不僅位於溝道區域B上方，而且還覆蓋了溝道的側面的部分，這增強了對電晶體的溝道區域B的控制，從而提高了電晶體的體效應。
圖7-9示出了根據本公開的一些方面的用於形成3D記憶體器件500的製造製程。圖10-11示出了根據本公開的一些方面的用於形成3D記憶體器件500的方法1000的流程圖。為了更好地描述本公開，將一起描述圖7-9中的3D記憶體器件500的截面圖和圖10-11中的方法1000。應當理解，方法1000 中所示的操作不是窮舉的，並且可以在任何所示操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以不同於圖7-9和圖10-11所示的循序執行。
如圖7和圖10中的操作1002所示，包括至少一個電晶體600的週邊電路104形成在基板102上。在一些實施方式中，多個電晶體600可以形成在基板102上。基板102可以是具有單晶矽的矽基板。電晶體600形成在基板102的一側上。電晶體600可以透過多種製程形成，所述製程包括但不限於光刻、幹法/濕法蝕刻、薄膜沉積、熱生長、注入、化學機械拋光(CMP，chemical mechanical polishing)、以及任何其他合適的製程。在一些實施方式中，透過離子注入和/或熱擴散在基板102中形成摻雜區，摻雜區例如用作阱，例如半導體主體608，以及電晶體的源極/汲極區域。在一些實施方式中，也透過濕法/幹法蝕刻和薄膜沉積在基板102中形成隔離區(例如，STI)。
在一些實施方式中，如圖11所示，操作1002可以包括操作1006至1012。如圖11的操作1006所示，閘極電介質層604形成在半導體主體608上。在一些實施方式中，閘極電介質層604可以透過一種或多種薄膜沉積製程形成，薄膜沉積製程包括但不限於化學氣相沉積(CVD，chemical vapor deposition)、物理氣相沉積(PVD，physical vapor deposition，)、原子層沉積(ALD，atomic layer deposition)、或其任意組合。
然後，如圖11的操作1008所示，在基板102中形成溝槽隔離結構502以限定電晶體600的有源區。溝槽隔離結構502形成在半導體主體608的兩個側面上，並且半導體主體608的頂表面高於溝槽隔離結構502的頂表面。
半導體主體608與溝槽隔離結構502之間的高度差可以在溝槽隔離結構502的形成期間形成。在基板102中形成溝槽並且用電介質材料填充溝槽之後，可以執行CMP和蝕刻製程。可以執行CMP製程使半導體主體608和溝槽隔離結構502的頂表面共面，並且蝕刻製程還可以去除溝槽隔離結構502的頂部的部分，以便使溝槽隔離結構502的頂表面低於半導體主體608的頂表面。在一些實施方式中，蝕刻製程可以使溝槽隔離結構502的頂表面比半導體主體608的頂表面低50納米至200納米。
如圖11的操作1010所示，在閘極電介質層604上形成閘極導電層602。因為在溝槽隔離結構502的頂表面與半導體主體608的頂表面之間存在高度差，因此在閘極電介質層604上形成閘極導電層602之後，閘極導電層602可以具有階梯結構。在一些實施方式中，閘極導電層602包括多晶矽。
然後，如圖11的操作1012所示，執行注入操作以形成電晶體600的源極和汲極606。電晶體600的溝道區域限定在源極和汲極606之間以及半導體主體608中的閘極導電層602之下。閘極導電層602的階梯結構包括在溝道區域上方的第一頂表面和在溝道區域外部的第二頂表面，在溝道區域上方的閘極導電層602的第一頂表面形成為高於在溝道區域外部的閘極導電層602的第二頂表面。在一些實施方式中，在溝道區域上方的閘極導電層602的第一頂表面形成為比在溝道區域外部的閘極導電層602的第二頂表面高50納米至200納米。
在一些實施方式中，電晶體600在高電壓(HV)電位下操作。在一些實施方式中，電晶體600在3.3伏至20伏之間操作。在一些實施方式中， 電晶體600在5伏以上操作。在一些實施方式中，電晶體600的溝道長度大於1微米。在一些實施方式中，電晶體600的溝道寬度大於500納米。
在形成週邊電路104之後，記憶體單元陣列106形成在週邊電路104上。在一些實施方式中，記憶體單元陣列106可以形成在週邊電路104上，或者可以形成在另一基板上並且鍵合到週邊電路104，如圖8和圖9所示，此處對其不做限定。
圖12示出了根據本公開的一些方面的具有記憶體器件的系統1200的框圖。系統1200可以是行動電話、臺式電腦、膝上型電腦、平板電腦、車載電腦、遊戲控制台、印表機、定位設備、可穿戴電子設備、智慧感測器、虛擬實境(VR，virtual reality)設備、增強現實(AR，Augmented Reality)設備，或其中具有儲存器的任何其他合適的電子設備。如圖12所示，系統1200可以包括主機1208和記憶體系統1202，記憶體系統1202具有一個或多個記憶體器件1204和記憶體控制器1206。主機1208可以是電子設備的處理器，例如中央處理單元(CPU，central processing unit)，或片上系統(SoC，system-on-chip)，例如應用處理器(AP，application processor)。主機1208可以被配置為向記憶體器件1204發送資料或從記憶體器件1204接收資料。
記憶體器件1204可以是本文所公開的任何記憶體器件，例如3D記憶體器件100和500。在記憶體器件1204的週邊電路中的電晶體可以包括具有階梯形狀的閘極堆疊體，使得可以增強對電晶體的阱區域(溝道區域)的控制以提高電晶體的體效應。結果，可以進一步提高3D記憶體器件的週邊電路中的電晶體的操作速度。
根據一些實施方式，記憶體控制器1206耦合到記憶體器件1204和主機1208，並且被配置為控制記憶體器件1204。記憶體控制器1206可以管理存儲在記憶體器件1204中的資料，並且與主機1208通信。在一些實施方式中，記憶體控制器1206被設計為用於在低占空比環境中操作，如安全數位(SD，secure digital)卡、緊湊型快閃記憶體(CF，compact Flash)卡、通用串列匯流排(USB，universal serial bus)快閃記憶體驅動器、或用於在諸如個人計算器、數位相機、行動電話等的電子設備中使用的其他介質。在一些實施方式中，記憶體控制器1206被設計為用於在高占空比環境SSD或嵌入式多媒體卡(eMMC，embedded multi-media-card)中操作，SSD或eMMC用作諸如智慧型電話、平板電腦、膝上型電腦等的移動設備的資料儲存器以及企業存儲陣列。記憶體控制器1206可以被配置為控制記憶體器件1204的操作，例如讀取、擦除和程式設計操作。在一些實施方式中，記憶體控制器1206被配置為透過第一週邊電路和第二週邊電路控制記憶體單元陣列。記憶體控制器1206還可以被配置為管理關於存儲在或要存儲在記憶體器件1204中的資料的各種功能，包括但不限於故障區塊管理、垃圾收集、邏輯到物理位址轉換、損耗均衡等。在一些實施方式中，記憶體控制器1206還被配置為處理關於從記憶體器件1204讀取的或者被寫入到記憶體器件1204的資料的除錯碼(ECC，error correction code)。記憶體控制器1206還可以執行任何其他合適的功能，例如，格式化記憶體器件1204。記憶體控制器1206可以根據特定通信協定與外部設備(例如，主機1208)通信。例如，記憶體控制器1206可以透過各種介面協定中的至少一種與外部設備通信，介面協定例如USB協定、MMC協定、週邊部件互連(PCI，peripheral component interconnection，)協定、PCI高速(PCI-E)協定、高級技術附件(ATA， advanced technology attachment)協定、串列ATA協定、並行ATA協定、小型電腦小型介面(SCSI，small computer small interface)協定、增強型小型磁片介面(ESDI，enhanced small disk interface)協定、集成驅動電子設備(IDE，integrated drive electronics)協定、Firewire協定等。
記憶體控制器1206和一個或多個記憶體器件1204可以集成到各種類型的存放裝置中，例如，包括在相同封裝(例如，通用快閃記憶體存儲(UFS，universal Flash storage)封裝或eMMC封裝)中。也就是說，記憶體系統1202可以實施並且封裝到不同類型的終端電子產品中。在如圖13A中所示的一個示例中，記憶體控制器1206和單個記憶體器件1204可以集成到記憶體卡1302中。記憶體卡1302可以包括PC卡(PCMCIA(personal computer memory card international association)，個人電腦記憶體卡國際協會)、CF卡、智能媒體(smart media，SM)卡、記憶體棒、多媒體卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。記憶體卡1302還可以包括將記憶體卡1302與主機(例如，圖12中的主機1208)耦合的記憶體卡連接器1304。在如圖13B中所示的另一示例中，記憶體控制器1206和多個記憶體器件1204可以集成到SSD 1306中。SSD 1306還可以包括將SSD 1306與主機(例如，圖12中的主機1208)耦合的SSD連接器1308。在一些實施方式中，SSD 1306的存儲容量和/或操作速度大於記憶體卡1302的存儲容量和/或操作速度。
可以容易地修改具體實施方式的前述描述和/或使其適於各種應用。因此，基於本文呈現的教導和指導，這樣的適應和修改旨在處於所公開的實施方式的等同變換的含義和範圍內。
本公開的廣度和範圍不應受上述示例性實施方式中的任一個示例性實施方式的限制，而應僅根據所附權利要求及其等同物來定義。
502:溝槽隔離結構
600:電晶體
602:閘極導電層
606:源極和汲極
608:半導體主體
610:半導體層
AA':線
L:溝道長度
W:溝道寬度

Claims (17)

  1. 一種三維(3D)記憶體器件，包括：基板；週邊電路，設置在所述基板上；記憶體堆疊體，設置在所述週邊電路上方，並且包括多個導電層/電介質層對；以及多個記憶體串，所述記憶體串中的每個記憶體串延伸穿過所述記憶體堆疊體，其中，所述週邊電路至少包括設置在所述基板上的電晶體，並且所述電晶體包括閘極堆疊體，其中，所述電晶體的所述閘極堆疊體包括階梯結構，並且所述電晶體的操作電壓高於5伏，其中，所述閘極堆疊體的所述階梯結構包括在所述電晶體的溝道區域上方的第一頂表面以及在所述電晶體的所述溝道區域外部的第二頂表面，並且所述第一頂表面高於所述第二頂表面。
  2. 如請求項1所述的三維(3D)記憶體器件，其中，所述閘極堆疊體的所述第一頂表面比所述閘極堆疊體的所述第二頂表面高50納米至200納米。
  3. 如請求項1或2中任一項所述的三維(3D)記憶體器件，其中，所述電晶體的溝道長度大於1微米。
  4. 如請求項1或2中任一項所述的三維(3D)記憶體器件，其中，所述電晶體的溝道寬度大於500納米。
  5. 如請求項1或2中任一項所述的三維(3D)記憶體器件，其中，所述電晶體還包括溝槽隔離結構以及在所述閘極堆疊體之下的半導體主體，並且所述半導體主體的頂表面高於所述溝槽隔離結構的頂表面。
  6. 如請求項5所述的三維(3D)記憶體器件，其中，所述半導體主體的所述頂表面比所述溝槽隔離結構的所述頂表面高50納米至200納米。
  7. 如請求項1或2中任一項所述的三維(3D)記憶體器件，其中，所述閘極堆疊體包括多晶矽。
  8. 一種三維(3D)記憶體器件系統，包括：被配置為存儲資料的三維(3D)記憶體器件，所述3D記憶體器件包括：基板；週邊電路，設置在所述基板上；記憶體堆疊體，設置在所述週邊電路上方，並且包括多個導電層/電介質層對；以及多個記憶體串，所述記憶體串中的每個記憶體串延伸穿過所述記憶體堆疊體，其中，所述週邊電路至少包括設置在所述基板上的電晶體，並且所述電晶體包括閘極堆疊體，其中，所述電晶體的所述閘極堆疊體包括階梯結構，並且所述電晶體的操作電壓高於5伏，其中所述階梯結構包括在所述電晶體的溝道區域上方的第一頂表面以及在所述電晶體的所述溝道區域外部的第二頂表面，並且所述第一頂表面高於所述第二頂表面；以及 記憶體控制器，耦合到所述3D記憶體器件，並且被配置為透過所述週邊電路控制所述多個記憶體串的操作。
  9. 一種用於形成三維(3D)記憶體器件的方法，包括：在基板上形成至少包括電晶體的週邊電路，包括：在所述基板上的半導體主體上形成閘極電介質層；在所述基板中形成溝槽隔離結構，以限定所述電晶體的有源區，其中，所述溝槽隔離結構形成在所述半導體主體的兩個側面上，並且所述半導體主體的頂表面高於所述溝槽隔離結構的頂表面；在所述閘極電介質層上形成閘極導電層，其中所述閘極導電層形成階梯結構，所述階梯結構包括在所述溝道區域上方的第一頂表面以及在所述溝道區域外部的第二頂表面，並且所述閘極導電層的在所述溝道區域上方的所述第一頂表面形成為高於所述閘極導電層的在所述溝道區域外部的所述第二頂表面；以及執行注入操作以形成所述電晶體的第一端子和第二端子，並且在所述半導體主體中限定所述電晶體的在所述第一端子與所述第二端子之間的溝道區域；以及在所述週邊電路上形成記憶體單元陣列。
  10. 如請求項9所述的用於形成三維(3D)記憶體器件的方法，其中，在所述基板中形成所述溝槽隔離結構以限定所述電晶體的所述有源區包括：在所述半導體主體的兩個側面上的所述基板中形成溝槽； 在所述溝槽中形成隔離層；以及去除所述隔離層的頂部部分，以形成所述溝槽隔離結構，並且使所述半導體主體的所述頂表面高於所述溝槽隔離結構的所述頂表面。
  11. 如請求項10所述的用於形成三維(3D)記憶體器件的方法，其中，去除所述隔離層的所述頂部部分以形成所述溝槽隔離結構包括：執行平坦化操作以去除所述隔離層的所述頂部部分；以及對所述隔離層的頂表面執行蝕刻操作。
  12. 如請求項9所述的用於形成三維(3D)記憶體器件的方法，其中，所述半導體主體的所述頂表面形成為比所述溝槽隔離結構的所述頂表面高50納米至200納米。
  13. 如請求項9所述的用於形成三維(3D)記憶體器件的方法，其中，所述閘極導電層的所述第一頂表面形成為比所述閘極導電層的所述第二頂表面高50納米至200納米。
  14. 如請求項9-13中任一項所述的用於形成三維(3D)記憶體器件的方法，其中，所述電晶體的操作電壓高於5伏。
  15. 如請求項9-13中任一項所述的用於形成三維(3D)記憶體器件的方法，其中，所述電晶體的溝道長度大於1微米。
  16. 如請求項9-13中任一項所述的用於形成三維(3D)記憶體器件的方法，其中，所述電晶體的溝道寬度大於500納米。
  17. 如請求項9-13中任一項所述的用於形成三維(3D)記憶體器件的方法，其中，所述閘極導電層包括多晶矽。
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