TW201735364A - 鰭式場效電晶體及其製造方法 - Google Patents

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Abstract

一種鰭式場效電晶體的製造方法包含形成隔離區延伸至半導體基材內，及使隔離區內縮。介於隔離區之間的半導體基材之一部分突出至高於隔離區，以形成半導體鰭片。形成虛擬閘極電極覆蓋半導體鰭片的中間部分，而半導體鰭片的末端部分不被虛擬閘極電極覆蓋。虛擬閘極電極包含虛擬閘極電極下部分及虛擬閘極電極上部分，其中虛擬閘極電極上部分包含在虛擬閘極電極下部分上方的多晶矽。虛擬閘極電極下部分及虛擬閘極電極上部分是由不同材料所形成。源/汲極區係形成在虛擬閘極電極的相對側上。取代閘極電極係替換為虛擬閘極電極。

Description

鰭式場效電晶體及其製造方法
本揭露是關於鰭式場效電晶體的形成方法，特別是關於虛擬閘極的形成方法。
在積體電路(Integrated Circuit，IC)材料及設計的技術進步下，已生產許多世代的IC，且每一世代都比前一代具有較小及更複雜的電路。在IC進化的過程中，功能密度(例如：單位晶片面積之內連接的裝置數)通常隨著幾何尺寸的減少而增加。尺度縮小製程提供了增加生產效率及減少相關成本的效益。
上述尺度縮小製程也增加製造及生產IC的複雜度，且為了實現這些進展，須要進行IC製程及製造等研發。舉例而言，已引進鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)取代平面電晶體。FinFETs的結構及製作FinFETs的方法正進行開發。
本揭露之一態樣提供一種鰭式場效電晶體的製造方法，包含形成隔離區延伸至半導體基材內，且使隔離區 內縮。半導體基材介於隔離區之間的一部分突出至高於隔離區，以形成半導體鰭片。形成虛擬閘極電極覆蓋半導體鰭片之中間部分，且半導體鰭片之末端部分未被虛擬閘極電極覆蓋。虛擬閘極電極包含虛擬閘極電極下部分及虛擬閘極電極上部分，其中虛擬閘極電極上部分包含在虛擬閘極電極下部分上方的多晶矽。虛擬閘極電極下部分及虛擬閘極電極上部分是由不同材料所形成。源/汲極區係形成在虛擬閘極電極的相對側。取代閘極電極係替換為虛擬閘極電極。
本揭露之另一態樣提供一種鰭式場效電晶體的製造方法，包含形成虛擬氧化物層與半導體鰭片之上表面及側壁接觸；形成虛擬閘極電極下層在虛擬氧化層上；平坦化虛擬閘極電極下層；以及形成虛擬閘極電極上層在平坦化的虛擬閘極電極下層上。虛擬閘極電極上層包含多晶矽。方法更包含進行第一蝕刻步驟，以利用第一蝕刻氣體蝕刻虛擬閘極電極上層，及進行第二蝕刻步驟，以利用與第一蝕刻氣體不同之第二蝕刻氣體蝕刻虛擬閘極電極下層。結合虛擬閘極電極上層及虛擬閘極電極下層之剩餘部分，以形成虛擬閘極電極。方法更包含閘極間隙壁形成在虛擬閘極電極的相對側壁上；內層介電層形成在虛擬閘極電極的相對側上；以及取代閘極係替換為虛擬閘極電極。
本揭露之又一態樣提供一種鰭式場效電晶體，包含半導體基材、延伸至半導體基材內的隔離區及介於隔離區之相對側的半導體鰭片。半導體鰭片係高於隔離區的上表面。裝置更包含在半導體鰭片之上表面及相對側上的閘極堆 疊，以及與閘極堆疊之側壁接觸的閘極間隙壁。閘極間隙壁包含下部分以及在下部分上方的上部分，其中下部分具有與閘極堆疊之側壁接觸的第一內緣。上部分具有與閘極堆疊之側壁接觸的第二內緣，且第一內緣與第二內緣不對齊。
10‧‧‧箭頭
20‧‧‧基材
21‧‧‧抗擊穿佈植區
22‧‧‧磊晶半導體層
24‧‧‧墊氧化層
26‧‧‧硬罩幕
28‧‧‧溝渠
30‧‧‧半導體片
32‧‧‧隔離區/淺溝渠隔離區
34‧‧‧半導體鰭片
36‧‧‧虛擬氧化物
36’‧‧‧虛線
38‧‧‧虛擬閘極電極層
38A/38B‧‧‧虛擬閘極電極層
39‧‧‧墊氧化層
40‧‧‧硬罩幕
41‧‧‧光阻
46‧‧‧虛擬閘極電極
46A/46B‧‧‧虛擬閘極電極下/上部分
46A’/46A”‧‧‧虛線
48‧‧‧閘極間隙壁
48A/48B‧‧‧閘極間隙壁下/上部分
50‧‧‧鰭片間隙壁
52‧‧‧源/汲極區
54‧‧‧內層介電層
55‧‧‧蝕刻中止層
56‧‧‧凹陷
60‧‧‧取代閘極堆疊
62‧‧‧閘極介電材料
64‧‧‧取代閘極電極
66‧‧‧鰭式場效電晶體
400‧‧‧方法
402‧‧‧在基材上進行抗擊穿佈植步驟
404‧‧‧形成磊晶半導體層在基材之上
406‧‧‧形成淺溝渠隔離區
408‧‧‧使淺溝渠隔離區內縮，以形成半導體鰭片
410‧‧‧形成第一虛擬閘極電極層及第二虛擬閘極電極層
412‧‧‧圖案化虛擬閘極電極層
414‧‧‧形成閘極間隙壁及鰭片間隙壁
416‧‧‧成長源/汲極區
418‧‧‧形成蝕刻中止層及內層介電層
420‧‧‧移除虛擬閘極電極
422‧‧‧形成取代閘極
α1‧‧‧傾斜角度
T1‧‧‧厚度
T2‧‧‧厚度
根據以下詳細說明並配合附圖閱讀最能理解本揭露的態樣。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1]至[圖15]係根據一些實施例在形成FinFET的中間階段的透視圖及剖面圖。
[圖16A]至[圖23B]係繪示根據一些實施例之FinFET之取代閘極的剖面圖。
[圖24]至[圖28]係根據一些實施例在形成FinFET的中間階段的透視圖及剖面圖。
[圖29A]至[圖31B]係繪示根據一些實施例之FinFET之取代閘極的剖面圖。
[圖32]係繪示根據一些實施例形成FinFETs的流程圖。
以下揭露提供許多不同實施例，或例示，以建置發明的不同特徵。以下敘述之成份及排列方式的特定例示 是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵及第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵及第二特徵之間，以致第一特徵及第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種例示中會重複元件符號及/或字母。此重複的目的是為了簡化及明確，並不表示所討論的各種實施例及/或配置之間有任何關係。
再者，空間相對性用語，例如「下方(underlying)」、「在...之下(below)」、「低於(lower)」、「上方(overlying)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵及其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
根據各種例示的實施例提供鰭式場效電晶體(Fin Field-Effect Transistors，FinFETs)及其形成方法。以圖說明形成FinFETs的中間階段。討論實施例的變化。透過各種示意圖及說明的實施例，類似的參考數字是用來標示類似的元件。
圖1至圖15係繪示根據一些實施例形成FinFET之中間步驟的透視圖及剖面圖。圖1至圖15所示之步驟亦以圖表繪示在圖32所示之流程圖400內。在後續討論 中，圖1至圖15所示之製程步驟會參考圖32的製程步驟討論。
圖1係繪示基材20的透視圖，此基材20為半導體晶圓的一部分。基材20為半導體基材，例如：矽基材、碳化矽基材、絕緣層上覆矽基材或由其他半導體材料形成的基材。基材20可用p型或n型雜質做輕摻雜。在基材20的上部分進行抗擊穿(Anti-Punch-Through，APT)佈植(以箭頭10繪示)，以形成APT區21。個別的步驟如圖32的流程圖內的步驟402所示。在APT佈植時植入的摻質之導電型與個別之FinFET所形成的源/汲極區(未繪示)的導電型為相反。APT層21延伸至後續形成的源/汲極區之下，源/汲區係在後續步驟中形成的FinFET內，且用來減少從源/汲區至基材20的滲漏。根據一些例示的實施例，APT層21內的摻雜濃度範圍介於1.0x1018/cm3至1.0x1019/cm3。為了簡化，後續圖示中不再繪示APT區21。
請參閱圖2，透過磊晶成長磊晶半導體層22在基材20上。個別的步驟如圖32的流程圖內的步驟404所示。在所有敘述中，磊晶半導體層22及基材20的結合也可當作是半導體基材。磊晶半導體層22可包含矽鍺、碳化矽或矽(不受鍺及碳約束的)。當磊晶半導體層22由矽鍺形成時，鍺的比例(原子比例)可介於25%至35%，然而可使用更高或更低的鍺比例。不過，須理解的是，通篇敘述中所列舉的數值僅為例示，且可變化為不同數值。
形成墊氧化層24及硬罩幕26在磊晶半導體層 22上。根據本揭露的一些實施例，墊氧化層24是由氧化矽所形成，且係藉由氧化半導體層22的表面層所形成。硬罩幕26是由氮化矽、氮氧化矽、碳化矽、碳氮化矽等所形成。
接著，如圖3所示，硬罩幕26、墊氧化層24、半導體層22及基材20被圖案化以形成溝渠28。因此，形成半導體片30。溝渠28延伸至半導體層22及基材20，並具有彼此平行的縱向方向。
再著，如圖4所示，在溝渠28內(圖3)形成隔離區32，且隔離區32可選擇性地當作淺溝渠隔離(Shallow Trench Isolation，STI)區。個別的步驟如圖32的流程圖內的步驟406所示。形成包含以介電層填充溝渠28，舉例而言，利用易流動化學氣相沉積法(Flowable Chemical Vapor Deposition，FCVD)，並進行化學機械研磨(Chemical Mechanical Polish，CMP)，以使介電材料的上表面及硬罩幕26的上表面或隔離區32的上表面平等。在CMP之後，移除硬罩幕26及墊氧化層24(圖3)。
然後，如圖5所示，使STI區32內縮，以使製得之STI區32的上表面低於半導體片30的上表面。個別的步驟如圖32的流程圖內的步驟408所示。在所有敘述中，半導體片30的上部分可當作是半導體鰭片34，其中上部分是高於STI區32的上表面，而低於STI區32之上表面的半導體片30的下部分仍維持作為半導體片30。
圖6繪示虛擬氧化物(dummy oxide)(虛擬閘極介電材料)36的形成，根據一些實施例，虛擬氧化物36包含 氧化矽。透過沉積或氧化半導體鰭片34的表面層，以形成虛擬氧化物36。因此，虛擬氧化物36可以或不延伸至STI區32的上表面上。
圖7繪示虛擬閘極電極層38的二步驟形成，包含虛擬閘極電極層38A及38B，共同當作閘極電極層38。個別的步驟如圖32的流程圖內的步驟410所示。根據本揭露的一些實施例，在第一步驟中，形成虛擬閘極電極層38A。虛擬閘極電極層38A是利用填充能力優於多晶矽的材料之方法所形成。根據本揭露的一些實施例，虛擬閘極電極層38A是利用原子層沉積氮化矽所形成。根據另一實施例，虛擬閘極電極層38A是由包含碳的旋轉塗佈碳所形成。根據再一實施例，虛擬閘極電極層38A是由包含氧化物的旋塗式玻璃所形成。因此，所製得的虛擬閘極電極層38A是沒有接縫且無孔洞的。
形成虛擬閘極電極層38A之最低高度高於虛擬氧化物36之上表面。然後，進行平坦化(例如CMP)以使虛擬閘極電極層38A的上表面平坦。接著，形成虛擬閘極電極層38B在虛擬閘極電極層38A上，且虛擬閘極電極層38B是利用不同於虛擬閘極電極層38A的材料所形成。根據本揭露的一些實施例，虛擬閘極電極層38B是由多晶矽形成，且可利用例如爐管化學氣相沉積法(furnace chemical vapor deposition)形成。虛擬閘極電極層38B的上表面及下表面實質上為平坦的。
在形成之後，如圖8至圖10A所示，虛擬閘極電 極層38A及38B在二步驟圖案化製程中被圖案化。個別的步驟如圖32的流程圖內的步驟412所示。圖8至圖10A所示之剖面圖是由圖7包含線8-8的垂直平面而得。請參閱圖8，根據本揭露的一些實施例，在圖案化之前，形成墊氧化層39及硬罩幕40，並且係用與墊氧化層24及硬罩幕26(圖3)實質相同的材料。接著形成並圖案化光阻41。圖8中，虛線36’係繪示以標示虛擬氧化物36之上表面的位置。
硬罩幕40及墊氧化層39接著被圖案化。圖9所示為移除光阻41後所得的結構。圖9亦繪示利用非等向性蝕刻法(anisotropic etching method)對虛擬閘極電極層38B進行蝕刻。虛擬閘極電極層38B的剩餘部分在下述中做為虛擬閘極電極部分46B。圖9所示的步驟可當作形成虛擬閘極的第一蝕刻。當虛擬閘極電極層38B是由多晶矽形成，蝕刻氣體的選擇可取決於虛擬閘極電極層38B的材料，且可包含氯(Cl2)及氮(N2)的混合物，或氟(F2)及氮(N2)的混合物。
圖10A繪示形成虛擬閘極電極的第二蝕刻步驟。圖9所示之虛擬閘極電極層38A可利用適合蝕刻虛擬閘極電極層38A的蝕刻氣體進行蝕刻圖案化。蝕刻氣體可以與用來蝕刻虛擬閘極電極層38B的蝕刻氣體相同或不同，取決於虛擬閘極電極層38A的材料。舉例而言，當虛擬閘極電極層38A是由氮化矽所形成，則可利用氟化氫(HF)氣體。當虛擬閘極電極層38A是由(旋轉塗佈)碳所形成，則可利用氧(O2)。虛擬閘極電極層38A的剩餘部分在下述中做為虛擬閘 極電極部分46A。虛擬閘極電極部分46A及46B在下述中可共同當作是虛擬閘極電極46。在形成虛擬閘極電極46之後，如圖10A所示，暴露出STI區32的上表面，且也暴露出虛擬氧化物36。須理解的是，半導體鰭片34及虛擬氧化物36是與所繪示的STI區32在不同的平面上。
請再參閱圖10A，由於虛擬閘極電極層38A和虛擬閘極電極層38B(圖8及圖9)比虛擬閘極電極部分46A和虛擬閘極電極部分46B(圖10A及圖10B)更難蝕刻(因為材料本身的緣故)，故選擇具有強蝕刻效果之個別的蝕刻氣體。因此，虛擬閘極電極部分46A的側壁由虛擬閘極電極部分46B各自的邊緣內縮。因為前述蝕刻氣體蝕刻虛擬閘極電極部分46B的速率較低，而前述蝕刻氣體蝕刻虛擬閘極電極層38A的效果較強。虛線46A’係繪示虛擬閘極電極部分46A各自的邊緣。再者，虛擬閘極電極部分46A被虛線46A”標示的邊緣在剖面圖中為筆直者，係為傾斜的(例如：具有的傾斜角度α1小於85°)。虛擬閘極電極部分46B也是實質為垂直的(例如：具有的傾斜角度α2大於88°且小於或等於90°)。在圖10A，根據一些實施例，傾斜角度α2大於傾斜角度α1，其差異大於3°且可介於3°及10°之間。圖10B繪示圖10A所示之相同結構的透視圖。
請參閱圖11，在蝕刻步驟中，移除虛擬氧化物36沒有被虛擬閘極電極46覆蓋的暴露部分。接著，如圖12所示，進行複數個製程步驟。首先，形成閘極間隙壁48及鰭片間隙壁50。個別的步驟如圖32的流程圖內的步驟414 所示。形成閘極間隙壁48在虛擬閘極電極46的側壁。根據本揭露的一些實施例，藉共形沉積介電層形成閘極間隙壁48及鰭片間隙壁50，然後進行非等向性蝕刻以移除介電層的水平部分，以留下介電層的垂直部分。根據一些實施例，閘極間隙壁48及鰭片間隙壁50由氮化矽形成，且具有單層結構。根據另一些實施例，閘極間隙壁48及鰭片間隙壁50具有包含複數層的複合材料。舉例而言，閘極間隙壁48包含氧化矽層以及在氧化矽層上的氮化矽層。虛擬閘極電極46及閘極間隙壁48覆蓋每一個半導體鰭片34的中間部分，留下兩端的部分沒有覆蓋。
在後續步驟中，以例如乾式蝕刻或濕式蝕刻步驟對半導體鰭片34之末端部分(請參閱圖11)進行蝕刻。接著，藉由從被蝕刻之半導體鰭片34的末端部分留下之凹陷選擇性成長半導體材料，以形成磊晶區(源/汲極區)52。個別的步驟如圖32的流程圖內的步驟416所示。根據本揭露的一些實施例，源/汲極區52的形成包含磊晶成長。如圖12所繪示，由於鰭片間隙壁50剩下之部分的阻擋，在源/汲極區非水平成長時，源/汲極區52先垂直成長。在介於鰭片間隙壁50之相對部分的凹陷被完全填充後，源/汲極區52開始垂直及水平地成長。在圖12中，源/汲極區52的上部分繪示成具有圓形的外表面。根據另一些實施例，源/汲極區的上部分具有傾斜的刻面。
根據一些製得的FinFET為n型FinFET的例示實施例，源/汲極區52包含磷化矽(SiP)或摻雜磷的碳化矽 (SiCP)。根據另一些製得的FinFET為p型FinFET的例示實施例，源/汲極區52包含矽鍺，以及在磊晶期間原位摻雜之如硼或銦的p型雜質。
接著，如圖13所示，共形地形成蝕刻中止層55覆蓋圖12所示之結構。然後形成內層介電層(Inter-Layer Dielectric，ILD)54。個別的步驟如圖32的流程圖內的步驟418所示。進行CMP以使ILD54、硬罩幕40(圖12)及閘極間隙壁48之上表面的高度彼此相同。接著，蝕刻虛擬閘極電極46，以形成如圖13及圖14所示之凹陷56。凹陷56係介於相對的閘極間隙壁48之間。個別的步驟如圖32的流程圖內的步驟420所示。蝕刻步驟包含二階段，請參閱圖13，蝕刻虛擬閘極電極部分46B(圖12)，利用如圖9所示之步驟中類似的蝕刻氣體，以製成凹陷56。另外，可使用濕式蝕刻，例如，利用氫氟酸水溶液。
在後續步驟中，蝕刻虛擬閘極電極部分46A(圖13)，例如，利用如圖10A所示之蝕刻步驟中類似的蝕刻氣體。所製得的結構如圖14所示。另外，可利用濕式蝕刻，例如，當虛擬閘極電極部分46A包含氮化矽時，使用磷酸水溶液。凹陷56因而往下延伸至STI區32。在蝕刻虛擬閘極電極部分46A之後，經由凹陷56而暴露出虛擬氧化物36(未繪示於圖14，請參閱圖6)。
在後續步驟中，蝕刻暴露的虛擬氧化物36，暴露出半導體鰭片34的中間部分(未繪示於圖14)。接著，如圖15所示，在凹陷56內形成取代閘極堆疊60。個別的步驟 如圖32的流程圖內的步驟422所示。取代閘極堆疊60包含複數個介電層，以形成取代閘極介電層62，及複數個導體層，以形成取代閘極電極64。根據一些實施例，閘極介電層62的形成包含形成界面(介電)層，然後形成高介電常數介電層在界面層上。界面層包含氧化矽，其中氧化矽的形成係以化學溶液處理半導體鰭片34的暴露表面，以致半導體鰭片34被氧化而形成化學氧化物(氧化矽)。然後高介電常數介電層沉積在界面層上。根據一些實施例，高介電常數介電層的介電常數值(k值)大於7.0，且包含金屬氧化物或Hf、Al、Zr、La的矽化物及其類似物。
形成取代閘極電極64在取代閘極介電材料62上。取代閘極電極64包括含有金屬的材料，如TiN、TaN、TaC、Co、Ru、Al、Cu、W、其中的組合或其中的多層。在閘極介電材料62及閘極電極64形成之後，進行如CMP的平坦化，以移除在ILD54上的閘極介電材料及閘極電極的多餘部分。因而形成FinFET66。
圖16A至圖23B繪示圖15中FinFET66之一些部分的剖面圖。圖16A、圖17A、圖18A、圖19A、圖20A、圖21A、圖22A及圖23A是由包含圖15內的A-A線的垂直平面所得，而圖16B、圖17B、圖18B、圖19B、圖20B、圖21B、圖22B及圖23B是由包含圖15內的B-B線的垂直平面所得。在圖17A至圖23B其中每一者內，閘極間隙壁48具有上部分48B及下部分48A，其中介於下部分48A及上部分48B之接合點的高度與虛擬閘極電極部分46A及46B彼此 結合的高度相同。根據這些實施例，介於閘極間隙壁部分48A及48B的結合點的高度係高於半導體鰭片34的上表面。
圖16A及圖16B的實施例中，圖10B及圖11內的虛擬閘極電極46具有垂直的邊緣，而虛擬閘極電極部分46A的邊緣是垂直地對準(相連接)虛擬閘極電極部分46B個別的邊緣。除此之外，當如圖13及圖14所示之對虛擬閘極電極部分46A及46B進行蝕刻，面對凹陷56之閘極間隙壁48的內表面部分由於高蝕刻選擇性，而實質上不被用於圖13及圖14之步驟的蝕刻劑所蝕刻，或對上部分48B及下部分48A蝕刻相同量。相應地，在圖16A及圖16B中，閘極間隙壁的上部分48B及下部分48A具有相同厚度。
在圖16A及圖16B中，閘極間隙壁上部分48B及閘極堆疊60的側壁形成第一界面，而閘極間隙壁下部分48A及閘極堆疊60的側壁形成第二界面，其中第一界面及第二界面在剖面圖中實質上對齊至相同的垂直線上(及相同的垂直平面)。在圖17A至圖23B中，第一界面及第二界面實質上不在相同直線上，且不在相同垂直平面。
圖17A及圖17B繪示的實施例中，圖10B及圖11中的虛擬閘極電極46具有垂直的邊緣，而虛擬閘極電極部分46A的邊緣相對於虛擬閘極電極部分46B個別的邊緣內縮。此導致閘極間隙壁48之下部分48A向著取代閘極60的垂直中心線內縮。因而形成一階梯結構，其中階梯結構包含下部分48A的內緣、上部分48B的內緣及上表面48C。除此之外，在圖17A及圖17B中，如上述的相同原因，閘極間 隙壁48之上部分48B的厚度T1及下部分48A的厚度T2實質上彼此相等(例如：差異小於厚度T1的10%)。
圖17A及圖17B繪示取代閘極介電材料62及取代閘極電極64的例示。在圖18A至圖23B中，未繪示取代閘極介電材料62及取代閘極電極64。須理解的是，為共形層的閘極介電材料62的輪廓會隨著閘極間隙壁48之內緣的輪廓，如圖17A及圖17B所示。
圖18A及圖18B繪示的實施例中，在圖10B及圖11中的虛擬閘極電極46具有垂直的邊緣，且在圖11所示的步驟完成後，虛擬閘極電極部分46A的邊緣及虛擬閘極電極部分46B之個別的邊緣成一垂直線。在圖13及圖14所示的步驟中，由於蝕刻氣體對於閘極間隙壁48之上部分48B(圖13及圖14)的蝕刻速率，大於對閘極間隙壁之下部分48A的蝕刻速率，閘極間隙壁48之上部分48B的厚度T1係小於下部分48A的厚度T2。
圖19A及圖19B繪示的實施例中，在圖10B及圖11中的虛擬閘極電極46具有垂直的邊緣，且虛擬閘極電極部分46A相對於虛擬閘極電極部分46B內縮。此導致閘極間隙壁48之下部分48B向著取代閘極60相對於個別的上部分48A內縮。再者，在圖13及圖14所示的步驟中，由於蝕刻氣體對閘極間隙壁48之上部分48B(圖13及圖14)的蝕刻速率，大於對閘極間隙壁48之下部分48A的蝕刻速率，閘極間隙壁48之上部分48B的厚度T1係小於下部分48A的厚度T2。
圖20A至圖23B繪示圖15所示之結構的剖面圖。此些實施例及圖17A至圖17B所示之實施例相似，除了閘極間隙壁48的下部分48A是以傾斜角度α1傾斜(參閱圖10A)。除此之外，圖20A及圖20B所示之實施例是分別與圖16A及圖16B所示之實施例相似；圖21A及圖21B所示之實施例是分別與圖17A及圖17B所示之實施例相似；圖22A及圖22B所示之實施例是分別與圖18A及圖18B所示之實施例相似；且圖23A及圖23B所示之實施例是分別與圖19A及圖19B所示之實施例相似。
圖24至圖28係根據另一些實施例繪示形成FinFET之中間階段的剖面圖。除非特別指明，實施例中元件的材料及形成方法實質上與類似元件相同，並以如圖1至圖15所示之實施例的類似元件符號表示。因此，圖24至圖28所示之元件的形成製程及材料的相關詳述可見於圖1至圖15所示之實施例的討論中。
這些實施例的起始步驟實質上與圖1至圖7所示者相同。接著，如圖24所示，回蝕刻虛擬閘極電極層38A，且剩下的閘極電極層38A的上表面係低於虛擬氧化物36的上表面及半導體鰭片34的上表面。然後，如圖8、圖9及圖10A所示，形成閘極電極層38B，並進行平坦化，以具有上表面，再接續進行二階段蝕刻製程。製得之結構如圖25所示。在製得之結構中，如參閱圖10A的討論，閘極間隙壁下部分48A的凹陷、閘極間隙壁下部分48A的傾斜等與圖10A之實施例可相似或不相似。再者，在製得之結構中，介於虛 擬閘極電極部分46A及虛擬閘極電極部分46B間的界面係低於虛擬氧化物36的上表面及半導體鰭片34的上表面。
後續步驟實質上與圖11至圖15所示者相同。舉例而言，在圖26中，蝕刻虛擬氧化物36的暴露部分，以暴露出半導體鰭片34。在圖27中，形成閘極間隙壁48及鰭片間隙壁50，接著對半導體鰭片34之末端部分進行蝕刻，並形成源/汲極區52。在圖28中，形成並平坦化蝕刻中止層55及ILD54，接著如圖28所示，移除虛擬閘極電極部分46B的上表面。然後，移除虛擬閘極電極部分46A，且所製得之結構與圖14所示者相同。後續的製程步驟及結構係與圖15所示者相似，故不在此重複。所製得之FinFET66也與圖15所示者相似。
圖29A至圖31B繪示圖15中FinFET66之一些部分的剖面圖。圖29A、圖30A及圖31A是圖15中包含線A-A的垂直平面，而圖29B、圖30B及圖31B是圖15中包含線B-B的垂直平面。在圖29A至圖31B中，閘極間隙壁48具有上部分48B及下部分48A，其中介於閘極間隙壁部分48A及48B間的接合點是與虛擬閘極電極部分46A及46B彼此結合的高度相等。根據這些實施例，介於閘極間隙壁部分48A及48B間的接合點之高度係低於半導體鰭片34的上表面。須了解的是，虛擬閘極電極下部分46A不易形成(難以在圖10A所示之步驟中圖案化)且不易移除(在圖14所示之步驟)。因此，藉由使虛擬閘極電極部分46A更厚，減少製程的困難度，並改善所得之取代閘極及閘極間隙壁的輪廓。
圖29A至圖31B所示之實施例及圖17A至圖19B所示之實施例相似，除了在圖29A至圖31B中，介於閘極間隙壁部分48A及48B之間的接合點之高度係低於半導體鰭片34的上表面。因此，在此不重複說明這些實施例的細節。除此之外，因採納圖24至圖28所示之實施例，閘極間隙壁48之下部分為傾斜的。對應的結構與圖20A至圖23B所示者相似，除了介於閘極間隙壁部分48A及48B之間接合點的高度係低於半導體鰭片34的上表面。
本揭露的實施例具有一些有利的特徵。藉由二階段虛擬閘極電極的形成，改善虛擬閘極電極的強度。實驗結果顯示當虛擬閘極電極由多晶矽形成，相鄰的多晶矽虛擬閘極電極在具有極高長寬比時會傾斜並彼此相連，而導致良率下降或效果降低。藉由選擇多晶矽以外的材料取代虛擬閘極電極下部分，改善虛擬閘極電極的強度，且實驗顯示，可以顯著降低虛擬閘極電極所承受的崩陷及沾黏的程度。
根據本揭露的一些實施例，一種鰭式場效電晶體的製造方法包含形成隔離區延伸至半導體基材內，且使隔離區內縮。半導體基材介於隔離區之間的一部分突出至高於隔離區，以形成半導體鰭片。形成虛擬閘極電極覆蓋半導體鰭片之中間部分，且半導體鰭片之末端部分未被虛擬閘極電極覆蓋。虛擬閘極電極包含虛擬閘極電極下部分及虛擬閘極電極上部分，其中虛擬閘極電極上部分包含在虛擬閘極電極下部分上方的多晶矽。虛擬閘極電極下部分及虛擬閘極電極上部分是由不同材料所形成。源/汲極區係形成在虛擬閘極 電極的相對側。取代閘極電極係替換為虛擬閘極電極。
根據本揭露的一些實施例，一種鰭式場效電晶體的製造方法包含形成虛擬氧化物層與半導體鰭片之上表面及側壁接觸；形成虛擬閘極電極下層在虛擬氧化物層上；平坦化虛擬閘極電極下層；以及形成虛擬閘極電極上層在平坦化的虛擬閘極電極下層上。虛擬閘極電極上層包含多晶矽。方法更包含進行第一蝕刻步驟，以利用第一蝕刻氣體蝕刻虛擬閘極電極上層，及進行第二蝕刻步驟，以利用與第一蝕刻氣體不同的第二蝕刻氣體蝕刻虛擬閘極電極下層。結合虛擬閘極電極上層及虛擬閘極電極下層的剩餘部分，以形成虛擬閘極電極。方法更包含閘極間隙壁形成在虛擬閘極電極的相對側上；內層介電層形成在虛擬閘極電極的相對側上；及將取代閘極電極替換為虛擬閘極電極。
根據本揭露的一些實施例，一種鰭式場效電晶體包含半導體基材、延伸至半導體基材的隔離區及介於隔離區之相對側的半導體鰭片。半導體鰭片係高於隔離區的上表面。裝置更包含在半導體鰭片之上表面及相對側上的閘極堆疊，以及與閘極堆疊之側壁接觸的閘極間隙壁。閘極間隙壁包含具有第一內緣與閘極堆疊之側壁接觸的下部分，以及在下部分之上的上部分。上部分具有與閘極堆疊之側壁接觸的第二內緣，且第一內緣與第二內緣不對齊。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程及結構 以實現及所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神及範圍，且可以在不偏離本揭露的精神及範圍下做出各種變化、交換及取代。
400‧‧‧方法
402‧‧‧在基材上進行抗擊穿佈植
404‧‧‧形成磊晶半導體層在基材之上
406‧‧‧形成淺溝渠隔離區
408‧‧‧使淺溝渠隔離區內縮，以形成半導體鰭片
410‧‧‧形成第一虛擬閘極電極層及第二虛擬閘極電極層
412‧‧‧圖案化虛擬閘極電極層
414‧‧‧形成閘極間隙壁及鰭片間隙壁
416‧‧‧成長源/汲極區
418‧‧‧形成蝕刻中止層及內層介電層
420‧‧‧移除虛擬閘極電極
422‧‧‧形成取代閘極

Claims (10)

  1. 一種鰭式場效電晶體的製造方法，包含：形成複數個隔離區延伸至一半導體基材內；使該些隔離區內縮，其中該半導體基材介於該些隔離區之間的一部分突出至高於該些隔離區，以形成一半導體鰭片；形成一虛擬閘極電極覆蓋該半導體鰭片之一中間部分，且該半導體鰭片之一末端部分未被該虛擬閘極電極覆蓋，其中該虛擬閘極電極包含：一虛擬閘極電極下部分；及一虛擬閘極電極上部分，包含在該虛擬閘極電極下部分之上的多晶矽，其中該虛擬閘極電極下部分及該虛擬閘極電極上部分是由不同材料所形成；形成複數個源/汲極區在該虛擬閘極電極的複數個相對側；以及以一取代閘極電極替換該虛擬閘極電極。
  2. 如申請專利範圍第1項所述之鰭式場效電晶體的製造方法，更包含：形成一虛擬閘極電極下層；平坦化該虛擬閘極電極下層；回蝕刻該平坦化的虛擬閘極電極下層，使該虛擬閘極電極下層之一上表面低於該半導體鰭片之一上表面形成一虛擬閘極電極上層在該平坦化的虛擬閘極電極下層上；以及 利用一相同蝕刻罩幕，對該虛擬閘極電極上層及該虛擬閘極電極下層進行一圖案化步驟，以分別形成該虛擬閘極電極上部分及該虛擬閘極電極下部分。
  3. 如申請專利範圍第2項所述之鰭式場效電晶體的製造方法，其中形成該虛擬閘極電極下層之步驟包含原子層沉積法或旋轉塗佈法，而形成該虛擬閘極電極上層之步驟包含化學氣相沉積法。
  4. 如申請專利範圍第2項所述之鰭式場效電晶體的製造方法，其中對該虛擬閘極電極上層及該虛擬閘極電極下層進行的該圖案化步驟係藉由利用一相同蝕刻氣體或複數個不同蝕刻氣體進行蝕刻。
  5. 一種鰭式場效電晶體的製造方法，包含：形成一虛擬氧化層與一半導體鰭片之一上表面及複數個側壁接觸；形成一虛擬閘極電極下層在該虛擬氧化層上；平坦化該虛擬閘極電極下層；形成一虛擬閘極電極上層在該平坦化的虛擬閘極電極下層上，其中該虛擬閘極電極上層包含多晶矽；進行一第一蝕刻步驟，利用一第一蝕刻氣體，以蝕刻該虛擬閘極電極上層；進行一第二蝕刻步驟，利用與該第一蝕刻氣體不同之一第二蝕刻氣體，以蝕刻該虛擬閘極電極下層，其中結合 該虛擬閘極電極上層及該虛擬閘極電極下層之剩餘部分，以形成一虛擬閘極電極；形成複數個閘極間隙壁在該虛擬閘極電極的相對側壁上；形成一內層介電層在該虛擬閘極電極的相對側上；以及以一取代閘極替換該虛擬閘極電極。
  6. 如申請專利範圍第5項所述之鰭式場效電晶體的製造方法，其中在進行該取代閘極替換該虛擬閘極電極之步驟後，留下該閘極間隙壁之複數個部分。
  7. 如申請專利範圍第5項所述之鰭式場效電晶體的製造方法，其中形成該虛擬閘極電極下層之步驟包含利用原子層沉積法，以沉積氮化矽；利用旋轉塗佈法，以沉積碳；或形成旋塗式玻璃。
  8. 一種鰭式場效電晶體，包含：一半導體基材；複數個隔離區，延伸至該半導體基材內；一半導體鰭片，介於該些隔離區的複數個相對部分，且該半導體鰭片高於該些隔離區的複數個上表面；一閘極堆疊，在該半導體鰭片的一上表面及複數個相對側上；以及一閘極間隙壁，與該閘極堆疊之一側壁接觸，其中該 閘極間隙壁包含：一下部分，具有與該閘極堆疊之一側壁接觸的一第一內緣；以及一上部分，在該下部分之上，該上部分具有與該閘極堆疊之該側壁接觸之一第二內緣，其中該第一內緣及該第二內緣為不對齊。
  9. 如申請專利範圍第8項所述之鰭式場效電晶體，其中該第一內緣及該第二內緣為實質上筆直，該第一內緣較該第二內緣向該閘極堆疊之一垂直中心線內縮更多，該第一內緣較該第二內緣傾斜，且該第一內緣及該第二內緣沿著該閘極間隙壁之下部分的一上表面形成一階梯結構。
  10. 如申請專利範圍第8項所述之鰭式場效電晶體，其中該下部分較該上部分厚，且介於該閘極間隙壁之該下部分及該上部分間的一接合點高於該半導體鰭片之該上表面。
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