KR101908784B1 - 2 스텝 더미 게이트 형성 - Google Patents

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쿠오 쳉 칭
콴 팅 판
치 하오 왕
잉 쿵 렁
카를로스 에이치 디아즈
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 반도체 기판내로 연장되는 격리 영역들을 형성하는 단계, 및 격리 영역들을 리세싱하는 단계를 포함한다. 격리 영역들 사이의 반도체 기판의 부분은 반도체 핀을 형성하기 위하여 격리 영역들보다 높게 돌출된다. 반도체 핀의 중간 부분을 커버하기 위해 더미 게이트 전극이 형성되고, 반도체 핀의 단부 부분은 더미 게이트 전극에 의해 커버되지 않는다. 더미 게이트 전극은, 하부 더미 게이트 전극 부분, 및 하부 더미 게이트 부분 위에 폴리실리콘을 포함하는 상부 더미 게이트 전극 부분을 포함한다. 하부 더미 게이트 전극 부분 및 상부 더미 게이트 전극 부분은 상이한 재료들로 형성된다. 더미 게이트 전극의 양면들 상에 소스/드레인 영역들이 형성된다. 더미 게이트 전극은 교체 게이트 전극으로 교체된다.

Description

2 스텝 더미 게이트 형성{TWO-STEP DUMMY GATE FORMATION}
이 출원은 다음의 가출원된 미국 특허 출원의 우선권을 주장한다: “Two Step Dummy Gate Fill and Pattern with Void and Seam Free”라는 제목으로 2016년 3월 24일자로 출원된 출원 일련 번호 62/312,719호, 이 출원은 인용에 의해 본원에 포함된다.
집적 회로(IC, Integrated Circuit) 재료들 및 설계에서의 기술적 진보들은 각각의 세대가 이전의 세대에 비해 더 작고 더 복잡한 회로들을 갖는, IC 세대들을 생산해왔다. IC 진화의 과정에서, 기하학적 사이즈들은 감소되면서, 기능적 밀도(예를 들어, 칩 면적당 상호연결된 디바이스들의 개수)는 일반적으로 증가하였다. 이러한 스케일링 다운(scaling down) 프로세스는 일반적으로 제조 효율을 증가시키고 관련 비용을 낮춤으로써, 이익을 제공한다.
그러한 스케일링 다운은 또한 IC들의 프로세싱 및 제조의 복잡성을 증가시켰고, 이들 진보들이 실현되기 위해, IC 프로세싱 및 제조에서 유사한 발전이 요구된다. 예를 들어, 핀 전계 효과 트랜지스터들(FinFETs, Fin Field-Effect Transistors)이 평면형 트랜지스터들을 교체하기 위하여 도입되었다. FinFET들의 구조물들 및 FinFET들을 제조하는 방법들이 개발되고 있다.
본 개시물의 몇몇 실시예들에 따라, 방법은 반도체 기판내로 연장되는 격리 영역들을 형성하는 단계, 및 격리 영역들을 리세싱하는 단계를 포함한다. 격리 영역들 사이의 반도체 기판의 부분은 반도체 핀을 형성하기 위하여 격리 영역들보다 높게 돌출된다. 반도체 핀의 중간 부분을 커버하기 위해 더미 게이트 전극이 형성되고, 반도체 핀의 단부 부분은 더미 게이트 전극에 의해 커버되지 않는다. 더미 게이트 전극은, 하부 더미 게이트 전극 부분, 및 하부 더미 게이트 부분 위에 폴리실리콘을 포함하는 상부 더미 게이트 전극 부분을 포함한다. 하부 더미 게이트 전극 부분 및 상부 더미 게이트 전극 부분은 상이한 재료들로 형성된다. 더미 게이트 전극의 양면(opposite side)들 상에 소스/드레인 영역들이 형성된다. 더미 게이트 전극은 교체 게이트 전극으로 교체된다.
본 개시물의 몇몇 실시예들에 따라, 방법은, 반도체 핀의 상부면 및 측벽들에 접촉하는 더미 산화물 층을 형성하는 단계, 더미 산화물 층 위에 하부 더미 게이트 전극 층을 형성하는 단계, 하부 더미 게이트 전극 층을 평탄화하는 단계, 및 평탄화된 하부 더미 게이트 전극 층 위에 상부 더미 게이트 전극 층을 형성하는 단계를 포함한다. 상부 더미 게이트 전극 층은 폴리실리콘을 포함한다. 방법은, 제1 에칭 가스를 사용하여 상부 더미 게이트 전극 층을 에칭하기 위하여 제1 에칭 단계를 수행하는 단계, 및 제1 에칭 가스와 상이한 제2 에칭 가스를 사용하여 하부 더미 게이트 전극 층을 에칭하기 위하여 제2 에칭 단계를 수행하는 단계를 더 포함한다. 상부 더미 게이트 전극 층 및 하부 더미 게이트 전극 층의 남겨진 부분들은 조합되어 더미 게이트 전극을 형성한다. 방법은, 더미 게이트 전극의 양 측벽들 상에 게이트 스페이서들을 형성하는 단계, 더미 게이트 전극의 양면들 상에 ILD를 형성하는 단계, 및 더미 게이트 전극을 교체 게이트 전극으로 교체하는 단계를 더 포함한다.
본 개시물의 몇몇 실시예들에 따라, 디바이스는, 반도체 기판, 반도체 기판 내로 연장되는 격리 영역들, 및 격리 영역들의 대향 부분들 사이의 반도체 핀을 포함한다. 반도체 핀은 격리 영역들의 상부면들보다 높다. 디바이스는, 반도체 핀의 양면들 및 상부면 상의 게이트 스택, 및 게이트 스택의 측벽에 접촉하는 게이트 스페이서를 더 포함한다. 게이트 스페이서는, 게이트 스택의 측벽에 접촉하는 제1 내부 에지를 갖는 하부 부분, 및 하부 부분 위에 있는 상부 부분을 포함한다. 상부부분은 게이트 스택의 측벽에 접촉하는 제2 내부 에지를 갖고, 제1 내부 에지 및 제2 내부 에지는 어긋나 있다(misaligned).
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 관행에 따라, 다양한 피쳐들은 실척도로 도시되는 것은 아님에 유념한다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 15는 몇몇 실시예들에 따른, 핀 전계 효과 트랜지스터(FinFET)의 형성에 있어서의 중간 단계들의 사시도들 및 단면도들이다.
도 16a 내지 23b는 몇몇 실시예들에 따른 FinFET들의 교체 게이트들의 단면도들을 예시한다.
도 24 내지 28은 몇몇 실시예들에 따른, FinFET의 형성에 있어서의 중간 단계들의 사시도들 및 단면도들이다.
도 29a 내지 31b는 몇몇 실시예들에 따른 FinFET들의 교체 게이트들의 단면도들을 예시한다.
도 32는 몇몇 실시예들에 따른 FinFET들을 형성하기 위한 프로세스 흐름을 예시한다.
아래의 개시내용은 발명의 상이한 피쳐들을 구현하기 위한 여러 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 “아래 놓인”, "아래", "보다 낮은", "위에 놓인", "보다 위" 등과 같은 공간적으로 상대적인 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간적으로 상대적인 기술어들은 이와 똑같이 해석될 수 있다.
핀 전계 효과 트랜지스터(FinFET)들 및 그 형성 방법들이 다양한 예시적인 실시예들에 따라 제공된다. FinFET들을 형성하는 중간 단계들이 예시된다. 실시예들의 변형들이 논의된다. 다양한 관점들 및 예시적 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지시하는데 동일한 참조 번호들이 사용된다.
도 1 내지 15은 몇몇 실시예들에 따른, FinFET의 형성에 있어서의 중간 단계들의 사시도들 및 단면도들을 예시한다. 도 1 내지 15에 도시된 단계들은 또한 도 32에 도시된 프로세스 흐름에서 개략적으로 예시된다. 후속 논의에서, 도 1 내지 15에 도시된 프로세스 단계들은 도 32의 프로세스 단계들을 참고하여 논의된다.
도 1은 웨이퍼의 일부분일 수 있는, 기판(20)의 사시도를 예시한다. 기판(20)은 실리콘 기판, 실리콘 탄소 기판, 절연체 상 실리콘(silicon-on-insulator) 기판 또는 다른 반도체 재료들로 형성된 기판과 같은 반도체 기판일 수 있다. 기판(20)은 p-타입 또는 n-타입 불순물로 저농도로 도핑될 수 있다. 안티-펀치-쓰루(APT, Anti-Punch-Through) 주입(화살표에 의해 예시됨)이 APT 영역(21)을 형성하기 위하여 기판(20)의 상단 부분 상에서 수행된다. 개별적인 단계가 도 32에 도시된 프로세스 흐름의 단계(402)로서 도시된다. APT 주입 동안에 주입된 도펀트들의 도전성 타입은 형성될 개별적인 FinFET의 소스/드레인 영역(미도시)의 도전성 타입과 반대이다. APT 층(21)은 후속 단계들에서 형성될, 결과적인 FinFET의 후속하여 형성된 소스/드레인 영역들 아래로 연장되며, 소스/드레인 영역들로부터 기판(20)까지의 누설을 감소시키는데 사용된다. APT 층(21)의 도핑 농도는 몇몇 예시적인 실시예들에 따라 약 lE18/cm3 내지 약 lE19/cm3의 범위일 수 있다. 명료성을 위해, 후속 도면들에서, APT 영역(21)은 예시되지 않을 수 있다.
도 2를 참고하여, 에피택시 반도체 층(22)은 에피택시를 통해 기판(20) 상에 성장된다. 개별적인 단계가 도 32에 도시된 프로세스 흐름의 단계(404)로서 도시된다. 설명 전반에 걸쳐, 에피택시 반도체 층(22) 및 기판(20)은 결합하여 반도체 기판으로서 또한 지칭된다. 에피택시 반도체 층(22)은 실리콘 게르마늄(SiGe), 실리콘 탄소, 또는 실리콘(게르마늄 및 탄소가 없는)을 포함할 수 있다. SiGe로 형성될 때, 에피택시 반도체 층(22)의 게르마늄 퍼센트(원자 퍼센트)는 약 25 퍼센트 내지 약 35 퍼센트의 범위일 수 있는 한편, 더 높거나 더 낮은 게르마늄 퍼센트들이 사용될 수 있다. 그러나, 설명 전반에 걸쳐 언급된 값들은 예시적이며, 상이한 값들로 변화될 수 있음을 알 수 있다.
패드 산화물(24) 및 하드 마스크(26)가 에피택시 반도체 층(22) 위에 형성된다. 본 개시물의 몇몇 실시예들에 따라, 패드 산화물(24)은 실리콘 산화물로 형성되고, 이는 반도체 층(22)의 표면층을 산화시킴으로써 형성될 수 있다. 하드 마스크(26)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄소 질화물, 등으로 형성될 수 있다.
다음으로, 도 3에 도시된 바와 같이, 하드 마스크(26), 패드 산화물(24), 반도체 층(22) 및 기판(20)이 패터닝되어, 트렌치들(28)을 형성한다. 따라서, 반도체 스트립들(30)이 형성된다. 트렌치들(28)은 반도체 층(22) 및 기판(20) 내로 연장되고, 서로 평행한 길이 방향을 갖는다.
다음으로, 도 4에 도시된 바와 같이, 격리 영역들(32)(얕은 트렌치 격리(STI) 영역들로 대안적으로 지칭됨)이 트렌치들(28) 내에 형성된다(도 3). 개별적인 단계가 도 32에 도시된 프로세스 흐름의 단계(406)로서 도시된다. 형성은 예를 들어, 유동성 화학 기상 증착(FCVD, Flowable Chemical Vapor Deposition)을 사용하여 유전체 층(들)으로 트렌치들(28)을 채우는 것, 및 하드 마스크(26)의 상부면 또는 격리 영역들(32)의 상부면들과 유전체 재료의 상부면을 동일 높이에 있도록(level with) 하기 위해, 화학 기계적 연마(CMP)를 수행하는 것을 포함할 수 있다. CMP 이후에, 하드 마스크(26) 및 패드 산화물(24)(도 3)은 제거된다.
다음으로, 도 5를 참고하여, STI 영역들(32)은 리세스되어, 결과적인 SIT 영역들(32)의 상부면들은 반도체 스트립들(30)의 상부면보다 낮게 된다. 개별적인 단계가 도 32에 도시된 프로세스 흐름의 단계(408)로서 도시된다. 설명 전반에 걸쳐, STI 영역들(32)의 상부면들보다 더 높은 반도체 스트립들(30)의 상부 부분들은 반도체 핀들(34)로서 지칭되는 반면, STI 영역들(32)의 상부면들보다 더 낮은 반도체 스트립들(30)의 하부 부분들은 반도체 스트립들(30)로서 지칭되는 채로 남아있다.
도 6은 몇몇 실시예들에 따른 실리콘 산화물을 포함할 수 있는 더미 산화물(더미 게이트 유전체)(36)의 형성을 예시한다. 더미 산화물(36)은 반도체 핀들(34)의 표면 층들의 성막 또는 산화를 통해 형성될 수 있다. 따라서, 더미 산화물(36)은 STI 영역들(32)의 상부면들 상에 확장될 수도 있고, 그렇지 않을 수도 있다.
도 7은 게이트 전극 층(38)으로 총칭되는, 더미 게이트 전극 층들(38A 및 38B)을 포함하는 더미 게이트 전극 층(38)의 2 스텝 형성을 예시한다. 개별적인 단계가 도 32에 도시된 프로세스 흐름의 단계(410)로서 도시된다. 본 개시물의 몇몇 실시예들에 따라, 제1 단계에서, 더미 게이트 전극 층(38A)이 형성된다. 더미 게이트 전극 층(38A)은 폴리실리콘보다 더 우수한 충전 능력을 갖는 재료로 형성되고, 그러한 방법을 사용한다. 본 개시물의 몇몇 실시예들에 따라, 더미 게이트 전극 층(38A)은 실리콘 질화물로 형성되며, 이는 원자 층 증착(ALD, Atomic Layer Deposition)을 사용하여 형성될 수 있다. 대안적 실시예들에 따라, 더미 게이트 전극 층(38A)은 탄소를 포함하는, 스핀-코팅 탄소(spin-coating carbon)로 형성된다. 다른 대안적 실시예들에 따라, 더미 게이트 전극 층(38A)은 산화물을 포함하는, 스핀-온 글라스(spin-on glass)로 형성된다. 결과적인 더미 게이트 전극 층(38A)은 따라서 시임이 없고(seam-free), 보이드가 없다(void-free).
더미 게이트 전극 층(38A)은 더미 산화물(36)의 상부면들보다 더 높은 최저 레벨을 가지고 형성된다. 그 후, 더미 게이트 전극 층(38A)의 상부면의 높이를 균등하게(level) 하기 위해 평탄화(예컨대, 화학 기계적 연마(CMP))가 수행된다. 다음으로, 더미 게이트 전극 층(38B)은 더미 게이트 전극 층(38A) 위에 형성되고, 이는 더미 게이트 전극 층(38A)의 재료와 상이한 재료를 사용하여 형성된다. 본 개시물의 몇몇 실시예들에 따라, 더미 게이트 전극 층(38B)은 폴리실리콘으로 형성되며, 이는 예를 들어, 퍼니스(furnace) 화학 기상 증착(CVD, Chemical Vapor Deposition)을 사용하여 형성될 수 있다. 더미 게이트 전극 층(38B)의 상부면 및 하부면은 실질적으로 평탄하다.
형성 이후에, 게이트 전극 층들(38A 및 38B)은 도 8 내지 10에 도시된 바와 같이, 2 스텝 패터닝 프로세스로 패터닝된다. 개별적인 단계가 도 32에 도시된 프로세스 흐름의 단계(412)로서 도시된다. 도 8 내지 10에 도시된 단면도들은 도 7의 라인(8-8)을 포함하는 수직 평면으로부터 획득된다. 도 8을 참고하여, 본 개시물의 몇몇 실시예들에 따라, 패터닝 이전에, 패드 산화물(39) 및 하드 마스크(40)가 형성되고, 그 재료들은 패드 산화물(24) 및 하드 마스크(26)(도 3)의 재료와 본질적으로 동일할 수 있다. 포토레지스트(41)가 그 후 형성되고 패터닝된다. 도 8에서, 더미 산화물(36)의 상부면의 위치를 보여주기 위해 점선(36’)이 예시된다.
하드 마스크(40) 및 패드 산화물(39)은 그 후 패터닝된다. 포토레지스트(41)는 제거되고, 결과적인 구조물이 도 9에 도시된다. 도 9는 또한 이방성 에칭 방법을 사용하는 더미 게이트 전극 층(38B)(도 8)의 에칭을 예시한다. 더미 게이트 전극 층(38B)의 남겨진 부분은 이하에서 더미 게이트 전극 부분(46B)으로 지칭된다. 도 9에 도시된 단계는 더미 게이트를 형성하기 위한 제1 에칭으로 지칭된다. 에천트 가스는 더미 게이트 전극 층(38B)의 재료에 따라 선택되고, 더미 게이트 전극 층(38B)이 폴리실리콘으로 형성될 때, 염소(Cl2) 및 질소(N3)의 혼합물, 또는 불소(F2) 및 질소(N2)의 혼합물을 포함할 수 있다.
도 10a는 더미 게이트 전극의 형성을 위한 제2 에칭 단계를 예시한다. 도 9에 도시된 바와 같은 더미 게이트 전극 층(38A)은 에칭되고/패터닝되며, 이는 더미 게이트 전극 층(38A)을 에칭하기에 적합한 에칭 가스를 사용하여 수행된다. 에칭 가스는 더미 게이트 전극 층(38A)의 재료에 따라, 더미 게이트 전극 층(38B)을 에칭하기 위하여 사용되는 에칭 가스와 동일하거나 상이할 수 있다. 예를 들어, 더미 게이트 전극 층(38A)이 실리콘 질화물로 형성될 때, 수소 불화물(HF) 가스가 사용될 수 있다. 더미 게이트 전극 층(38A)이 (스핀 코팅) 탄소로 형성될 때, 산소(O2)가 사용될 수 있다. 더미 게이트 전극 층(38A)의 남겨진 부분은 이하에서 더미 게이트 전극 부분(46A)으로 지칭된다. 더미 게이트 전극 부분들(46A 및 46B)은 이하에서 더미 게이트 전극(46)으로 총칭된다. 더미 게이트 전극(46)이 형성된 이후에, 도 10a에 도시된 바와 같이, STI 영역들(32)의 상부면은 노출되고, 더미 산화물(36)이 또한 노출된다. 반도체 핀(34) 및 더미 산화물(36)은 예시된 STI 영역(32)과 상이한 평면에 있다는 것을 알 수 있다.
다시 도 10a를 참고하여, 더미 게이트 전극 층(38A)(도 8 및 9)은 더미 게이트 전극 층(38B)보다 (재료로 인해) 에칭하기 더 어려울 수 있기 때문에, 강력한 에칭 효과를 갖기 위해 개별적인 에칭 가스가 선택된다. 결과적으로, 더미 게이트 전극 부분(46A)의 측벽들은 더미 게이트 전극 부분(46B)의 개별적인 에지들로부터 리세스될 수 있다. 이것은 에칭 가스에 응답하는 더미 게이트 전극 부분(46B)의 낮은 에칭 레이트, 및 더미 게이트 전극 층(38A)을 에칭하는 강력한 효과로 인한 것일 수 있다. 점선들(46A’)은 더미 게이트 전극 부분(46A)의 개별적인 에지들을 개략적으로 예시한다. 또한, 더미 게이트 전극 부분(46A)은 점선들(46A”)에 의해 도시된 바와 같은 에지들을 가질 수 있으며, 에지들은 단면이 직선이고, (예를 들어, 약 85도보다 작은 경사각(α1)을 가지고) 비스듬히 기울어진다. 더미 게이트 전극 부분(46B)은 또한 실질적으로 수직각을 가질 수 있다(예를 들어, 경사각(α2)은 약 88도를 초과하고, 90도 이하임). 도 10a에서, 경사각(α2)은 경사각(α1)보다 더 클 수 있는데, 몇몇 실시예들에 따라 그 차는 약 3도보다 더 크고, 아마도 약 3도 내지 약 10도이다. 도 10b는 도 10a에 도시된 동일한 구조의 사시도를 예시한다.
도 11를 참고하여, 더미 게이트 전극(46)에 의하여 커버되지 않는 더미 산화물(36)의 노출된 부분들은 에칭 단계에서 제거된다. 다음으로, 도 12에 도시된 바와 같이, 복수의 프로세스 단계들이 수행된다. 먼저, 게이트 스페이서들(48) 및 핀 스페이서(50)이 형성된다. 개별적인 단계가 도 32에 도시된 프로세스 흐름의 단계(414)로서 도시된다. 게이트 스페이서들(48)은 더미 게이트 전극(46)의 측벽들 상에 형성된다. 본 개시물의 몇몇 실시예들에 따라, 게이트 스페이서들(48) 및 핀 스페이서들(50)은 유전체 층(들)을 컨포멀하게 성막하고, 그 후 유전체 층(들)의 수평 부분들을 제거하기 위해 이방성 에칭을 수행하여, 유전체 층(들)의 수직 부분들을 남김으로써, 형성된다. 몇몇 실시예들에 따라, 게이트 스페이서들(48) 및 핀 스페이서들(50)은 실리콘 질화물로 형성되고, 단일층 구조물을 가질 수 있다. 대안적 실시예들에 따라, 게이트 스페이서들(48) 및 핀 스페이서들(50)은 복수의 층들을 포함하는 복합 구조물을 갖는다. 예를 들어, 게이트 스페이서들(48)은 실리콘 산화물 층, 및 실리콘 산화물 층 위의 실리콘 질화물 층을 포함할 수 있다. 더미 게이트 전극(46) 및 게이트 스페이서들(48)은 반도체 핀들(34) 각각의 중간 부분을 커버하여, 대향 단부 부분들을 커버되지 않은 채로 남긴다.
후속 단계에서, 반도체 핀들(34)(도 11 참고)의 단부 부분들은 예를 들어, 건식 에칭 또는 습식 에칭 단계에서 에칭된다. 다음으로, 에피택시 영역들(소스/드레인 영역들)(52)은 반도체 핀들(34)의 에칭된 단부 부분들에 의해 남겨진 리세스들로부터 반도체 재료를 선택적으로 성장시킴으로써 형성된다. 개별적인 단계가 도 32에 도시된 프로세스 흐름의 단계(416)로서 도시된다. 본 개시물의 몇몇 실시예들에 따라, 소스/드레인 영역들(52)의 형성은 에피택시 성장을 포함한다. 도 12에 예시된 바와 같이, 핀 스페이서들(50)의 남겨진 부분들의 블록킹(blocking)으로 인해, 소스/드레인 영역들(52)은 먼저 수직으로 성장되고, 그 시간 동안 소스/드레인 영역들(52)은 수평하게 성장되지 않는다. 핀 스페이서들(50)의 대향 부분들 사이에 리세스들이 완전히 채워진 이후에, 소스/드레인 영역들(52)은 수직 및 수평 양방향 모두로 성장하기 시작한다. 도 12에서, 소스/드레인 영역들(52)의 상단 부분들은 둥글게 된 외부 표면들을 갖는 것으로 예시된다. 대안적인 실시예들에 따라, 소스/드레인 영역들(52)의 상단 부분들은 경사진 패싯(facet)들을 갖는다.
결과적인 FinFET이 n-타입 FinFET인 몇몇 예시적인 실시예들에 따라, 소스/드레인 영역들(52)은 실리콘 인(SiP) 또는 인 도핑된 실리콘 탄소(SiCP)를 포함한다. 결과적인 FinFET이 p-타입 FinFET인 대안적인 예시적 실시예들에 따라, 소스/드레인 영역들(52)은 SiGe, 및 에피택시 동안 인 시튜로 도핑될 수 있는, 붕소 또는 인듐과 같은 p-타입 불순물을 포함한다.
다음으로, 도 13에 도시된 바와 같이, 에칭 스탑 층(55)은 도 12에 도시된 구조물을 컨포멀하게 커버하여 형성된다. 층간 유전체(ILD)(54)가 그 후 형성된다. 개별적인 단계가 도 32에 도시된 프로세스 흐름의 단계(418)로서 도시된다. ILD(54), 하드 마스크(40)(도 12), 및 게이트 스페이서들(48)의 상부면들을 서로 동일한 레벨에 있도록 하기 위해 그 후 CMP가 수행된다. 다음으로, 더미 게이트 전극(46)은 에칭되어, 도 13 및 14에 도시된 바와 같은 리세스(56)를 초래한다. 대향 게이트 스페이서들(48) 사이에 리세스(56)가 존재한다. 개별적인 단계가 도 32에 도시된 프로세스 흐름의 단계(420)로서 도시된다. 에칭은 2개 스테이지들을 포함한다. 도 13을 참고하여, 더미 게이트 전극 부분들(46B)(도 12)은 예를 들어, 도 9에 도시된 단계에서와 유사한 에칭 가스를 사용하여 에칭되어, 리세스(56)를 초래한다. 대안적으로, 예를 들어, HF 용액을 사용하는 습식 에칭이 사용될 수 있다.
후속 단계에서, 더미 게이트 전극 부분들(46A)(도 13)은 예를 들어, 도 10에 도시된 단계에서와 유사한 에칭 가스를 사용하여 에칭된다. 결과적인 구조물은 도 14에 도시된다. 대안적으로, 예를 들어, 더미 게이트 전극 부분(46A)이 실리콘 질화물을 포함할 때, 인산 용액을 사용하는 습식 에칭이 사용될 수 있다. 리세스(56)는 따라서 STI 영역들(32)까지 아래로 연장된다. 더미 게이트 전극 부분(46A)이 에칭된 이후에, 더미 산화물(36)(도 14에는 보이지 않음, 도 6 참고)이 리세스(56)를 통해 노출된다.
후속 단계들에서, 노출된 더미 산화물(36)은 에칭되어, 반도체 핀(34)의 중간 부분을 노출시킨다(도 14에는 보이지 않음). 다음으로, 도 15에 도시된 바와 같이 리세스(56) 내에 교체 게이트 스택(60)이 형성된다. 개별적인 단계가 도 32에 도시된 프로세스 흐름의 단계(422)로서 도시된다. 교체 게이트 스택(60)은 교체 게이트 유전체(62)를 형성하기 위하여 복수의 유전체 층들을, 그리고 교체 게이트 전극(64)을 형성하기 위하여 복수의 도전성 층들을 포함할 수 있다. 몇몇 실시예들에 따라, 게이트 유전체(62)의 형성은 계면(유전체) 층을 형성하는 것, 및 계면층 상에 하이-k 유전체 층을 형성하는 것을 포함한다. 반도체 핀들(34)이 화학적 산화물(실리콘 산화물)을 형성하기 위하여 산화되도록, 계면층은 화학적 용액에서 반도체 핀들(34)의 노출된 표면을 처리함으로써 형성된 실리콘 산화물을 포함할 수 있다. 하이-k 유전체는 그 후 계면층 상에 성막된다. 몇몇 실시예들에 따라, 하이-k 유전체는 약 7.0보다 큰 k 값을 갖고, Hf, Al, Zr, La, 등의 실리케이트 또는 금속 산화물을 포함할 수 있다.
교체 게이트 전극(64)이 교체 게이트 유전체(62) 위에 형성된다. 교체 게이트 전극(64)은 TiN, TaN, TaC, Co, Ru, Al, Cu, W, 이들의 결합물들, 또는 이들의 다중 층들과 같은 금속 함유 재료를 포함할 수 있다. 게이트 유전체(62) 및 게이트 전극(64)의 형성 이후에, ILD(54) 위에 게이트 유전체 및 게이트 전극의 초과 부분들을 제거하기 위하여 CMP와 같은 평탄화가 수행된다. 따라서 FinFET(66)이 형성된다.
도 16a 내지 23b는 도 15의 FinFET(66)의 몇몇 부분들의 단면도들을 예시한다. 도 16a, 17a, 18a, 19a, 20a, 21a, 22a, 및 23a는 도 15의 라인(A-A)을 포함하는 수직 평면으로부터 획득되고, 도 16b, 17b, 18b, 19b, 20b, 21b, 22b, 및 23b는 도 15의 라인(B-B)을 포함하는 수직 평면으로부터 획득된다. 도 17a 내지 23b 각각에서, 게이트 스페이서들(48)은 상부 부분들(48B) 및 하부 부분들(48A)을 갖고, 여기서 48A와 48B 사이의 접합부들은 더미 게이트 전극 부분들(46A 및 46B)이 서로 합류하는 동일한 레벨에 있다. 이들 실시예들에 따라, 게이트 스페이서 부분(48A 및 48B) 사이의 접합부들은 반도체 핀들(34)의 상부면보다 높은 레벨에 있다.
도 16a 및 16b는 도 10b 및 11의 더미 게이트 전극(46)이 수직 에지들을 갖는 실시예들을 예시하며, 더미 게이트 전극 부분들(46A)의 에지들은 더미 게이트 전극 부분들(46B)의 각각의 에지들에 대해 수직으로 정렬된다(그것과 공동 말단이다). 또한, 더미 게이트 전극 부분들(48A 및 48B)이 도 13 및 14에 도시된 바와 같이 에칭될 때, 리세스(56)를 면하는 게이트 스페이서들(48)의 내부면 부분들 중 어느 하나는 높은 에치 에칭 선택도 값들로 인해 도 13 및 14에 도시된 단계들에서 사용된 에천트들에 의해 실질적으로 에칭되지 않거나, 상부 부분(48B) 및 하부 부분(48A)은 동일한 양만큼 에칭된다. 따라서, 도 16a 및 16b에서, 게이트 스페이서들(48)의 상부 부분(48B) 및 하부 부분(48A)은 동일한 두께들을 갖는다.
도 16a 및 16b에서, 상부 게이트 스페이서 부분(48B) 및 게이트 스택(60)의 측벽은 제1 계면을 형성하고, 하부 게이트 스페이서 부분(48A) 및 게이트 스택(60)의 측벽은 제2 계면을 형성하고, 제1 계면 및 제2 계면은 단면이 실질적으로 동일한 수직 직선(및 동일한 수직 평면)에 대해 정렬된다. 도 17a 내지 23b에서, 제1 계면 및 제2 계면은 동일한 실질적으로 직선에 있지 않고, 동일한 수직 평면에 있지 않다.
도 17a 및 17b는 도 10b 및 11의 더미 게이트 전극(46)이 수직 에지들을 갖는 실시예들을 예시하며, 더미 게이트 전극 부분들(46A)의 에지들은 더미 게이트 전극 부분들(46B)의 각각의 에지들에 대해 리세스된다. 이것은 교체 게이트(60)의 수직 중간 부분을 향해 리세스된 하부 부분(48A)을 갖는 게이트 스페이서들(48)을 초래한다. 따라서 스텝(step)이 형성되고, 이 스텝은 하부 부분(48A)의 내부 에지와 상부 부분(48B)의 내부 에지, 및 상부면(48C)을 포함한다. 또한, 도 17a 및 17b에서, 게이트 스페이서들(48)의 상부 부분(48B)의 두께(T1) 및 하부 부분(48A)의 두께(T2)는 앞선 단락들에서 다뤄진 것과 동일한 이유로 실질적으로 서로 동일하다(예를 들어, 두께(T1)의 10 퍼센트 미만의 차를 가지고).
도 17a 및 17b에서, 교체 게이트 유전체(62) 및 교체 게이트 전극(64)이 예로서 예시된다. 도 18a 내지 23b에서, 교체 게이트 유전체(62) 및 교체 게이트 전극(64)은 도시되지 않는다. 컨포멀한 층인 게이트 유전체(62)의 프로파일은 도 17a 및 17b에 도시된 것과 유사하게, 게이트 스페이서(48)의 내부 에지의 프로파일을 따를 것임을 알 수 있다.
도 18a 및 18b는 도 10b 및 11의 더미 게이트 전극(46)이 수직 에지들을 갖는 실시예들을 예시하며, 도 11에 도시된 단계가 종료된 이후에, 더미 게이트 전극 부분들(46A)의 에지들은 더미 게이트 전극 부분들(46B)의 각각의 에지들에 대해 수직으로 정렬된다. 도 13 및 14에 도시된 단계에서, 게이트 스페이서 부분(48B)(도 13 및 14)을 에칭하기 위한 에칭 가스가, 게이트 스페이서 부분들(48B)을 에칭하기 위한 에칭 가스보다 게이트 스페이서 부분(48A)을 에칭하는 더 높은 에칭 레이트를 갖는다는 사실로 인해, 게이트 스페이서들(48)의 상부 부분(48B)의 두께(T1)는 하부 부분(48A)의 두께(T2)보다 더 작다.
도 19a 및 19b는 도 10b 및 11의 더미 게이트 전극(46)이 수직 에지들을 갖는 실시예들을 예시하며, 더미 게이트 전극 부분들(46A)의 에지들은 더미 게이트 전극 부분들(46B)의 각각의 에지들에 대해 리세스된다. 이것은 개별적인 상부 부분들(48A)에 대하여 교체 게이트(60)를 향해 리세스된 하부 부분들(48B)을 갖는 게이트 스페이서들(48)을 초래한다. 뿐만 아니라, 도 13 및 14에 도시된 단계에서, 게이트 스페이서 부분(48B)(도 13 및 14)을 에칭하기 위한 에칭 가스가, 게이트 스페이서 부분들(48B)을 에칭하기 위한 에칭 가스보다 게이트 스페이서 부분(48A)을 에칭하는 더 높은 에칭 레이트를 갖는다는 사실로 인해, 게이트 스페이서들(48)의 상부 부분(48B)의 두께(T1)는 하부 부분(48A)의 두께(T2)보다 더 작다.
도 20a 내지 23b는 도 15에 도시된 구조물의 단면도를 예시한다. 이들 실시예들은 게이트 스페이서들(48)의 하부 부분들(48A)이 경사각(α1)을 가지고 경사지는 것을 제외하고(도 10a 참고), 도 17a 내지 17b에 도시된 실시예들과 유사하다. 그렇지 않으면, 도 20a 및 20b에 도시된 실시예들은 각각 도 16a 및 16b에 도시된 실시예들과 유사하고, 도 21a 및 21b에 도시된 실시예들은 각각 도 17a 및 17b에 도시된 실시예들과 유사하고, 도 22a 및 22b에 도시된 실시예들은 각각 도 18a 및18b에 도시된 실시예들과 유사하고, 도 23a 및 23b에 도시된 실시예들은 각각 도 19a 및 19b에 도시된 실시예들과 유사하다.
도 24 내지 28은 대안적 실시예들에 따른, FinFET의 형성에 있어서의 중간 단계들의 단면도들을 예시한다. 달리 명시되지 않는 한, 이들 실시예들에서의 컴포넌트들의 형성 방법들 및 재료들은 도 1 내지 15에 도시된 실시예들에서의 유사한 참조 번호들에 의해 표시된, 유사한 컴포넌트들과 본질적으로 동일하다. 도 24 내지 28에 도시된 컴포넌트들의 형성 프로세스 및 재료들에 관한 세부사항들은 따라서 도 1 내지 15에 도시된 실시예들에 대한 논의에서 발견될 수 있다.
이들 실시예들의 초기 단계들은 도 1 내지 7에 도시된 것과 본질적으로 동일하다. 다음으로, 도 24에 도시된 바와 같이, 더미 게이트 전극 층(38A)은 에칭 백 되고, 나머지 게이트 전극 층(38A)의 상부면은 더미 산화물(36)의 상부면 및 반도체 핀들(34)의 상부면들보다 더 낮다. 다음으로, 게이트 전극 층(38B)이 형성되고, 상부면을 갖도록 평탄화되고, 도 8, 9 및 10a에 도시된 바와 같은 2 스텝 에칭 프로세스가 후속된다. 결과적인 구조물은 도 25에 도시된다. 결과적인 구조물에서, 도 10a를 참고하여 논의된 바와 같은, 하부 게이트 스페이서 부분들(48A)의 리세싱, 하부 게이트 스페이서 부분들(48A)의 틸팅 등은 도 10a에 도시된 실시예들과 유사하게 발생할 수 있고, 또는 그렇지 않을 수도 있다. 뿐만 아니라, 결과적인 구조물에서, 더미 게이트 전극 부분들(46A)과 더미 게이트 전극 부분들(46B) 사이의 계면들은 더미 산화물(36)의 상부면 및 반도체 핀들(34)의 상부면들보다 더 낮다.
후속 단계들은 도 11 내지 15에 도시된 것과 본질적으로 동일하다. 예를 들어, 도 26에서, 더미 산화물(36)의 노출된 부분들은 에칭되어, 반도체 핀들(34)을 노출시킨다. 도 27에서, 게이트 스페이서들(48) 및 핀 스페이서들(50)이 형성되고, 반도체 핀들(34)의 단부 부분들의 에칭 및 소스/드레인 영역들(52)의 형성이 후속된다. 도 28에서, 에칭 스탑 층(55) 및 ILD(54)이 형성되고 평탄화되며, 도 28에 도시된 바와 같이, 더미 게이트 전극 부분들(46B)의 상부면의 제거가 후속된다. 다음으로, 더미 게이트 전극 부분들(46A)은 제거되고, 결과적인 구조물은 도 14에 도시된 것과 동일하다. 후속 프로세스 단계들 및 구조물들은 도 15에 도시된 것과 유사하며, 따라서 여기서 반복되지 않는다. 결과적인 FinFET(66)은 또한 도 15에 도시된 것과 유사하다.
도 29a 내지 31b는 도 15의 FinFET(66)의 몇몇 부분들의 단면도들을 예시한다. 도 29a, 30a 및 31a는 도 15의 라인(A-A)을 포함하는 수직 평면으로부터 획득되고, 도 29b, 30b 및 31b는 도 15의 라인(B-B)을 포함하는 수직 평면으로부터 획득된다. 도 29a 내지 31b에서, 게이트 스페이서들(48)은 상부 부분들(48B) 및 하부 부분들(48A)을 갖고, 여기서 게이트 스페이서 부분(48A와 48B) 사이의 접합부들은 더미 게이트 전극 부분들(46A 및 46B)이 서로 합류하는 동일한 레벨에 있다. 이들 실시예들에 따라, 게이트 스페이서 부분(48A 및 48B) 사이의 접합부들은 반도체 핀들(34)의 상부면보다 더 낮은 레벨에 있다. 하부 더미 게이트 전극 부분들(46A)은 형성하기 어렵고(도 10a에 도시된 단계에서 패터닝하기 어려움), (도 14에 도시된 단계들에서) 제거하기 어렵다는 것을 알 수 있다. 따라서, 더미 게이트 전극 부분(46A)을 더 얇게 만듦으로써, 프로세스의 어려움은 감소되고, 결과적인 교체 게이트들 및 게이트 스페이서들의 프로파일은 향상될 수 있다.
도 29a 내지 31b에 도시된 실시예들은, 도 29a 내지 31b에서 게이트 스페이서 부분들(48A 및 48B) 사이의 접합부들이 반도체 핀들(34)의 상부면보다 더 낮은 레벨에 있다는 것을 제외하고, 도 17a 내지 19b에 도시된 실시예들과 유사하다. 이들 실시예들에 대한 세부사항들은 따라서 여기서 반복되지 않는다. 또한, 도 24 내지 28에 도시된 바와 같은 실시예들을 채택함으로써, 게이트 스페이서들(48)의 하부 부분들은 또한 경사질 수 있다. 대응 구조물들은, 게이트 스페이서 부분들(48A 및 48B) 사이의 접합부들이 반도체 핀들(34)의 상부면보다 더 낮다는 것을 제외하고, 도 20a 내지 23b에 도시된 것과 유사하다.
본 개시물의 실시예들은 몇몇 바람직한 피쳐들을 갖는다. 2 스텝 더미 게이트 전극 형성을 사용함으로써, 더미 게이트 전극들의 강도는 향상된다. 실험 결과들은 더미 게이트 전극들이 폴리실리콘으로 형성되는 경우, 매우 높은 종횡비를 가질 때 폴리실리콘 더미 게이트 전극들 중 이웃하는 더미 게이트 전극이 기울어지고 서로 달라붙을 수 있어, 수율 손실 또는 성능 저하를 초래하는 것을 나타내었다. 실험들에 의해 나타난 바와 같이, 폴리실리콘이 아닌 선택된 재료들로 하부 더미 게이트 전극 재료들을 교체함으로써, 더미 게이트 전극들의 강도는 향상되고, 더미 게이트 전극들은 상당히 낮은 부착(sticking) 및 폴링(falling) 레이트를 겪는다.
본 기술분야의 당업자들이 본 개시물의 양상들을 보다 잘 이해할 수 있도록, 전술한 내용은 수 개의 실시예들의 피쳐들을 약술한다. 본 기술분야의 당업자들은 자신들이 여기서 소개된 실시예들의 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구성들이 본 개시물의 사상과 범위를 벗어나지 않는다는 것과, 본 개시물의 사상과 범위를 벗어나지 않고서 당업자들이 본 발명에 대한 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 기판내로 연장되는 격리 영역들을 형성하는 단계;
    상기 격리 영역들을 리세싱하는 단계 ― 상기 격리 영역들 사이의 상기 반도체 기판의 부분은 반도체 핀을 형성하기 위하여 상기 격리 영역들보다 높게 돌출됨 ― ;
    상기 반도체 핀의 중간 부분을 커버하는 더미 게이트 전극을 형성하는 단계 ― 상기 반도체 핀의 단부 부분은 상기 더미 게이트 전극에 의해 커버되지 않으며, 상기 더미 게이트 전극은:
    하부 더미 게이트 전극 부분; 및
    상기 하부 더미 게이트 부분 위의 폴리실리콘을 포함하는 상부 더미 게이트 전극 부분
    을 포함하고, 상기 하부 더미 게이트 전극 부분 및 상기 상부 더미 게이트 전극 부분은 상이한 재료들로 형성됨 ― ;
    상기 더미 게이트 전극의 양면(opposite side)들 상에 소스/드레인 영역들을 형성하는 단계; 및
    상기 더미 게이트 전극을 교체 게이트 전극으로 교체하는 단계
    를 포함하고,
    상기 더미 게이트 전극을 형성하는 단계는
    하부 더미 게이트 전극 층을 형성하는 단계;
    상기 하부 더미 게이트 전극 층을 평탄화하는 단계;
    상기 평탄화된 하부 더미 게이트 전극 층 위에 상부 더미 게이트 전극 층을 형성하는 단계; 및
    각각 상기 상부 더미 게이트 전극 부분 및 상기 하부 더미 게이트 전극 부분을 형성하기 위하여 동일한 에칭 마스크를 사용하여 상기 상부 더미 게이트 전극 층 및 상기 하부 더미 게이트 전극 층을 패터닝하는 단계
    를 포함하는 것인,
    반도체 디바이스를 형성하는 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 하부 더미 게이트 전극 층의 상부면이 상기 반도체 핀의 상부면보다 낮아질 때까지, 상기 평탄화된 하부 더미 게이트 전극 층을 에칭 백(etching back)하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    상기 하부 더미 게이트 전극 층을 형성하는 단계는 원자 층 증착(Atomic Layer Deposition)을 포함하고,
    상기 상부 더미 게이트 전극 층을 형성하는 단계는 화학 기상 증착(Chemical Vapor Deposition)을 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  5. 제1항에 있어서,
    상기 하부 더미 게이트 전극 층을 형성하는 단계는 스핀 코팅(spin coating)을 포함하고,
    상기 상부 더미 게이트 전극 층을 형성하는 단계는 화학 기상 증착(Chemical Vapor Deposition)을 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    상기 상부 더미 게이트 전극 층과 상기 하부 더미 게이트 전극 층은 상이한 에칭 가스를 이용한 에칭을 통해 패터닝되는 것인, 반도체 디바이스를 형성하는 방법.
  7. 제1항에 있어서,
    상기 상부 더미 게이트 전극 층과 상기 하부 더미 게이트 전극 층은 동일한 에칭 가스를 이용한 에칭을 통해 패터닝되는 것인, 반도체 디바이스를 형성하는 방법.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 핀의 상부면 및 측벽들에 접촉하는 더미 산화물 층을 형성하는 단계;
    상기 더미 산화물 층 위에 하부 더미 게이트 전극 층을 형성하는 단계;
    상기 하부 더미 게이트 전극 층을 평탄화하는 단계;
    상기 평탄화된 하부 더미 게이트 전극 층 위에 폴리실리콘을 포함하는 상부 더미 게이트 전극 층을 형성하는 단계;
    제1 에칭 가스를 사용하여 상기 상부 더미 게이트 전극 층을 에칭하기 위하여 제1 에칭 단계를 수행하는 단계;
    상기 제1 에칭 가스와 상이한 제2 에칭 가스를 사용하여 상기 하부 더미 게이트 전극 층을 에칭하기 위하여 제2 에칭 단계를 수행하는 단계 ― 상기 상부 더미 게이트 전극 층 및 상기 하부 더미 게이트 전극 층의 남겨진 부분들은 조합되어 더미 게이트 전극을 형성함 ― ;
    상기 더미 게이트 전극의 양 측벽들 상에 게이트 스페이서들을 형성하는 단계;
    상기 더미 게이트 전극의 양면(opposite side)들 상에 층간 유전체(ILD, Inter-layer Dielectric)를 형성하는 단계; 및
    상기 더미 게이트 전극을 교체 게이트 전극으로 교체하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  9. 제8항에 있어서,
    상기 평탄화된 하부 더미 게이트 전극 층을 에칭 백하는 단계를 더 포함하고, 상기 상부 더미 게이트 전극 층은 상기 에칭 백된 하부 더미 게이트 전극 층 위에 형성되는 것인, 반도체 디바이스를 형성하는 방법.
  10. 제9항에 있어서,
    상기 평탄화된 하부 더미 게이트 전극 층은, 상기 하부 더미 게이트 전극 층의 상부면이 상기 반도체 핀의 상부면보다 더 낮아질 때까지 에칭 백되는 것인, 반도체 디바이스를 형성하는 방법.
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