CN107230638B - 两步伪栅极形成 - Google Patents

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Abstract

一种方法包括形成延伸至半导体衬底内的隔离区并凹进隔离区。隔离区之间的半导体衬底的部分突出为高于隔离区以形成半导体鳍。形成伪栅电极以覆盖半导体鳍的中间部分，且半导体鳍的端部未被伪栅电极覆盖。伪栅电极包括伪栅电极下部和包括多晶硅的伪栅电极上部位于伪栅电极下部的上方。伪栅电极下部和伪栅电极上部由不同的材料形成。源极/漏极区在伪栅电极的相对两侧上形成。伪栅电极被替代栅电极替换。本发明实施例涉及两步伪栅极形成。

Description

两步伪栅极形成
技术领域
本发明实施例涉及两步伪栅极形成。
背景技术
集成电路(IC)材料和设计的技术进步已生产出几代IC，其中，每一代IC 都具有都比上一代IC具有更小、更复杂的电路。在集成电路的发展过程中，功能密度(例如每个芯片区域上互连器件的数量)普遍增加，而其几何尺寸则在减小。该按比例缩小工艺一般通过提高生产效率和降低相关成本带来效益。
这种按比例缩小还增加了加工和制造IC的复杂性，为实现这些优势，在IC 加工和制造方面需要进行相似的发展。例如，已经引进鳍式场效晶体管 (FinFET)来替代平面晶体管。FinFET的结构及制造FinFET的方法正在开发中。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：形成延伸至半导体衬底内的隔离区；凹进所述隔离区，其中，所述隔离区之间的所述半导体衬底的一部分突出为高于所述隔离区以形成半导体鳍；形成覆盖所述半导体鳍的中间部分的伪栅电极，所述半导体鳍的端部未被所述伪栅电极覆盖，其中，所述伪栅电极包括：伪栅电极下部；和伪栅电极上部，包括位于所述伪栅电极下部上方的多晶硅，其中，所述伪栅电极下部和伪栅电极上部由不同的材料形成；在所述伪栅电极的相对两侧上形成源极/漏极区；以及使用替代栅电极替换伪栅电极。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：形成接触半导体鳍的顶面和侧壁的伪氧化物层；形成位于所述伪氧化物层上方的伪栅电极下层；平坦化所述伪栅电极下层；在所述平坦化的伪栅电极下层上方形成伪栅电极上层，其中，所述伪栅电极上层包括多晶硅；使用第一蚀刻气体执行第一蚀刻步骤以蚀刻所述伪栅电极上层；使用不同于所述第一蚀刻气体的第二蚀刻气体执行第二蚀刻步骤以蚀刻所述伪栅电极下层，其中，所述伪栅电极上层和所述伪栅电极下层的剩余部分组合形成伪栅电极；在所述伪栅电极的相对侧壁上形成栅极间隔件；在所述伪栅电极的相对两侧上形成层间电介质(ILD)；以及使用替代栅极替换所述伪栅电极。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：半导体衬底；隔离区，延伸至所述半导体衬底内；半导体鳍，位于所述隔离区的相对部分之间，并且所述半导体鳍高于所述隔离区的顶面；栅极堆叠件，位于所述半导体鳍的顶面和相对两侧上；以及栅极间隔件，接触所述栅极堆叠件的侧壁，其中，所述栅极间隔件包括：下部，具有与所述栅极堆叠件的侧壁接触的第一内边缘；和上部，位于所述下部的上方，所述上部具有与所述栅极堆叠件的所述侧壁接触的第二内边缘，其中，所述第一内边缘与第二内边缘未对准。
附图说明
结合附图阅读以下详细说明，可更好地理解本公开的各方面。值得注意的是，依照同行业标准的惯例，许多部件并非按比例绘制。实际上，为论述清楚，各部件的尺寸可任意增加或减少。
图1至图15是根据一些实施例的鳍式场效晶体管(FinFET)形成的中间阶段的透视图和截面图。
图16A至23B示出了根据一些实施例FinFET的替换栅极的截面图。
图24至图28是根据一些实施例的FinFET形成的中间阶段的透视图和截面图。
图29A至31B示出了根据一些实施例FinFET的替换栅极的截面图。
图32是根据一些实施例示出了形成FinFET的工艺流程。
具体实施方式
以下公开提供了许多不同的实施例或示例，用于实现本发明的不同特征。下面描述了组件与设置的具体示例，以便简要说明本公开。当然，这些仅仅是示例，并非旨在限制本发明。例如，在以下描述中，在第二部件或其上方形成的第一部件可包含所述第一，第二部件以直接接触的方式形成的实施例。此外，本公开可能在各种示例中重复参考数字和/或字母。此重复是为了简化和清楚的目的，且本身并不决定所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文使用空间相对术语，例如“下面的”、“下面”、“下方”、“上覆盖”、“上部”等来描述如图中所示的一个元件或部件与另一元件或部件的关系。空间相对术语旨在包含除附图所示的方向之外使用或操作中的器件的不同方向。该装置可调整为其他方向(旋转90度或者面向其他方向)，而其中所使用的空间相关描述符也可进行相应的解释。
根据各种示例性实施例提供鳍式场效晶体管(FinFET)及其制造方法。形成FinFET的中间阶段如图所示。也会进行讨论实施例的变形方案。在各附图和说明性实施例中，相同的参考标号用于代表相同的元件。
图1至图15是根据一些实施例示出了FinFET形成的中间阶段的透视图和截面图。图1至图15所示出的步骤也在图32所示的工艺流程400中进行了概括图示。在随后讨论中，图1至图15所示的工艺步骤也参考图32中的工艺步骤进行讨论。
图1示出了衬底20(可能为晶圆的一部分)的透视图。衬底20可能为半导体衬底，例如硅衬底、碳化硅衬底、绝缘体上硅衬底或由其他半导体材料形成的衬底。衬底20可轻掺杂有p型或n型杂质。在衬底20的顶部上执行抗穿通(APT)注入(箭头所示)以形成APT区域21。相应的步骤如图32中所示的工艺流程中的步骤402所示。在APT注入期间，注入的掺杂剂的导电类型与要形成的相应的FinFET的源极/漏极区(未示出)的导电类型相反。APT层21 在所产生的FinFET中的随后形成的源极/漏极区下方延伸，其将在随后的步骤中形成，并且被用于减少从源极/漏极区至衬底20的泄漏。根据一些示例性实施例，APT层21中的掺杂浓度的范围可以在约1E18/cm3和约1E19/cm3之间。为论述清楚，在随后的附图中，可不对APT区域21进行示出。
参考图2，外延半导体层22在衬底20上通过外延生长。相应的步骤如图 32中所示的工艺流程中的步骤404所示。在本说明书上下文中，外延半导体层 22和衬底20的组合也被称为半导体衬底。外延半导体层22可包括硅锗(SiGe)、碳化硅或硅(无锗和碳)。当由SiGe形成时，外延半导体层22的锗百分比(原子百分比)的范围可能在约25％和约35％之间，但是可以使用更高或者更低的锗百分比。但是，应当理解，本说明书上下文所列举的值仅为示例，并且可被更改为不同的值。
衬垫氧化物24和硬掩模26在外延半导体层22上方形成。根据本公开的一些实施例，衬垫氧化物24由二氧化硅形成，其可通过氧化半导体层22的表层形成。硬掩模26可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅或类似材料形成。
接下来，如图3所示，硬掩模26、衬垫氧化物24、半导体层22及衬底20 经图案化形成沟槽28。因此，形成半导体带30。沟槽28延伸至半导体层22 和衬底20内，且纵向相互平行。
接下来，如图4所示，隔离区32(或者被称为浅沟槽隔离(STI)区)在沟槽28(图3)中形成。相应的步骤如图32中所示的工艺流程中的步骤406 所示。形成可包括例如利用可流动化学汽相沉积(FCVD)使用介电层填充沟槽28，以及执行化学机械抛光(CMP)以使介电材料的顶面和硬掩模26的顶面或隔离区32的顶面平齐。执行CMP后，硬掩模26和衬垫氧化物24(图3) 被除去。
接下来，参考图5，对STI区域32进行凹进，这样产生的STI区域32的顶面则低于半导体带30的顶面。相应的步骤如图32中所示的工艺流程中的步骤408所示。在本说明书上下文中，半导体带30的上部被称为半导体鳍34，其中上部高于STI区域32的顶面，而低于STI区域32的顶面的半导体带30 的下部仍被称为半导体带30。
图6根据一些实施例示出了可能包括氧化硅的伪氧化物(伪栅极电介质) 36的形成。伪氧化物36可能通过沉积或氧化半导体鳍34的表层形成。因此，伪氧化物36可以在或可以不在STI区域32的顶面上延伸。
图7示出了伪栅电极层38的两步形成，其包括伪栅电极层38A和38B，共同地称为栅电极层38。相应的步骤如图32中所示的工艺流程中的步骤410 所示。根据本公开的一些实施例，伪栅电极层38A在第一步骤中形成。伪栅电极层38A由一种材料形成，并且使用的是比多晶硅具有更好填充能力的方法。根据本公开的一些实施例，伪栅电极层38A由氮化硅形成，其可通过使用原子层沉积(ALD)形成。根据替代实施例，伪栅电极层38A由包括碳的旋转涂布碳形成。根据另一替代实施例，伪栅电极层38A由包括氧的旋涂玻璃形成。由此可见，产生的伪栅电极层38A无缝且无空隙。
所形成的伪栅电极层38A的最低水平面高于伪氧化物36的顶面。然后执行平坦化(如化学机械抛光(CMP))以平齐伪栅电极层38A的顶面。接下来，伪栅电极层38B在伪栅电极层38A上方形成，其使用不同于伪栅电极层38A 的材料形成。根据本公开的一些实施例，伪栅电极层38B由多晶硅形成，其可能通过例如使用熔炉化学汽相沉积(CVD)形成。伪栅电极层38B的顶面和底面大体上平坦。
形成后，如图8至图10B所示，栅电极层38A和38B经过两步图案化工艺被图案化。相应的步骤如图32中所示的工艺流程中的步骤412所示。图8至图10A中所示的截面图从图7中包含线8-8的垂直面截取。参考图8，根据本公开的一些实施例，衬垫氧化物39和硬掩模40在图案化前形成，其材料基本上与衬垫氧化物24和硬掩模26(图3)的材料相同。然后光刻胶41形成且被图案化。在图8中，示出的虚线36’用于展示伪氧化物36的顶面的位置。
然后，图案化硬掩模40和衬垫氧化物39。光刻胶41被除去，且所产生的结构在图9中示出。图9也示出了使用各向异性蚀刻方法蚀刻伪栅电极层38B (图8)。伪栅电极层38B的剩余部分在下文中被称为伪栅电极部分46B。图9 所示出的步骤被称为形成伪栅极的第一蚀刻。当伪栅电极层38B由多晶硅形成时，蚀刻气体是根据伪栅电极层38B的材料进行选择，且可能包括氯(Cl2)和氮(N2)的混合物，或氟(F2)和氮(N2)的混合物。
图10A示出了形成伪栅电极的第二蚀刻步骤。如图9所示的伪栅电极层38A 被蚀刻/图案化，这通过使用适合蚀刻伪栅电极层38A的蚀刻气体来实施。取决于伪栅电极层38A的材料，蚀刻气体可以与用于蚀刻伪栅电极层38B的蚀刻气体相同或不同。例如，当伪栅电极层38A由氮化硅形成时，可以使用氟化氢(HF) 气体。当伪栅电极层38A由(旋涂)碳形成时，可以使用氧气(O2)。伪栅电极层38A的剩余部分在下文中被称为伪栅电极部分46A。伪栅电极部分46A和 46B在下文中统称为伪栅电极46。伪栅电极46形成后，暴露出STI区域32的顶面，且也暴露伪氧化物36，如图10A所示。应当理解，半导体鳍34和伪氧化物36位于不同于所示出的STI区域32的平面。
再次参考图10A，由于伪栅电极层38A(图8和图9)的蚀刻可能比伪栅电极层38B更为之困难(由于材料)，因此相应的蚀刻气体被选择为具有更强的蚀刻效果。因此，伪栅电极部分46A的侧壁可能从伪栅电极部分46B的相应边缘凹槽。这是由于响应于蚀刻气体的伪栅电极部分46B的蚀刻速率低以及蚀刻伪栅电极层38A的效果强。虚线46A’概括示出了伪栅电极部分46A的相应边缘。同样，伪栅电极部分46A可能具有如虚线46A”所示的边缘，其边缘在截面图中为笔直的并且倾斜(例如，倾斜角α1小于约85°)。伪栅电极部分46B 可能也具有大体上垂直(例如，倾斜角α2大于约88°，及小于或等于90°)。在图10A中，倾斜角α2可能大于倾斜角α1，差额约大于3°，根据一些实施例，差额可能在约3°和约10°之间，图10B示出了如图10A中所示的相同结构的透视图。
参考图11，在蚀刻步骤中去除伪氧化物36的未被伪栅电极46覆盖的暴露部分。接下来，如图12所示，执行多个工艺步骤。首先形成栅极间隔件48和鳍间隔件50。相应的步骤如图32中所示的工艺流程中的步骤414所示。栅极间隔件48在伪栅电极46的侧壁上形成。根据本公开的一些实施例，栅极间隔件48和鳍间隔件50通过共形地沉积介电层，和然后执行各向异性蚀刻以除去介电层的水平部分形成，留下介电层的垂直部分。根据一些实施例，栅极间隔件48和鳍间隔件50由氮化硅形成，且可具有单层结构。根据替代实施例，栅极间隔件48和鳍间隔件50具有包括多个层的复合结构。例如，栅极间隔件48 可包括氧化硅层以及在氧化硅层上方的氮化硅层。伪栅电极46和栅极间隔件 48覆盖各半导体鳍34的中间部分，留下相对端部未被覆盖。
在随后的步骤中，例如，在干蚀刻或湿蚀刻步骤中，蚀刻半导体鳍34的端部(参考图11)。接下来，通过从通过蚀刻半导体鳍34的端部留下的凹槽中选择生长半导体材料形成外延区域(源极/漏极区)52。相应的步骤如图32中所示的工艺流程中的步骤416所示。根据本公开的一些实施例，源极/漏极区52 的形成包括外延生长。如图12所示出，由于鳍间隔件50的剩余部分的阻挡，源极/漏极区52首先垂直生长，源极/漏极区52在此期间不会水平生长。当鳍间隔件50的相对部分之间的凹槽被完全填满时，源极/漏极区52开始同时垂直和水平生长。在图12中，源极/漏极区52的顶部如图所示具有圆形外表面。根据替代实施例，源极/漏极区52的顶部具有倾斜的小斜面。
根据一些示例性实施例，其中，产生的FinFET为n型FinFET，源极/漏极区52包括硅磷(SiP)或掺磷碳化硅(SiCP)。根据替代示例性实施例，其中，产生的FinFET为p型FinFET，源极/漏极区52包括SiGe，例如在外延期间，可以原位掺杂诸如硼或铟的P型杂质。
接下来，如图13所示，蚀刻停止层55共形地形成为覆盖图12中所示的结构。然后层间电介质(ILD)54形成。相应的步骤如图32中所示的工艺流程中的步骤418所示。然后执行CMP以使得ILD54、硬掩模40(图12)及栅极间隔件48的顶面彼此平齐。接下来，伪栅电极46被蚀刻，产生如图13和14所示的凹槽56。凹槽56位于相对的栅极间隔件48之间。相应的步骤如图32中所示的工艺流程中的步骤420所示。蚀刻包括两阶段，参考图13，使用例如与图9中所示的步骤中相似蚀刻气体蚀刻伪栅电极部分46B(图12)，导致产生凹槽56。可选地，可使用湿蚀刻，例如使用HF溶液。
在随后的步骤中，使用例如与图10A中所示的步骤中的蚀刻气体相似的蚀刻气体蚀刻伪栅电极部分46A(图13)。产生的结构如图14所示。可选地，当伪栅电极部分46A包括氮化硅时，可能使用例如采用亚磷酸溶液的湿蚀刻。凹槽56由此向下延伸至STI区域32。在蚀刻伪栅电极部分46A之后，伪氧化物 36(在图14中不可见，参考图6)通过凹槽56暴露。
在随后的步骤中，蚀刻暴露的伪氧化物36，暴露半导体鳍34的中间部分 (在图14中不可见)。接下来，在凹槽56中形成替代栅极堆叠件60，如图15 所示。相应的步骤如图32中所示的工艺流程中的步骤422所示。替代栅极堆叠件60可能包括多个形成替代栅极电介质62的介电层以及多个形成替代栅电极 64的导电层。根据一些实施例，栅极电介质62的形成包括界面(介电)层，然后再在界面层上形成高K介电层。界面层可包括通过在化学溶液中处理半导体鳍34的暴露部分形成的氧化硅，以便半导体鳍34被氧化以形成化学氧化物 (氧化硅)。然后高K电介质在界面层上沉积。根据一些实施例，高K电介质具有约大于7.0的K值，且可能包括金属氧化物或Hf、Al、Zr及La的硅酸盐及类似材料等。
替代栅电极64在替代栅极电介质62的上方形成。替代栅电极64可包括含金属材料，例如TiN、TaN、TaC、Co、Ru、Al、Cu、W、它们的组合，或者它们的多层。栅极电介质62和栅电极64形成后，执行例如CMP的平坦化以除去位于ILD 54上方的栅极电介质和栅电极的多余部分。由此形成FinFET 66。
图16A至图23B示出了图15中FinFET 66的一些部分的截面图。图16A、图17A、图18B、图19A、图20A、图21A、图22A及23A是从图15中包含线A-A的垂直面截取，并且图16B、图17B、图18B、图19B、图20B、图21B、图22B及图23B是从图15中包含线B-B的垂直面截取。在图17A至图23B的各图中，栅极间隔件48具有上部48B和下部48A，其中，48A和48B之间的接合点位于伪栅电极部分46A和46B互相接合的同一层级处。根据这些实施例，栅极间隔件部分48A和48B之间的接合点位于高于半导体鳍34的顶面的层级处。
图16A和图16B示出了其中图10B和图11中伪栅电极46具有垂直边缘，且伪栅电极部分46A的边缘与伪栅电极部分46B的相应边缘垂直对齐(共端点) 的实施例。此外，当伪栅电极部分46A和46B如图13和图14所示蚀刻时，由于较高的蚀刻选择性值，朝向凹槽56的栅极间隔件48的内表面部分大体上不会被图13和图14中所示步骤使用的蚀刻剂蚀刻，或者上部48B和下部48A被蚀刻相同的量。因此，在图16A和图16B中，栅极间隔件48的上部48B和下部48A具有相同的厚度。
在图16A和图16B中，栅极间隔件上部48B和栅极堆叠件60的侧壁形成第一界面，和栅极间隔件下部48A和栅极堆叠件60的侧壁形成第二界面，其中第一和第二界面在截面图中大体上与同一垂直直线(及同一垂直平面)对齐。在图17A至图23B中，第一界面和第二界面不位于同一大体上的直线中且不位于同一垂直平面。
图17A和图17B示出了其中图10B和图11中伪栅电极46具有垂直边缘，且伪栅电极部分46A的边缘相对于伪栅电极部分46B的相应边缘凹进的实施例。这导致栅极间隔件48具有朝向替代栅极60的垂直中线凹进的下部48A。一个步骤由此形成，其中该步骤包括下部48A的内边缘、上部48B的内边缘及顶面48C。此外，出于在前面段落中提出的相同原因，在图17A和图17B中，上部48B的厚度T1与栅极间隔件48的下部48A的厚度T2大体上彼此相等(例如，差额小于厚度T1的10％)。
在图17A和图17B中，替代栅极电介质62和替代栅电极64作为示例示出。在图18A至图23B中，替代栅极电介质62和替代栅电极64未示出。应当理解，为共形层的栅极电介质62的轮廓将符合栅极间隔件48的内边缘的轮廓，类似于图17A和图17B中所示。
图18A和图18B示出了其中图10B和图11中伪栅电极46具有垂直边缘，且在完成图11中所示步骤后，伪栅电极部分46A的边缘与伪栅电极部分46B 的各边缘垂直对齐的实施例。在图13和图14所示的步骤中，由于蚀刻栅极间隔件部分48B(图13和图14)的蚀刻气体具有比蚀刻栅极间隔件部分48B的蚀刻气体更高的蚀刻栅极间隔件部分48A的蚀刻速率，因此栅极间隔件48的上部48B的厚度T1小于下部48A的厚度T2。
图19A和图19B示出了其中图10B和图11中伪栅电极46具有垂直边缘，且伪栅电极部分46A的边缘相对于伪栅电极部分46B的各边缘凹进的实施例。这导致栅极间隔件48具有相对于各上部48A朝向替代栅极60凹进的下部48B。此外，在图13和图14所示的步骤中，由于蚀刻栅极间隔件部分48B(图13和图14)的蚀刻气体具有比蚀刻栅极间隔件部分48B的蚀刻气体更高的蚀刻栅极间隔件部分48A的蚀刻速率，因此栅极间隔件48的上部48B的厚度T1小于下部48A的厚度T2。
图20A至图23B示出了图15中所示结构的截面图。这些实施例与图17A 至图17B中所示的实施例相似，除了栅极间隔件48的下部48A倾斜为具有倾斜角α1(参考图10A)。否则，图20A和图20B中所示的实施例分别与图16A 和图16B中所示的实施例相似，图21A和图21B中所示的实施例分别与图17A 和图17B中所示的实施例相似，图22A和图22B中所示的实施例分别与图18A 和图18B中所示的实施例相似，且图23A和图23B中所示的实施例分别与图19A和图19B中所示的实施例相似。
图24至图28是根据替代实施例示出了FinFET形成的中间阶段的截面图。除非另有规定，否则这些实施例中组件的材料及形成方法基本上与图1至图15 中所示的实施例中用相同的参考标号指定的相同的组件相同。因此，有关图24 至图28中所示的组件的形成过程和材料的细节可于图1至图15中所示的实施例的讨论中查找。
这些实施例的初始步骤基本上与图1至图7所示的相同。接下来，如图24 所示，伪栅电极层38A被回蚀刻，且剩余的栅电极层38A的顶面低于伪氧化物 36的顶面和半导体鳍34的顶面。接下来，栅电极层38B形成，并经平坦化具有顶面，随后执行图8、图9及图10A中所示的两步蚀刻工艺。产生的结构如图25所示。在所产生的结构中，如参考图10A所讨论的，栅极间隔件下部48A 的凹槽及栅极间隔件下部48A的倾斜可以或可以不与图10A中所示的实施例相似。此外，在所产生的结构中，伪栅电极部分46A和伪栅电极部分46B之间的界面低于伪氧化物36的顶面和半导体鳍34的顶面。
随后的步骤基本上与图11至图15所示的相同。例如，在图26中，伪氧化物36的暴露部分被蚀刻，暴露半导体鳍34。在图27中，栅极间隔件48和鳍间隔件50形成，随后蚀刻半导体鳍34的端部且源极/漏极区52形成。在图28 中，蚀刻停止层55和ILD 54形成且被平坦化，随后伪栅电极部分46B的顶面被除去，如图28所示。接下来，伪栅电极部分46A被除去，且产生的结构与图14所示的相同。随后的工艺步骤和结构与图15所示的相似，因此，本文将不再重复说明。所产生的FinFET 66也与图15所示的相似。
图29A至图31B示出了图15中FinFET 66的一些部分的截面图。图29A、图30A及图31A是从图15中包含线A-A的垂直面截取，并且图29B、图30B 及31B是从图15中包含线B-B的垂直面截取。在图29A至图31B的图中，栅极间隔件48具有上部48B和下部48A，其中，栅极间隔件部分48A和48B之间的接合点位于其中伪栅电极部分46A和46B互相接合的同一层级处。根据这些实施例，栅极间隔件部分48A和48B之间的接合点位于低于半导体鳍34的顶面的层级处。应该了解，伪栅电极下部46A难以形成(很难在图10A所示的步骤中图案化)且很难除去(在图14中所示的步骤)。因此，通过将伪栅电极部分46A制造的更薄，工艺的难度即会降低，且所产生的替代栅极和栅极间隔件的轮廓可能有所改进。
图29A至图31B中所示的实施例与图17A至图19B中所示的实施例相似，除了在图29A至图31B中，栅极间隔件部分48A和48B之间的接合点位于低于半导体鳍34的顶面的层级处。因此，本文将不再重复这些实施例的详情。此外，通过采用图24至图28所示的实施例，栅极间隔件48的下部可能也会倾斜。相应的结构与图20A至图23B中所示的相似，除了栅极间隔件部分48A和48B 的接合点低于半导体鳍34的顶面。
本公开的实施例具有有利特征。通过使用两步伪栅电极形成，伪栅电极的强度得到提高。试验结果表明当伪栅电极由多晶硅形成时，相邻的多晶硅伪栅电极在具有极高纵横比时可能倾斜并彼此粘合在一起，导致产量损失或性能退化。如试验所揭示，通过使用选定的材料而非多晶硅来替换较低的伪栅电极材料，伪栅电极的强度得到提高且伪栅电极具有极低的沉降和粘贴速率。
根据本公开的一些实施例，一种方法包括形成延伸至半导体衬底内的隔离区并凹进所述隔离区。隔离区之间的半导体衬底的部分突出为高于隔离区以形成半导体鳍。形成伪栅电极以覆盖半导体鳍的中间部分，且半导体鳍的端部未被伪栅电极覆盖。伪栅电极包括伪栅电极下部和位于伪栅电极下部的上方的包括多晶硅的伪栅电极上部。伪栅电极下部和伪栅电极上部由不同的材料形成。源极/漏极区在伪栅电极的相对两侧上形成。伪栅电极被替代栅电极替换。
根据本公开的一些实施例，方法包括形成接触半导体鳍的顶面和侧壁的伪氧化物层，形成位于伪氧化物层上方的伪栅电极下层，平坦化伪栅电极下层以及在平坦化的伪栅电极下层上方形成伪栅电极上层。伪栅电极上层包括多晶硅。该方法进一步包括使用第一蚀刻气体执行第一蚀刻步骤以蚀刻伪栅电极上层，并使用不同于第一蚀刻气体的第二蚀刻气体执行第二蚀刻步骤以蚀刻伪栅电极下层。伪栅电极上层和伪栅电极下层的剩余部分组合形成伪栅电极。该方法进一步包括在伪栅电极的相对侧壁上形成栅极间隔件，在伪栅电极的相对两侧上形成ILD并使用替代栅极替换伪栅电极。
根据本公开的一些实施例，器件包括半导体衬底，延伸至半导体衬底内的隔离区，且半导体鳍位于隔离区的相对部分之间。半导体鳍高于隔离区的顶面。该器件进一步包括位于半导体鳍的顶面和相对两侧上的栅极堆叠件，和接触栅极堆叠件的侧壁的栅极间隔件。栅极间隔件包括具有与栅极堆叠件的侧壁接触的第一内边缘的下部和位于下部上方的上部。上部具有与栅极堆叠件的侧壁接触的第二内边缘，且第一内边缘和第二内边缘未对齐。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：形成延伸至半导体衬底内的隔离区；凹进所述隔离区，其中，所述隔离区之间的所述半导体衬底的一部分突出为高于所述隔离区以形成半导体鳍；形成覆盖所述半导体鳍的中间部分的伪栅电极，所述半导体鳍的端部未被所述伪栅电极覆盖，其中，所述伪栅电极包括：伪栅电极下部；和伪栅电极上部，包括位于所述伪栅电极下部上方的多晶硅，其中，所述伪栅电极下部和伪栅电极上部由不同的材料形成；在所述伪栅电极的相对两侧上形成源极/漏极区；以及使用替代栅电极替换伪栅电极。
在上述方法中，进一步包括：形成伪栅电极下层平坦化所述伪栅电极下层；在所述平坦化的伪栅电极下层上方形成伪栅电极上层；以及使用相同的蚀刻掩模图案化所述伪栅电极上层和所述伪栅电极下层以分别形成所述伪栅电极上部和所述伪栅电极下部。
在上述方法中，进一步包括：回蚀刻所述平坦化的伪栅电极下层直至所述伪栅电极下层的顶面低于所述半导体鳍的顶面。
在上述方法中，形成所述伪栅电极下层包括原子层沉积，及所述形成伪栅电极上层包括化学汽相沉积。
在上述方法中，形成所述伪栅电极下层包括旋转涂布，并且形成所述伪栅电极上层包括化学汽相沉积。
在上述方法中，所述伪栅电极上层和所述伪栅电极下层通过使用不同的蚀刻气体的蚀刻被图案化。
在上述方法中，所述伪栅电极上层和所述伪栅电极下层通过使用相同的蚀刻气体的蚀刻被图案化。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：形成接触半导体鳍的顶面和侧壁的伪氧化物层；形成位于所述伪氧化物层上方的伪栅电极下层；平坦化所述伪栅电极下层；在所述平坦化的伪栅电极下层上方形成伪栅电极上层，其中，所述伪栅电极上层包括多晶硅；使用第一蚀刻气体执行第一蚀刻步骤以蚀刻所述伪栅电极上层；使用不同于所述第一蚀刻气体的第二蚀刻气体执行第二蚀刻步骤以蚀刻所述伪栅电极下层，其中，所述伪栅电极上层和所述伪栅电极下层的剩余部分组合形成伪栅电极；在所述伪栅电极的相对侧壁上形成栅极间隔件；在所述伪栅电极的相对两侧上形成层间电介质(ILD)；以及使用替代栅极替换所述伪栅电极。
在上述方法中，进一步包括：回蚀刻所述平坦化的伪栅电极下层，其中，所述伪栅电极上层形成在所述回蚀刻的伪栅电极下层的上方。
在上述方法中，所述平坦化的伪栅电极下层被回蚀刻，直至所述伪栅电极下层的顶面低于所述半导体鳍的顶面。
在上述方法中，在使用所述替代栅极替换所述伪栅电极后，所述栅极间隔件的部分仍保留。
在上述方法中，形成所述伪栅电极下层包括使用原子层沉积法沉积氮化硅。
在上述方法中，形成所述伪栅电极下层包括使用旋转涂布沉积碳。
在上述方法中，形成所述伪栅电极下层包括形成旋涂玻璃。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：半导体衬底；隔离区，延伸至所述半导体衬底内；半导体鳍，位于所述隔离区的相对部分之间，并且所述半导体鳍高于所述隔离区的顶面；栅极堆叠件，位于所述半导体鳍的顶面和相对两侧上；以及栅极间隔件，接触所述栅极堆叠件的侧壁，其中，所述栅极间隔件包括：下部，具有与所述栅极堆叠件的侧壁接触的第一内边缘；和上部，位于所述下部的上方，所述上部具有与所述栅极堆叠件的所述侧壁接触的第二内边缘，其中，所述第一内边缘与第二内边缘未对准。
在上述半导体器件中，所述第一内边缘和所述第二内边缘是笔直的，且所述第一内边缘比所述第二内边缘朝向所述栅极堆叠件的垂直中心线凹进的更多。
在上述半导体器件中，所述下部比所述述上部厚。
在上述半导体器件中，所述第一内边缘和所述第二内边缘沿着所述栅极间隔件的下部的顶面形成台阶。
在上述半导体器件中，所述栅极间隔件的所述下部和所述上部之间的接合点高于所述半导体鳍的顶面。
在上述半导体器件中，所述第一内边缘和所述第二内边缘是笔直的，并且所述第一内边缘比所述第二内边缘倾斜的更多。
上述内容概述了几个实施例的特征，从而使得本领域技术人员可更好地了解本公开的各方面。本领域的技术人员应理解，其可以轻松地将本公开作为基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本公开的精神和范围，并且其可以进行各种更改、替换和变更而不背离本公开的精神和范围。

Claims (20)

1.一种制造半导体器件的方法，包括：
形成延伸至半导体衬底内的隔离区；
凹进所述隔离区，其中，所述隔离区之间的所述半导体衬底的一部分突出为高于所述隔离区以形成半导体鳍；
形成覆盖所述半导体鳍的中间部分的伪栅电极，所述半导体鳍的端部未被所述伪栅电极覆盖，其中，所述伪栅电极包括：
伪栅电极下部；和
伪栅电极上部，包括位于所述伪栅电极下部上方的多晶硅，其中，所述伪栅电极下部和伪栅电极上部由不同的材料形成；
在所述伪栅电极的相对两侧上形成源极/漏极区；以及
使用替代栅电极替换伪栅电极。
2.根据权利要求1所述的方法，进一步包括：
形成伪栅电极下层；
平坦化所述伪栅电极下层；
在所述平坦化的伪栅电极下层上方形成伪栅电极上层；以及
使用相同的蚀刻掩模图案化所述伪栅电极上层和所述伪栅电极下层以分别形成所述伪栅电极上部和所述伪栅电极下部。
3.根据权利要求2所述的方法，进一步包括：
回蚀刻所述平坦化的伪栅电极下层直至所述伪栅电极下层的顶面低于所述半导体鳍的顶面。
4.根据权利要求2所述的方法，其中，形成所述伪栅电极下层包括原子层沉积，及所述形成伪栅电极上层包括化学汽相沉积。
5.根据权利要求2所述的方法，其中，形成所述伪栅电极下层包括旋转涂布，并且形成所述伪栅电极上层包括化学汽相沉积。
6.根据权利要求2所述的方法，其中，所述伪栅电极上层和所述伪栅电极下层通过使用不同的蚀刻气体的蚀刻被图案化。
7.根据权利要求2所述的方法，其中，所述伪栅电极上层和所述伪栅电极下层通过使用相同的蚀刻气体的蚀刻被图案化。
8.一种制造半导体器件的方法，包括：
形成接触半导体鳍的顶面和侧壁的伪氧化物层；
形成位于所述伪氧化物层上方的伪栅电极下层；
平坦化所述伪栅电极下层；
在所述平坦化的伪栅电极下层上方形成伪栅电极上层，其中，所述伪栅电极上层包括多晶硅；
使用第一蚀刻气体执行第一蚀刻步骤以蚀刻所述伪栅电极上层；
使用不同于所述第一蚀刻气体的第二蚀刻气体执行第二蚀刻步骤以蚀刻所述伪栅电极下层，其中，所述伪栅电极上层和所述伪栅电极下层的剩余部分组合形成伪栅电极；
在所述伪栅电极的相对侧壁上形成栅极间隔件；
在所述伪栅电极的相对两侧上形成层间电介质(ILD)；以及
使用替代栅极替换所述伪栅电极。
9.根据权利要求8所述的方法，进一步包括：
回蚀刻所述平坦化的伪栅电极下层，其中，所述伪栅电极上层形成在所述回蚀刻的伪栅电极下层的上方。
10.根据权利要求9所述的方法，其中，所述平坦化的伪栅电极下层被回蚀刻，直至所述伪栅电极下层的顶面低于所述半导体鳍的顶面。
11.根据权利要求8所述的方法，其中，在使用所述替代栅极替换所述伪栅电极后，所述栅极间隔件的部分仍保留。
12.根据权利要求8所述的方法，其中，形成所述伪栅电极下层包括使用原子层沉积法沉积氮化硅。
13.根据权利要求8所述的方法，其中，形成所述伪栅电极下层包括使用旋转涂布沉积碳。
14.根据权利要求8所述的方法，其中，形成所述伪栅电极下层包括形成旋涂玻璃。
15.一种半导体器件，包括：
半导体衬底；
隔离区，延伸至所述半导体衬底内；
半导体鳍，位于所述隔离区的相对部分之间，并且所述半导体鳍高于所述隔离区的顶面且在第一方向上延伸；
栅极堆叠件，位于所述半导体鳍的顶面和相对两侧上；以及
栅极间隔件，接触所述栅极堆叠件的侧壁，其中，所述栅极间隔件包括：
下部，具有与所述栅极堆叠件的侧壁接触的第一内边缘；和
上部，位于所述下部的上方，所述上部具有与所述栅极堆叠件的所述侧壁接触的第二内边缘，其中，在与所述第一方向垂直的水平截面中，所述第一内边缘与第二内边缘未对准。
16.根据权利要求15所述的半导体器件，其中，所述第一内边缘和所述第二内边缘是笔直的，且所述第一内边缘比所述第二内边缘朝向所述栅极堆叠件的垂直中心线凹进的更多。
17.根据权利要求15所述的半导体器件，其中，所述下部比所述述上部厚。
18.根据权利要求15所述的半导体器件，其中，所述第一内边缘和所述第二内边缘沿着所述栅极间隔件的下部的顶面形成台阶。
19.根据权利要求15所述的半导体器件，其中，所述栅极间隔件的所述下部和所述上部之间的接合点高于所述半导体鳍的顶面。
20.根据权利要求15所述的半导体器件，其中，所述第一内边缘和所述第二内边缘是笔直的，并且所述第一内边缘比所述第二内边缘倾斜的更多。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391200B2 (en) * 2014-06-18 2016-07-12 Stmicroelectronics, Inc. FinFETs having strained channels, and methods of fabricating finFETs having strained channels
DE102018101511B4 (de) * 2017-09-28 2021-03-18 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur Halbleiterverarbeitung zum Bilden einer differenziellen Ätzstoppschicht
US10763104B2 (en) 2017-09-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming differential etch stop layer using directional plasma to activate surface on device structure
US10811320B2 (en) 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
EP3718142A4 (en) * 2017-11-30 2021-09-22 Intel Corporation STRUCTURING RIBS FOR THE PRODUCTION OF AN INTEGRATED CIRCUIT
US10658491B2 (en) * 2018-06-15 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling profiles of replacement gates
US10943818B2 (en) 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102524803B1 (ko) 2018-11-14 2023-04-24 삼성전자주식회사 소스/드레인 영역을 갖는 반도체 소자
US11476166B2 (en) * 2019-07-30 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Nano-sheet-based complementary metal-oxide-semiconductor devices with asymmetric inner spacers
US11264282B2 (en) 2020-02-25 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate formation process

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724025B1 (en) * 1998-06-30 2004-04-20 Kabushiki Kaisha Toshiba MOSFET having high and low dielectric materials

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528855B2 (en) * 2001-07-24 2003-03-04 Infineon Technologies Ag MOSFET having a low aspect ratio between the gate and the source/drain
US8264048B2 (en) * 2008-02-15 2012-09-11 Intel Corporation Multi-gate device having a T-shaped gate structure
US8258587B2 (en) 2008-10-06 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor performance with metal gate
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
KR101912582B1 (ko) * 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8803241B2 (en) 2012-06-29 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate electrode of semiconductor device
CN103545185B (zh) * 2012-07-13 2017-06-13 中芯国际集成电路制造(上海)有限公司 一种采用伪栅极制造半导体器件的方法
US8846477B2 (en) 2012-09-27 2014-09-30 Globalfoundries Inc. Methods of forming 3-D semiconductor devices using a replacement gate technique and a novel 3-D device
US9559181B2 (en) * 2013-11-26 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device with buried sige oxide
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9853154B2 (en) * 2014-01-24 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with downward tapered region under facet region
US9431537B2 (en) 2014-03-26 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US9209185B2 (en) * 2014-04-16 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET device
US10468528B2 (en) * 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9391201B2 (en) 2014-11-25 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure and manufacturing the same
US9472654B2 (en) 2015-03-19 2016-10-18 International Business Machines Corporation Forming low parasitic trim gate last MOSFET
US9559205B2 (en) * 2015-05-29 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9666581B2 (en) * 2015-08-21 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure and method of fabrication thereof
US10038096B2 (en) * 2015-09-08 2018-07-31 Globalfoundries Inc. Three-dimensional finFET transistor with portion(s) of the fin channel removed in gate-last flow
US9607838B1 (en) * 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
US9490332B1 (en) 2015-10-21 2016-11-08 International Business Machines Corporation Atomic layer doping and spacer engineering for reduced external resistance in finFETs
US10177143B2 (en) * 2015-10-28 2019-01-08 Taiwan Semiconductor Manufacturing Company Limited FinFET device and method for fabricating the same
US9793406B2 (en) * 2015-10-28 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9673331B2 (en) * 2015-11-02 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9876115B2 (en) * 2015-11-06 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same
US9735274B2 (en) * 2015-11-20 2017-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including a stacked wire structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724025B1 (en) * 1998-06-30 2004-04-20 Kabushiki Kaisha Toshiba MOSFET having high and low dielectric materials

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Publication number Publication date
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