KR101912582B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101912582B1
KR101912582B1 KR1020120043279A KR20120043279A KR101912582B1 KR 101912582 B1 KR101912582 B1 KR 101912582B1 KR 1020120043279 A KR1020120043279 A KR 1020120043279A KR 20120043279 A KR20120043279 A KR 20120043279A KR 101912582 B1 KR101912582 B1 KR 101912582B1
Authority
KR
South Korea
Prior art keywords
fin
gate electrode
drain
source
transistor
Prior art date
Application number
KR1020120043279A
Other languages
English (en)
Other versions
KR20130120201A (ko
Inventor
오창우
강명길
정영채
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020120043279A priority Critical patent/KR101912582B1/ko
Priority to US13/617,582 priority patent/US9490177B2/en
Priority to TW102108289A priority patent/TWI615945B/zh
Priority to JP2013081451A priority patent/JP6347576B2/ja
Priority to DE102013103798A priority patent/DE102013103798A1/de
Priority to CN201310140963.7A priority patent/CN103378098B/zh
Publication of KR20130120201A publication Critical patent/KR20130120201A/ko
Application granted granted Critical
Publication of KR101912582B1 publication Critical patent/KR101912582B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 영역과 제2 영역이 정의된 기판, 상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀과, 상기 제1 핀 상에 상기 제1 핀을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극 양측의 상기 제1 핀 내에 형성된 제1 리세스와, 상기 제1 리세스 내에 형성되는 상기 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터, 및 상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀과, 상기 제2 핀 상에 상기 제2 핀을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 양측의 상기 제2 핀 내에 형성된 제2 리세스와, 상기 제2 리세스 내에 형성되는 상기 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터를 포함하고, 상기 제1 게이트 전극과 상기 제1 소오스/드레인 사이의 제1 거리와, 상기 제2 게이트 전극과 상기 제2 소오스/드레인 사이의 제2 거리는 서로 다르다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricated method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 스트레스 근접도를 조절하여 전류량을 제어할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 스트레스 근접도를 조절하여 전류량을 제어할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 영역과 제2 영역이 정의된 기판, 상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀과, 상기 제1 핀 상에 상기 제1 핀을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극 양측의 상기 제1 핀 내에 형성된 제1 리세스와, 상기 제1 리세스 내에 형성되는 상기 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터, 및 상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀과, 상기 제2 핀 상에 상기 제2 핀을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 양측의 상기 제2 핀 내에 형성된 제2 리세스와, 상기 제2 리세스 내에 형성되는 상기 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터를 포함하고, 상기 제1 게이트 전극과 상기 제1 소오스/드레인 사이의 제1 거리와, 상기 제2 게이트 전극과 상기 제2 소오스/드레인 사이의 제2 거리는 서로 다르다.
여기서, 상기 제1 리세스의 언더컷량과 상기 제2 리세스의 언더컷량은 서로 다를 수 있다.
또한, 제1 핀형 트랜지스터는 상기 제1 게이트 전극의 측벽에 배치되는 제1 스페이서를 더 포함하고, 상기 제2 핀형 트랜지스터는 상기 제2 게이트 전극의 측벽에 배치되는 제2 스페이서를 더 포함하고, 상기 제1 스페이서의 제1 두께와 상기 제2 스페이서의 제2 두께는 서로 다를 수 잇다. 상기 제1 스페이서는 n(단, n은 자연수)개의 층을 포함하고, 상기 제2 스페이서는 n+m(단, m은 자연수)개의 층을 포함할 수 있다.
상기 제1 핀형 트랜지스터 및 상기 제2 핀형 트랜지스터는 서로 동일한 도전형의 트랜지스터이고, 상기 제1 소오스/드레인의 불순물 농도와 상기 제2 소오스/드레인의 불순물 농도가 서로 다를 수 있다.
상기 제1 핀형 트랜지스터 상에 형성된 제1 스트레스막과, 상기 제2 핀형 트랜지스터 상에 형성된 제2 스트레스막을 더 포함할 수 있다. 상기 제1 스트레스막과 상기 제2 스트레스막은 동일 물질로 이루어질 수 있다.
상기 제1 영역은 SRAM 형성 영역이고, 상기 제2 영역은 로직 영역일 수 있다.
상기 제1 영역은 SRAM의 풀업 트랜지스터이고, 상기 제2 영역은 SRAM의 풀다운 트랜지스터 또는 패스 트랜지스터일 수 있다.
상기 제1 거리는 상기 제2 거리보다 길 수 있다.
상기 제1 핀형 트랜지스터는 서로 이격되고 평행하게 배치된 다수의 제1 핀을 포함하고, 상기 제1 게이트 전극은 상기 다수의 제1 핀을 교차하고, 상기 제2 핀형 트랜지스터는 서로 이격되고 평행하게 배치된 다수의 제2 핀을 포함하고, 상기 제2 게이트 전극은 상기 다수의 제2 핀을 교차할 수 있다.
상기 제1 핀과 상기 제2 핀은 제1 격자 상수를 갖고, 상기 제1 소오스/드레인과 상기 제2 소오스/드레인은 상기 제1 격자 상수와 다른 제2 격자 상수를 가질 수 있다.
상기 제1 핀과 상기 제2 핀은 제1 격자 상수를 갖고, 상기 제1 소오스/드레인은 제1 격자 상수와 다른 제2 격자 상수를 갖고, 상기 제2 소오스/드레인은 상기 제1 및 제2 격자 상수와 다른 제3 격자 상수를 가질 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 영역과 제2 영역이 정의된 기판, 상기 제1 영역에 형성된 제1 핀형 트랜지스터, 및 상기 제2 영역에 형성된 제2 핀형 트랜지스터을 포함하되, 상기 제1 핀형 트랜지스터의 제1 채널이 받는 스트레스 크기와, 상기 제2 핀형 트랜지스터의 제2 채널이 받는 스트레스 크기는 서로 다르다.
여기서, 제1 핀형 트랜지스터는 제1 핀과, 상기 제1 핀 상에 상기 제1 핀을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극 양측에 형성되는 상기 제1 소오스/드레인을 포함하고, 제2 핀형 트랜지스터는 제2 핀과, 상기 제2 핀 상에 상기 제2 핀을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 양측에 형성되는 상기 제2 소오스/드레인을 포함할 수 있다.
상기 제1 핀형 트랜지스터는 제1 게이트 전극의 양측의 제1 핀 내에 형성된 제1 리세스를 더 포함하고, 상기 제1 소오스/드레인은 상기 제1 리세스 내에 형성되고, 상기 제2 핀형 트랜지스터는 제2 게이트 전극의 양측의 제2 핀 내에 형성된 제2 리세스를 더 포함하고, 상기 제2 소오스/드레인은 상기 제1 리세스 내에 형성되고, 상기 제1 게이트 전극과 상기 제1 소오스/드레인 사이의 제1 거리와, 상기 제2 게이트 전극과 상기 제2 소오스/드레인 사이의 제2 거리는 서로 다를 수 있다.
상기 제1 핀형 트랜지스터는 상기 제1 게이트 전극의 측벽에 배치되는 제1 스페이서를 더 포함하고, 상기 제2 핀형 트랜지스터는 상기 제2 게이트 전극의 측벽에 배치되는 제2 스페이서를 더 포함하고, 상기 제1 스페이서의 제1 두께와 상기 제2 스페이서의 제2 두께는 서로 다를 수 있다.
상기 제1 핀형 트랜지스터는 상기 제1 게이트 전극의 측벽에 배치되는 제1 스페이서를 더 포함하고, 상기 제2 핀형 트랜지스터는 상기 제2 게이트 전극의 측벽에 배치되는 제2 스페이서를 더 포함하고, 상기 제1 스페이서가 상기 제1 채널에 주는 스트레스와, 상기 제2 스페이서가 상기 제2 채널에 주는 스트레스는 서로 다를 수 있다.
상기 제1 핀형 트랜지스터는 다수의 제1 핀과, 상기 다수의 제1 핀을 교차하는 제1 게이트 전극을 포함하고, 상기 제2 핀형 트랜지스터는 다수의 제2 핀과, 상기 다수의 제2 핀을 교차하는 제2 게이트 전극을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역과 제2 영역이 정의된 기판, 상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀과, 상기 제1 핀 상에 상기 제1 핀을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극 양측의 상기 제1 핀 내에 형성된 제1 리세스와, 상기 제1 리세스 내에 형성되는 상기 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터, 및 상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀과, 상기 제2 핀 상에 상기 제2 핀을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 양측의 상기 제2 핀 내에 형성된 제2 리세스와, 상기 제2 리세스 내에 형성되는 상기 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터를 포함하고, 상기 제1 핀형 트랜지스터 및 상기 제2 핀형 트랜지스터는 서로 동일한 도전형의 트랜지스터이고, 상기 제1 소오스/드레인의 불순물 농도와 상기 제2 소오스/드레인의 불순물 농도는 서로 다르다.
상기 제1 핀과 상기 제1 소오스/드레인 사이의 제1 거리와, 상기 제2 핀과 상기 제2 소오스/드레인 사이의 제2 거리는 서로 동일할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 핀, 상기 제1 핀과 이격된 제2 핀, 상기 제1 핀과 상기 제2 핀을 교차하는 제1 게이트 전극, 상기 제1 게이트 전극의 양측의 상기 제1 핀 내에 형성된 제1 리세스, 상기 제1 리세스 내에 형성된 제1 소오스/드레인, 상기 제1 게이트 전극의 양측의 상기 제2 핀 내에 형성된 제2 리세스, 및 상기 제2 리세스 내에 형성된 제2 소오스/드레인을 포함하되, 상기 제1 게이트 전극과 상기 제1 소오스/드레인 사이의 제1 거리와, 상기 제2 게이트 전극과 상기 제2 소오스/드레인 사이의 제2 거리는 서로 다르다.
여기서, 제1 게이트 전극, 상기 제1 소오스/드레인은 SRAM의 풀다운 트랜지스터에 포함되고, 상기 제1 게이트 전극, 상기 제2 소오스/드레인은 SRAM의 풀업 트랜지스터에 포함될 수 있다. 제2 거리는 상기 제1 거리보다 멀 수 있다.
또한, 제1 핀에 형성되는 SRAM의 패스 트랜지스터를 더 포함하고, 상기 패스 트랜지스터는 상기 제1 게이트 전극과 이격되고 상기 제1 핀을 교차하는 제2 게이트 전극을 포함한다. 제1 리세스의 언더컷량과 상기 제2 리세스의 언더컷량은 서로 다르다.
또한, 제1 게이트 전극의 측벽에 배치되는 제1 스페이서와, 상기 제2 게이트 전극의 측벽에 배치되는 제2 스페이서를 더 포함하고, 상기 제1 스페이서의 제1 두께와 상기 제2 스페이서의 제2 두께는 서로 다르다.
상기 또 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 제1 블록과 제2 블록이 정의된 기판, 상기 제1 블록 내에 형성된 적어도 하나의 제1 핀형 트랜지스터, 상기 제2 블록 내에 형성된 적어도 하나의 제2 핀형 트랜지스터, 및 상기 제1 핀형 트랜지스터의 제1 게이트 전극과 제1 소오스/드레인 사이의 제1 거리와, 상기 제2 핀형 트랜지스터의 제2 게이트 전극과 제2 소오스/드레인 사이의 제2 거리는 서로 다르다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은 제1 영역과 제2 영역이 정의된 기판을 제공하고, 상기 제1 영역에 제1 핀을 형성하고, 상기 제2 영역에 제2 핀을 형성하고, 상기 제1 영역에 제1 핀을 교차하는 제1 게이트 전극을 형성하고, 상기 제2 영역에 제2 핀을 교차하는 제2 게이트 전극을 형성하고, 상기 제1 영역에 상기 제1 게이트 전극 양측의 상기 제1 핀 내에 제1 리세스를 형성하고, 상기 제2 영역에 상기 제2 게이트 전극 양측의 상기 제2 핀 내에 제1 리세스를 형성하되, 상기 제1 게이트 전극과 상기 제1 리세스 사이의 제1 거리와, 상기 제2 게이트 전극과 상기 제2 리세스 사이의 제2 거리가 다르도록 형성하는 것을 포함한다.
여기서, 제1 리세스 및 제2 리세스를 형성하는 것은, 상기 제1 영역을 노출하고 상기 제2 영역을 비노출하는 제1 마스크를 이용하여, 제1 시간 동안 제1 습식식각하고, 상기 제2 영역을 노출하고 상기 제1 영역을 비노출하는 제2 마스크를 이용하여, 상기 제1 시간과 다른 제2 시간 동안 제2 습식식각하는 것을 포함한다.
또한, 제1 게이트 전극과 제2 게이트 전극을 형성하는 것은, 상기 제1 영역에 제1 핀을 교차하는 제1 더미 게이트 전극을 형성하고, 상기 제2 영역에 제2 핀을 교차하는 제2 더미 게이트 전극을 형성하고, 상기 제1 더미 게이트 전극의 측벽에 제1 스페이서를 형성하고, 상기 제2 더미 게이트 전극의 측벽에 제2 스페이서를 형성하고, 상기 제1 더미 게이트 전극을 제거하여 제1 트렌치를 형성하고, 상기 제2 더미 게이트 전극을 제거하여 제2 트렌치를 형성하고, 상기 제1 트렌치 및 상기 제2 트렌치에 금속층을 채우는 것을 포함한다.
여기서, 제1 스페이서의 제1 두께와 상기 제2 스페이서의 제2 두께는 서로 다를 수 있다. 제1 스페이서와 상기 제2 스페이서를 형성하는 것은, 상기 제1 영역에 형성된 n(단, n은 자연수)개의 절연막을 에치백하여 제1 스페이서를 형성한 후, 상기 제2 영역에 형성된 n+m(단, m은 자연수)개의 절연막을 에치백하여 제2 스페이서를 형성하는 것을 포함할 수 있다.
또한, 제1 리세스 내에 제1 소오스/드레인을 형성하고, 상기 제2 리세스 내에 제2 소오스/드레인을 형성하는 것을 포함한다. 제1 소오스/드레인 및 상기 제2 소오스/드레인을 형성하는 것은, 상기 제1 리세스 내에 제1 불순물 농도로 인시츄 도핑을 하면서 에피 공정을 수행하여 제1 소오스/드레인을 형성한 후, 상기 제2 리세스 내에 상기 제1 불순물 농도와 다른 제2 불순물 농도로 인시츄 도핑을 하면서 에피 공정을 수행하여 제2 소오스/드레인을 형성하는 것을 포함한다.
또한, 제1 영역에 제1 핀을 형성하는 것은, 상기 제1 영역에 다수의 제1 핀을 형성하는 것을 포함하고, 상기 기판 상에 적어도 하나의 희생 패턴을 형성하고, 상기 각 희생 패턴의 측벽에 스페이서 형상의 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 기판을 식각하여, 다수의 제1 핀을 형성하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A-A를 따라서 절단한 단면도이다.
도 3은 도 1의 B-B, C-C를 따라서 절단한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5a는 본 발명의 제3a 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5b는 본 발명의 제3b 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8 및 도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 10a은 도 9의 레이아웃도에서, 다수의 핀과 다수의 게이트 전극만을 도시한 것이다.
도 10b는 도 9의 D-D, E-E 를 따라 절단한 단면도이다.
도 11a은 본 발명의 제7a 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 11b은 본 발명의 제7b 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 11c는 본 발명의 제7c 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 13는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 14 내지 도 26은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 27 내지 도 30은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 31 및 도 32는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 33 내지 도 35를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 사용가능한 핀의 제조 방법을 설명하도록 한다.
도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 37 및 도 38은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1의 A-A를 따라서 절단한 단면도이다. 도 3은 도 1의 B-B, C-C를 따라서 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 제1 핀형 트랜지스터(101)는 제1 영역(I)에 형성되고, 제2 핀형 트랜지스터(201)는 제2 영역(II)에 형성된다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 예를 들어, 제1 영역(I)은 SRAM 형성 영역이고, 제2 영역(II)은 로직 영역일 수도 있다. 또는, 제1 영역(I)은 SRAM의 풀업(pull up) 트랜지스터가 형성되는 영역이고, 제2 영역(II)은 SRAM의 풀다운(pull down) 트랜지스터 또는 패스(pass) 트랜지스터가 형성되는 영역일 수도 있다.
제1 핀형 트랜지스터(101)는 제1 스트레스 근접도(stress proximity)를 갖고, 제2 핀형 트랜지스터(201)는 제1 스트레스 근접도와 다른 제2 스트레스 근접도를 갖는다. 채널에 적절한 스트레스를 인가할 경우, 캐리어(carrier)의 이동도가 향상되고 전류량이 증가할 수 있다. 스트레스가 채널에 얼마나 인접하여 가해지는지에 따라, 채널에 가해지는 스트레인(strain)의 양이 달라질 수 있다. 이를 근접도 효과(proximity effect)라고 한다. 제1 핀형 트랜지스터(101)와 제2 핀형 트랜지스터(201)가 서로 다른 스트레스 근접도를 갖도록 하기 위해서는 여러가지 방법을 적용할 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트 전극(147)과 제1 소오스/드레인(161) 사이의 제1 거리(L1)와, 제2 게이트 전극(247)과 제2 소오스/드레인(261) 사이의 제2 거리(L2)를 서로 다르게 조절하여, 제1 스트레스 근접도와 제2 스트레스 근접도를 다르게 조절한다. 이에 대해서 구체적으로 후술한다.
제1 핀형 트랜지스터(101)는 제1 핀(F1), 제1 게이트 전극(147), 제1 리세스(125), 제1 소오스/드레인(161) 등을 포함할 수 있다.
제1 핀(F1)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 제1 핀(F1)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(110)은 제1 핀(F1)의 측면을 덮을 수 있다.
제1 게이트 전극(147)은 제1 핀(F1) 상에, 제1 핀(F1)과 교차하도록 형성될 수 있다. 제1 게이트 전극(147)은 제1 방향(X1)으로 연장될 수 있다.
제1 게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(145)은 제1 핀(F1)과 제1 게이트 전극(147) 사이에 형성될 수 있다. 도 2에 도시된 것과 같이, 제1 게이트 절연막(145)은 제1 핀(F)의 상면과 측면의 상부에 형성될 수 있다. 또한, 제1 게이트 절연막(145)은 제1 게이트 전극(147)과 소자 분리막(110) 사이에 배치될 수 있다. 이러한 제1 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
제1 리세스(125)는 제1 게이트 전극(147) 양측의 제1 핀(F1) 내에 형성될 수 있다. 제1 리세스(125)의 측벽은 경사져 있어서, 제1 리세스(125)의 형상은 기판(100)에서 멀어질수록 넓어질 수 있다. 도 1에 도시된 것처럼, 제1 리세스(125)의 폭은 제1 핀(F1)의 폭보다 넓을 수 있다.
제1 소오스/드레인(161)은 제1 리세스(125) 내에 형성된다. 제1 소오스/드레인(161)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 제1 소오스/드레인(161)의 상면은 제1 층간 절연막(155)의 하면보다 높을 수 있다. 또한, 제1 소오스/드레인(161)과 제1 게이트 전극(147)은 스페이서(151)에 의하여 절연될 수 있다.
제1 핀형 트랜지스터(101)가 PMOS 트랜지스터인 경우, 제1 소오스/드레인(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 제1 핀형 트랜지스터(101)가 NMOS 트랜지스터인 경우, 제1 소오스/드레인(161)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 제1 소오스/드레인(161)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
스페이서(151)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제2 핀형 트랜지스터(201)는 제2 핀(F2), 제2 게이트 전극(247), 제2 리세스(225), 제2 소오스/드레인(261) 등을 포함할 수 있다. 제2 게이트 전극(247)은 제2 핀(F2) 상에 제2 핀(F2)을 교차하고, 제2 리세스(225)는 제2 게이트 전극(247) 양측의 제2 핀(F2) 내에 형성되고, 제2 소오스/드레인(261)은 제2 리세스(225) 내에 형성될 수 있다. 제2 핀형 트랜지스터(201)는 제1 핀형 트랜지스터(101)와 전체적으로 유사하고, 차이 나는 점을 위주로 설명한다.
도 1에서, 설명의 편의를 위해서, 제1 핀(F1)과 제2 핀(F2)이 나란하게 제2 방향(Y1, Y2)을 따라서 길게 연장되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 핀(F1)은 제2 방향(Y1)을 따라서 길게 연장되고, 제2 핀(F2)은 제1 방향(X2)을 따라서 길게 연장될 수도 있다.
마찬가지로, 제1 게이트 전극(147)과 제2 게이트 전극(247)이 나란하게 제1 방향(X1, X2)을 따라서 길게 연장되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 게이트 전극(147)은 제1 방향(X1)을 따라서 길게 연장되고, 제2 핀(F2)은 제2 방향(Y2)을 따라서 길게 연장될 수도 있다.
제1 핀형 트랜지스터(101)와 제2 핀형 트랜지스터(201)는 동일한 도전형(예를 들어, P형 또는 N형)일 수 있다. 또는, 제1 핀형 트랜지스터(101)는 제1 도전형(예를 들어, P형)이고, 제2 핀형 트랜지스터(201)는 제2 도전형(예를 들어, N형)일 수도 있다.
설명되지 않은 도면부호 201은 기판이고, 245는 제2 게이트 절연막이고, 251은 제2 스페이서이고, 255는 제2 층간 절연막이고, MG3은 제3 금속층이고, MG4는 제4 금속층이다.
도 3을 참조하면, 전술한 것과 같이, 제1 핀형 트랜지스터(101)의 제1 스트레스 근접도와 제2 핀형 트랜지스터(201)의 제2 스트레스 근접도는 서로 다르다. 구체적으로, 제1 게이트 전극(147)과 제1 소오스/드레인(161) 사이의 제1 거리(L1)와, 제2 게이트 전극(247)과 제2 소오스/드레인(261) 사이의 제2 거리(L2)는 서로 다르다. 여기서, "a와 b의 거리"는 a와 b의 최단 거리를 의미한다. 도시된 것과 같이, 제2 거리(L2)는 제1 거리(L1)보다 짧을 수 있다. 제2 리세스(225)는 언더컷이 있기 때문에, 제2 거리(L2)가 제1 거리(L1)보다 짧다.
제1 리세스(125)와 제2 리세스(225) 내에 각각 제1 소오스/드레인(161)과 제2 소오스/드레인(261)이 형성되기 때문에, 제1 리세스(125)와 제2 리세스(225)의 위치를 조절함으로써 제1 거리(L1)와 제2 거리(L2)를 조절할 수 있다.
예를 들어, 제1 핀형 트랜지스터(101)와 제2 핀형 트랜지스터(201)가 모두 P형 트랜지스터인 경우, 기판(100)은 Si이고 제1 소오스/드레인(161)과 제2 소오스/드레인(261)은 SiGe일 수 있다. 이러한 경우, SiGe는 Si보다 격자 상수가 크기 때문에, 제1 소오스/드레인(161)은 제1 핀형 트랜지스터(101)의 채널에 압축 스트레스를 주고, 제2 소오스/드레인(261)은 제2 핀형 트랜지스터(201)의 채널에 압축 스트레스를 줄 수 있다. 그런데, 제1 거리(L1)가 제2 거리(L2)보다 길기 때문에, 제1 소오스/드레인(161)은 제1 핀형 트랜지스터(101)의 채널에 주는 압축 스트레스는, 제2 소오스/드레인(261)은 제2 핀형 트랜지스터(201)의 채널에 주는 압축 스트레스보다 작을 수 있다. 따라서, 제1 핀형 트랜지스터(101)의 전류량보다, 제2 핀형 트랜지스터(201)의 전류량이 클 수 있다.
핀의 폭이 굉장히 얇을 경우(예를 들어, 20nm 이하인 경우), 핀을 형성하기 위해서 일반적인 포토 공정을 이용하지 못할 수 있다. 예를 들어, 일정한 폭을 갖는 핀이 반복적으로 형성되는 SIT(Sidewall Image Transfer) 공정을 사용할 수 있다. 이러한 경우, 유효 채널폭(effective channel width)의 조절이 어렵다. 즉, 일반적인 플래너 트랜지스터(planar transistor)의 경우에는 포토 공정을 이용하여 채널폭을 쉽게 변경하여 전류량을 쉽게 조절할 수 있다. 하지만, SIT 공정을 통해서 생성된 핀을 이용하는 핀형 트랜지스터의 경우, 채널폭이 고정되기 때문에 전류량을 조절하기 어려웠다. 즉, 전류량을 조절하기 위해서는, 핀의 개수를 변경시키는 수단만 사용되었다. 예를 들어, 1개의 핀을 사용할 때 핀형 트랜지스터의 전류량은 k가 되고, 2개의 핀을 사용할 때 핀형 트랜지스터의 전류량은 2k가 된다. 즉, 미세한 전류량 조절이 어려웠다.
그런데, 본 발명의 제1 실시예에 따른 반도체 장치에서, 게이트 전극(147, 247)과 소오스/드레인(161, 261) 사이의 거리(L1, L2)를 조절함으로써, 핀형 트랜지스터(101, 201)의 전류량을 쉽게 조절할 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 다른점을 위주로 설명한다.
도 4를 참조하면, 제1 핀형 트랜지스터(102)에서 제1 게이트 전극(147)과 제1 소오스/드레인(161) 사이의 제1 거리(L1)와, 제2 핀형 트랜지스터(202)에서 제2 게이트 전극(247)과 제2 소오스/드레인(261) 사이의 제2 거리(L2)는 서로 다르다. 제1 리세스(125)의 언더컷량과 제2 리세스(225)의 언더컷량은 서로 다르다. 도시된 것과 같이, 제2 리세스(225)의 언더컷량은, 제1 리세스(125)의 언더컷량보다 상대적으로 많다.
뿐만 아니라, 제1 핀형 트랜지스터(102) 상에는 제1 스트레스막(169)이 형성되고, 제2 핀형 트랜지스터(202) 상에는 제2 스트레스막(269)을 형성될 수 있다.
제1 스트레스막(169) 및 제2 스트레스막(269)은 예를 들어, SiN막일 수 있다. SiN막이 인장 스트레스를 주게 되는지, 압축 스트레스를 주게 되는지는, SiN막 내의 N-H 본딩(bonding)과 Si-H 본딩의 비율에 따라 결정된다. 예를 들어, N-H본딩/Si-H본딩의 비율이 약 1~5이면 인장 스트레스를 주게 되고, 약 5~20이면 압축 스트레스를 줄 수 있다.
예를 들어, 제1 핀형 트랜지스터(102)와 제2 핀형 트랜지스터(202)가 동일한 PMOS 트랜지스터인 경우, 제2 핀형 트랜지스터(202)의 전류량이 제1 핀형 트랜지스터(102)의 전류량보다 클 수 있다. 제1 스트레스막(169) 및 제2 스트레스막(269)의 영향으로, 제1 핀형 트랜지스터(102)와 제2 핀형 트랜지스터(202)의 전류량도 증가시킬 수 있다.
도 5a는 본 발명의 제3a 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 다른점을 위주로 설명한다.
도 5a를 참조하면, 제1 핀형 트랜지스터(103)의 제1 게이트 전극(147)의 측벽에 제1 스페이서(151)가 배치된다. 또한, 제2 핀형 트랜지스터(203)의 제2 게이트 전극(247)의 측벽에 제2 스페이서(251)가 배치된다. 도시된 것과 같이, 제1 스페이서(151)의 제1 두께와 제2 스페이서(251)의 제2 두께는 서로 다르다.
제1 스페이서(151)와 제2 스페이서(251)의 두께를 다르게 하기 위해서, 제1 스페이서는 n(단, n은 자연수)개의 층을 포함하고, 제2 스페이서는 n+m(단, m은 자연수)개의 층을 포함할 수 있다. 도면에서는, 예시적으로 제1 스페이서(151)는 2층의 절연막(151a, 151b)을 포함하고, 제2 스페이서(251)는 3층의 절연막(251a, 251b, 251c)을 포함할 수 있다.
제1 리세스(125)는 제1 스페이서(151)를 마스크로 이용하여 형성되고, 제2 리세스(225)는 제2 스페이서(251)를 마스크로 이용하여 형성될 수 있다. 즉, 제1 리세스(125)는 제1 스페이서(151)에 얼라인(align)되고, 제2 리세스(225)는 제2 스페이서(251)에 얼라인될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 리세스(125)는 언더컷을 포함하여 제1 스페이서(151)의 아래까지 연장될 수 있고, 제2 리세스(225)도 언더컷을 포함하여 제2 스페이서(251)의 아래까지 연장될 수 있다.
제1 스페이서(151)와 제2 스페이서(251)의 두께가 서로 다르기 때문에, 제1 리세스(125)와 제2 리세스(225)의 위치가 서로 다를 수 있다. 도시된 것과 같이, 제2 스페이서(251)의 두께가 더 두껍기 때문에, 제2 거리(L2)가 제1 거리(L1)보다 더 길 수 있다. 이러한 경우, 제1 핀형 트랜지스터(103)와 제2 핀형 트랜지스터(203)가 PMOS 트랜지스터인 경우, 제1 핀형 트랜지스터(103)의 전류량이 제2 핀형 트랜지스터(203)의 전류량보다 클 수 있다.
도 5b는 본 발명의 제3b 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 다른점을 위주로 설명한다.
도 5b를 참조하면, 제1 핀형 트랜지스터(103a)에서의 제1 게이트 전극(147)과 제1 소오스/드레인(161) 사이의 거리(L1)과, 제2 핀형 트랜지스터(203a)에서의 제2 게이트 전극(247)과 제2 소오스/드레인(261) 사이의 거리(L2)는 서로 동일할 수 있다.
그런데, 제1 스페이서(151)가 제1 핀형 트랜지스터(103a)의 채널에 주는 스트레스와, 제2 스페이서(251)가 제2 핀형 트랜지스터(203a)의 채널에 주는 스트레스는 서로 다를 수 있다. 예를 들어, 제1 스페이서(151)와 제2 스페이서(251)에서 사용되는 물질은 서로 다를 수 있다. 예를 들어, 제1 스페이서(151)의 절연막(151a, 151b)과, 제2 스페이서(251)의 절연막(251b)는 채널에 스트레스를 주는 물질이 아닐 수 있다. 하지만, 제2 스페이서(251d)는 제2 핀형 트랜지스터(203a)의 채널에 스트레스를 인가하는 물질일 수 있다. 그 결과, 제1 핀형 트랜지스터(103a)의 전류량과, 제2 핀형 트랜지스터(203a)의 전류량을 다르게 조절할 수 있다.
도 6는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 다른점을 위주로 설명한다.
도 6을 참조하면, 제1 핀형 트랜지스터(104)의 제1 거리(L1)와, 제2 핀형 트랜지스터(204)의 제2 거리(L2)는 실질적으로 동일할 수 있다.
여기서, 제1 핀형 트랜지스터(104)와 제2 핀형 트랜지스터(204)가 서로 동일한 도전형의 트랜지스터이고, 제1 리세스(125) 내에 형성된 제1 소오스/드레인(161)의 불순물 농도와, 제2 리세스(225) 내에 형성된 제2 소오스/드레인(261)의 불순물 농도가 서로 다르다. 예를 들어, 제2 소오스/드레인(261)의 불순물 농도가 제1 소오스/드레인(161)의 불순물 농도보다 높은 경우, 제2 소오스/드레인(261)의 저항이 제1 소오스/드레인(161)의 저항보다 작을 수 있다. 따라서, 제2 핀형 트랜지스터(204)의 전류량이 제1 핀형 트랜지스터(104)의 전류량보다 많을 수 있다. 즉, 제1 및 제2 소오스/드레인(161, 261)의 불순물 농도를 조절하여, 전류량을 조절할 수도 있다.
도 7는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 다른점을 위주로 설명한다.
도 7을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치에서, 전술한 여러가지 방법(게이트 전극과 소오스/드레인 거리 조절, 불순물 농도 조절, 스트레스막 이용 등)을 조합하여 핀형 트랜지스터의 전류량을 조절할 수 있다.
즉, 제1 핀형 트랜지스터(105)의 제1 게이트 전극(147)의 측벽에 제1 스페이서(151)가 배치된다. 또한, 제2 핀형 트랜지스터(205)의 제2 게이트 전극(247)의 측벽에 제2 스페이서(251)가 배치된다. 제1 스페이서(151)의 제1 두께와 제2 스페이서(251)의 제2 두께는 서로 다르다.
또한, 제1 리세스(125) 내에 형성된 제1 소오스/드레인(161)의 불순물 농도와, 제2 리세스(225) 내에 형성된 제2 소오스/드레인(261)의 불순물 농도가 서로 다르다.
뿐만 아니라, 제1 핀형 트랜지스터(105) 상에는 제1 스트레스막(169)이 형성되고, 제2 핀형 트랜지스터(205) 상에는 제2 스트레스막(269)을 형성될 수 있다.
도 7에서는, 제1 소오스/드레인(161)의 불순물 농도와 제2 소오스/드레인(261)의 불순물 농도가 다른 것을 예시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 소오스/드레인(161)에 채워지는 물질(예를 들어, SiGe) 자체의 농도가, 제2 소오스/드레인(261)에 채워지는 물질 자체의 농도가 서로 다를 수 있다. 이러한 경우에도, 제1 핀형 트랜지스터(105)의 채널에 주는 스트레스와, 제2 핀형 트랜지스터(205)의 채널에 주는 스트레스를 서로 다르게 조절할 수 있다.
도 8 및 도 9는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 10a은 도 9의 레이아웃도에서, 다수의 핀과 다수의 게이트 전극만을 도시한 것이다. 도 10b는 도 9의 D-D, E-E 를 따라 절단한 단면도이다. 전술한 본 발명의 몇몇 실시예에 따른 반도체 장치들은 핀형 트랜지스터를 사용하는 모든 장치에 적용가능하나, 도 8 내지 도 10b는 예시적으로 SRAM을 도시한다.
우선, 도 8을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 8 내지 도 10b를 참조하면, 서로 이격된 제1 핀(310), 제2 핀(320), 제3 핀(330), 제4 핀(340)은 일 방향(예를 들어, 도 9의 상하방향)으로 길게 연장되도록 형성된다. 제2 핀(320), 제3 핀(330)은 제1 핀(310), 제4 핀(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 9의 좌우 방향)으로 길게 연장되고, 제1 핀(310) 내지 제4 핀(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 핀(310)과 제2 핀(320)을 완전히 교차하고, 제3 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 핀(340)과 제3 핀(330)을 완전히 교차하고, 제2 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 핀(310), 제4 핀(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 핀(F2)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 핀(F1)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 핀(F1)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 핀(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 모두 핀형 트랜지스터로 구현될 수 있으며, 도 1 내지 도 7를 이용하여 전술한 구성을 가질 수 있다.
예를 들어, 도 10b와 같은 구성을 가질 수 있다. 제1 풀업 트랜지스터(PU1)는 제2 핀(320)과, 제2 핀(320)을 교차하는 제1 게이트 전극(351)과, 제1 게이트 전극(351)의 양측의 제2 핀(320) 내에 형성된 제1 리세스(321a), 제1 리세스(321a) 내에 형성된 제1 소오스/드레인(321)을 포함할 수 있다. 제1 풀다운 트랜지스터(PD1)는 제1 핀(310)과, 제1 핀(310)을 교차하는 제1 게이트 전극(351)과, 제1 게이트 전극(351)의 양측의 제1 핀(310) 내에 형성된 제2 리세스(311a), 제2 리세스(311a) 내에 형성된 제2 소오스/드레인(311)을 포함할 수 있다.
이와 같은 경우, 제1 풀업 트랜지스터(PU1)의 제1 게이트 전극(351)과 제1 소오스/드레인(321) 사이의 거리(L3)는, 제1 풀다운 트랜지스터(PD1)의 제1 게이트 전극(351)과 제2 소오스/드레인(311) 사이의 거리(L4)가 서로 다를 수 있다. 예를 들어, 전류 소모를 줄이기 위해서, 제1 풀업 트랜지스터(PU1)는 전류량이 적게 할 수 있다. 따라서, 제1 풀업 트랜지스터(PU1)의 제1 게이트 전극(351)과 제1 소오스/드레인(321) 사이의 거리(L3)는, 제1 풀다운 트랜지스터(PD1)의 제1 게이트 전극(351)과 제2 소오스/드레인(311) 사이의 거리(L4)보다 길 수 있다.
제1 패스 트랜지스터(PS1)는 제1 핀(310)과, 제1 핀(310)을 교차하는 제2 게이트 전극(352)과, 제2 게이트 전극(352)의 양측의 제1 핀(310) 내에 형성된 제3 리세스, 제3 리세스 내에 형성된 제3 소오스/드레인을 포함할 수 있다. 도시된 것과 같이, 제2 소오스/드레인과 제3 소오스/드레인은 1개의 노드를 서로 공유한다. 제1 풀업 트랜지스터(PU1)의 제1 게이트 전극(351)과 제1 소오스/드레인(321) 사이의 거리(L3)는, 제1 패스 트랜지스터(PS1)의 제2 게이트 전극(352)과 제3 소오스/드레인 사이의 거리가 서로 다를 수 있다. 또한, 제1 풀업 트랜지스터(PU1)의 제1 게이트 전극(351)과 제1 소오스/드레인(321) 사이의 거리(L3)는, 제1 패스 트랜지스터(PS1)의 제2 게이트 전극(352)과 제3 소오스/드레인 사이의 거리보다 길 수 있다.
도 10a에 도시된 것과 같이, 제1 영역(I)에 있는 제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2)의 리세스를 형성하는 것과, 제2 영역(II)에 있는 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 패스 트랜지스터(PS1), 제2 패스 트랜지스터(PS2)의 리세스를 형성하는 것을 별도의 공정으로 진행할 수 있다.
이와 같이 함으로써, 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)의 전류량을 상대적으로 줄일 수 있다.
도 11a은 본 발명의 제7a 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다
도 11a을 참조하면, 본 발명의 제7a 실시예에 따른 반도체 장치에서, 로직 영역(410)에 핀형 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에 핀형 트랜지스터(421)가 배치될 수 있다.
핀형 트랜지스터(411)의 게이트 전극과 소오스/드레인 사이의 거리와, 핀형 트랜지스터(421)의 게이트 전극과 소오스/드레인 사이의 거리를 다르게 할 수 있다. 또는, 핀형 트랜지스터(411)의 채널이 받는 스트레스와, 핀형 트랜지스터(421)의 채널이 받는 스트레스를 다르게 조절할 수 있다.
도 11a에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 11b은 본 발명의 제7b 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 11b를 참조하면, 본 발명의 제7b 실시예에 따른 반도체 장치에서, 로직 영역(410) 내에 서로 다른 핀형 트랜지스터(412, 422)가 배치될 수 있다.
즉, 핀형 트랜지스터(412)의 게이트 전극과 소오스/드레인 사이의 거리와, 핀형 트랜지스터(422)의 게이트 전극과 소오스/드레인 사이의 거리를 다르게 할 수 있다. 또는, 핀형 트랜지스터(412)의 채널이 받는 스트레스와, 핀형 트랜지스터(422)의 채널이 받는 스트레스를 다르게 조절할 수 있다.
도 11c는 본 발명의 제7c 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다.
도 11c를 참조하면, 본 발명의 제7c 실시예에 따른 반도체 장치에서, 기판에 다수의 블록(예를 들어 BLK1, BLK2)이 정의된다. 여기서, 다수의 블록(BLK1, BLK2)마다 서로 다른 핀형 트랜지스터가 배치될 수 있다. 도시된 것과 같이, 각 블록(BLK1, BLK2)에는 적어도 하나의 핀(F5, F6)이 배치될 수 있다. 블록(BLK1)내에 배치된 핀형 트랜지스터의 게이트 전극과 소오스/드레인 사이의 거리와, 블록(BLK2) 내에 배치된 핀형 트랜지스터의 게이트 전극과 소오스/드레인 사이의 거리를 다르게 할 수 있다. 또는, 블록(BLK1)내에 배치된 핀형 트랜지스터의 채널이 받는 스트레스와, 블록(BLK2)내에 배치된 핀형 트랜지스터의 채널이 받는 스트레스를 다르게 조절할 수 있다.
도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 다른점을 위주로 설명한다.
도 12를 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치에서, 사용하는 핀(F11, F12, F21, F22)의 개수를 조절하여 핀형 트랜지스터(106, 106a)의 전류량을 조절할 수 있다.
핀형 트랜지스터(106)은 서로 이격되고 평행하게 배치된 다수의 제1 핀(F11, F12)을 포함한다. 제1 게이트 전극(147)은 다수의 제1 핀(F1)을 교차하도록 배치될 수 있다. 핀형 트랜지스터(106a)은 서로 이격되고 평행하게 배치된 다수의 제2 핀(F21, F22)을 포함한다. 제2 게이트 전극(247)은 다수의 제2 핀(F2)을 교차하도록 배치될 수 있다.
핀형 트랜지스터(106)의 제1 게이트 전극(147)과 소오스/드레인의 거리는, 핀형 트랜지스터(106a)의 제2 게이트 전극(247)과 소오스/드레인의 거리와 다를 수 있다. 또는, 핀형 트랜지스터(106)의 소오스/드레인의 불순물 농도와, 핀형 트랜지스터(106a)의 소오스/드레인의 불순물 농도는 다를 수 있다.
핀형 트랜지스터(106)이 사용하는 핀(F11, F12)의 개수가 증가하면, 전류량을 증가시킬 수 있다. 즉, 1개의 핀을 사용할 때 핀형 트랜지스터의 전류량이 j라면, 2개의 핀(F11, F12)을 사용하면 핀형 트랜지스터의 전류량은 2j가 된다. 또한, 전술한 것과 같이, 핀형 트랜지스터(106a)의 전류량은, 핀형 트랜지스터(106)의 전류량과 다소 다르도록 조절할 수 있다. 예를 들어, 핀형 트랜지스터(106a)의 전류량은 2j+α 또는 2j-α 정도가 될 수 있다.
따라서, 본 발명의 제8 실시예에 따르면, 다양한 종류의 전류량을 갖는 핀형 트랜지스터(106, 106a)의 구현이 가능하다.
도 13는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 개념도이다. 설명의 편의상, 본 발명의 제8 실시예에 따른 반도체 장치와 다른점을 위주로 설명한다.
도 13을 참조하면, 본 발명의 제9 실시예에 따른 반도체 장치는, 사용하는 핀(F1a, F1b, F2a, F2b, F3a, F3b, F4a, F4b)의 개수를 조절하여 핀형 트랜지스터(108, 107, 106, 101)의 전류량을 조절할 수 있다.
핀형 트랜지스터(108, 108a)는 4개의 핀(F1a, F2a)를 사용한다. 1개의 핀을 사용할 때 핀형 트랜지스터의 전류량이 j라면, 4개의 핀(F1a)을 사용하는 핀형 트랜지스터(108)의 전류량은 4j가 된다. 또한, 핀형 트랜지스터(108a)의 4j+α 또는 4j-α 정도가 될 수 있다.
핀형 트랜지스터(107, 107a)는 3개의 핀(F1b, F2b)를 사용한다. 3개의 핀(F1b)을 사용하는 핀형 트랜지스터(107)의 전류량은 3j가 된다. 또한, 핀형 트랜지스터(107a)의 3j+α 또는 3j-α 정도가 될 수 있다.
핀형 트랜지스터(106, 106a)는 2개의 핀(F1c, F2c)를 사용한다. 2개의 핀(F2b)을 사용하는 핀형 트랜지스터(106)의 전류량은 2j가 된다. 또한, 핀형 트랜지스터(106a)의 2j+α 또는 2j-α 정도가 될 수 있다.
핀형 트랜지스터(101, 101a)는 1개의 핀(F1d, F2d)를 사용한다. 1개의 핀(F1d)을 사용하는 핀형 트랜지스터(101)의 전류량은 j가 된다. 또한, 핀형 트랜지스터(101a)의 j+α 또는 j-α 정도가 될 수 있다.
따라서, 본 발명의 제9 실시예에 따르면, 다양한 종류의 전류량을 갖는 핀형 트랜지스터(108, 108a, 107, 107a, 106, 106a, 101, 101a)의 구현이 가능하다.
이하에서, 도 14 내지 도 26, 도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하도록 한다.
도 14 내지 도 26은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 14 내지 도 20에는 제1 핀형 트랜지스터(도 1의 101 참조)에 대해서만 도시하였다. 도 14 내지 도 20의 과정에서, 제1 핀형 트랜지스터(101)와 제2 핀형 트랜지스터(도 1의 201 참조)의 제조 과정이 실질적으로 동일하기 때문이다. 도 21 내지 도 26에는 제1 핀형 트랜지스터(101)와 제2 핀형 트랜지스터(201)를 별도로 도시하였다. 도 22, 도 25는 각각 도 21, 도 24의 A-A를 따라서 절단한 단면도이다. 도 23, 도 26은 각각 도 24의 B-B, C-C를 따라서 절단한 단면도이다.
도 14를 참조하면, 제1 영역(I)에 제1 핀(F1)을 형성한다.
구체적으로, 기판(100) 상에 마스크 패턴(2103)을 형성한 후, 식각 공정을 진행하여 제1 핀(F1)을 형성한다. 제1 핀(F1)은 제2 방향(Y1)을 따라 연장될 수 있다. 제1 핀(F1) 주변에는 트렌치(121)가 형성된다. 마스크 패턴(2103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 15를 참조하면, 트렌치(121)를 채우는 소자 분리막(110)을 형성한다. 소자 분리막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 16을 참조하면, 소자 분리막(110)의 상부를 리세스하여, 제1 핀(F1)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 마스크 패턴(2103)은 소자 분리막(110)의 형성 이전에 제거되거나, 리세스 공정 이후에 제거될 수 있다.
한편, 소자 분리막(110) 위로 돌출된 제1 핀(F)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 소자 분리막(110) 형성 후, 리세스 공정없이 소자 분리막(110)에 의하여 노출된 제1 핀(F1)의 상면을 씨드로 하는 에피 공정에 의하여 제1 핀(F1)의 일부가 형성될 수 있다.
또한, 제1 핀(F1)에 문턱 전압 조절용 도핑이 수행될 수 있다. 핀형 트랜지스터(101)가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 핀형 트랜지스터(101)가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
도 17을 참조하면, 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 제1 핀(F1)과 교차하여 제1 방향(X1)으로 연장되는 더미 게이트 절연막(141), 제1 더미 게이트 전극(143)을 형성한다.
예를 들어, 더미 게이트 절연막(141)은 실리콘 산화막일 수 있고, 제1 더미 게이트 전극(143)은 폴리 실리콘일 수 있다.
도 18을 참조하면, 제1 더미 게이트 전극(143)의 측벽 및 제1 핀(F1)의 측벽에 제1 스페이서(151)를 형성한다.
예를 들어, 제1 더미 게이트 전극(143)이 형성된 결과물 상에 절연막을 형성한 후 에치백 공정을 진행하여 제1 스페이서(151)를 형성할 수 있다. 제1 스페이서(151)는 마스크 패턴(2104)의 상면, 제1 핀(F1)의 상면을 노출할 수 있다. 제1 스페이서(151)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
도 19을 참조하면, 제1 스페이서(151)가 형성된 결과물 상에, 층간 절연막(155)을 형성한다. 층간 절연막(155)은 실리콘 산화막일 수 있다.
이어서, 제1 더미 게이트 전극(143)의 상면이 노출될 때까지, 층간 절연막(155)을 평탄화한다. 그 결과, 마스크 패턴(2104)이 제거되고 제1 더미 게이트 전극(143)의 상면이 노출될 수 있다.
도 20을 참조하면, 더미 게이트 절연막(141) 및 제1 더미 게이트 전극(143)을 제거한다. 더미 게이트 절연막(141) 및 제1 더미 게이트 전극(143)의 제거함에 따라, 소자 분리막(110)을 노출하는 트렌치(123)가 형성된다.
도 21 내지 도 23을 참조하면, 트렌치(123) 내에 제1 게이트 절연막(145) 및 제1 게이트 전극(147)을 형성한다.
제1 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 제1 게이트 절연막(145)은 트렌치(123)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
제1 게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
전술한 것과 동일한 방식으로, 제2 영역(II)에 제2 게이트 절연막(245) 및 제2 게이트 전극(247)을 형성한다. 제2 게이트 전극(247)은 금속층(MG3, MG4)을 포함할 수 있다.
도 24 내지 도 26을 참조하면, 제1 영역(I)에 제1 게이트 전극(147) 양측의 제1 핀(F1) 내에 제1 리세스(125)를, 제2 영역(II)에 제2 게이트 전극(247) 양측의 제2 핀(F2) 내에 제2 리세스(225)를 형성한다.
이 때, 제1 게이트 전극(147)과 제1 리세스(125) 사이의 제1 거리(L1)와, 제2 게이트 전극(247)과 제2 리세스(225) 사이의 제2 거리(L2)가 다르도록 형성할 수 있다. 제1 리세스(125)를 형성하는 것과, 제2 리세스(225)를 형성하는 것을 별도로 진행할 수 있다.
예를 들어, 제1 영역(I)을 노출하고 제2 영역(II)을 비노출하는 제1 마스크를 이용하여, 제1 시간 동안 제1 습식식각한다. 그 후, 제2 영역(II)을 노출하고 제1 영역(I)을 비노출하는 제2 마스크를 이용하여, 제1 시간과 다른 제2 시간 동안 제2 습식식각할 수 있다.
또는, 제1 리세스(125)를 식각할 때 사용하는 식각액과, 제2 리세스(225)를 식각할 때 사용하는 식각액이 서로 다를 수 있다.
예를 들어, 제1 리세스(125)는 언더컷을 포함하지 않고, 제2 리세스(225)는 언더컷을 포함할 수 있다. 또는 제1 리세스(125)의 언더컷량과 제2 리세스(225)의 언더컷량이 다르도록 조절할 수 있다. 이와 같이 함으로써, 제1 거리(L1)와 제2 거리(L2)가 다르게 될 수 있다.
다시, 도 1 내지 도 3을 참조하면, 제1 리세스(125) 내에 제1 소오스/드레인(161)을 형성하고, 제2 리세스(225) 내에 제2 소오스/드레인(261)을 형성한다. 예를 들어, 제1 소오스/드레인(161)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 제1 소오스/드레인(161)의 상면은 제1 층간 절연막(155)의 하면보다 높을 수 있다.
또한, 제1 소오스/드레인(161)과 제2 소오스/드레인(261)을 형성하는 것은, 에피 공정에 의해서 형성할 수 있다. 또한, 제1 핀형 트랜지스터(101), 제2 핀형 트랜지스터(201)가 PMOS, NMOS 트랜지스터인지에 따라서, 제1 소오스/드레인(161)과 제2 소오스/드레인(261)의 물질이 달라질 수 있다.
또한, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다.
이하에서, 도 27 내지 도 30을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하도록 한다.
도 27 내지 도 30은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의상, 도 14 내지 도 26을 이용하여 설명한 부분과 다른점을 위주로 설명한다. 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법은, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과 스페이서 형성 단계(즉, 도 18)만 다르고, 실질적으로 동일하다.
도 27을 참조하면, 제1 영역(I)과 상기 제2 영역(II) 상에 예를 들어, n(단, n은 자연수)층의 절연막(451a, 451b)을 형성한다. 도면에서는, n이 2인 경우를 예시하였으나, 이에 한정되는 것은 아니다.
도 28을 참조하면, 제1 영역(I)을 노출하고 제2 영역(II)을 비노출하는 제1 마스크(460)를 이용하여, 2층의 절연막(451a, 451b)을 에치백하여 제1 더미 게이트 전극(143)의 측벽에 제1 스페이서(151)를 형성한다. 이어서, 제1 마스크(460)를 제거한다.
도 29를 참조하면, 제2 영역(II)을 노출하고, 제1 영역(I)을 비노출하는 제2 마스크(470)를 형성한다. 이어서, 제2 영역(II) 상에 예를 들어, m(단, m은 자연수)층의 절연막(451c)을 형성한다. 도면에서는, m이 1인 경우를 예시하였으나, 이에 한정되는 것은 아니다.
도 30을 참조하면, 제2 마스크(470)를 이용하여, 절연막(451a, 451b, 451c)을 에치백하여 제2 더미 게이트 전극(243)의 측벽에 제2 스페이서(251)를 형성하는 것을 포함한다.
정리하면, 제1 영역(I)의 제1 스페이서(151)의 두께와 제2 영역(II)의 제2 스페이서(251)의 두께를 다르게 하기 위해서, 제1 영역(I)에 형성된 n개의 절연막(451a, 451b)을 에치백하여 제1 스페이서(151)를 형성한 후, 제2 영역(II)에 형성된 n+m개의 절연막(451a, 451b, 451c)을 에치백하여 제2 스페이서(251)를 형성할 수 있다.
이하, 도 31 및 도 32, 도 6을 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하도록 한다.
도 31 및 도 32는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의상, 도 14 내지 도 26을 이용하여 설명한 부분과 다른점을 위주로 설명한다. 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법은, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법과 리세스 형성 단계(즉, 도 24 내지 도 26 참조)와 소오스/드레인 형성 단계(즉, 에피 공정)만 다르고, 나머지는 실질적으로 동일하다.
도 31을 참조하면, 도 24 내지 도 26과는 달리, 제1 게이트 전극(147)과 제1 리세스(125) 사이의 제1 거리(L1)와, 제2 게이트 전극(247)과 제2 리세스(225) 사이의 제2 거리(L2)는 실질적으로 동일하다.
도 32를 참조하면, 제1 영역(I)을 노출하고 제2 영역(II)을 비노출하는 제3 마스크(480)를 형성한다. 제1 리세스(125) 내에 제1 불순물 농도로 인시츄 도핑을 하면서 에피 공정을 수행하여 제1 소오스/드레인(161)을 형성한다. 이어서, 제3 마스크(480)를 제거한다.
도 6을 참조하면, 제2 영역(II)을 노출하고 제1 영역(I)을 비노출하는 제4 마스크(미도시)를 형성한다. 제2 리세스(225) 내에 제2 불순물 농도로 인시츄 도핑을 하면서 에피 공정을 수행하여 제2 소오스/드레인(261)을 형성한다.
이하, 도 33 내지 도 35를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서 사용가능한 핀의 제조 방법을 설명하도록 한다. 도 33 내지 도 35에서 제시하는 방법은, 도 12에 도시된 다수의 핀을 형성하는 방법일 수 있다. 예를 들어, SIT(Sidewall Image Transfer) 공정일 수 있다. 도 33 내지 도 35에서는 예시적으로, 2개의 핀을 제조하는 방법을 설명하나, 이에 한정되는 것은 아니다.
도 33을 참조하면, 기판(100) 상에 희생 패턴(501)을 형성한다. 이어서, 희생 패턴(501)이 형성된 기판(100) 상에 마스크층(505)을 형성한다. 마스크층(505)은 희생 패턴(501)이 형성된 기판(100)의 상면을 따라 컨포멀하게(conformally) 형성될 수 있다. 희생 패턴(501)과 마스크층(505)은 상호 식각 선택성 있는 물질로 형성될 수 있다. 예를 들어, 마스크층(505)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 또는 에스오에이치(SOH: Spin On Hard mask) 중에서 선택된 적어도 하나를 포함할 수 있고, 희생 패턴(501)은 전술한 물질들 중 마스크층(505)과 다른 물질로 형성될 수 있다.
또한, 희생 패턴(501) 및 마스크층(505)은 물리 기상 증착 공정(Physical Vapor Deposition Process; PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process; CVD), 원자층 증착(Atomic Layer Deposition) 또는 스핀 코팅 방법 중에서 선택된 적어도 하나에 의해 형성될 수 있다.
도 34를 참조하면, 에치백 공정을 이용하여 희생 패턴(501)의 측벽에 스페이서 형상의 마스크 패턴(506)을 형성한다. 이어서, 희생 패턴(501)을 제거한다. 마스크 패턴(506)은 실질적으로 동일한 폭을 가질 수 있다. 마스크 패턴(506) 사이에 트렌치(511)이 형성될 수 있다.
도 35를 참조하여, 마스크 패턴(506)을 식각 마스크로 이용하여, 기판(100)을 식각한다. 그 결과, 일정한 폭을 갖는 핀(F11, F12)이 형성될 수 있다. 식각 공정에 의해, 인접한 핀(F11, F12) 사이에 트렌치(512)가 형성될 수 있다. 식각 공정에 의해, 마스크 패턴(506)의 상부가 함께 식각되어, 마스크 패턴(506)의 상부는 라운드된 형태일 수 있다.
마스크 패턴(506)을 제거하면, 서로 이격되고 일정한 폭을 갖는 다수의 핀(F11, F12)이 완성된다.
도 36은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 36을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 37 및 도 38은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 37은 태블릿 PC이고, 도 38은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~8) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 제1 핀형 트랜지스터 F1: 제1 핀
L1: 제1 거리 125: 제1 리세스
147: 제1 게이트 전극 161: 제1 소오스/드레인
201: 제2 핀형 트랜지스터 F2: 제2 핀
L2: 제2 거리 225: 제2 리세스
247: 제2 게이트 전극 261: 제2 소오스/드레인

Claims (20)

  1. 제1 영역과 제2 영역이 정의된 기판;
    상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀과, 상기 제1 핀 상에 상기 제1 핀을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극 양측의 상기 제1 핀 내에 형성된 제1 리세스와, 상기 제1 리세스 내에 형성되는 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터; 및
    상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀과, 상기 제2 핀 상에 상기 제2 핀을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 양측의 상기 제2 핀 내에 형성된 제2 리세스와, 상기 제2 리세스 내에 형성되는 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터를 포함하고,
    상기 제1 핀의 폭 및 상기 제2 핀의 폭은 20nm 이하이고,
    상기 제1 게이트 전극과 상기 제1 소오스/드레인 사이의 제1 거리와, 상기 제2 게이트 전극과 상기 제2 소오스/드레인 사이의 제2 거리는 서로 다른 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 리세스의 언더컷량과 상기 제2 리세스의 언더컷량은 서로 다른 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 핀형 트랜지스터는 상기 제1 게이트 전극의 측벽에 배치되는 제1 스페이서를 더 포함하고,
    상기 제2 핀형 트랜지스터는 상기 제2 게이트 전극의 측벽에 배치되는 제2 스페이서를 더 포함하고,
    상기 제1 스페이서의 제1 두께와 상기 제2 스페이서의 제2 두께는 서로 다른 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 스페이서는 n(단, n은 자연수)개의 층을 포함하고, 상기 제2 스페이서는 n+m(단, m은 자연수)개의 층을 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 핀형 트랜지스터 및 상기 제2 핀형 트랜지스터는 서로 동일한 도전형의 트랜지스터이고,
    상기 제1 소오스/드레인의 불순물 농도와 상기 제2 소오스/드레인의 불순물 농도가 서로 다른 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 핀형 트랜지스터 상에 형성된 제1 스트레스막과, 상기 제2 핀형 트랜지스터 상에 형성된 제2 스트레스막을 더 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 스트레스막과 상기 제2 스트레스막은 동일 물질로 이루어진 반도체 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1항에 있어서,
    상기 제1 핀형 트랜지스터는 서로 이격되고 평행하게 배치된 다수의 제1 핀을 포함하고, 상기 제1 게이트 전극은 상기 다수의 제1 핀을 교차하고,
    상기 제2 핀형 트랜지스터는 서로 이격되고 평행하게 배치된 다수의 제2 핀을 포함하고, 상기 제2 게이트 전극은 상기 다수의 제2 핀을 교차하는 반도체 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제1 영역과 제2 영역이 정의된 기판;
    상기 제1 영역에 형성된 제1 핀형 트랜지스터로서, 제1 핀과, 상기 제1 핀 상에 상기 제1 핀을 교차하는 제1 게이트 전극과, 상기 제1 게이트 전극 양측의 상기 제1 핀 내에 형성된 제1 리세스와, 상기 제1 리세스 내에 형성되는 제1 소오스/드레인을 포함하는 제1 핀형 트랜지스터; 및
    상기 제2 영역에 형성된 제2 핀형 트랜지스터로서, 제2 핀과, 상기 제2 핀 상에 상기 제2 핀을 교차하는 제2 게이트 전극과, 상기 제2 게이트 전극 양측의 상기 제2 핀 내에 형성된 제2 리세스와, 상기 제2 리세스 내에 형성되는 제2 소오스/드레인을 포함하는 제2 핀형 트랜지스터를 포함하고,
    상기 제1 핀형 트랜지스터 및 상기 제2 핀형 트랜지스터는 서로 동일한 도전형의 트랜지스터이고,
    상기 제1 소오스/드레인의 불순물 농도와 상기 제2 소오스/드레인의 불순물 농도는 서로 다르고,
    상기 제1 핀형 트랜지스터의 제1 채널이 받는 스트레스 크기와, 상기 제2 핀형 트랜지스터의 제2 채널이 받는 스트레스 크기는 서로 다른 반도체 장치.
  16. 제 15항에 있어서,
    상기 제1 핀과 상기 제1 소오스/드레인 사이의 제1 거리와, 상기 제2 핀과 상기 제2 소오스/드레인 사이의 제2 거리는 서로 동일한 반도체 장치.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020120043279A 2012-04-25 2012-04-25 반도체 장치 및 그 제조 방법 KR101912582B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020120043279A KR101912582B1 (ko) 2012-04-25 2012-04-25 반도체 장치 및 그 제조 방법
US13/617,582 US9490177B2 (en) 2012-04-25 2012-09-14 Integrated circuit devices including stress proximity effects and methods of fabricating the same
TW102108289A TWI615945B (zh) 2012-04-25 2013-03-08 積體電路
JP2013081451A JP6347576B2 (ja) 2012-04-25 2013-04-09 応力近接効果を有する集積回路
DE102013103798A DE102013103798A1 (de) 2012-04-25 2013-04-16 Integrierte Schaltkreisvorrichtungen mit Spannungs-Umgebungs-Effekten und Verfahren zur Herstellung derselben
CN201310140963.7A CN103378098B (zh) 2012-04-25 2013-04-22 包括应力邻近效应的集成电路装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120043279A KR101912582B1 (ko) 2012-04-25 2012-04-25 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130120201A KR20130120201A (ko) 2013-11-04
KR101912582B1 true KR101912582B1 (ko) 2018-12-28

Family

ID=49323359

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120043279A KR101912582B1 (ko) 2012-04-25 2012-04-25 반도체 장치 및 그 제조 방법

Country Status (6)

Country Link
US (1) US9490177B2 (ko)
JP (1) JP6347576B2 (ko)
KR (1) KR101912582B1 (ko)
CN (1) CN103378098B (ko)
DE (1) DE102013103798A1 (ko)
TW (1) TWI615945B (ko)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140099743A (ko) * 2013-02-04 2014-08-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140106270A (ko) 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
US9793268B2 (en) * 2014-01-24 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for gap filling improvement
KR102193493B1 (ko) * 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9269626B2 (en) * 2014-02-06 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method for manufacturing thereof
US9553171B2 (en) * 2014-02-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
KR20160134655A (ko) 2014-03-24 2016-11-23 인텔 코포레이션 단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들
KR102017611B1 (ko) * 2014-04-04 2019-09-04 삼성전자주식회사 반도체 장치 및 그 제조방법
US9466669B2 (en) * 2014-05-05 2016-10-11 Samsung Electronics Co., Ltd. Multiple channel length finFETs with same physical gate length
KR102158962B1 (ko) 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102200345B1 (ko) 2014-06-26 2021-01-11 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102231208B1 (ko) * 2014-07-21 2021-03-24 삼성전자주식회사 반도체 장치의 제조 방법
US9893191B2 (en) 2014-08-20 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET transistor with u-shaped channel
KR102227128B1 (ko) 2014-09-03 2021-03-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN105470286B (zh) * 2014-09-12 2018-09-18 中国科学院微电子研究所 半导体器件及其制造方法
US9691471B2 (en) * 2014-09-15 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
KR102265956B1 (ko) 2014-09-29 2021-06-17 삼성전자주식회사 소스/드레인을 포함하는 반도체 소자 및 그 제조방법
US9558946B2 (en) 2014-10-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US9735256B2 (en) * 2014-10-17 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US20160190318A1 (en) * 2014-12-30 2016-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9564528B2 (en) * 2015-01-15 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9577101B2 (en) 2015-03-13 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same
KR102269415B1 (ko) * 2015-03-16 2021-06-24 삼성전자주식회사 반도체 장치
US9537007B2 (en) 2015-04-07 2017-01-03 Qualcomm Incorporated FinFET with cut gate stressor
KR102339777B1 (ko) * 2015-04-14 2021-12-15 삼성전자주식회사 반도체 소자
KR102290538B1 (ko) 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102376481B1 (ko) * 2015-05-22 2022-03-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
KR102374108B1 (ko) * 2015-06-02 2022-03-14 삼성전자주식회사 스트레서를 갖는 반도체 장치 및 그 제조 방법
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9679978B2 (en) 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US10121879B2 (en) 2015-09-28 2018-11-06 International Business Machines Corporation Forming odd number of fins by sidewall imaging transfer
US9722079B2 (en) 2015-10-15 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US9711533B2 (en) * 2015-10-16 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices having different source/drain proximities for input/output devices and non-input/output devices and the method of fabrication thereof
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
TWI680502B (zh) * 2016-02-03 2019-12-21 聯華電子股份有限公司 半導體元件及其製作方法
JP6620034B2 (ja) 2016-02-24 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI612674B (zh) * 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
US9748389B1 (en) 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
KR102452999B1 (ko) * 2016-05-03 2022-10-07 삼성전자주식회사 반도체 장치 제조 방법
US9905645B2 (en) * 2016-05-24 2018-02-27 Samsung Electronics Co., Ltd. Vertical field effect transistor having an elongated channel
US9985042B2 (en) * 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
CN106443410B (zh) * 2016-08-30 2019-05-03 广西南宁市沃威机电设备有限公司 一种集成电路测试方法
US9947664B1 (en) * 2016-10-14 2018-04-17 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US10229921B2 (en) * 2017-02-03 2019-03-12 International Business Machines Corporation Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors
US10367086B2 (en) * 2017-06-14 2019-07-30 Hrl Laboratories, Llc Lateral fin static induction transistor
KR102360410B1 (ko) * 2017-08-30 2022-02-08 삼성전자주식회사 반도체 장치
CN109585534B (zh) * 2017-09-29 2022-03-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10879125B2 (en) 2018-12-27 2020-12-29 Nanya Technology Corporation FinFET structure and method of manufacturing the same
US11205647B2 (en) 2019-06-28 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11164816B2 (en) 2019-09-05 2021-11-02 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11532723B2 (en) * 2019-10-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-end gate structures and method forming same
US11610979B2 (en) * 2020-08-13 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Profile control in forming epitaxy regions for transistors

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110291201A1 (en) * 2010-05-26 2011-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-strained source/drain structures

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4530552B2 (ja) * 2001-01-29 2010-08-25 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2004049406A1 (en) * 2002-11-25 2004-06-10 International Business Machines Corporation Strained finfet cmos device structures
KR100583731B1 (ko) * 2004-08-03 2006-05-26 삼성전자주식회사 노어형 플래시 메모리 소자 및 그 제조방법
US7105934B2 (en) * 2004-08-30 2006-09-12 International Business Machines Corporation FinFET with low gate capacitance and low extrinsic resistance
JP2006108602A (ja) * 2004-09-10 2006-04-20 Toshiba Corp 半導体装置及びその製造方法
JP2006253317A (ja) * 2005-03-09 2006-09-21 Fujitsu Ltd 半導体集積回路装置およびｐチャネルＭＯＳトランジスタ
US7238990B2 (en) * 2005-04-06 2007-07-03 Freescale Semiconductor, Inc. Interlayer dielectric under stress for an integrated circuit
DE102005041225B3 (de) * 2005-08-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren
US7939413B2 (en) 2005-12-08 2011-05-10 Samsung Electronics Co., Ltd. Embedded stressor structure and process
US7525160B2 (en) * 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
JP2007207837A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
WO2008120335A1 (ja) * 2007-03-28 2008-10-09 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
US20090032880A1 (en) 2007-08-03 2009-02-05 Applied Materials, Inc. Method and apparatus for tunable isotropic recess etching of silicon materials
US7951678B2 (en) * 2008-08-12 2011-05-31 International Business Machines Corporation Metal-gate high-k reference structure
US7829951B2 (en) * 2008-11-06 2010-11-09 Qualcomm Incorporated Method of fabricating a fin field effect transistor (FinFET) device
US8980719B2 (en) * 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8362575B2 (en) * 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8216906B2 (en) * 2010-06-30 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing integrated circuit device with well controlled surface proximity
KR101707816B1 (ko) 2010-10-26 2017-02-20 에스케이이노베이션 주식회사 열전발전 자동차
US8704294B2 (en) * 2011-06-13 2014-04-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110291201A1 (en) * 2010-05-26 2011-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-strained source/drain structures

Also Published As

Publication number Publication date
TWI615945B (zh) 2018-02-21
JP2013229597A (ja) 2013-11-07
JP6347576B2 (ja) 2018-06-27
TW201344886A (zh) 2013-11-01
CN103378098A (zh) 2013-10-30
KR20130120201A (ko) 2013-11-04
DE102013103798A1 (de) 2013-10-31
US9490177B2 (en) 2016-11-08
CN103378098B (zh) 2018-09-14
US20130285143A1 (en) 2013-10-31

Similar Documents

Publication Publication Date Title
KR101912582B1 (ko) 반도체 장치 및 그 제조 방법
USRE49988E1 (en) Integrated circuit devices
TWI692813B (zh) 半導體裝置的製造方法
KR102038486B1 (ko) 반도체 장치 및 그 제조 방법
US9299811B2 (en) Methods of fabricating semiconductor devices
KR102045212B1 (ko) 반도체 장치 및 그 제조 방법
KR101909091B1 (ko) 반도체 장치 및 그 제조 방법
KR102129240B1 (ko) 반도체 장치 및 그 제조 방법
KR101894221B1 (ko) 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
KR20160028242A (ko) 반도체 장치 및 이의 제조 방법
KR102338363B1 (ko) 반도체 장치 및 그 제조 방법
TW201742257A (zh) 半導體裝置
KR20140142423A (ko) 반도체 장치 및 그 제조 방법
KR20140121634A (ko) 반도체 장치 및 그 제조 방법
KR20140006204A (ko) 반도체 장치 및 그 제조 방법
KR20140052734A (ko) 반도체 소자 및 이의 제조 방법
KR102094745B1 (ko) 반도체 장치 및 그 제조 방법
KR102094752B1 (ko) 집적 회로 장치 및 그 제조 방법
KR20150076054A (ko) 핀형 트랜지스터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant