KR20150076054A - 핀형 트랜지스터 제조 방법 - Google Patents

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KR20150076054A
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김병극
송호기
주영병
이승태
홍승기
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Abstract

핀형 트랜지스터 제조 방법이 제공된다. 핀형 트랜지스터 제조 방법은, XY평면에 배치되는 기판으로부터 Z축 방향으로 돌출되고, Y축 방향으로 연장되며, 제1 영역과 제2 영역을 포함하는 핀을 형성하고, X축 방향으로 상기 제1 영역을 가로지르는 제1 게이트를 형성하고, 상기 제1 영역의 적어도 일부에 제1 이온주입공정을 수행하고, 상기 핀을 상기 XY평면에서 제1 각도로 회전시키고, 상기 제1 영역의 적어도 일부에 제2 이온주입공정을 수행하고, 상기 핀을 상기 XY평면에서 상기 제1 각도와는 다른 제2 각도로 회전시키는 것을 포함한다.

Description

핀형 트랜지스터 제조 방법{Method for fabricating fin type transistor}
본 발명은 핀형 트랜지스터 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
그런데 멀티-게이트(multi-gate) 트랜지스터의 경우, 작은 영역 내에 3차원 채널이 형성되는 구조이므로 이온주입이 용이하지 않은 문제가 있다. 즉 이와 같은 3중 채널 형성을 위해 일반적인 이온주입방법을 적용할 경우, 이온주입이 균일하게 이루어지지 않아서 3차원 채널이 형성되지 않을 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 이온주입되지 않는 영역 없이 균일하게 이온주입을 할 수 있는 핀형 트랜지스터 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 핀형 트랜지스터 제조 방법은, XY평면에 배치되는 기판으로부터 Z축 방향으로 돌출되고, Y축 방향으로 연장되며, 제1 영역과 제2 영역을 포함하는 핀을 형성하고, X축 방향으로 상기 제1 영역을 가로지르는 제1 게이트를 형성하고, 상기 제1 영역의 적어도 일부에 제1 이온주입공정을 수행하고, 상기 핀을 상기 XY평면에서 제1 각도로 회전시키고, 상기 제1 영역의 적어도 일부에 제2 이온주입공정을 수행하고, 상기 핀을 상기 XY평면에서 상기 제1 각도와는 다른 제2 각도로 회전시키는 것을 포함한다.
상기 제1 및 제2 이온주입공정은 할로이온주입공정을 포함할 수 있다.
상기 제1 및 제2 이온주입공정은 각각 복수회 수행되고, 상기 제1 및 제2 이온주입공정은 번갈아 수행될 수 있다.
상기 복수회의 제1 및 제2 이온주입공정 수행에 의하여 상기 핀은 360도 회전할 수 있다.
제1 이온주입공정을 수행하기 전에, 상기 핀을 상기 XY평면에서 소정의 각도로 회전시키는 것을 더 포함할 수 있다.
상기 제1 및 제2 이온주입공정을 수행하는 것은, 상기 핀을 YZ평면에서 제1 주사각을 갖도록 기울인 채 상기 제1 및 제2 할로이온주입공정을 수행하는 것을 포함할 수 있다.
상기 제1 게이트를 형성한 후에, 상기 제1 게이트 측벽에 제1 스페이서를 형성하고, 상기 제2 영역에 LDD(lightly doped drain) 영역을 형성하는 것을 더 포함할 수 있다.
상기 제2 이온주입공정을 수행한 후에, 상기 제2 영역을 일부 식각하여 트렌치를 형성하고, 상기 트렌치 내에 소오스/드레인 영역을 에피택셜 성장시키는 것을 더 포함할 수 있다.
상기 제1 영역과 소오스/드레인 영역은 서로 이격될 수 있다.
상기 소오스/드레인 영역을 에피택셜 성장시킨 후에, 상기 제1 게이트를 제2 게이트로 대체하는 것을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 핀형 트랜지스터 제조 방법은, 기판으로부터 돌출된 핀 상에 상기 핀을 가로지르는 게이트를 형성하고, 상기 기판을 기울인 상태에서, 상기 기판을 제1 내지 제n(여기서, n은 2 이상의 자연수) 회전 각도로 복수번 회전시켜 상기 게이트 하부에 배치된 핀에 할로이온주입공정을 수행하되, 상기 제1 내지 제n 회전 각도는 서로 다른 회전 각도를 포함할 수 있다.
상기 복수번 회전은 4회 이상일 수 있다.
상기 복수번 회전에 의하여 상기 기판은 360도 회전할 수 있다.
상기 할로이온주입공정을 수행하기 전에, 상기 게이트 양 측의 노출된 핀에 LDD 영역을 형성하는 것을 더 포함할 수 있다.
상기 할로이온주입공정이 수행된 영역 사이의 거리는 상기 LDD 영역 사이의 거리보다 짧을 수 있다.
상기 LDD 영역을 형성하는 것은, 1회 이온주입공정을 수행하여 상기 LDD 영역을 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 15는 본 발명의 일 실시예에 따른 핀형 트랜지스터 제조 방법의 중간 단계 도면들이다.
도 16 및 도 17은 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터를 포함하는 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다.
도 18은 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터를 포함하는 전자 시스템의 블록도이다.
도 19 및 도 20은 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 12를 참조하여 본 발명의 일 실시예에 따른 핀형 트랜지스터 제조 방법에 대해 설명한다.
도 1 내지 도 14는 본 발명의 일 실시예에 따른 핀형 트랜지스터 제조 방법의 중간 단계 도면들이다. 구체적으로, 도 1, 도 2, 도 6, 도 7, 도 8, 도 11 및 도 13은 사시도이고, 도 3 내지 도 5, 도 9, 도 10, 도 12, 도 14 및 도 15는 단면도이다. 도 3은 도 2의 A―A를 따라 절단한 단면도이고, 도 4는 도 2의 B―B를 따라 절단한 단면도이고, 도 12는 도 11의 A―A를 따라 절단한 단면도이고, 도 14는 도 13의 A―A를 따라 절단한 단면도이고, 도 15는 도 13의 B―B를 따라 절단한 단면도이다.
먼저 도 1을 참조하면, 기판(100) 상에 핀(F1)을 형성한다. 기판(100)은 xy평면에 배치될 수 있으며, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또는, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
핀(F1)은 기판(100) 상에 형성되며, Z축 방향으로 돌출될 수 있다. 핀(F1)은 Y축 방향을 따라 길게 연장될 수 있으며, 따라서, Y축 방향의 장변과 X방향의 단변을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 장변 방향이 X축 방향이고 단변 방향이 Y축 방향일 수 있다.
핀(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀(F1)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
도 2 내지 도 4를 참조하면, 핀(F1) 상에 핀(F1)을 가로지르는 제1 게이트(110)를 형성한다. 핀(F1)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있으며, 제1 게이트(110)는 핀(F1)의 제1 영역(Ⅰ) 상에 배치된다. 도 2에서는 제1 게이트(110)가 직각으로 즉, X축 방향으로 핀(F1)을 교차하는 것으로 도시되어 있지만 본 발명이 이에 제한되는 것은 아니며, 제1 게이트(110)는 Y축 방향과 예각 및/또는 둔각을 이루면서 핀(F1)을 교차할 수 있다.
필드 절연막(101)은 기판(100) 상에 형성되고, 2층 이상의 절연막을 적층하여 형성할 수도 있다. 필드 절연막(101)은 핀(F1)의 측벽의 하부를 덮을 수 있고, 핀(F1)의 측벽의 상부를 노출시킬 수 있다.
제1 게이트(110)는 제1 절연막(111), 제1 게이트 전극(113), 제1 하드 마스크(115)을 포함할 수 있다. 제1 게이트 절연막(111), 제1 게이트 전극(113) 및 제1 하드 마스크막(115)은 순차적으로 적층될 수 있다.
제1 게이트 절연막(111)은 핀(F1)의 상면과 측면의 상부에 컨포말하게 형성될 수 있다. 또한, 제1 게이트 절연막(111)은 제1 게이트 전극(113)과 필드 절연막(101) 사이에 배치될 수 있다. 이러한 제1 게이트 절연막(111)은 실리콘 산화막 또는 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(111)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5를 포함할 수 있다.
제1 게이트 전극(113)은 제1 게이트 절연막(111) 상에 형성될 수 있다. 제1 게이트 전극(113)은 폴리 실리콘 등을 포함할 수 있다.
제1 하드 마스크막(115)은 제1 게이트 전극(113) 상에 형성될 수 있다. 제1 하드 마스크막(115)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
제1 게이트(110) 측벽에는 제1 스페이서(121)가 형성될 수 있다. 제1 스페이서(121)는 LDD(Low Doped Drain) 영역을 도핑을 하기 전에, 제1 게이트(110)를 보호하기 위해 형성할 수 있다. 제1 스페이서(121)는 예를 들어, SiN일 수 있고, 예를 들어, ALD(Atomic Layer Deposition) 방식을 이용하여 형성될 수 있다.
도 5를 참조하면, LDD용 불순물을 임플란트(130)하여, 노출된 핀(F1) 내에 LDD 영역(131)을 형성한다. LDD 영역(131)은 제1 스페이서(121), 제1 게이트(110)에 의해 덮이지 않은 핀(F1)의 제2 영역(Ⅱ)에 형성될 수 있다. 임플란트(130)는 1회 수행될 수 있다.
LDD용 불순물은 N형 불순물 또는 P형 불순물일 수 있으며, 예를 들어, N형 불순물은 As, P형 불순물은 BF2일 수 있다.
도 6 내지 도 8을 참조하면, 핀(F1)의 제1 영역(Ⅰ)에 이온주입공정을 수행한다. 제1 영역(Ⅰ)은 정공 및/또는 전자가 이동하는 채널 영역일 수 있다. 이온주입공정은 할로이온주입공정을 포함할 수 있으며, 예를 들어, BF2인 불순물을 임플란트할 수 있다.
제1 영역(Ⅰ)에 균일하게 불순물을 주입하기 위하여, 이온주입공정은 복수번 진행될 수 있다. 그리고, 복수번 이온주입공정이 수행될 때, 핀(F1)은 XY평면에서 회전할 수 있으며, 핀(F1)이 회전하는 각도는 제1 내지 제n(n≥2 인 자연수) 회전 각도를 포함할 수 있다. 다시 말해서, 핀(F1)의 회전 각도는 항상 일정하지 않으며 서로 다르다. 여기서, n은 이온주입공정의 횟수보다 작거나 같다.
도 6을 참조하여, 구체적으로 설명하기로 한다. 도 6을 참조하면, 이온주입공정은 제1 이온주입공정(141), 제2 이온주입공정(142), 제3 이온주입공정(143) 및 제4 이온주입공정(144)을 포함하여 4회 수행될 수 있다. 먼저 제1 이온주입공정(141)이 수행된다. 제1 이온주입공정(141)이 완료되면 기판(100)은 제1 회전 각도(α)로 회전한다. 기판(100)은 XY평면에서 회전하고, 기판(100)이 회전하면 기판(100) 상의 핀도(F1)도 XY평면에서 같이 회전한다. 이어서, 제2 이온주입공정(142)을 수행하고 제2 이온주입공정(142)을 마친 후 제2 회전 각도(β)로 기판(100)을 회전한다. 이어서, 제3 이온주입공정(143)을 수행하고 제3 이온주입공정(143)을 마친 후 제3 회전 각도(γ)로 기판(100)을 회전한다. 이어서, 제4 이온주입공정(144)을 수행하고 제4 이온주입공정(144)을 마친 후 제4 회전 각도(δ)로 기판(100)을 회전한다. 여기서, 제1 내지 제4 회전 각도(α, β, γ, δ)는 서로 다를 수 있다.
또는, 제1 회전 각도(α)와 제3 회전 각도(γ)는 서로 동일하고, 제2 회전 각도(β)와 제4 회전 각도(δ)는 서로 같을 수 있다. 이 경우, 제1 이온주입공정(141)과 제2 이온주입공정(143)을 각각 2번 실시한 것으로 볼 수 있다. 따라서, 제1 이온주입공정(141)과 제2 이온주입공정(143)을 번갈아 수행하는 것으로 볼 수 있으며, 2개의 회전 각도로 기판(100)이 회전되면서 이온주입공정이 수행되는 것으로 볼 수 있다. 이 때, 기판(100)은 연속해서 동일한 회전 각도로 회전하지 않는다. 예를 들어, 제1 회전 각도(α)와 제2 회전 각도(β), 제2 회전 각도(β)와 제3 회전 각도(γ), 그리고 제3 회전 각도(γ)와 제4 회전 각도(δ)는 서로 같을 수 없다. 제1 내지 제4 이온주입공정(141~144)이 수행된 후 기판(100)은 360도 회전하여 원래의 위치로 되돌아오며, 핀(F1)도 마찬가지로 원위치로 복귀한다. 따라서, 제1 내지 제4 회전 각도(α, β, γ, δ)의 합은 360도이다.
이온주입공정을 Z축 방향으로 수행하면, 제1 게이트(110)와 제1 스페이서(121)에 의하여 제1 영역(Ⅰ)에 불순물을 주입할 수 없다. 따라서, 제1 게이트(110)에 의해 덮인 제1 영역(Ⅰ)에 불순물을 주입하기 위해, 기판(100)과 핀(F1)을 제1 주사각(θ1)만큼 기울인 채 이온주입공정을 수행할 수 있다. 예를 들어, XY평면에 배치된 기판(100)을 YZ평면에서 또는 ZX평면에서 제1 주사각(θ1)만큼 기울인 채 이온주입공정을 수행할 수 있다. 핀(F1)도 기판(100)과 함께 제1 주사각(θ1)만큼 기울어진다.
한편, 제1 이온주입공정(141)을 수행하기 전에, 불순물을 제1 영역(Ⅰ)에 효율적으로 주입하기 위하여 기판(100)을 XY 평면에서 소정의 각도(θ2)로 회전시킬 수 있다. 도 7을 참조하면, 제1 영역(Ⅰ)에 불순물을 주입하기 위해서는 핀(F1)과 제1 스페이서(121)가 접하는 부분에 이온주입공정을 수행해야하며, 이를 위해 제1 이온주입공정(141)을 수행하기 전에 우선적으로 핀(F1)을 소정의 각도(θ2)로 회전할 수 있다. 소정의 각도(θ2)로 기판(100)을 회전 시킨 경우에도 복수회의 이온주입공정을 수행하고 나면 기판(100)과 핀(F1)은 한바퀴, 즉 360도 회전할 수 있다. 따라서, 제1 회전 각도(α), 제2 회전 각도(β), 제3 회전 각도(γ), 제4 회전 각도(δ), 소정의 각도(θ2)의 총 합은 360도이다. 제1 내지 제4 회전 각도(α, β, γ, δ)는 적어도 2개 이상의 회전 각도 중 하나일 수 있으며, 연속하여 동일한 회전 각도를 가질 수 없다.
도 7에서, 제1 내지 제4 이온주입공정(141~144)은 도 6과 동일하게 수행될 수 있고, 도 7에서도 XY평면에 배치된 기판(100)을 YZ평면에서 제1 주사각(θ1)으로 기울인 채 이온주입공정을 수행할 수 있다.
도 8에는 이온주입공정방법의 또다른 실시예를 도시하였다. 도 8에서는 도 6과 달리 8번의 이온주입공정(151~158)이 수행될 수 있다. 제1 이온주입공정(151) 수행한 후 핀(F1)을 XY평면에서 제1 회전 각도(ε)만큼 회전시키고, 제2 이온주입공정(152)을 수행한 후 핀(F1)을 XY평면에서 제2 회전 각도(ζ)만큼 회전시키고, 제3 이온주입공정(153)을 수행한 후 핀(F1)을 XY평면에서 제3 회전 각도(η)만큼 회전시키고, 제4 이온주입공정(154)을 수행한 후 핀(F1)을 XY평면에서 제4 회전 각도(ι)만큼 회전시키고, 제5 이온주입공정(155)을 수행한 후 핀(F1)을 XY평면에서 제5 회전 각도(κ)만큼 회전시키고, 제6 이온주입공정(156)을 수행한 후 핀(F1)을 XY평면에서 제6 회전 각도(λ)만큼 회전시키고, 제7 이온주입공정(157)을 수행한 후 핀(F1)을 XY평면에서 제7 회전 각도(μ)만큼 회전시키고, 제8 이온주입공정(152)을 수행한 후 핀(F1)을 XY평면에서 제8 회전 각도(ν)만큼 회전시킬 수 있다. 핀(F1)은 기판(100)에 붙어 있으므로, 기판(100)을 회전시켜 핀(F1)을 회전시킬 수 있다. 제1 내지 제8 회전 각도(ε, ζ, η, ι, κ, λ, μ) 중에서 몇몇 회전 각도는 서로 같을 수도 있고, 제1 내지 제8 회전 각도(ε, ζ, η, ι, κ, λ, μ) 모두 다를 수도 있다. 다만, 회전 각도는 연속해서 같을 수 없으며, 예를 들어, 제1 회전 각도(ε)와 제2 회전 각도(ζ)는 다르다.
복수번의 이온주입공정(151~158)은 핀(F1)을 YZ평면에서 제2 주사각(θ3)만큼 기울인 채 수행될 수 있다.
제1 이온주입공정(151)을 수행하기 전에, 기판(100)을 XY평면에서 소장의 각도(θ4)로 회전하고, 이어서 제1 이온주입공정(151)을 수행할 수 있다.
이온주입공정을 수행하면 기판(100)과 핀(F1)은 360도 회전할 수 있고, 핀(F1)은 다시 Y축 방향으로 연장될 수 있다. 따라서, 제1 내지 제8 회전 각도(ε, ζ, η, ι, κ, λ, μ)의 합은 360도일 수 있다. 소정의 각도(θ4)로 핀(F1)을 회전하고 이온주입공정을 수행한 경우에는 소정의 각도(θ4)와 제1 내지 제8 회전 각도(ε, ζ, η, ι, κ, λ, μ)의 합이 360도일 수 있다.
도 6 내지 도 8에서는 이온주입공정이 4회 또는 8회 수행되는 것으로 도시되어 있지만, 본 발명은 이에 제한되는 것은 아니며, 이온주입공정은 적어도 4회 이상 수행될 수 있다. 4회 이상 이온주입공정이 수행되어야 제1 영역(Ⅰ)에 균일하게 이온주입공정이 수행될 수 있고, 복수개의 회전 각도로 핀(F1)을 회전시킬 수 있다.
도 6 내지 도 8 중 적어도 하나의 방법으로 이온주입을 수행하면 도 9와 같이 제1 게이트(110) 하부의 제1 영역(Ⅰ) 일부에 불순물이 주입될 수 있다. 불순물은 도 9와 같이 제1 영역(Ⅰ) 일부에만 주입될 수도 있고, 제1 영역(Ⅰ) 전체에 주입될 수도 있다. 불순물 주입에 의하여 이온주입 영역(161)이 형성되고, 이온주입 영역(161)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 형성될 수 있다. 이온주입 영역(161)의 일부는 LDD 영역(131)과 겹칠 수 있다. 제1 영역(Ⅰ)에도 불순물이 주입되기 때문에, 이온주입 영역(161) 사이의 거리는 LDD 영역(131) 사이의 거리보다 짧을 수 있다.
도 10을 참조하면, 제1 스페이서(121) 측벽에 제2 스페이서(123)를 형성한다. 제2 스페이서(123)의 폭은 제1 스페이서(121)의 폭보다 클 수 있으며, 추후 소오스/드레인 영역(도 11의 181)을 형성할 때, LDD 영역(131)과 이온주입 영역(131)을 일부를 보전하기 위해 형성할 수 있다. 제2 스페이서(123)는 제1 스페이서(121)와 동일한 물질로 형성될 수 있다.
이어서, 노출된 핀(F1) 부분을 식각하여 트렌치(171)를 형성한다. 트렌치(171)는 제1 게이트(110), 제1 및 제2 스페이서(121, 123)가 덮지 않은 핀(F1)의 일부를 식각하여 형성될 수 있다. 다시 말해서, 트렌치(171)는 제2 영역(Ⅱ)의 일부에 형성될 수 있다. 제2 스페이서(123)에 의하여 식각되지 않고 남아있는 LDD 영역(131)과 이온주입 영역(161)의 부피는 제2 스페이서(123)를 형성하지 않을 때보다 클 수 있다.
도 11 및 도 12를 참조하면, 트렌치(171) 내에 소오스/드레인 영역(181)을 형성한다. 소오스/드레인 영역(181)은 핀(F1) 상에 형성될 수 있다. 소오스/드레인 영역(181)은 제1 게이트(110) 양 측에 형성될 수 있다. 소오스/드레인 영역(181)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 따라서, 소오스/드레인 영역(181)의 일부는 제2 스페이서(123)와 접촉할 수 있다. 또한, 소오스/드레인 영역(181)과 제1 게이트 전극(113)은 제1 및 제2 스페이서(121, 123)에 의하여 절연될 수 있다.
제1 및 제2 스페이서(121, 123)에 의하여 소오스/드레인 영역(181)은 제1 영역(Ⅰ)과 이격되어 형성될 수 있다.
핀형 트랜지스터가 PMOS 트랜지스터인 경우, 소오스/드레인 영역(181)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 소오스/드레인 영역(181)은 에피택셜 성장(epitaxial growth)시켜 형성할 수 있다.
핀형 트랜지스터가 NMOS 트랜지스터인 경우, 소오스/드레인 영역(181)은 인장 스트레스 물질을 포함할 수 있다. 소오스/드레인 영역(181)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 소오스/드레인 영역(181)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
또한, 도 11 및 도 12에서, 소오스/드레인 영역(181)의 상면이 제1 게이트(110)의 상면보다 낮은 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 소오스/드레인 영역(181)의 상면은 제1 게이트(110)의 상면과 동일 평면에 위치하거나, 더 높을 수 있다.
도 13 내지 도 15를 참조하면, 도 11의 결과물 상에, 소오스/드레인 영역(181)을 덮는 층간 절연막(183)을 형성한다. 층간 절연막(183)은 예를 들어, 실리콘 산화막일 수 있다. 다음으로, 제1 게이트 전극(110)의 상면이 노출될 때까지, 층간 절연막(183)을 평탄화한다. 그 결과, 제1 하드 마스크(115)가 제거되고 제1 게이트 전극(113)의 상면이 노출될 수 있다.
이어서, 제1 게이트(110)를 제2 게이트(190)로 대체한다. 제2 게이트(190)를 형성하기 위하여, 제1 게이트(110)의 제1 게이트 전극(113)과 제1 게이트 절연막(111)을 제거한다. 더미 게이트 절연막(141) 및 제1 더미 게이트 전극(143)의 제거함에 따라, 핀(F1)의 제1 영역(Ⅰ)과 필드 절연막(101)의 일부는 노출될 수 있다.
이어서, 제1 게이트(110)가 있었던 자리에 제2 게이트(190)를 형성한다. 제2 게이트(190)는 제2 게이트 절연막(191), 제1 금속층(193), 제2 금속층(195)을 포함할 수 있다. 제2 게이트 절연막(191), 제1 금속층(193) 및 제2 금속층(195)은 순차적으로 형성된다.
제2 게이트 절연막(191)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제2 게이트 절연막(191)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 제2 게이트 절연막(191)은 필드 절연막(101), 핀(F1) 측벽 및 상면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
제1 금속층(193)은 제2 게이트 절연막(191) 상에 형성될 수 있다. 제1 금속층(193)은 일함수를 조절할 수 있다. 제1 금속층(193)은 핀(F1)의 측벽 및 상면을 따라 컨포멀하게 형성될 수 있다. 제1 금속층(193)은 예를 들어, TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다.
제2 금속층(195)은 제1 금속층(193) 상에 형성되고, 제1 금속층(193)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 및 제2 금속층(193, 195)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
도 16 및 도 17을 참조하여 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터를 포함하는 반도체 장치를 설명하기로 한다.
도 16 및 도 17은 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터를 포함하는 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 16 및 도 17은 예시적으로 SRAM을 도시하지만, 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터는 다른 반도체 장치에도 적용될 수 있다.
우선, 도 16을 참조하면, 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 16 및 도 17을 참조하면, 서로 이격된 제1 핀(310), 제2 핀(320), 제3 핀(330), 제4 핀(340)은 일 방향(예를 들어, 도 17의 상하방향)으로 길게 연장되도록 형성된다. 제2 핀(320), 제3 핀(330)은 제1 핀(310), 제4 핀(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 17의 좌우 방향)으로 길게 연장되고, 제1 핀(310) 내지 제4 핀(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 핀(310)과 제2 핀(320)을 완전히 교차하고, 제3 핀(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 핀(340)과 제3 핀(330)을 완전히 교차하고, 제2 핀(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 핀(310), 제4 핀(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 핀(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 핀(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 핀(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 핀(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 핀(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 핀(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 핀(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 핀(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2)는 도 1 내지 도 15에 의해 설명한 핀형 트랜지스터 제조 방법에 의해 제조된 핀형 트랜지스터를 포함할 수 있다.
도 18은 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터를 포함하는 전자 시스템의 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 일 실시예에 따른 제조된 핀형 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19 및 도 20은 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터를 적용할 수 있는 예시적인 반도체 시스템이다. 도 19는 태블릿 PC이고, 도 20은 노트북을 도시한 것이다. 본 발명의 일 실시예에 따라 제조된 핀형 트랜지스터 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 일 실시예에 따른 제조된 핀형 트랜지스터는 예시하지 않은 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 필드 절연막
110: 제1 게이트 111: 제1 게이트 절연막
113: 제1 게이트 전극 115: 제1 하드 마스크막
121: 제1 스페이서 123: 제2 스페이서
131: LDD 영역
141, 142, 143, 144, 151, 152, 153, 154, 155, 156, 157, 158:
이온주입공정
161: 이온주입 영역 171: 트렌치
181: 소오스/드레인 영역 183: 층간 절연막
190: 제2 게이트 191: 제2 게이트 절연막
193: 제1 금속층 195: 제2 금속층

Claims (10)

  1. XY평면에 배치되는 기판으로부터 Z축 방향으로 돌출되고, Y축 방향으로 연장되며, 제1 영역과 제2 영역을 포함하는 핀을 형성하고,
    X축 방향으로 상기 제2 영역을 가로지르는 제1 게이트를 형성하고,
    상기 제2 영역의 적어도 일부에 제1 이온주입공정을 수행하고,
    상기 핀을 상기 XY평면에서 제1 각도로 회전시키고,
    상기 제2 영역의 적어도 일부에 제2 이온주입공정을 수행하고,
    상기 핀을 상기 XY평면에서 상기 제1 각도와는 다른 제2 각도로 회전시키는 것을 포함하는 핀형 트랜지스터 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 및 제2 이온주입공정은 할로이온주입공정을 포함하는 핀형 트랜지스터 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 및 제2 이온주입공정은 각각 복수회 수행되고,
    상기 제1 및 제2 이온주입공정은 번갈아 수행되는 핀형 트랜지스터 제조 방법.
  4. 제 3항에 있어서,
    상기 복수회의 제1 및 제2 이온주입공정 수행에 의하여 상기 핀은 360도 회전하는 핀형 트랜지스터 제조 방법.
  5. 제 1항에 있어서,
    제1 이온주입공정을 수행하기 전에,
    상기 핀을 상기 XY평면에서 소정의 각도로 회전시키는 것을 더 포함하는 핀형 트랜지스터 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 및 제2 이온주입공정을 수행하는 것은,
    상기 핀을 YZ평면에서 제1 주사각을 갖도록 기울인 채 상기 제1 및 제2 할로이온주입공정을 수행하는 것을 포함하는 핀형 트랜지스터 제조 방법.
  7. 기판으로부터 돌출된 핀 상에 상기 핀을 가로지르는 게이트를 형성하고,
    상기 기판을 기울인 상태에서, 상기 기판을 제1 내지 제n(여기서, n은 2 이상의 자연수) 회전 각도로 복수번 회전시켜 상기 게이트 하부에 배치된 핀에 할로이온주입공정을 수행하되,
    상기 제1 내지 제n 회전 각도는 서로 다른 회전 각도를 포함하는 핀형 트랜지스터 제조 방법.
  8. 제 7항에 있어서,
    상기 복수번 회전은 4회 이상인 핀형 트랜지스터 제조 방법.
  9. 제 7항에 있어서,
    상기 복수번 회전에 의하여 상기 기판은 360도 회전하는 핀형 트랜지스터 제조 방법.
  10. 제 7항에 있어서,
    상기 할로이온주입공정을 수행하기 전에,
    상기 게이트 양 측의 노출된 핀에 LDD 영역을 형성하는 것을 더 포함하는 핀형 트랜지스터 제조 방법.
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