JP6347576B2 - 応力近接効果を有する集積回路 - Google Patents
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Description
前記第1フィンFETの前記第1ゲート電極及び前記第2フィンFETの前記第2ゲート電極は、それぞれ前記第1チャネル領域及び前記第2チャネル領域に対応するそれぞれの前記フィンの前記上部両側壁及び上面を覆い、前記第1ソース/ドレイン及び前記第2ソース/ドレインは、特定格子定数(lattice constant)を有し、前記第1ソース/ドレインは、前記第2ソース/ドレインが前記第2チャネル領域に加える応力(stree)よりも更に大きい応力を前記第1チャネル領域に加えることを特徴とする。
前記第1ソース/ドレインは、前記第1フィンFETのゲート構造の最外側の下段コーナーを通り前記第1チャネル領域に拡張して前記第1フィンFETの下にアンダーカット領域(undercut region)を定義し、前記第2ソース/ドレインは、前記第2フィンFETのゲート構造に整列(align)される。
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、それぞれ第1上昇した(raised)ソース/ドレイン及び第2上昇したソース/ドレインを含み、前記第1ソース/ドレインは、前記第1フィンFETのゲート構造の最外側の下段コーナーを通り前記第1チャネル領域に拡張して前記第1フィンFETの下に第1アンダーカット領域(undercut region)を定義し、前記第2ソース/ドレインは、前記第2フィンFETのゲート構造の最外側の下段コーナーを通り前記第2チャネル領域に拡張して前記第2フィンFETの下に第2アンダーカット領域(undercut region)を定義する。
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を有する。
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、それぞれ第1上昇した(raised)ソース/ドレイン及び第2上昇したソース/ドレインを含み、前記第1ソース/ドレインは、前記第1チャネル領域に入り前記第1フィンFETのゲート構造の最外側の下段コーナーを囲んで前記第1フィンFETの下にアンダーカット領域(undercut region)を定義し、前記第2ソース/ドレインは、前記第2フィンFETのゲート構造に整列(align)されて形成される。
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、それぞれ第1上昇した(raised)ソース/ドレイン及び第2上昇したソース/ドレインを含み、前記第1ソース/ドレインは、前記第1チャネル領域に入り前記第1フィンFETのゲート構造の最外側の下段コーナーを囲んで前記第1フィンFETの下に第1アンダーカット領域(undercut region)を定義し、前記第2ソース/ドレインは、前記第2チャネル領域に入り前記第2フィンFETのゲート構造の最外側の下段コーナーを囲んで前記第2フィンFETの下に第2アンダーカット領域(undercut region)を定義する。
前記集積回路は、前記第1フィンFETのゲート構造の外部側壁を含んで第1厚さを提供する第1スペーサ(spacer)と、前記第2フィンFETのゲート構造の外部側壁を含んで第1厚さより大きい第2厚さを提供する第2スペーサと、を更に含む。
前記第1ソース/ドレインは、前記第1スペーサに自己整合的(self−aligned)に形成され、前記第2ソース/ドレインは、前記第2スペーサに自己整合的に形成される。
前記第1スペーサ内に含まれる多数の層は、前記第2スペーサ内に含まれる多数の層より少ない。
前記第1ソース/ドレインは、前記第1スペーサに自己整合的に形成され、前記第2ソース/ドレインは、前記第2スペーサに自己整合的に形成される。
前記第1フィンFET及び前記第2フィンFETは、PMOSフィンFETを含み、前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を有する第1物質を含み、前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1格子定数より大きい第2格子定数を有する第2物質を含む。
前記第1物質は、Siを含み、前記第2物質は、SiGeを含む。
前記第1フィンFET及び前記第2フィンFETは、NMOSフィンFETを含み、前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を有する第1物質を含み、前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1格子定数より小さい第2格子定数を有する第2物質を含む。
前記第1物質は、Siを含み、前記第2物質は、SiCを含む。
前記それぞれのフィンのうちの一つ以上は、前記上部両側壁間で測定される20nm又はそれ以下の幅を含む。
前記それぞれのフィンのうちの一つ以上は、側壁イメージ伝送フィンを含む。
前記第1ゲート電極及び前記第2ゲート電極のそれぞれは、第1導電型ゲート層によって定義されたリセス(recess)内で、前記それぞれのゲート電極の外側部の第1導電型ゲート層及び前記それぞれのゲート電極の内側部の第2導電型ゲート層を含む。
前記第1導電型ゲート層及び前記第2導電型ゲート層は、それぞれ第1金属層及び第2金属層を含む。
前記第1金属層は、TiN、TaN、TiC、TaC、Si、又はSiGeを含み、前記第2金属層は、W及びAlのいずれか1つ以上を含む。
前記基板は、バルクシリコン(bulk silicon)又はSOI(silicon−on−insulator)基板を含む。
前記第1物質は、Siを含み、前記第2物質は、SiGeを含む。
前記第1フィンFET及び前記第2フィンFETは、NMOSフィンFETを含み、前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を有する第1物質を含み、前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1格子定数より小さい第2格子定数を有する第2物質を含む。
前記第1物質は、Siを含み、前記第2物質は、SiCを含む。
前記第1ゲート電極及び前記第2ゲート電極のそれぞれは、第1導電型ゲート層によって定義されたリセス内で、前記それぞれのゲート電極の外側部の第1導電型ゲート層及び前記それぞれのゲート電極の内側部の第2導電型ゲート層を含む。
前記第1導電型ゲート層及び前記第2導電型ゲート層は、それぞれ第1金属層及び第2金属層を含む。
前記第1金属層は、TiN、TaN、TiC、TaC、Si、又はSiGeを含み、前記第2金属層は、W及びAlのいずれか1つ以上を含む。
前記基板は、バルクシリコン又はSOI(silicon−on−insulator)基板を含む。
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を有する。
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を有する。
前記第1物質は、Siを含み、前記第2物質は、SiGeを含む。
前記第1フィンFET及び前記第2フィンFETは、NMOSフィンFETを含み、前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を有する第1物質を含み、前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1格子定数より小さい第2格子定数を有する第2物質を含む。
前記第1物質は、Siを含み、前記第2物質は、SiCを含む。
101、102、103、103a、104、205 第1フィン型トランジスタ
106、106a、107、107a、108、108a、411、412、421、422 フィン型トランジスタ
110、210 素子分離膜
121、123、511、512 トレンチ
125、321a 第1リセス
141 ダミーゲート絶縁膜
143 第1ダミーゲート電極
145 第1ゲート絶縁膜
147、351 第1ゲート電極
151 第1スペーサ
151a、151b、251a、251b、251c、451a、451b、451c 絶縁膜
155 第1層間絶縁膜
161、321 第1ソース/ドレイン
169 第1応力膜
201、202、203、203a、204、205 第2フィン型トランジスタ
225、311a 第2リセス
245 第2ゲート絶縁膜
247、352 第2ゲート電極
251、251d 第2スペーサ
255 第2層間絶縁膜
261、311 第2ソース/ドレイン
269 第2応力膜
310 第1フィン
320 第2フィン
330 第3フィン
340 第4フィン
350 コンタクト
353 第3ゲート電極
354 第4ゲート電極
361、362 共有コンタクト
371、372 配線
410 ロジック領域
420 SRAM形成領域
460 第1マスク
470 第2マスク
480 第3マスク
501 犠牲パターン
505 マスク層
506、2103、2104 マスクパターン
1100 電子システム
1110 コントローラ
1120 入出力装置
1130 記憶装置
1140 インターフェース
1150 バス
F1 第1フィン
F2 第2フィン
L1 第1距離
L2 第2距離
Claims (39)
- 基板上に同じ特定導電型の第1フィンFET及び第2フィンFETを有し、
前記第1フィンFETの第1ソース/ドレインと前記第1フィンFETの第1ゲート電極との間の距離は、前記第2フィンFETの第2ソース/ドレインと前記第2フィンFETの第2ゲート電極との間の距離より近く、
前記第1フィンFETの第1チャネル領域及び前記第2フィンFETの第2チャネル領域は、それぞれ前記基板から延びて素子分離膜から突出し、前記第1ソース/ドレイン及び前記第2ソース/ドレイン間に位置するそれぞれのフィンの上部両側壁及び上面を提供し、
前記第1フィンFETの前記第1ゲート電極及び前記第2フィンFETの前記第2ゲート電極は、それぞれ前記第1チャネル領域及び前記第2チャネル領域に対応するそれぞれの前記フィンの前記上部両側壁及び上面を覆い、
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、特定格子定数を有し、
前記第1ソース/ドレインは、前記第2ソース/ドレインが前記第2チャネル領域に加える応力よりも更に大きい応力を前記第1チャネル領域に加えることを特徴とする集積回路。 - 前記第1ソース/ドレインと前記第1チャネル領域との間の第1インターフェースから前記第1ゲート電極までの距離は、前記第2ソース/ドレインと前記第2チャネル領域との間の第2インターフェースから前記第2ゲート電極までの距離より近いことを特徴とする請求項1に記載の集積回路。
- 前記第1ソース/ドレインは、前記第1フィンFETのゲート構造の最外側の下段コーナーを通り前記第1チャネル領域に拡張して前記第1フィンFETの下にアンダーカット領域を定義し、
前記第2ソース/ドレインは、前記第2フィンFETのゲート構造に整列(align)されることを特徴とする請求項1に記載の集積回路。 - 前記第1ソース/ドレイン及び前記第2ソース/ドレインは、それぞれ第1上昇した(raised)ソース/ドレイン及び第2上昇したソース/ドレインを含み、
前記第1ソース/ドレインは、前記第1フィンFETのゲート構造の最外側の下段コーナーを通り前記第1チャネル領域に拡張して前記第1フィンFETの下に第1アンダーカット領域を定義し、
前記第2ソース/ドレインは、前記第2フィンFETのゲート構造の最外側の下段コーナーを通り前記第2チャネル領域に拡張して前記第2フィンFETの下に第2アンダーカット領域を定義することを特徴とする請求項1に記載の集積回路。 - 前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を有することを特徴とする請求項1に記載の集積回路。
- 前記第1ソース/ドレイン及び前記第2ソース/ドレインは、それぞれ第1上昇した(raised)ソース/ドレイン及び第2上昇したソース/ドレインを含み、
前記第1ソース/ドレインは、前記第1チャネル領域に入り前記第1フィンFETのゲート構造の最外側の下段コーナーを囲んで前記第1フィンFETの下にアンダーカット領域を定義し、
前記第2ソース/ドレインは、前記第2フィンFETのゲート構造に整列(align)されて形成されることを特徴とする請求項1に記載の集積回路。 - 前記第1ソース/ドレイン及び前記第2ソース/ドレインは、それぞれ第1上昇した(raised)ソース/ドレイン及び第2上昇したソース/ドレインを含み、
前記第1ソース/ドレインは、前記第1チャネル領域に入り前記第1フィンFETのゲート構造の最外側の下段コーナーを囲んで前記第1フィンFETの下に第1アンダーカット領域を定義し、
前記第2ソース/ドレインは、前記第2チャネル領域に入り前記第2フィンFETのゲート構造の最外側の下段コーナーを囲んで前記第2フィンFETの下に第2アンダーカット領域を定義することを特徴とする請求項1に記載の集積回路。 - 前記第1フィンFETのゲート構造の外部側壁を含んで第1厚さを提供する第1スペーサと、
前記第2フィンFETのゲート構造の外部側壁を含んで第1厚さより大きい第2厚さを提供する第2スペーサと、を更に含むことを特徴とする請求項1に記載の集積回路。 - 前記第1ソース/ドレインは、前記第1スペーサに自己整合的に形成され、
前記第2ソース/ドレインは、前記第2スペーサに自己整合的に形成されることを特徴とする請求項8に記載の集積回路。 - 前記第1スペーサ内に含まれる多数の層は、前記第2スペーサ内に含まれる多数の層より少ないことを特徴とする請求項8に記載の集積回路。
- 前記第1ソース/ドレインは、前記第1スペーサに自己整合的に形成され、
前記第2ソース/ドレインは、前記第2スペーサに自己整合的に形成されることを特徴とする請求項10に記載の集積回路。 - 前記第1フィンFET及び前記第2フィンFETは、PMOSフィンFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を有する第1物質を含み、
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1格子定数より大きい第2格子定数を有する第2物質を含むことを特徴とする請求項1に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SiGeを含むことを特徴とする請求項12に記載の集積回路。 - 前記第1フィンFET及び前記第2フィンFETは、NMOSフィンFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を有する第1物質を含み、
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1格子定数より小さい第2格子定数を有する第2物質を含むことを特徴とする請求項1に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SiCを含むことを特徴とする請求項14に記載の集積回路。 - 前記それぞれのフィンのうちの一つ以上は、前記上部両側壁間で測定される20nm又はそれ以下の幅を含むことを特徴とする請求項1に記載の集積回路。
- 前記それぞれのフィンのうちの一つ以上は、側壁イメージ伝送フィンを含むことを特徴とする請求項16に記載の集積回路。
- 前記第1ゲート電極及び前記第2ゲート電極のそれぞれは、第1導電型ゲート層によって定義されたリセス内で、前記それぞれのゲート電極の外側部の第1導電型ゲート層及び前記それぞれのゲート電極の内側部の第2導電型ゲート層を含むことを特徴とする請求項1に記載の集積回路。
- 前記第1導電型ゲート層及び前記第2導電型ゲート層は、それぞれ第1金属層及び第2金属層を含むことを特徴とする請求項18に記載の集積回路。
- 前記第1金属層は、TiN、TaN、TiC、TaC、Si、又はSiGeを含み、
前記第2金属層は、W及びAlのいずれか1つ以上を含むことを特徴とする請求項19に記載の集積回路。 - 前記基板は、バルクシリコン又はSOI(silicon−on−insulator)基板を含むことを特徴とする請求項1に記載の集積回路。
- 基板と、
前記基板上に形成された特定導電型の第1フィンFETとして、第1ゲート構造、第1ソース/ドレイン、及び第1チャネル領域を含み、
前記第1ソース/ドレインと前記第1チャネル領域との間の第1インターフェースが前記第1フィンFETの第1ゲート電極から第1距離で前記第1ゲート構造に整列(align)された第1フィンFETと、
前記基板上に形成された前記特定導電型の第2フィンFETとして、第2ゲート構造、第2ソース/ドレイン、及び第2チャネル領域を含み、
前記第2ソース/ドレインが前記第2ゲート構造の下段外周コーナーを囲み、前記第2フィンFETの第2ゲート電極から前記第1距離より少ない第2距離で前記第2ソース/ドレインと前記第2チャネル領域との間の第2インターフェースを形成する第2フィンFETと、を有し、
前記第1チャネル領域及び前記第2チャネル領域は、それぞれ前記基板から延びて素子分離膜から突出し、前記第1ソース/ドレイン及び前記第2ソース/ドレイン間に位置する前記それぞれのフィンの上部両側壁及び上面を提供し、
前記第1フィンFETの前記第1ゲート電極及び前記第2フィンFETの前記第2ゲート電極は、それぞれ前記第1チャネル領域及び前記第2チャネル領域に対応するそれぞれの前記フィンの前記上部両側壁及び上面を覆い、
前記第2ソース/ドレインは、前記第1ソース/ドレインが前記第1チャネル領域に加える応力より更に大きい応力を前記第2チャネル領域に加えることを特徴とする集積回路。 - 前記第1フィンFET及び前記第2フィンFETは、PMOSフィンFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を有する第1物質を含み、
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1格子定数より大きい第2格子定数を有する第2物質を含むことを特徴とする請求項22に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SiGeを含むことを特徴とする請求項23に記載の集積回路。 - 前記第1フィンFET及び前記第2フィンFETは、NMOSフィンFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を有する第1物質を含み、
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1格子定数より小さい第2格子定数を有する第2物質を含むことを特徴とする請求項22に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SiCを含むことを特徴とする請求項25に記載の集積回路。 - 前記第1ゲート電極及び前記第2ゲート電極のそれぞれは、第1導電型ゲート層によって定義されたリセス内で、前記それぞれのゲート電極の外側部の第1導電型ゲート層及び前記それぞれのゲート電極の内側部の第2導電型ゲート層を含むことを特徴とする請求項22に記載の集積回路。
- 前記第1導電型ゲート層及び前記第2導電型ゲート層は、それぞれ第1金属層及び第2金属層を含むことを特徴とする請求項27に記載の集積回路。
- 前記第1金属層は、TiN、TaN、TiC、TaC、Si、又はSiGeを含み、
前記第2金属層は、W及びAlのいずれか1つ以上を含むことを特徴とする請求項28に記載の集積回路。 - 前記基板は、バルクシリコン又はSOI(silicon−on−insulator)基板を含むことを特徴とする請求項22に記載の集積回路。
- 前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を有することを特徴とする請求項22に記載の集積回路。
- 基板と、
前記基板上に形成された特定導電型の第1フィンFETとして、第1ゲート構造、第1ソース/ドレイン、及び第1チャネル領域を含み、前記第1ソース/ドレインが前記第1ゲート構造の下段外周コーナーを囲み、前記第1フィンFETの第1ゲート電極から第1距離で前記第1ソース/ドレインと前記第1チャネル領域との間の第1インターフェースを形成する第1フィンFETと、
前記基板上に形成された前記特定導電型の第2フィンFETとして、第2ゲート構造、第2ソース/ドレイン、及び第2チャネル領域を含み、前記第2ソース/ドレインが前記第2ゲート構造の下段外周コーナーを囲み、前記第1距離より少ない第2距離で前記第2ソース/ドレインと前記第2チャネル領域との間の第2インターフェースを形成し、前記第1ソース/ドレインが前記第1チャネル領域に加える応力より大きい応力を前記第2ソース/ドレインが前記第2チャネル領域に加える第2フィンFETと、を有し、
前記第1フィンFETの第1チャネル領域及び前記第2フィンFETの第2チャネル領域は、それぞれ前記基板から延びて素子分離膜から突出し、前記第1ソース/ドレイン及び前記第2ソース/ドレイン間に位置するそれぞれのフィンの上部両側壁及び上面を提供し、
前記第1フィンFETの前記第1ゲート電極及び前記第2フィンFETの前記第2ゲート電極は、それぞれ前記第1チャネル領域及び前記第2チャネル領域に対応するそれぞれの前記フィンの前記上部両側壁及び上面を覆うことを特徴とする集積回路。 - 前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を有し、
前記集積回路は、前記第1フィンFET上の第1応力薄膜及び前記第2フィンFET上の第2応力薄膜を含むことを特徴とする請求項32に記載の集積回路。 - 前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を有することを特徴とする請求項32に記載の集積回路。
- 基板と、
前記基板上に形成された特定導電型の第1フィンFETとして、第1ゲート構造、第1ゲート構造側壁上の第1スペーサ構造、第1ソース/ドレイン、及び第1チャネル領域を含み、前記第1ソース/ドレインと前記第1チャネル領域との間の第1インターフェースが前記第1フィンFETの第1ゲート電極から第1距離で前記第1スペーサ構造に整列(align)された第1フィンFETと、
前記基板上に形成された前記特定導電型の第2フィンFETとして、第2ゲート構造、前記第1スペーサ構造より多いスペーサ層を含む前記第2ゲート構造側壁上の第2スペーサ構造、第2ソース/ドレイン、及び第2チャネル領域を含み、前記第2ソース/ドレインと前記第2チャネル領域との間の第2インターフェースが前記第2フィンFETの第2ゲート電極から前記第1距離より大きい第2距離で前記第2スペーサ構造に整列(align)された第2フィンFETと、を有し、
前記第1チャネル領域及び前記第2チャネル領域は、それぞれ前記第1ソース/ドレイン及び前記第2ソース/ドレイン間に位置する前記それぞれのフィンの上部両側壁及び上面を提供するために素子分離膜から突出するように前記基板から延びるそれぞれのフィンを含み、
前記第1フィンFETの前記第1ゲート電極及び前記第2フィンFETの前記第2ゲート電極は、それぞれ前記第1チャネル領域及び前記第2チャネル領域に対応するそれぞれの前記フィンの前記上部両側壁及び上面を覆い、
前記第1ソース/ドレインは、前記第2ソース/ドレインが前記第2チャネル領域に加える応力よりも更に大きい応力を前記第1チャネル領域に加えることを特徴とする集積回路。 - 前記第1フィンFET及び前記第2フィンFETは、PMOSフィンFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を有する第1物質を含み、
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1格子定数より大きい第2格子定数を有する第2物質を含むことを特徴とする請求項35に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SiGeを含むことを特徴とする請求項36に記載の集積回路。 - 前記第1フィンFET及び前記第2フィンFETは、NMOSフィンFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を有する第1物質を含み、
前記第1ソース/ドレイン及び前記第2ソース/ドレインは、前記第1格子定数より小さい第2格子定数を有する第2物質を含むことを特徴とする請求項35に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SiCを含むことを特徴とする請求項38に記載の集積回路。
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