CN105470286B - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体器件，包括：多个鳍片结构，在衬底上沿第一方向延伸，多个鳍片结构之间具有浅沟槽隔离结构；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构；沟道区，多个鳍片结构中位于栅极堆叠结构下方；应力源漏区，包括位于多个鳍片结构中、在栅极堆叠结构沿第一方向两侧的第一部分，以及在第一部分沿第二方向侧面上的第二部分。依照本发明的半导体器件及其制造方法，选择性刻蚀STI区域增大了源漏沟槽，有效增大了高应力源漏区的体积，提高了器件驱动能力。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种选择性腐蚀源漏STI形成高应变源漏外延区的FinFET及其制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件(FinFET或Tri--gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

通常，一种FinFET结构以及制造方法包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1～5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层以及氮化硅的假栅极盖层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构(LDD)特别是源漏延伸(SDE)结构以抑制漏致感应势垒降低效应；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙两侧外延生长晶格常数相近材料形成高应力的源漏区(由于栅极侧墙、假栅极堆叠顶部等为绝缘介电质材质，无法在其上外延生长半导体材料)，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停止层(CESL)；在晶片上沉积层间介质层(ILD)；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料(HK)的栅极绝缘层以及金属/金属合金/金属氮化物(MG)的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻蚀ILD形成源漏接触孔，暴露源漏区；可选地，为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞。

然而，上述高应力源漏区的制备工艺中，现有的方法一般是直接以假栅极堆叠和栅极侧墙为掩模，在沿第一方向的两侧鳍片上直接外延生长，这种方法工艺简单，但是受制于鳍片自身尺寸(例如沿第一方向仅5～50nm长，沿第二方向仅1～10nm宽)，外延生长的源漏区具备的应力相对较低，例如仅200MPa～1GPa，并且由于外延区底部生长质量受限于表面缺陷而较低，无法向小尺寸的沟道区提供足够的应力。

一种替代性改进方案是：选择性刻蚀栅极侧墙的沿第一方向的两侧的鳍片，在鳍片上形成下凹的源漏沟槽；随后，在源漏沟槽中外延生长高应力的源漏区。由于源漏区沿垂直方向尺寸增大，也即深度增加，其向深层沟道区提供的应力也相应较大，例如可以提升至500MPa～1..4GPa。然而，由于鳍片结构沿第二方向的宽度有限，其对于器件沿第二方向的应力控制存在局限，并且由于鳍片自身高度限制了总的体积，因而不能进一步增强沟道区的应力，器件性能提升存在瓶颈。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效提高小尺寸FinFET源漏区的应力，有效提高器件沟道区载流子迁移率和驱动能力。

为此，本发明提供了一种半导体器件，包括：多个鳍片结构，在衬底上沿第一方向延伸，多个鳍片结构之间具有浅沟槽隔离结构；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构；沟道区，多个鳍片结构中位于栅极堆叠结构下方；应力源漏区，包括位于多个鳍片结构中、在栅极堆叠结构沿第一方向两侧的第一部分，以及在第一部分沿第二方向侧面上的第二部分。

其中，应力源漏区的第二部分的底部低于沟道区的底部。

其中，浅沟槽隔离结构在应力源漏区侧面的部分的高度低于在沟道区侧面的部分的高度。

其中，应力源漏区的材质选自SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C的任意一种及其组合。

其中，多个鳍片结构中部和/或底部具有穿通阻挡层。

本发明还提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片以及鳍片之间的浅沟槽隔离；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；以栅极侧墙和假栅极堆叠结构为掩模，刻蚀鳍片形成源漏区沟槽；选择性刻蚀浅沟槽隔离，减小源漏区沟槽沿第二方向的两侧的浅沟槽隔离的高度；在源漏区沟槽中、以及鳍片沿第二方向的侧面上外延生长形成应力源漏区，鳍片在应力源漏区之间的部分构成沟道区；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。

其中，形成假栅极堆叠结构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成穿通阻挡层。

其中，选择性刻蚀浅沟槽隔离过程中，暴露了鳍片中部的穿通阻挡层的侧面。

其中，减小浅沟槽隔离的高度为10～50nm。

其中，鳍片沿第二方向的侧面上的一部分应力源漏区的底部低于沟道区的底部。

依照本发明的半导体器件及其制造方法，选择性刻蚀STI区域增大了源漏沟槽，有效增大了高应力源漏区的体积，提高了器件驱动能力。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图12为依照本发明的FinFET制造方法各步骤的示意图；以及

图13为依照本发明的FinFET器件结构透视图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高源漏区应力的三维多栅FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

值得注意的是，以下各个附图中上部部分为器件沿图13中第一方向(鳍片延伸方向，源漏延伸方向，也即Y--Y’轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方向，垂直于第一方向，也即X--X’轴线)的栅极堆叠中线的剖视图，下部部分为器件沿平行于第二方向且位于栅极堆叠之外(第一方向上具有一定距离)位置处(也即X1--X1’轴线)获得的剖视图。

如图1所示，在衬底1上形成沿第一方向延伸的多个鳍片结构1F以及鳍片结构之间的沟槽1G，其中第一方向为未来器件沟道区延伸方向(图13中的Y--Y’轴线)。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。任选的，在衬底1上形成硬掩模层2，例如通过LPCVD、PECVD、溅射等工艺形成的氮化硅、氮氧化硅层2。在硬掩模层2上涂覆光刻胶并曝光显影形成光刻胶图形(未示出)，以光刻胶图形为掩模，刻蚀硬掩模层2形成硬掩模图形，并且进一步以硬掩模图形2为掩模刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。刻蚀优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子刻蚀(RIE)或者四甲基氢氧化铵(TMAH)湿法腐蚀，使得沟槽1G的深宽比优选地大于5:1。鳍片1F沿第二方向的宽度例如仅为5～50nm并优选10～20nm。

如图2所示，在鳍片结构1F和衬底1上形成隔离介质层3。例如，在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO(快速热氧化)、旋涂、FlowCVD等工艺沉积填充材质例如为氧化硅、氮氧化硅、氢氧化硅、有机物等的绝缘隔离介质层3。如图2所示，由于鳍片结构1F的存在，沉积的层3在鳍片结构1F顶部具有凸起。优选地，采用CMP、回刻(etch--back)等平坦化工艺处理层3，直至暴露硬掩模层2。

如图3所示，在鳍片1F中和/或底部形成穿通阻挡层(PTSL)4。在图2所示结构平坦化露出硬掩模层2之后，执行离子注入，可以包括N、C、F、P、Cl、As、B、In、Sb、Ga、Si、Ge等及其组合。随后执行退火，例如在500～1200摄氏度下热处理1ms～10min，使得注入的元素与鳍片1F反应，形成高掺杂的(掺杂上述材料的Si)或者绝缘材料的(例如掺杂有上述元素的氧化硅)的穿通阻挡层4。在本发明一个实施例中，控制注入能量和剂量，仅在鳍片1F中形成了沟道穿通阻挡层4A，如图3所示，以抑制沟道区通过STI侧面的泄漏。然而，在本发明另一优选实施例中，控制注入能量和剂量，使得穿通阻挡层4还分布在鳍片1F底部与衬底1界面处作为STI穿通阻挡层4B，以有效隔绝鳍片1F中沟道区、源漏区与相邻鳍片有源区之间的泄漏电流。层4B材质可以与层4A材质相同，也可以包含上述元素中的不同组分(但至少包含氧)。层4B可以与层4A同时一次性注入形成(不同元素注入深度不同)，也可以先后两次不同深度、剂量的注入，例如可以先深距离注入形成层4B，后浅距离注入形成层4A，反之亦然。此外，除了上述高掺杂的穿通阻挡层之外，也可以注入大量的氧(O)以形成氧化硅基的绝缘层以作为穿通阻挡层(该氧化硅层内也可以进一步掺杂上述杂质)。值得注意的是，沟道穿通阻挡层4A距离鳍片1F顶部(或底部)的高度可以任意设定，在本发明一个实施例中优选为鳍片1F自身高度的1/3～1/2。STI穿通阻挡层4B和沟道穿通阻挡层4A厚度例如是5～30nm。层4A的宽度(沿第一和/或第二方向)依照整个器件有源区宽度而设定，层4A的宽度则与鳍片1F相同，也即层4B的宽度明显大于层4A的宽度。

如图4所示，选择性刻蚀隔离层3，再次形成沟槽1G，暴露出鳍片1F一部分。可以采用光刻胶图形或者其他硬掩模图形，选择各向异性的刻蚀方法，例如等离子体干法刻蚀、RIE，刻蚀隔离层3，使得剩余的隔离层3构成了浅沟槽隔离(STI)3。优选地，沟槽1G的深度，也即STI 3顶部距离鳍片1F顶部的距离，大于等于沟道穿通阻挡层4A顶部距离鳍片1F顶部的距离，以便完全抑制沟道区之间的穿通。随后，湿法腐蚀去除了硬掩模2。

如图5所示，在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠结构5。在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺形成假栅极绝缘层5A和假栅极材料层5B，并优选进一步包括硬掩模层5C。层5A例如是氧化硅，层5B例如是多晶硅、非晶硅、非晶碳、氮化硅等，层5C例如是氮化硅。以具有垂直于第一方向的第二方向的矩形开口的掩模板，依次光刻/刻蚀(同样地，刻蚀是各向异性的，优选等离子体干法刻蚀、RIE)硬掩模层5C、假栅极材料层5B以及假栅极绝缘层5A，在鳍片1F顶部形成沿第二方向延伸的假栅极堆叠5。如图5上部以及中部所示，假栅极堆叠5(5C/5B/5A)仅分布在沿X--X’轴线的一定宽度范围内，在一定距离之外的X1--X1’轴线处没有分布。

如图6所示，在整个器件上形成第一栅极侧墙6A。在整个器件上通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、(磁控)溅射等工艺形成绝缘材料层6，其材质例如氮化硅、氮氧化硅、氧化硅、含碳氧化硅、非晶碳、类金刚石无定形碳(DLC)等及其组合。在本发明一个实施例中，优选氮化硅。随后，采用各向异性刻蚀工艺，刻蚀绝缘材料层6，仅在假栅极堆叠结构5沿第一方向的两侧留下第一栅极侧墙6A。值得注意的是，虽然图6所示第一栅极侧墙6A为三角形，但是在本发明另一优选实施例中，侧墙6A优选具有L型，也即具有水平的第一部分以及垂直的第二部分，以便与假栅极堆叠5保持良好的共形，从而利于减薄栅极侧墙6A的厚度，以进一步缩减器件尺寸、提高器件均匀度。在本发明一个优选实施例中，层6A的厚度例如仅1～5nm、优选2～4nm、并最佳为3nm。随后，优选地，以第一栅极侧墙6A为掩模，对包含器件的晶片执行轻掺杂离子注入，在假栅极堆叠5和栅极侧墙6A沿第一方向的两侧鳍片1F中形成了轻掺杂源漏(LDD)或者源漏延伸区(SDE)结构(图中未示出)。

如图7所示，选择性刻蚀鳍片结构1F，在假栅极堆叠结构5沿第一方向两侧的鳍片结构1F中形成源漏区沟槽1T。优选采用各向异性的刻蚀工艺，例如等离子干法刻蚀、RIE刻蚀，并且调整刻蚀气体的配比(例如碳氟基刻蚀气体中的碳氟比增高可以有利于形成垂直侧壁，调节刻蚀气体中包含的氧化性气体含量也可以调整刻蚀速率)，以假栅极堆叠结构5以及栅极侧墙6A为掩模，刻蚀鳍片结构1F，形成了源漏区沟槽1T。如图7所示，源漏区沟槽1T的深度小于穿通阻挡层4A顶部鳍片结构1F的高度，例如至少在穿通层4A顶部保留了至少5～30nm厚度的鳍片结构1F的水平部分；栅极6A和假栅极堆叠结构5下方的鳍片结构1F保留，稍后作为器件的沟道区1C。在本发明另一优选实施例中，除了采用各向异性的刻蚀工艺形成具有垂直侧壁的源漏区沟槽1T之外，还可以进一步采用各向同性的刻蚀工艺(例如减小刻蚀气体的碳氟比，或者采用TMAH、KOH等湿法刻蚀工艺)，在源漏区沟槽1T侧壁形成侧面凹陷(未示出)，以增强对于沟道的应力控制、或者利于精确控制沟道界面等。

如图8所示，选择性刻蚀浅沟槽隔离(STI)3，增大鳍片结构1F暴露在STI 3上部的高度。选用光刻胶曝光、显影之后形成所需的光刻胶图案，覆盖了假栅极堆叠5、栅极侧墙6A、源漏沟槽1T，暴露了源漏沟槽1T沿第二方向两侧的、鳍片结构1F之间的沟槽1G，采用各向异性的干法和/或湿法刻蚀工艺，进一步增大沟槽1G的深度，使得剩余的STI 3的顶部高度等于或者低于第一穿通阻挡层4A的底部高度。如此，增加了未来源漏外延生长时沿第二方向的体积，可以从第二方向传递更多的应力，从而有效提高器件的整体驱动性能。在本发明一个优选实施例中，如图8下部所示、并参照图7下部所示，沟槽1G的深度增加了5～50nm，也即STI的高度减小了5～50nm。

如图9所示，在源漏区沟槽1T中、以及沟槽1G暴露的鳍片结构1F顶部周围外延生长源漏区1S和1D。例如通过PECVD、MOCVD、MBE、ALD、热分解、蒸发、溅射等工艺，在源漏区沟槽1T以及鳍片1F顶部假栅极堆叠结构5沿第一方向的两侧上方外延生长漏区1D和抬升漏区1HD(源漏区顶部超过假栅极堆叠结构底部的那一部分)、以及源区1S和提升源区1HS。其中，源漏区1S/1D、提升源漏区1HS/1HD材质优选与衬底1、鳍片1F不同，例如具有更高应力的SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C等及其组合。在此过程中，可以执行原位掺杂或者离子注入掺杂以调整源漏区的掺杂类型和/或浓度。随后，任选的，在第一栅极侧墙6A上进一步形成第二栅极侧墙6B，其材质工艺类似于第一栅极侧墙。此后，以第二栅极侧墙6B为掩模，进行第二次离子注入，执行源漏重掺杂(纵向结深浅)，使得提升源漏1HD/1HS具有高于源漏1S/1D、轻掺杂源漏的杂质浓度。随后，退火以激活掺杂的杂质。与此同时，该退火还进一步减缓了LDD/SDE的注入对于鳍片结构顶部的损伤以及减少外延层中的缺陷，有利于以精简的工艺提高器件的可靠性。如图9所示，受到源漏沟槽1T形状限制，在鳍片结构1F顶部正上方的源漏区1S/1D通常是矩形剖面，而在沟槽1G中暴露的鳍片结构1F的侧面不受沟槽1T形状限制而仅受到晶向生长速率不同的限制，因此源漏区1S/1D的剖面为菱形或钻石形。值得注意的是，如图9下部所示，由于减小了STI 3的厚度、增大了鳍片结构1F暴露的高度，使得外延生长的源漏区1S/1D的底部低于沟道区1C的底部(或者图9下部图中鳍片结构1F在第一穿通阻挡层4A上方的那一部分，也即低于第一穿通阻挡层4A的底部)，如此可以大大增加外延源漏区的体积，在小尺寸器件中利于增强源漏区施加的总应力，例如750MPa～2GPa，有效提高了器件驱动能力。

如图10所示，在整个器件上形成接触刻蚀停止层(CESL)7A以及层间介质层(ILD)7B。优选地，先在器件上通过PECVD、HDPCVD、溅射等工艺形成氮化硅的接触刻蚀停止层7A(可以省略)。随后，通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、低k材料的ILD7B，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。

随后，如图11所示，采用CMP、回刻等工艺平坦化ILD 7B以及硬掩模层5C直至暴露假栅极堆叠5的假栅极材料层5B。随后，去除假栅极堆叠5，形成栅极沟槽7C。去除假栅极堆叠5，可以采用湿法腐蚀，例如热磷酸针对氮化硅，TMAH针对多晶硅、非晶硅，强酸(硫酸、硝酸)以及强氧化剂(臭氧、双氧水)组合针对非晶碳、DLC，HF基腐蚀液(稀释HF或者BOE，BOE为缓释刻蚀剂，NH4F与HF混合溶液)针对氧化硅，由此去除假栅极材料层5B以及假栅极绝缘层5A，直至暴露鳍片1F顶部。此外，也可以采用各向异性的干法刻蚀(仅沿第二方向的X--X’轴线)，调节碳氟基气体的配比，使得底部刻蚀速率大于侧壁刻蚀速率(刻蚀比例如大于5:1并优选10～15:1)，由此刻蚀形成垂直侧壁形貌的栅极沟槽7C。

如图12所示，在栅极沟槽7C中形成最终的栅极堆叠8。例如，采用PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺，在栅极沟槽中形成了栅极堆叠8。栅极堆叠8至少包括高k材料的栅极绝缘层8A以及金属基材料的栅极导电层10B。高k材料包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。栅极导电层8B则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层10B中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层8B与栅极绝缘层8A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。

之后可以采用常规工艺完成器件互连。例如，依次刻蚀ILD 7B、接触刻蚀停止层7A，直至暴露源漏区1HS/1HD，形成接触孔。刻蚀方法优选各向异性的干法刻蚀，例如等离子干法刻蚀或者RIE。优选地，在接触孔暴露的源漏区上形成金属硅化物(未示出)以降低接触电阻。例如，在接触孔中蒸发、溅射、MOCVD、MBE、ALD形成金属层(未示出)，其材质例如Ni、Pt、Co、Ti、W等金属以及金属合金。在250～1000摄氏度下退火1ms～10min，使得金属或金属合金与源漏区中所含的Si元素反应形成金属硅化物，以降低接触电阻。随后在接触孔中填充接触金属层，例如通过MOCVD、MBE、ALD、蒸发、溅射等工艺，形成了接触金属层，其材料优选延展性较好、填充率较高并且相对低成本的材料，例如包括W、Ti、Pt、Ta、Mo、Cu、Al、Ag、Au等金属、这些金属的合金、以及这些金属的相应氮化物。随后，采用CMP、回刻等工艺平坦化接触金属层，直至暴露CESL层7A。

最后形成的器件结构如图12所示，包括：多个鳍片结构1F，在衬底1上沿第一方向延伸分布，多个鳍片结构1F之间存在多个浅沟槽隔离(STI)3；栅极堆叠结构8A/8B，跨越每个鳍片结构，沿第二方向延伸分布，栅极堆叠结构8下方的鳍片结构构成沟道区1C；每个鳍片结构1F中，栅极堆叠结构8沿第一方向两侧存在外延生长的高应力源漏区1S/1D，其材料选择为应力大于沟道区1C的硅的材料，以向沟道区1C施加应力，从而增强器件驱动能力；其中，源漏区1S/1D还分布在鳍片结构沿第二方向的侧面，源漏区1S/1D的底部低于沟道区1C的底部。其他的器件结构和材料、参数等已经参照附图1至附图12描述在制造过程中，在此不再赘述。

依照本发明的半导体器件及其制造方法，选择性刻蚀STI区域增大了源漏沟槽，有效增大了高应力源漏区的体积，提高了器件驱动能力。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (9)

1.一种半导体器件，包括：

多个鳍片结构，在衬底上沿第一方向延伸，多个鳍片结构之间具有浅沟槽隔离结构；

栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构；

沟道区，多个鳍片结构中位于栅极堆叠结构下方；

外延生长的应力源漏区，包括位于多个鳍片结构中、在栅极堆叠结构沿第一方向两侧的第一部分，以及在第一部分沿第二方向侧面上的第二部分，

其中浅沟槽隔离结构在应力源漏区侧面的部分的高度低于在沟道区侧面的部分的高度以从第二方向传递更多的应力。

2.如权利要求1的半导体器件，其中，应力源漏区的第二部分的底部低于沟道区的底部。

3.如权利要求1的半导体器件，其中，应力源漏区的材质选自SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C的任意一种及其组合。

4.如权利要求1的半导体器件，其中，多个鳍片结构中部和/或底部具有穿通阻挡层。

5.一种半导体器件制造方法，包括：

在衬底上形成沿第一方向延伸的多个鳍片以及鳍片之间的浅沟槽隔离；

在鳍片上形成沿第二方向延伸的假栅极堆叠结构；

在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；

以栅极侧墙和假栅极堆叠结构为掩模，刻蚀鳍片形成源漏区沟槽；

选择性刻蚀浅沟槽隔离，减小源漏区沟槽沿第二方向的两侧的浅沟槽隔离的高度；

在源漏区沟槽中、以及鳍片沿第二方向的侧面上外延生长形成应力源漏区，鳍片在应力源漏区之间的部分构成沟道区，其中浅沟槽隔离在应力源漏区侧面的部分的高度低于在沟道区侧面的部分的高度以从第二方向传递更多的应力；

去除假栅极堆叠结构，形成栅极沟槽；

在栅极沟槽中形成栅极堆叠结构。

6.如权利要求5的半导体器件制造方法，其中，形成假栅极堆叠结构之前进一步包括，执行离子注入，在鳍片中部和/或底部形成穿通阻挡层。

7.如权利要求6的半导体器件制造方法，其中，选择性刻蚀浅沟槽隔离过程中，暴露了鳍片中部的穿通阻挡层的侧面。

8.如权利要求5的半导体器件制造方法，其中，减小浅沟槽隔离的高度为5～50nm。

9.如权利要求5的半导体器件制造方法，其中，鳍片沿第二方向的侧面上的一部分应力源漏区的底部低于沟道区的底部。