CN104167393B - 半导体器件制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件制造方法，包括：在衬底上形成多个堆叠结构，包括衬垫层、牺牲层和第一硬掩模层；在多个堆叠结构周围形成第二硬掩模层构成的多个第一侧墙以及第三硬掩模层构成的多个第二侧墙；形成层间介质层，去除多个第二侧墙，留下多个沟槽；在多个沟槽中外延生长多个鳍片结构。依照本发明的半导体器件制造方法，通过多次沉积/刻蚀不同材料层形成硬掩模材料的侧墙，通过控制侧墙厚度实现了对精细鳍片结构的制造，提高了绝缘隔离效果,同时解决了对于SOI器件衬底电压难以引出的问题。

Description

半导体器件制造方法
技术领域
本发明涉及半导体集成电路制造领域，更具体地，涉及一种垂直超薄绝缘体上硅（ETSOI）晶体管的制造方法。
背景技术
在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate）是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应（SCE）以及漏致感应势垒降低（DIBL）效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度（EOT）的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。
现有的FinFET结构以及制造方法包括：1）SOI衬底的FinFET，利用光刻胶等掩模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2）结隔离的体衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部不同导电类型的注入掺杂区，利用PN结来隔离鳍片与衬底；3）基于材料来隔离的体衬底FinFET，利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与衬底。
在上述这些结构以及方法中，SOI衬底的FinFET虽然结构和工艺简单，但是衬底材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制，容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时，假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另外，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向（以下称为X-X’方向或者第二方向，也即栅极线条延伸的方向）上形成的，对于沿沟道方向（以下称为Y-Y’方向或者第一方向，也即鳍片线条延伸的方向）上鳍片之间以及与衬底的隔离则不够完善。
此外，传统的超薄SOI（ETSOI）器件中，衬底区域完全被氧化硅等绝缘隔离物覆盖并且其上形成各种器件结构，难以简便地通过接触孔直接实现电连接，难以有效地调节衬底电压。
发明内容
有鉴于此，本发明的目的在于提供一种创新性的半导体器件制造方法，通过多次沉积/刻蚀不同材料层形成不同宽度和/或高度的硬掩模，对掩模下方注入氧离子形成埋氧层并刻蚀衬底，从而简便、高效控制了FinFET中Fin的形貌，并提高了绝缘隔离效果,同时解决了对于SOI器件衬底电压难以引出的问题。
实现本发明的上述目的，是通过提供一种半导体器件制造方法，包括：在衬底上形成多个堆叠结构，包括衬垫层、牺牲层和第一硬掩模层；在多个堆叠结构周围形成第二硬掩模层构成的多个第一侧墙以及第三硬掩模层构成的多个第二侧墙；形成层间介质层，去除多个第二侧墙，留下多个沟槽；在多个沟槽中外延生长多个鳍片结构。
其中，第一硬掩模层为多个不同材料层的交叉层叠结构。
其中，衬垫层位于牺牲层与衬底之间，和/或位于第一硬掩模层与牺牲层之间。
其中，第二硬掩模层与衬垫层材料相同，第三硬掩模层与第一硬掩模层所含材料之一相同。
其中，形成多个第二侧墙的步骤进一步包括：形成第三硬掩模层，覆盖衬底顶部、第一侧墙侧部、第一硬掩模层顶部；刻蚀去除衬底以及第一硬掩模层顶部的第三硬掩模层，并刻蚀去除部分第一硬掩模层。
其中，湿法腐蚀去除多个第二侧墙。
在生长多个鳍片结构之后进一步包括：形成第二层间介质层；平坦化第二层间介质层，直至暴露牺牲层；选择性去除部分牺牲层，在第二层间介质层中留下栅极沟槽；在栅极沟槽中形成栅极堆叠。
形成栅极堆叠之后进一一步包括：形成第三层间介质层；刻蚀第三层间介质层，形成接触孔，直至暴露鳍片结构以及剩余的牺牲层；在接触孔中形成接触塞。
其中，鳍片结构作为器件的沟道区和/或源漏区，剩余的牺牲层作为器件的衬底区。
其中，采用湿法腐蚀选择性去除部分牺牲层。
依照本发明的半导体器件制造方法，通过多次沉积/刻蚀不同材料层形成硬掩模材料的侧墙，通过控制侧墙厚度实现了对精细鳍片结构的制造，提高了绝缘隔离效果,同时解决了对于SOI器件衬底电压难以引出的问题。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图22为依照本发明的半导体器件制造方法各步骤的剖视图（上部）和顶视图（下部）；以及
图23为依照本发明的半导体器件制造方法的示意性流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构和/或制造步骤。这些修饰除非特别说明并非暗示所修饰器件结构和/或制造步骤的空间、次序或层级关系。值得注意的是，图1～图22中均包括上部的剖视图以及下部的顶视图，其中剖视图是沿顶视图长轴中线截取获得。
如图1所示，在衬底1上形成第一衬垫层2、牺牲层3、第二衬垫层4和第一硬掩模层5。提供衬底1，其可以是体Si、SOI、体Ge、GeOI、SiGe、GeSb，也可以是III-V族或者II-VI族化合物半导体衬底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底1优选地为体Si（诸如单晶硅晶片）或者SOI、SiGe等含硅材质。在本发明一个优选实施例中，衬底1为单晶Si，以利于与CMOS工艺集成。优选地，通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化等工艺，在衬底1上表面上形成第一衬垫层2，以在后续刻蚀过程中保护衬底表面降低缺陷密度（自然，衬垫层2可以缺失）。第一衬垫层2的材质例如是氧化硅、氮氧化硅，其厚度例如30～50nm。随后，在整个器件上沉积稍后用于控制超薄鳍片形貌以及构成器件衬底的牺牲层3，沉积方法包括但不限于LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等，其材质例如为多晶硅、单晶硅、多晶SiGe、多晶SiC等并且优选多晶硅，以便稍后便于通过高选择性干法/湿法刻蚀去除。优选地，对牺牲层3进行全部或者部分掺杂，至少使得某些牺牲层（例如图1中三个牺牲层3中间的那个）具有高于衬底1掺杂浓度的杂质，提高了该些牺牲层的导电性，从而有利于稍后形成衬底电压调节用的栅极。随后，与层2类似，CVD沉积或者氧化形成第二衬垫层4，其材质优选与层2相同，例如均为氧化硅。同理，第二衬垫层4也可以缺失。采用相同或者类似方法，在第二衬垫层4上沉积第一硬掩模层5。优选地，第一硬掩模层5为NON或者ONO叠层结构，也即具有下层5A、中层5B以及上层5C，其中下层5A与上层5C材质相同（例如均为氮化硅或者氧化硅），且与中层5B材质（例如氧化硅或者氮化硅）不同，以便利用各层之间的较高刻蚀选择性控制鳍片的精细结构。随后，采用已知的光刻/刻蚀方法，图案化第一硬掩模层5（5A/5B/5C）、第二衬垫层4、牺牲层3、第一衬垫层2，直至暴露衬底1。刻蚀方法优选各向异性的刻蚀，例如等离子体干法刻蚀、反应离子刻蚀，其刻蚀气体可以是碳氟基气体，例如CF4与O2的组合。此外，对于多晶硅、非晶硅材质的牺牲层层3，可以采用四甲基氢氧化铵（TMAH）来湿法腐蚀形成较为垂直的开口侧壁。刻蚀之后，形成了垂直竖立的多个鳍片状结构以及这些结构之间的垂直沟槽1G。
如图2所示，在整个器件上形成第二硬掩模层6，覆盖了衬底1、第一硬掩模层5（顶部的上层5C）的顶部以及第一硬掩模层5、牺牲层3、衬垫层2/4的侧部。例如通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、热分解等工艺，沉积或者氧化生成第二硬掩模层6，材质例如是氧化硅、氮氧化硅、高k材料，并优选与衬垫层2/4材质相同（例如均为氧化硅）。第二硬掩模层6厚度较薄，例如仅1～10nm，以便精确控制沟槽1G的宽度，从而最终确定鳍片的形貌。
如图3所示，采用常规的光刻/刻蚀技术，去除衬底1和第一硬掩模层4顶部的部分第二硬掩模层6，使得第一硬掩模层5、牺牲层3、衬垫层2/4侧部留下的第二硬掩模层6构成第一侧墙6S。同样地，刻蚀优选各向异性的刻蚀，例如等离子体刻蚀或者RIE，刻蚀气体优选碳氟基气体并且可以通过控制碳氟比来调整刻蚀选择性。刻蚀气体可以包括CF4、CH3F、CHF3、CH2F2等及其组合以及进一步包括O2、CO等氧化性气体以调节刻蚀速率。
如图4所示，在整个器件上形成第三硬掩模层7，覆盖了衬底1、第一硬掩模层5、第一侧墙6S的顶部以及衬垫层2/4、第一侧墙6S的侧部。例如通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺并优选ALD沉积第三硬掩模层7，其材质例如是氮化硅、氮氧化硅（与材质选择为氮氧化硅的第二硬掩模层5的区别可在于含氮量更大，例如氮氧数目比大于2:1并优选5:1）、类金刚石无定形碳（DLC）、非晶碳、非晶锗等。优选地，第三硬掩模层7与第一硬掩模层5的上层5C/下层5A材质相同，例如均为氮化硅。
如图5所示，选择性刻蚀第三硬掩模层7，直至暴露衬底1以及第一硬掩模层5的中层5B。刻蚀方法例如各向异性的干法刻蚀，刻蚀气体可以包括碳氟基气体并调整碳氟比以使得对于氧化硅基材质的第二硬掩模层6构成的第一侧墙6S和第一硬掩模层5的中层5B基本不刻蚀。由此，在第一侧墙6S的外侧形成了第三硬掩模层7余部分构成的第二侧墙7S。刻蚀气体可以包括CF4、CH3F、CHF3、CH2F2、C4F8、C4F6等及其组合以及进一步包括O2、CO等氧化性气体以调节刻蚀速率。
如图6所示，在整个器件上形成层间介质层（ILD）8，覆盖了沟槽1G以及第二侧墙7S、第一侧墙6S、第一硬掩模层5的中层5B。形成ILD8的方法包括CVD、旋涂、喷涂、丝网印刷等，其材质例如氧化硅、氮氧化硅、低k材料，其中低k材料包括但不限于有机低k材料（例如含芳基或者多元环的有机聚合物）、无机低k材料（例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG）、多孔低k材料（例如二硅三氧烷（SSQ）基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物）。
如图7所示，采用化学机械抛光（CMP）或者回刻（etch-back）等工艺平坦化ILD8直至暴露第一硬掩模层5的下层5A。
如图8所示，选择性去除第二侧墙7S、下层5A，暴露ILD8、第一侧墙6S、第二衬垫层4。当第二侧墙7S、下层5A材质相同为氮化硅基材料，而ILD8、6S、4为氧化硅基材质时（或者两组材料对调），可以选用湿法腐蚀去除。例如采用热磷酸去除氮化硅基材质，采用HF基腐蚀液（dHF、dBOE等）去除氧化硅基材质。由于湿法腐蚀仅针对特定材料，因此在衬底1上形成多个第二沟槽1T。
如图9所示，在多个第二沟槽1T中外延生长多个鳍片结构1F。外延方法包括PECVD、HDPCVD、MOCVD、MBE、ALD等。鳍片结构1F材质可以与衬底1相同，例如均为Si，或者也可以是具有更高的迁移率的其他化合物材料，例如SiGe、SiC等。在后者情形下，鳍片1F与衬底1之间还优选地先沉积而具有较薄的缓冲层（未示出），以降低晶格常数差异带来的位错等缺陷。鳍片1F的高度可以小于第二沟槽1T的深度，例如仅为其1/2～2/3。
如图10所示，在整个器件上再次形成ILD，例如第二ILD9。其方法与材质可以与第一ILD8类似或者相同。
如图11所示，采用CMP等工艺平坦化ILD9、ILD8、第二衬垫层4，直至暴露牺牲层3。
如图12所示，在暴露的牺牲层3的局部上方，经过涂覆、烘培、曝光、显影等常规工序，形成光刻胶图形10。
如图13所示，以光刻胶图形10为掩模，去除暴露的、未被光刻胶图形10覆盖的部分牺牲层3，在ILD中留下暴露衬垫层2的多个开口3A（以作为FinFET器件的栅极沟槽）。去除方法例如是湿法腐蚀，采用四甲基氢氧化铵（TMAH）针对多晶硅、非晶硅材质的牺牲层3来刻蚀去除。
如图14所示，去除光刻胶图形10。例如采用硫酸、双氧水等湿法腐蚀或者氧等离子体刻蚀等干法工艺。
如图15所示，采用CMP等工艺平坦化ILD9、ILD8以及部分牺牲层3、第一侧墙6S，直至暴露鳍片1F。
如图16所示，采用各向异性的干法刻蚀，去除（图16所示完全去除了侧壁部分）或者减薄（图17则显示保留了极薄的少量部分，两者均可以完成本申请技术方案）开口3A侧壁上的ILD8从而暴露或者贴近鳍片1F的侧壁，同时还可以进一步采用HF基腐蚀液清洁开口3A的底部以及鳍片1F的侧壁。优选地，采用化学氧化等方法，在清洗暴露出来的开口底部和侧壁形成极薄（例如1～3nm）的氧化硅薄膜（未示出），以便减小界面缺陷。
如图17所示，在开口3A中形成栅极堆叠层11A/11B/11C。采用已知的薄膜形成方法，例如LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等，在开口3A中以及ILD10、鳍片1F上依次形成栅极绝缘层11A、功函数调节层11B和电阻调节层11C。栅极绝缘层11A为高k材料，包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料（其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数），或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。功函数调节层11B材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。电阻调节层11C材质可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，此外还可掺杂有C、F、N、O、B、P、As等元素以进一步调节功函数。
如图18所示，CMP平坦化上述栅极堆叠层，直至暴露鳍片1F（以及未被去除的剩余的牺牲层3）。
如图19所示，在整个器件上涂覆光刻胶并图案化形成第二光刻胶图形12，如图19下部的顶视图所示，第二光刻胶图形12完全覆盖了剩余的牺牲层3以及栅极堆叠层顶部的电阻调节层11C的中部，而暴露中两侧的部分电阻调节层11C。
如图20所示，以第二光刻胶图形12为掩模，干法刻蚀去除掩模覆盖区域之外的各个栅极堆叠层，直至暴露下方的衬垫层2。刻蚀方法例如是针对金属以及金属氮化物材料的干法刻蚀。
如图21所示，，采用湿法腐蚀或者干法灰化而去除光刻胶图形12，暴露出栅极区域的栅极堆叠层结构。此时，对于不同的器件布局，可以采用合适的掩模层来刻蚀、切割或者划分鳍片1F,并对其进行掺杂，使得栅极堆叠结构两侧的鳍片分别构成源区或者漏区。
如图22所示，形成接触，完成器件结构。在整个器件上通过类似方法形成第三ILD（或者钝化层、保护层）13，并刻蚀ILD13形成直达鳍片1F或者牺牲层3（此时构成ETSOI的晶体管衬底电压调节用栅极）的多个接触孔。在接触孔中沉积金属、金属氮化物从而形成多个接触塞14。如图22上部所示，左侧的两个鳍片1F与所夹的栅极堆叠结构形成第一个晶体管，右侧的两个鳍片1F则与所夹的栅极堆叠结构形成了第二个晶体管，中部的两个鳍片1F与所夹的多晶硅的牺牲层3构成了调节晶体管衬底电压所用的多晶硅栅极。由于在形成各个鳍片结构的同时在衬底上形成了掺杂多晶硅的牺牲层，简便有效地在衬底上形成了调节衬底电压用的栅极，简化工艺同时还提高了器件的可操控性和可靠性。
依照本发明的半导体器件制造方法，通过多次沉积/刻蚀不同材料层形成硬掩模材料的侧墙，通过控制侧墙厚度实现了对精细鳍片结构的制造，提高了绝缘隔离效果,同时解决了对于SOI器件衬底电压难以引出的问题。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (9)

1.一种半导体器件制造方法，包括：
在衬底上形成多个堆叠结构，包括第一衬垫层、牺牲层、第二衬垫层和第一硬掩模层；
在多个堆叠结构周围形成第二硬掩模层构成的多个第一侧墙以及第三硬掩模层构成的多个第二侧墙；
形成层间介质层，去除多个第二侧墙，留下多个沟槽；
在多个沟槽中外延生长多个鳍片结构；
形成第二层间介质层；
平坦化第二层间介质层，直至暴露牺牲层；
选择性去除部分牺牲层，在第二层间介质层中留下栅极沟槽；
在栅极沟槽中形成栅极堆叠。
2.如权利要求1的半导体器件制造方法，其中，第一硬掩模层为多个不同材料层的交叉层叠结构。
3.如权利要求1的半导体器件制造方法，其中，第一衬垫层位于牺牲层与衬底之间，第二衬垫层位于第一硬掩模层与牺牲层之间。
4.如权利要求2的半导体器件制造方法，其中，第二硬掩模层与衬垫层材料相同，第三硬掩模层与第一硬掩模层所含材料之一相同。
5.如权利要求2的半导体器件制造方法，其中，形成多个第二侧墙的步骤进一步包括：
形成第三硬掩模层，覆盖衬底顶部、第一侧墙侧部、第一硬掩模层顶部；
刻蚀去除衬底以及第一硬掩模层顶部的第三硬掩模层，并刻蚀去除部分第一硬掩模层。
6.如权利要求1的半导体器件制造方法，其中，湿法腐蚀去除多个第二侧墙。
7.如权利要求1的半导体器件制造方法，形成栅极堆叠之后进一步包括：
形成第三层间介质层；
刻蚀第三层间介质层，形成接触孔，直至暴露鳍片结构以及剩余的牺牲层；
在接触孔中形成接触塞。
8.如权利要求7的半导体器件制造方法，其中，鳍片结构作为器件的沟道区和/或源漏区，剩余的牺牲层作为器件的衬底区调节电压用栅极。
9.如权利要求1的半导体器件制造方法，其中，采用湿法腐蚀选择性去除部分牺牲层。
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