CN103811543B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件,包括:多个鳍片,在衬底上沿第一方向延伸;顶栅极,沿第二方向延伸并且跨越了每个鳍片;源漏区,位于顶栅极两侧的鳍片上;沟道区,位于源漏区之间;体栅极,位于多个鳍片之间并且位于顶栅极下方,沿第二方向延伸。依照本发明的半导体器件及其制造方法,依照本发明的半导体器件及其制造方法,采用额外的体栅极,控制了源区和漏区之间由于鳍片底部造成的泄漏电流,减小了结泄漏电流同时还减小了结电容,提高了器件可靠性。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法,特别是涉及一种具有体栅极的FinFET及其制造方法。
背景技术
在当前的亚20nm技术中,三维多栅器件(FinFET或Tri-gate)是主要的器件结构,这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如,双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比,能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应,具有更低的结电容,能够实现沟道轻掺杂,可以通过设置金属栅极的功函数来调节阈值电压,能够得到约2倍的驱动电流,降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比,栅极包围了沟道区顶面以及两个侧面,栅极控制能力更强。进一步地,全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂,相邻的沟道之间容易互相干扰,因此沟道的隔离技术变得越来越重要。
现有的FinFET结构以及制造方法包括:1)SOI衬底的FinFET,利用光刻胶等掩模刻蚀SOI衬底,自动停止在埋氧层上,剩余的顶部硅层形成鳍片,而由于埋氧层能良好地绝缘隔离相邻的鳍片,因此无需额外的工艺步骤或者结构来隔离沟道;2)结隔离的体衬底FinFET,利用掩模刻蚀体硅衬底形成沟槽与鳍片,在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片,随后倾斜离子注入高剂量掺杂剂,在鳍片底部形成与上部不同导电类型的注入掺杂区,利用PN结来隔离鳍片与衬底;3)基于材料来隔离的体衬底FinFET,利用掩模刻蚀体衬底形成沟槽与鳍片,在鳍片之间的沟槽内沉积氧化物以侧向隔离,在鳍片侧面形成氮化物等侧墙以提供保护,执行热氧化,使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层,利用得到的氧化层来隔离鳍片与衬底。
在上述这些结构以及方法中,SOI衬底的FinFET虽然结构和工艺简单,但是衬底材料成本高,不如体Si衬底易于用于大规模生产;体硅衬底上利用PN结隔离的FinFET利用注入结隔离,隔离效果受到注入剂量、深度的制约而效果较差,并且注入工艺难以控制,容易向沟道区引入额外的掺杂而影响器件导电性能;体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂,热氧化温度高,沟道区容易引入额外应力和应变从而影响导电。此外,这些技术通常都是在形成硅鳍片的过程中制作,当FinFET采用后栅工艺制造时,假栅形成之前形成硅鳍片过程中制作的隔离结构,经历后续工艺时绝缘性能可能受损。另外,当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向(以下称为X-X’方向或者第二方向,也即栅极线条延伸的方向)上形成的,对于沿沟道方向(以下称为Y-Y’方向或者第一方向,也即鳍片线条延伸的方向)上鳍片之间以及与衬底的隔离则不够完善。
总之,现有的FinFET器件难以控制通过鳍片的底部形成源区和漏区之间的泄漏。
发明内容
由上所述,本发明的目的在于克服上述技术困难,提出一种新的FinFET结构及其制造方法,能有效控制通过鳍片的底部形成源区和漏区之间的泄漏,减小结泄漏电流以及结电容。
为此,本发明提供了一种半导体器件,包括:多个鳍片,在衬底上沿第一方向延伸;顶栅极,沿第二方向延伸并且跨越了每个鳍片;源漏区,位于顶栅极两侧的鳍片上;沟道区,位于源漏区之间;体栅极,位于多个鳍片之间并且位于顶栅极下方,沿第二方向延伸。
其中,体栅极与衬底之间具有体栅极绝缘层以及第一绝缘隔离层。
其中,体栅极与顶栅极之间具有第二绝缘隔离层以及顶栅极绝缘层。
其中,第一和/或第二绝缘隔离层包括氧化硅或者氮氧化硅。
其中,第一绝缘隔离层厚度为20~60nm,第二绝缘隔离层厚度为10~20nm。
其中,顶栅极和/或体栅极包括掺杂多晶硅、掺杂多晶锗硅、或金属。
其中,体和/或顶栅极绝缘层包括高k材料。
其中,顶栅极包括功函数调节层和电阻调节层。
其中,源漏区和/或顶栅极上具有金属硅化物。
其中,半导体器件上还具有层间介质层,接触塞分别穿过层间介质层与源漏区上的金属硅化物、顶栅极上的金属硅化物、以及体栅极电连接。
本发明还提供了一种半导体器件制造方法,包括:在衬底上形成多个鳍片和沟槽,沿第一方向延伸;在沟槽中沉积第一绝缘隔离层;在第一绝缘隔离层上形成体栅极层,图案化形成体栅极,沿第二方向延伸;在体栅极层和体栅极上沉积第二绝缘隔离层;在第二绝缘隔离层以及鳍片上形成顶栅极,沿第二方向延伸。
其中,形成顶栅极之后进一步包括:在沿第一方向的顶栅极两侧的鳍片中形成源漏区,在沿第一方向的顶栅极两侧形成顶栅极侧墙。
其中,形成源漏区之后进一步包括:在顶栅极以及源漏区上形成金属硅化物。
其中,形成金属硅化物之后进一步包括:在器件上形成层间介质层;刻蚀层间介质层,形成接触孔,分别暴露顶栅极、源漏区、体栅极;在接触孔中沉积金属形成接触塞。
其中,第一和/或第二绝缘隔离层包括氧化硅或者氮氧化硅。
其中,第一绝缘隔离层厚度为20~60nm,第二绝缘隔离层厚度为10~20nm。
其中,形成第一绝缘隔离层之后还包括在沟槽中以及鳍片上形成体栅极绝缘层,形成第二绝缘隔离层之后还包括在沟槽中以及鳍片上形成顶栅极绝缘层。
其中,体和/或顶栅极绝缘层包括高k材料。
其中,顶栅极包括功函数调节层和电阻调节层。
其中,顶栅极和/或体栅极包括掺杂多晶硅、掺杂多晶锗硅、或金属。
依照本发明的半导体器件及其制造方法,采用额外的体栅极,控制了源区和漏区之间由于鳍片底部造成的泄漏电流,减小了结泄漏电流同时还减小了结电容,提高了器件可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案,其中:
图1至图11为依照本发明的Fi nFET制造方法各步骤的示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果,公开了能有效控制通过鳍片的底部形成的源区和漏区之间的泄漏、减小结泄漏电流以及结电容的FinFET及其制造方法。需要指出的是,类似的附图标记表示类似的结构,本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
以下参照图1~图11各个步骤的示意图,来详细描述本发明的技术方案。
参照图1的剖视图,在衬底上形成光刻胶图形。提供衬底1,衬底1依照器件用途需要而合理选择,可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗硅(SiGe),或是化合物半导体材料,例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb),以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑,衬底1优选地为体Si。在衬底1上通过旋涂、喷涂、丝网印刷等工艺形成光刻胶层,并采用常用的光刻工艺,诸如水银i线/g线曝光、UV/EUV曝光或者电子束曝光等,随后显影得到光刻胶图形2,其为在衬底1上竖立的具有较大高宽比的多个精细光刻胶线条2,其宽度例如10~50nm。
参照图2的剖视图,刻蚀衬底形成多个鳍片。对于Si材质的衬底1,可以采用碳氟基等离子体干法刻蚀,也可以采用TMAH湿法腐蚀,在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F,其中第一方向为未来器件沟道区延伸方向。沟槽1G的深宽比优选地大于5∶1。值得注意的是,由于深宽比较大,不同区域的刻蚀深度略有不同,例如图2中所示中央区域的沟槽比周围区域的沟槽深度要浅,也可以反过来更深,或者非中央/周围区域的其他区域的沟槽深度较浅。
参照图3的剖视图,在鳍片之间的沟槽中沉积第一绝缘隔离层。移除光刻胶图形2,采用LPCVD、PECVD、HDPCVD、MBE、ALD、热氧化、化学氧化等等方法,在沟槽1G中沉积第一绝缘隔离层3,其材质为氧化硅或氮氧化硅。优选地,采用HDPCVD方法,以使得鳍片1F顶部的氧化层较少,也即并非共形沉积。随后,采用干法刻蚀,例如等离子体干法刻蚀或者反应离子刻蚀(RIE),去除部分的第一绝缘隔离层3(特别是鳍片1F顶部的薄层),使得第一绝缘隔离层3在各个沟槽1G中具有齐平的顶表面,从而提高器件的均匀性与可靠性。最终剩下的第一绝缘隔离层3的厚度例如为20~60nm。第一绝缘隔离层3隔离了相邻鳍片的中部和顶部,构成浅沟槽隔离(STI)。
参照图4的剖视图,在鳍片上和沟槽中沉积体栅极绝缘层,并在沟槽中沉积体栅极层。采用LPCVD、PECVD、HDPCVD、MBE、ALD、热氧化、化学氧化等等方法,在鳍片1F上、沟槽1G中沉积体栅极绝缘层4,其材质优选地为高k材料,包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物,例如Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。优选地,采用PECVD等方法,以便提供良好的共性形,使得高k材料4尽可能均匀覆盖鳍片1F以及沟槽1G。体栅极绝缘层4的厚度例如为5~10nm。随后,采用LPCVD、PECVD、HDPCVD、MBE、ALD、热分解等方法,在沟槽1G中沉积导电材料,并采用等离子体刻蚀、RIE等方法去除顶部多余部分而在沟槽1G中留下厚度一致的体栅极层5。体栅极层5材质例如多晶硅或者多晶锗硅,原位掺杂或者后续离子注入掺杂以控制其导电类型。此外,也可以通过溅射、蒸发形成金属材质的体栅极层5。值得注意的是,此时体栅极层5在整个器件上厚度均匀。
参照图5A~图5D,图案化体栅极层5,形成体栅极5G。其中,图5A为器件的顶视图,图5B~图5D分别为图5A中沿各个不同方向的剖视图。如图5A所示,在器件上涂覆光刻胶并图案化形成第二光刻胶图形6,其沿第二方向(垂直于鳍片1F延伸的第一方向)延伸于器件的中部,线AA’穿过第二光刻胶图形6,线BB’平行于该第二方向,线CC’沿第一方向。以第二光刻胶图形6为掩模,等离子体刻蚀或者RIE刻蚀,使得未被图形6覆盖区域的体栅极层5的厚度减薄,使得图5B所示线AA’上的体栅极层5的厚度要大于图5C所示线BB’上的体栅极层5的厚度,从而形成图5D所示CC’线上的体栅极5BG。
参照图6A~图6C,在沟槽中体栅极层5上方沉积第二绝缘隔离层3。与第一绝缘隔离层3类似,用LPCVD、PECVD、HDPCVD、MBE、ALD、热氧化、化学氧化等等方法,在沟槽1G中沉积第二绝缘隔离层3,其材质为氧化硅或氮氧化硅。优选地,采用HDPCVD方法,以使得鳍片1F顶部的氧化层较少,也即并非共形沉积。随后,采用干法刻蚀,例如等离子体干法刻蚀或者反应离子刻蚀(RIE),去除部分的第二绝缘隔离层3(特别是鳍片1F顶部的薄层),使得第二绝缘隔离层3在各个沟槽1G中具有齐平的顶表面,从而提高器件的均匀性与可靠性。最终剩下的第二绝缘隔离层3的厚度例如为10~20nm。如图6A、6B所示,沿AA’线上体栅极5G上方的第二绝缘隔离层3的厚度要小于线BB’线上体栅极层5的厚度,从而构成如图6C所示的具有齐平的顶表面。
参照图7的沿AA’线剖视图,在沟槽1G中以及第二绝缘隔离层3上,依次形成顶栅极绝缘层和顶栅极层。优选地,先通过PECVD、快速热氧化等工艺,在第二绝缘隔离层3顶面上以及鳍片1F侧壁上形成氧化硅材质的界面层(未示出),以减小高k材料与鳍片之间的界面态,其厚度例如0.3~0.7nm。随后,与体栅极绝缘层4类似,采用LPCVD、PECVD、HDPCVD、MBE、ALD、热氧化、化学氧化等等方法,沉积顶栅极绝缘层8,其材质优选地为高k材料,包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物,例如Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。优选地,采用PECVD等方法,以便提供良好的共性形,使得高k材料8尽可能均匀覆盖鳍片1F以及沟槽1G。顶栅极绝缘层8的厚度例如为2~5nm。随后,在顶栅极绝缘层8上通过LPCVD、PECVD、HDPCVD、MOCVD、UHVCVD、MBE、ALD、蒸发、溅射等方法,沉积顶栅极层9。优选地,顶栅极层9包括功函数调节层9A以及电阻调节层9B。功函数调节层9A材质例如M、MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz,其中M为Ta、Ti、Hf、Zr、Mo、W、Al或其它元素。电阻调节层9B则可为掺杂多晶硅、掺杂多晶锗硅、或金属,其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物。优选地,采用CMP平坦化顶栅极层9。
参照图8的沿AA’线剖视图,在器件上涂覆光刻胶并图案化形成第三光刻胶图形10,其沿第二方向延伸于器件的中部,线AA’穿过第二光刻胶图形10,线BB’平行于该第二方向,线CC’沿第一方向。以第三光刻胶图形10为掩模,等离子体刻蚀或者RIE刻蚀,刻蚀顶栅极层9直至暴露顶栅极绝缘层8、第二绝缘隔离层3,仅在线AA’上保留栅极堆叠结构8/9。
参照图9的顶视图,形成顶栅极侧墙11。去除第三光刻胶图形10,露出顶栅极绝缘层8以及顶栅极层9。优选地,先执行小剂量、小能量的源漏轻掺杂注入,使得顶栅极层9沿第二方向两侧的鳍片1F中形成源漏扩展区1SL和1DL。随后在器件上通过LPCVD、PECVD、HDPCVD等方法沉积氮化硅、氮氧化硅或者类金刚石无定形碳(DLC)材质的绝缘层。然后光刻/刻蚀形成位于顶栅极层9沿第二方向的两侧的顶栅极侧墙11。随后,以顶栅极侧墙11为掩模,执行源漏重掺杂离子注入,杂质穿过顶栅极绝缘层8,使得下方的鳍片1F顶部分别构成重掺杂的源区1SH和漏区1DH。随后退火以激活杂质。
参照图10,形成硅化物。其中图10A是顶视图,图10B、图10C、图10D分别是沿图10A中线AA’、BB’、CC’的剖视图。去除鳍片1F顶部剩余的高k材料的顶栅极绝缘层8,暴露出源区1S(1SL、1SH)和漏区1D(1DL、1DH)。在器件上通过蒸发、溅射形成金属薄层,包括Ti、Ni、Co、Pt及其组合,然后高温退火,使得金属薄层与暴露的源漏区以及顶栅极层9反应形成金属硅化物12,从而减小接触电阻,提高器件性能。
参照图11,形成接触。图11A是顶视图,图11B是沿图11A中线DD’的剖视图。在整个器件上通过旋涂、喷涂、丝网印刷、热氧化、CVD等方法形成层间介质层(ILD)13,包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。ILD层13厚度例如200~500nm。随后刻蚀ILD 13形成多个接触孔,例如暴露顶栅极层9上金属硅化物12的顶栅极接触孔,暴露鳍片1F的源漏区上金属硅化物12的源漏接触孔,以及暴露体栅极层5的体栅极接触孔。在各个接触孔中沉积金属形成接触金属塞,例如顶栅极接触14G,源漏接触14S/14D,体栅极接触14BG。金属塞包括阻挡层以及填充层。阻挡层包括Ti、Ta、TiN、TaN,用于防止填充层中的重金属扩散进入器件栅极、源漏区以改变器件性能。填充层包括W、Mo、Al、Ti、Cu及其组合。
最后形成的器件结构,包括:衬底上沿第一方向延伸的多个鳍片,沿第二方向延伸(与第一方向相交并且优选地垂直)并且跨越了每个鳍片的顶栅极,位于顶栅极两侧的鳍片上的源漏区,位于源漏区之间的沟道区,其特征在于:顶栅极下方还包括体栅极,也沿第二方向延伸。其中,体栅极与衬底之间具有第一绝缘隔离层以及体栅极绝缘层,体栅极与顶栅极之间具有第二绝缘隔离层以及鳍片的沟道区。上述这些结构的材料和几何形状已在方法描述中详述,因此在此不再赘述。
依照本发明的半导体器件及其制造方法,采用额外的体栅极,控制了源区和漏区之间由于鳍片底部造成的泄漏电流,减小了结泄漏电流同时还减小了结电容,提高了器件可靠性。
尽管已参照一个或多个示例性实施例说明本发明,本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外,由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此,本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例,而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (20)

1.一种半导体器件,包括:
多个鳍片,在衬底上沿第一方向延伸;
顶栅极,沿第二方向延伸并且包围了每个鳍片的顶部和侧面;
源漏区,位于顶栅极两侧的鳍片上;
沟道区,位于源漏区之间;
体栅极,位于多个鳍片之间并且位于顶栅极下方,沿第二方向延伸,体栅极的顶部低于多个鳍片的顶部。
2.如权利要求1的半导体器件,其中,体栅极与衬底之间具有体栅极绝缘层以及第一绝缘隔离层。
3.如权利要求2的半导体器件,其中,体栅极与顶栅极之间具有第二绝缘隔离层以及顶栅极绝缘层。
4.如权利要求2或3的半导体器件,其中,第一和/或第二绝缘隔离层包括氧化硅或者氮氧化硅。
5.如权利要求3的半导体器件,其中,第一绝缘隔离层厚度为20~60nm,第二绝缘隔离层厚度为10~20nm。
6.如权利要求1的半导体器件,其中,顶栅极和/或体栅极包括掺杂多晶硅、掺杂多晶锗硅、或金属。
7.如权利要求2或3的半导体器件,其中,体和/或顶栅极绝缘层包括高k材料。
8.如权利要求1的半导体器件,其中,顶栅极包括功函数调节层和电阻调节层。
9.如权利要求1的半导体器件,其中,源漏区和/或顶栅极上具有金属硅化物。
10.如权利要求9的半导体器件,其中,半导体器件上还具有层间介质层,接触塞分别穿过层间介质层与源漏区上的金属硅化物、顶栅极上的金属硅化物、以及体栅极电连接。
11.一种半导体器件制造方法,包括:
在衬底上形成多个鳍片和沟槽,沿第一方向延伸;
在沟槽中沉积第一绝缘隔离层;
在第一绝缘隔离层上形成体栅极层,图案化形成体栅极,沿第二方向延伸,体栅极的顶部低于多个鳍片的顶部;
在体栅极层和体栅极上沉积第二绝缘隔离层;
在第二绝缘隔离层以及鳍片上形成顶栅极,沿第二方向延伸,包围了每个鳍片的顶部和侧面。
12.如权利要求11的半导体器件制造方法,其中,形成顶栅极之后进一步包括:在沿第一方向的顶栅极两侧的鳍片中形成源漏区,在沿第一方向的顶栅极两侧形成顶栅极侧墙。
13.如权利要求12的半导体器件制造方法,其中,形成源漏区之后进一步包括:在顶栅极以及源漏区上形成金属硅化物。
14.如权利要求13的半导体器件制造方法,其中,形成金属硅化物之后进一步包括:在器件上形成层间介质层;刻蚀层间介质层,形成接触孔,分别暴露顶栅极、源漏区、体栅极;在接触孔中沉积金属形成接触塞。
15.如权利要求11的半导体器件制造方法,其中,第一和/或第二绝缘隔离层包括氧化硅或者氮氧化硅。
16.如权利要求11的半导体器件制造方法,其中,第一绝缘隔离层厚度为20~60nm,第二绝缘隔离层厚度为10~20nm。
17.如权利要求11的半导体器件制造方法,其中,形成第一绝缘隔离层之后还包括在沟槽中以及鳍片上形成体栅极绝缘层,形成第二绝缘隔离层之后还包括在沟槽中以及鳍片上形成顶栅极绝缘层。
18.如权利要求17的半导体器件制造方法,其中,体和/或顶栅极绝缘层包括高k材料。
19.如权利要求11的半导体器件制造方法,其中,顶栅极包括功函数调节层和电阻调节层。
20.如权利要求11的半导体器件制造方法,其中,顶栅极和/或体栅极包括掺杂多晶硅、掺杂多晶锗硅、或金属。
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