CN105762189A - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体器件，包括：多个鳍片，在衬底上沿第一方向延伸；多个栅极堆叠和多个接触线条，在衬底上沿第二方向延伸并跨越多个鳍片；绝缘层，填充在多个栅极堆叠和多个接触线条之间；源漏区，在多个鳍片中、分布在多个栅极堆叠两侧；其中，相邻两个栅极堆叠之间有一个或多个接触线条，接触线条在源漏区上构成源漏接触。依照本发明的半导体器件及其制造方法，横跨鳍片结构形成间隔排列的牺牲栅极线条和牺牲源漏接触线条，通过选择性刻蚀分别依次去除两者而填充最终栅极和最终源漏接触，提高了源漏接触的可靠性。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种自对准源漏接触的FinFET及其制造方法。

背景技术

随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管(FinFET)和三栅(tri-gate)器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。

对于传统工艺而言，通过如下的步骤来对包括FinFET、tri-gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件：

1、采用布线-切割(line-and-cut)双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；

2、采用统一特征尺寸和节距(pitch)来沿一个方向印刷用于栅极图形化的平行线条；

3、仅在预定的网格节点处布置栅极线端(尖端)；

4、通过在形成器件间绝缘介质层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。

上述方法具有一些优点：

1、简化了适用于特殊照明模式的光刻；

2、消除了使光刻、刻蚀和OPC复杂化的许多邻近效应。

FinFET和三栅器件与平面CMOS器件不同，是三维(3D)器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。

然而，随着FinFET器件进入22nm技术节点并且进一步缩减，对于3DFinFET、尤其是对于SOIFinFET而言，难以在纳米尺寸的鳍片源漏区上形成自对准的源漏接触，接触与栅极之间的间距难以精确控制，容易造成器件互连错误，导致器件失效、可靠性降低。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提高FinFET源漏接触的可靠性。

为此，本发明提供了一种半导体器件，包括：多个鳍片，在衬底上沿第一方向延伸；多个栅极堆叠和多个接触线条，在衬底上沿第二方向延伸并跨越多个鳍片；绝缘层，填充在多个栅极堆叠和多个接触线条之间；源漏区，在多个鳍片中、分布在多个栅极堆叠两侧；其中，相邻两个栅极堆叠之间有一个或多个接触线条，接触线条在源漏区上构成源漏接触。

其中，衬底为厚衬底或SOI衬底。

其中，多个栅极堆叠的每一个包括高k材料的栅极绝缘层以及金属材料的栅极导电层。

其中，源漏区上包括金属硅化物。

其中，多个栅极堆叠和多个接触线条具有相同的间距和尺寸。

其中，多个栅极堆叠和多个接触线条沿第二方向的起始位置和/或长度相同。

其中，多个栅极堆叠的每一个两侧为源区或漏区之一，多个接触线条两侧为同一个源区或漏区。

本发明还提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在衬底上形成沿第二方向延伸并跨越多个鳍片的多个牺牲栅极堆叠和多个牺牲接触堆叠；在多个鳍片中、多个牺牲栅极堆叠的两侧形成源漏区；在多个牺牲栅极堆叠和多个牺牲接触堆叠之间形成绝缘层；选择性刻蚀去除多个牺牲栅极堆叠，在绝缘层中留下第一开口，在第一开口中填充多个栅极堆叠；选择性刻蚀去除多个牺牲接触堆叠，在绝缘层中留下第二开口，在第二开口中填充多个接触线条。

其中，多个牺牲栅极堆叠和多个牺牲接触堆叠的每一个包括衬垫层、牺牲层、盖层。

其中，衬垫层包括氧化硅，牺牲层包括非晶硅、多晶硅、非晶锗、非晶碳、类金刚石无定形碳(DLC)及其组合，盖层包括氮化硅、氮氧化硅及其组合。

其中，多个牺牲栅极堆叠和多个牺牲接触堆叠具有相同的间距和尺寸，沿第二方向的起始位置和/或长度相同。

其中，离子注入形成轻掺杂源漏区和/或重掺杂源漏区。

其中，采用共形沉积工艺形成绝缘层。

其中，在绝缘层中留下第一开口的步骤进一步包括：形成至少覆盖多个牺牲接触堆叠而暴露多个牺牲栅极堆叠的掩模，刻蚀去除多个牺牲栅极堆叠的盖层直至暴露牺牲层，依次刻蚀牺牲层、衬垫层直至暴露多个鳍片。

其中，多个栅极堆叠的每一个包括高k材料的栅极绝缘层以及金属材料的栅极导电层。

其中，在绝缘层中留下第二开口的步骤进一步包括：CMP平坦化去除多个牺牲接触堆叠的盖层直至暴露牺牲层，依次刻蚀牺牲层、衬垫层直至暴露多个鳍片。

其中，在第二开口中填充多个接触线条进一步包括：在源漏区上形成金属硅化物；在金属硅化物上形成阻挡层；在阻挡层上形成源漏接触。

其中，刻蚀去除盖层、牺牲层、衬垫层的刻蚀工艺为选择性干法刻蚀或者湿法刻蚀。

其中，相邻两个牺牲栅极堆叠之间有一个或多个牺牲接触堆叠。

依照本发明的半导体器件及其制造方法，横跨鳍片结构形成间隔排列的牺牲栅极线条和牺牲源漏接触线条，通过选择性刻蚀分别依次去除两者而填充最终栅极和最终源漏接触，提高了源漏接触的可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图13为依照本发明的半导体器件的制造方法各步骤的示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了提高了源漏接触的可靠性的FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

值得注意的是，以下附图1至图13中，每个图的左部所示为器件的顶视图，右部所示为沿顶视图中A-A’剖面线(垂直鳍片延伸分布的第一方向的剖面线，也即沿第二方向，穿过栅极堆叠结构)或者B-B'剖线(平行于鳍片延伸的第一方向，并且穿过一个鳍片)得到的剖视图。

如图1所示，提供在衬底1上的半导体层2。衬底1优选是绝缘衬底，例如可以是塑料、树脂、陶瓷、玻璃等绝缘电隔离的衬底，优选地可以具有良好的导热性，例如是背面具有散热器或凹凸散热鳍片结构的电绝缘、导热衬底。半导体层2通过PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺形成在绝缘衬底1上，或者通过晶片剥离技术从其他临时性支撑衬底(未示出)表面剥离而附着在绝缘衬底1上。半导体层2的材质例如为晶体硅(Si)、单晶体锗(Ge)、应变硅(StrainedSi)、锗硅(SiGe)、SOI、GeOI，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，半导体层2优选地为体Si/Ge或SOI/GeOI。在本发明一个优选实施例中，绝缘衬底1与半导体层2均为和/或构成了SOI或GeOI衬底的一部分，也即绝缘衬底1为在厚Si/Ge衬底(未示出)表面的较薄(例如10～100nm)的氧化物层(埋氧层BOX)，半导体层2为在氧化物层顶部的更薄的顶部半导体层(顶Si层或顶Ge层，厚度例如5～40nm)。如图1所示，在整个工艺的最初，半导体层2完全覆盖了绝缘衬底1的顶表面。在本发明另一实施例中，衬底1为厚体Si衬底，例如Si晶片，半导体层2为Si衬底表面的Si层。

如图2所示，图形化半导体层2，在衬底1上留下多个相互平行的鳍片结构2F。优选地，在半导体层2上通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等常规工艺形成硬掩模层(未示出)，其材料可以选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)等及其组合。在硬掩模层上通过旋涂、喷涂、丝网印刷等工艺形成聚合物材料的光刻胶，随后采用预设的模板曝光、显影，得到多个平行的光刻胶线条。以光刻胶线条为掩模，对硬掩模层进行干法刻蚀，在半导体层2上形成多个平行的绝缘材料线条(沿第一方向延伸分布)。例如，硬掩模线条自身的长度/宽度(沿图中A-A’方向，也即沿最终器件栅极堆叠延伸方向或称作第二方向)依照器件驱动能力需要而设置，平行线条之间的间距、节距为50～100nm。虽然本发明图示中均显示了周期性的线条，然而实际上可以依据版图设计需要合理设置线条自身宽度与节距，也即线条布局可以是离散、分立的。随后，以硬掩模层图形为掩模，各向异性刻蚀半导体层2并停止在衬底1上，在半导体层2中形成多个沿第一方向平行分布的沟槽以及沟槽之间剩余的半导体层2材料所构成的鳍片2F。沟槽的深宽比、或者鳍片2F的高宽比优选地大于5:1。在本发明一个实施例中，刻蚀工艺可以是湿法腐蚀，对于Si(单晶体Si或者SOI)材质的半导体层2而言，湿法腐蚀的刻蚀剂为四甲基氢氧化铵(TMAH)或者KOH溶液，对于其他材质(SiGe、Ge、GaN等)可以采用强酸(例如硫酸、硝酸)与强氧化剂(例如双氧水、含臭氧的去离子水)的组合。在本发明另一实施例中，刻蚀工艺例如是等离子干法刻蚀或者反应离子刻蚀，反应气体可以是碳氟基刻蚀气体或其他卤素基刻蚀气体(例如氯气、氯化氢、溴蒸气、溴化氢等)。在本发明一个优选实施例中，多个鳍片2F具有相同的间距(pitch)和鳍片尺寸(例如宽度、高度、长度等三维尺寸)。在衬底1为SOI衬底中埋氧层BOX的情形中，多个半导体层2构成的鳍片2F之间通过底部的埋氧层1相互隔离绝缘；在衬底1为单晶硅衬底的情形中，可以额外地在鳍片2F之间沉积氧化硅或氮化硅介质层并回刻而部分露出鳍片2F，在衬底1上留下了浅沟槽隔离结构STI，如图4所示。

如图3所示，在衬底1上形成沿第二方向延伸分布的多个牺牲栅极堆叠3A和多个牺牲接触堆叠3B，横跨多个鳍片结构2F的全部和/或一部分。在衬底1上通过LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺，依次形成衬垫层3A1/3B1、牺牲层3A2/3B2、盖层3A3/3B3。衬垫层3A1、3B1材料相同，例如氧化硅，用于在后续刻蚀过程中保护衬底1以减小界面缺陷，衬垫层优选地不仅覆盖衬底1表面、鳍片2F顶面，还覆盖了鳍片2F的侧壁。牺牲层3A2、3B2材质相同，例如非晶硅、多晶硅、非晶锗、非晶碳、类金刚石无定形碳(DLC)等，用于限定牺牲线条的图形并且提高与相邻材料的刻蚀选择比，牺牲层完全填充了鳍片2F之间的沟槽。盖层3A3、3B3材质相同，例如为氮化硅、氮氧化硅等硬质材料，用于在后续刻蚀或者平坦化过程中保护牺牲层3A2、3B2不受侵蚀，实现所需的选择性刻蚀效果，优选地平坦化盖层。随后，通过光刻工艺在盖层上形成光刻胶图形(未示出)，以光刻胶线条为掩模，采用各向异性刻蚀工艺，优选等离子体干法刻蚀或反应离子刻蚀，依次刻蚀盖层、牺牲层和衬垫层，直至暴露衬底1(或者图4所示的STI)，形成了沿第二方向延伸分布的多个牺牲线条，包括多个牺牲栅极堆叠3A以及多个牺牲接触堆叠3B，3A与3B间隔分布，具有相同的间距(pitch)以及相同的宽度和长度。优选地，相邻两个牺牲栅极堆叠3A之间具有至少一个牺牲接触堆叠3B，而不限于图3中所示的仅一个。优选地，3A与3B构造和材质相同。优选地，线条3A与3B端部齐平，也即沿第二方向起始位置和长度相等。

在本发明另一个优选实施例中，衬底1为单晶硅晶片的厚Si衬底，因此刻蚀衬底1形成多个鳍片1F，在鳍片1F之间填充绝缘材料形成STI，随后参照图3所示依次沉积衬垫层3A1/3B1、牺牲层3A2/3B2、盖层3A3/3B3并刻蚀形成图4左侧所示的间隔分布的多个牺牲栅极堆叠3A和多个牺牲接触堆叠3B。下文中各个步骤可以在图3所示结构或者图4所示结构基础上继续制造。

如图5所示，以多个牺牲栅极堆叠3A和多个牺牲接触堆叠3B为掩模，执行离子注入，在图3暴露的鳍片结构2F或者图4暴露的鳍片结构1F中、堆叠3A/3B的两侧形成器件的源漏区。优选地，先执行轻掺杂离子注入，在鳍片中形成轻掺杂、结深小的源漏扩展区(ESD)，随后执行重掺杂离子注入，在鳍片中形成重掺杂、结深大的重掺杂源漏区2S、2D。进一步，执行离子注入之后可以执行退火，以激活注入的杂质。注入的离子类型与半导体层2、鳍片结构2F/1F所含类型相反，例如衬底1、半导体层2为n-，则源漏区为p、p+，反之亦然。在本发明实施例中，牺牲栅极堆叠3A两侧的源漏区一个用作源区，另一个用作漏区，而牺牲接触堆叠3B两侧的源漏区均同为源区或者同为漏区(此时由于激活退火，使得垂直注入的杂质离子会在鳍片中扩散而进入牺牲接触堆叠3B的下方并优选地连接起来，如图7右侧所示)。

如图6所示，在整个器件上形成绝缘层4，覆盖了衬底1表面，牺牲栅极堆叠3A的顶面、侧壁，牺牲接触堆叠3B的顶面、侧壁，完全填充了线条3A、3B之间的空隙。在本发明一个实施例中，采用PECVD、HDPCVD、MBE、ALD等台阶覆盖率较高的沉积工艺，沉积氧化硅、氮化硅、氮氧化硅或者低k介质材料等绝缘介质材料，并且控制沉积工艺参数使得绝缘层4为共形沉积的层，也即绝缘层4完全填充了线条3A、3B之间的空隙而没有留下孔洞。低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。沉积绝缘层4之后，采用CMP或者回刻等平坦化工艺，平坦化绝缘层4直至暴露牺牲栅极堆叠3A、牺牲接触堆叠3B。绝缘层4的沉积步骤类似于器件侧墙形成以及器件层间介质层(ILD)的工艺，但是与这些传统器件不同，本发明的FinFET无需额外的器件侧墙，绝缘层4除了起到限定最终的栅极堆叠线条、源漏接触线条位置使其自对准形成之外，还同时起到了栅极侧面与源漏接触电隔离的作用，节省了工艺步骤并且提高了器件制造精度。图6右侧为左侧沿A1-A1'剖线的剖视图，该剖线平行于、但是偏离牺牲栅极堆叠3A、牺牲接触堆叠3B。

如图7所示，在多个牺牲接触堆叠3B上形成掩模5。图7右侧为沿左侧B-B'线的剖视图，该剖线沿第一方向延伸并穿过鳍片2F，并且以下附图同理。掩模5可以是软掩模，例如旋涂、喷涂、丝网印刷的工艺形成光刻胶之后，曝光、显影、固化而形成光刻胶的线条图形。掩模5也可以是硬掩模，例如CVD沉积氧化硅、非晶碳、非晶硅等不同于盖层3A3、3B3的绝缘材料，并光刻、刻蚀形成硬掩模线条图形。掩模5仅覆盖了多个牺牲接触堆叠3B以及部分绝缘层4，而至少完全暴露了多个牺牲栅极堆叠3A。

如图8、图9所示，刻蚀去除多个牺牲栅极堆叠3A，在绝缘层4中留下了开口或沟槽2T，直至暴露齐平2F。首先如图8所示，选择性刻蚀去除了暴露的多个牺牲栅极堆叠3A的顶部的盖层3A3，例如调节等离子干法刻蚀或RIE中刻蚀气体的配比、流量，使得对于盖层材质刻蚀选择性较高(刻蚀速率大于相邻的其他材料的刻蚀速率至少5倍以上)，或者针对盖层材质选用湿法腐蚀，例如热磷酸针对氮化硅，强氧化剂(双氧水、含臭氧的去离子水)与强酸(氢氟酸、盐酸)的混合溶液针对氮氧化硅等。图8所示刻蚀停止在牺牲层3A2上，并暴露牺牲层3A2的顶部。任选地，在图8所示步骤之后去除掩模5。随后，如图9所示，继续刻蚀去除堆叠3A剩下的牺牲层3A2以及衬垫层3A1。可以调节等离子干法刻蚀或RIE中刻蚀气体配比、流量以提高对于牺牲层和衬垫层的刻蚀选择比，或者针对材质不同采用湿法腐蚀。例如，针对非晶硅、多晶硅的牺牲层采用TMAH湿法腐蚀，针对非晶碳、DLC的牺牲层采用氧等离子干法刻蚀，针对氧化硅的衬垫层采用HF、BOE腐蚀。在图9所示刻蚀步骤中，由于多个牺牲接触堆叠3B顶部的盖层3B3的保护，线条3B的牺牲层和衬垫层并未受到侵蚀。

如图10所示，在开口或沟槽2T中形成最终的栅极堆叠3G。通过PECVD、HDPCVD、MBE、ALD、磁控溅射等工艺共形地沉积栅极堆叠3G，包括栅极绝缘3G1以及栅极导电层3G2。栅极绝缘层3G1优选为氧化硅、掺氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。栅极导电层3G2则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层3G2中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层3G2与栅极绝缘层3G1之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，栅极导电层3G2与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成栅极导电层3G2与阻挡层的材料同时沉积在栅极绝缘层3G1上，因此栅极导电层包括上述阻挡层的材料。如图10所示，栅极绝缘层3G1包围了栅极导电层3G2的底部以及侧壁。优选地，采用CMP、回刻等工艺平坦化栅极堆叠3G直至暴露牺牲接触结构3B(盖层3B3)。

如图11所示，去除多个牺牲接触堆叠3B顶部的盖层3B3，暴露牺牲层3B2。可以继续执行图10步骤最后的上述CMP或回刻工艺直至暴露牺牲层3B2(此时最终栅极堆叠3G的高度会一并降低)，也可以执行专门的另外一步刻蚀工艺单独去除盖层3B3。例如，采用热磷酸湿法去除盖层3B3。

如图12所示，选择性刻蚀去除多个牺牲接触堆叠3B剩余部分，也即牺牲层3B2、衬垫层3B1，直至暴露鳍片2F中的源漏区2S/2D。与图9所示步骤相同或类似，采用干法刻蚀或者湿法腐蚀依次去除牺牲层3B2和衬垫层3B1，留下源漏接触开口3T。

如图13所示，类似于图10所示，在开口3T中填充金属形成接触线条3C。优选地，在源漏区表面沉积金属薄层并退火形成金属硅化物3C1，用以降低源漏接触电阻。随后任选地，在金属硅化物3C1上PECVD、MOCVD、MBE、ALD、蒸发、溅射形成选自Ti、Ta、TiN、TaN及其组合的阻挡层或粘合层(未示出)，用于阻挡上层金属(例如Al等)扩散进入源漏区影响器件性能并且同时增强与金属硅化物3C1之间的粘附力。接着，在开口3T剩余部分中形成金属、金属合金或金属氮化物，构成源漏接触3C2，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等及其组合。优选地，执行CMP平坦化接触3C2直至暴露绝缘层4顶部。如图13所示，金属不仅填充在源漏区上方还形成在衬底1上，构成了接触线条3C。

最后得到的FinFET器件如图13所示，包括在衬底1上沿第一方向延伸的多个鳍片2F，在衬底1上沿第二方向延伸并跨越多个鳍片2F的多个栅极堆叠3G和多个接触线条3C，在多个鳍片2F中、分布在多个栅极堆叠3G两侧的源漏区2S和2D，相邻两个栅极堆叠3G之间有一个或多个接触线条3C，接触线条3C在源漏区上构成源漏接触。其余其他具体结构和材质以及相应的形成工艺已经参照附图列举在以上说明中，在此不再赘述。

依照本发明的半导体器件及其制造方法，横跨鳍片结构形成间隔排列的牺牲栅极线条和牺牲源漏接触线条，通过选择性刻蚀分别依次去除两者而填充最终栅极和最终源漏接触，提高了源漏接触的可靠性。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (19)

1.一种半导体器件，包括：

多个鳍片，在衬底上沿第一方向延伸；

多个栅极堆叠和多个接触线条，在衬底上沿第二方向延伸并跨越多个鳍片；

绝缘层，填充在多个栅极堆叠和多个接触线条之间；

源漏区，在多个鳍片中、分布在多个栅极堆叠两侧；

其中，相邻两个栅极堆叠之间有一个或多个接触线条，接触线条在源漏区上构成源漏接触。

2.如权利要求1的半导体器件，其中，衬底为厚衬底或SOI衬底。

3.如权利要求1的半导体器件，其中，多个栅极堆叠的每一个包括高k材料的栅极绝缘层以及金属材料的栅极导电层。

4.如权利要求1的半导体器件，其中，源漏区上包括金属硅化物。

5.如权利要求1的半导体器件，其中，多个栅极堆叠和多个接触线条具有相同的间距和尺寸。

6.如权利要求1的半导体器件，其中，多个栅极堆叠和多个接触线条沿第二方向的起始位置和/或长度相同。

7.如权利要求1的半导体器件，其中，多个栅极堆叠的每一个两侧为源区或漏区之一，多个接触线条两侧为同一个源区或漏区。

8.一种半导体器件制造方法，包括：

在衬底上形成沿第一方向延伸的多个鳍片；

在衬底上形成沿第二方向延伸并跨越多个鳍片的多个牺牲栅极堆叠和多个牺牲接触堆叠；

在多个鳍片中、多个牺牲栅极堆叠的两侧形成源漏区；

在多个牺牲栅极堆叠和多个牺牲接触堆叠之间形成绝缘层；

选择性刻蚀去除多个牺牲栅极堆叠，在绝缘层中留下第一开口，在第一开口中填充多个栅极堆叠；

选择性刻蚀去除多个牺牲接触堆叠，在绝缘层中留下第二开口，在第二开口中填充多个接触线条。

9.如权利要求8的半导体器件制造方法，其中，多个牺牲栅极堆叠和多个牺牲接触堆叠的每一个包括衬垫层、牺牲层、盖层。

10.如权利要求9的半导体器件制造方法，其中，衬垫层包括氧化硅，牺牲层包括非晶硅、多晶硅、非晶锗、非晶碳、类金刚石无定形碳(DLC)及其组合，盖层包括氮化硅、氮氧化硅及其组合。

11.如权利要求8的半导体器件制造方法，其中，多个牺牲栅极堆叠和多个牺牲接触堆叠具有相同的间距和尺寸，沿第二方向的起始位置和/或长度相同。

12.如权利要求8的半导体器件制造方法，其中，离子注入形成轻掺杂源漏区和/或重掺杂源漏区。

13.如权利要求8的半导体器件制造方法，其中，采用共形沉积工艺形成绝缘层。

14.如权利要求9的半导体器件制造方法，其中，在绝缘层中留下第一开口的步骤进一步包括：形成至少覆盖多个牺牲接触堆叠而暴露多个牺牲栅极堆叠的掩模，刻蚀去除多个牺牲栅极堆叠的盖层直至暴露牺牲层，依次刻蚀牺牲层、衬垫层直至暴露多个鳍片。

15.如权利要求8的半导体器件制造方法，其中，多个栅极堆叠的每一个包括高k材料的栅极绝缘层以及金属材料的栅极导电层。

16.如权利要求8的半导体器件制造方法，其中，在绝缘层中留下第二开口的步骤进一步包括：CMP平坦化去除多个牺牲接触堆叠的盖层直至暴露牺牲层，依次刻蚀牺牲层、衬垫层直至暴露多个鳍片。

17.如权利要求8的半导体器件制造方法，其中，在第二开口中填充多个接触线条进一步包括：在源漏区上形成金属硅化物；在金属硅化物上形成阻挡层；在阻挡层上形成源漏接触。

18.如权利要求14或16的半导体器件制造方法，其中，刻蚀去除盖层、牺牲层、衬垫层的刻蚀工艺为选择性干法刻蚀或者湿法刻蚀。

19.如权利要求8的半导体器件制造方法，其中，相邻两个牺牲栅极堆叠之间有一个或多个牺牲接触堆叠。