KR102558315B1 - 강유전성 랜덤 액세스 메모리 디바이스들 및 방법들 - Google Patents

강유전성 랜덤 액세스 메모리 디바이스들 및 방법들 Download PDF

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Abstract

반도체 디바이스를 형성하는 방법은: 기판 위에 도출되는 제1 핀을 형성하는 단계; 제1 핀 위에 제1 소스/드레인 영역들을 형성하는 단계; 제1 소스/드레인 영역들 사이의 제1 핀 위에 제1 복수의 나노구조물들을 형성하는 단계; 제1 복수의 나노구조물들 주위에 제1 게이트 구조물을 형성하는 단계; 및 제1 게이트 구조물 위에 있고 제1 게이트 구조물에 전기적으로 커플링되는 제1 강유전성 커패시터를 형성하는 단계를 포함한다.

Description

강유전성 랜덤 액세스 메모리 디바이스들 및 방법들{FERROELECTRIC RANDOM ACCESS MEMORY DEVICES AND METHODS}
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도에서의 끊임없는 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 이러한 집적 밀도에서의 향상은 최소 피처 크기의 반복된 감축으로부터 유발되었으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다.
핀 전계 효과 트랜지스터(FinFET, field-effect transistor) 디바이스들은 집적 회로들에서 흔히 사용되고 있다. FinFET 디바이스는 기판으로부터 돌출된 반도체 핀을 포함하는 3차원 구조물을 갖는다. FinFET 디바이스의 도전성 채널 내의 전하 캐리어들의 흐름을 제어하도록 구성된 게이트 구조물은 반도체 핀 주위를 둘러싼다. 예를 들어, 3중 게이트(tri-gate) FinFET 디바이스에서, 게이트 구조물은 반도체 핀의 3 면을 둘러싸며, 이에 따라 반도체 핀의 3 면 상에 도전성 채널들을 형성한다. 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET, Gate-all-around field-effect transistor) 디바이스들도 일반적으로 사용되고 있다. GAA FET 디바이스는 반도체 핀 위에 형성된 나노구조물들(예를 들어, 나노와이어들, 나노시트들)을 갖는다. 나노구조물들은 디바이스의 채널 영역으로 기능하고, 게이트 전극은 GAA FET 디바이스를 제어하기 위해 나노구조물들 주위에 형성된다. FinFET 디바이스와 비교할 때, GAA FET 디바이스는 각각의 채널 영역에 대한 게이트 제어성을 더욱 향상시킬 수 있으며, 이는 결국 예를 들어 더 낮은 누설 전류, 더 높은 턴온 전류 대 턴오프 전류 비율과 같은, FinFET 디바이스들에 비해 다양한 이점을 제공한다.
강유전성 랜덤 액세스 메모리(FeRAM 또는 FRAM)는 빠른 기록/판독 속도 및 작은 사이즈로 인해 차세대 비휘발성 메모리의 후보이다. 1-트랜지스터 1-커패시터(1T-1C) FeRAM 구조물에서, FeRAM 메모리 셀은 트랜지스터(예를 들어, GAA FET) 및 트랜지스터에 전기적으로 커플링된 강유전성 커패시터를 포함한다. 기존 FeRAM 구조물은 형성된 FeRAM 디바이스의 속성들을 튜닝하기 위해 제한된 튜닝 능력을 갖는다. 고도로 유연한 튜닝 능력 및 높은 집적 밀도를 달성할 수 있는 FeRAM 구조물들이 당업계에 필요하다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른, 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET) 디바이스의 예를 3차원 뷰로 예시한다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 및 도 14b는 몇몇 실시예들에 따른, 다양한 제조 스테이지들에서의 FeRAM 디바이스의 단면도들이다.
도 15는 몇몇 실시예들에 따른 FeRAM 디바이스의 단면도를 예시한다.
도 16은 몇몇의 실시예들에서 반도체 디바이스를 형성하는 방법의 흐름도이다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다. 본 명세서의 논의 전반에 걸쳐, 달리 명시되지 않는 한, 상이한 도면들에서 동일한 숫자는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 방법에 의해 형성된 동일하거나 유사한 컴포넌트를 지칭한다.
몇몇 실시예들에 따르면, 1T-1C FeRAM 디바이스는 핀 위에 층 스택을 형성함으로써 형성되며, 여기서 층 스택은 제1 반도체 재료와 제2 반도체 재료의 교번 층들을 포함한다. 더미 게이트 구조물은 층 스택 위에 그리고 핀 위에 형성되고, 게이트 스페이서들은 더미 게이트 구조물의 측벽들을 따라 형성되며, 소스/드레인 영역들은 더미 게이트 구조물의 양측 상에 층 스택에 형성된다. 그 다음, 더미 게이트 구조물은 더미 게이트 구조물 아래의 층 스택의 일부분들을 노출시키기 위해 제거된다. 다음으로, 제2 반도체 재료의 적어도 최상 층이 층 스택으로부터 제거된다. 다음으로, 제1 반도체 재료는 선택적 에칭 프로세스에 의해 제거되고, 제2 반도체 재료의 나머지 층들은 복수의 나노구조물들(예를 들어, 나노시트들 또는 나노와이어들)을 형성한다. 금속 게이트 구조물이 그 후 나노구조물 위에 그리고 주위에 형성되며, 강유전성 커패시터가 금속 게이트 구조물 위에 형성되고 전기적으로 커플링되어, 1T-1C FeRAM 메모리 셀을 형성한다. 개시된 실시예들은 1T-1C 메모리 셀에서 GAA FET의 채널 영역들의 면적을 튜닝하는 데 있어 증가된 유연성을 제공하여, GAA FET의 채널 영역들의 면적과 강유전성 커패시터의 강유전성 층의 면적 간의 큰 차이(예를 들어, 큰 비율)를 허용하고, 이는 유리하게는 형성된 FeRAM 메모리 셀에 대한 문턱 전압 시프트를 증가시키고 디바이스 변동에 대한 더 많은 공차로 FeRAM 디바이스의 더 쉬운 판독 동작을 허용한다.
도 1은 몇몇 실시예들에 따른, 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET) 디바이스(30)의 예를 3차원 뷰로 예시한다. GAA FET 디바이스(30)는 기판(50) 및 기판(50) 위의 복수의 핀 구조물들을 포함하고, 각각의 핀 구조물은 기판(50) 위에 돌출된 반도체 핀(90)(핀이라고도 함) 및 핀(90) 위의 나노구조물들(54)(예를 들어, 나노시트들 또는 나노와이어들)을 포함한다. 게이트 전극들(122)(예를 들어, 금속 게이트들)은 핀 구조물들 위에 배치되고, 소스/드레인 영역들(112)은 게이트 전극들(122)의 양측 상에 형성된다. 격리 영역들(96)은 핀들(90)의 양측 상에 형성된다. 게이트 유전체 층(120)은 나노구조물(54) 주위에 형성된다. 게이트 전극들(122)은 게이트 유전체 층(120) 위에 그리고 주위에 있다. GAA FET 디바이스(30)는 또한 나노구조물들을 갖는 FinFET 디바이스, 또는 간단히 나노구조물 디바이스로 지칭될 수 있다. 나노구조물들(54)의 종횡비에 따라, 나노구조물들(54)은 또한 나노시트들 또는 나노와이어들로 지칭될 수 있다. 따라서, GAA FET 디바이스(30)는 또한 나노시트 디바이스, 나노와이어 디바이스, 또는 게이트 올 어라운드(GAA) 디바이스로 지칭될 수 있다.
도 1은 추후 도면들에서 사용되는 참조 단면도들을 추가로 예시한다. 단면 A-A는 게이트 전극(122)의 종축을 따르며, 예를 들어 GAA FET(30)의 소스/드레인 영역들(112) 사이의 전류 흐름 방향에 직각인 방향으로 있다. 단면 B-B는 단면 A-A에 직각이고, 핀의 종축을 따라, 예를 들어 GAA FET 디바이스의 소스/드레인 영역들(112) 사이의 전류 흐름의 방향으로 있다. 단면 C-C는 단면 B-B와 평행하고, 2개의 이웃한 핀들 사이에 있다. 단면 D-D는 단면 A-A와 평행하고, GAA FET 디바이스의 소스/드레인 영역들(112)을 통해 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조할 수 있다.
도 2, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 및 도 14b는 몇몇 실시예들에 따른, 다양한 제조 스테이지들에서의 FeRAM 디바이스(100)의 단면도들이다. 이하에서 상세히 논의되는 바와 같이, FeRAM 디바이스(100)는 도 3의 것과 유사한 나노구조물 디바이스를 포함하고, 강유전성 랜덤 액세스(FRAM 또는 FeRAM) 디바이스를 형성하기 위해 나노구조물 디바이스 위에 있고 나노구조물 디바이스에 전기적으로 커플링되는 강유전성 커패시터들을 더 포함한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체 온 절연체(SOI, semiconductor-on-insulator) 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(BOX, buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함한다.
다층 스택(64)이 기판(50) 상에 형성된다. 다층 스택(64)은 제1 반도체 재료(52) 및 제2 반도체 재료(54)의 교번 층들을 포함한다. 도 2에서, 제1 반도체 재료(52)에 의해 형성된 층들은 52A, 52B 및 52C로 라벨 붙여지고, 제2 반도체 재료(54)에 의해 형성된 층들은 54A, 54B 및 54C로 라벨 붙여진다. 도 2에 예시된 제1 및 제2 반도체 재료에 의해 형성된 층들의 개수는 단지 비제한적인 예일 뿐이다. 다른 개수의 층들이 또한 가능하며, 완전히 본 개시물의 범위 내에 포함되는 것으로 의도된다.
몇몇 실시예들에서, 제1 반도체 재료(52)는 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음)과 같은 P-타입 FET들의 채널 영역들을 형성하기에 적합한 에피택셜 재료이고, 제2 반도체 재료(54)는 실리콘과 같은 N-타입 FET들의 채널 영역들을 형성하기에 적합한 에피택셜 재료이다. 다른 실시예들에서, 제1 반도체 재료(52)는 N-타입 FET들의 채널 영역들을 형성하기에 적합한 에피택셜 재료이고, 제2 반도체 재료(54)는 P-타입 FET들의 채널 영역들을 형성하기에 적합한 에피택셜 재료이다. 본 명세서의 논의는 제1 반도체 재료(52) 및 제2 반도체 재료(54)가 각각 P-타입 FET들 및 N-타입 FET들의 채널 영역들을 형성하기에 적합한 에피택셜 재료들인 예를 사용한다. 본 명세서의 개시 내용을 읽은 후, 당업자는 제1 반도체 재료(52) 및 제2 반도체 재료(54)가 각각 N-타입 FET들 및 P-타입 FET들의 채널 영역들을 형성하기에 적합한 에피택셜 재료들인 실시예들에 대해 본 명세서에 개시된 원리를 쉽게 적용할 수 있을 것이다.
다층 스택들(64)(에피택셜 재료 스택으로도 또한 지칭될 수 있음)은 후속 프로세싱에서 GAA FET의 채널 영역들을 형성하도록 패터닝될 것이다. 특히, 다층 스택들(64)은 나노구조물들(예를 들어, 나노시트들 또는 나노와이어들)을 형성하도록 패터닝될 것이며, 결과적인 GAA FET의 채널 영역들은 다수의 나노시트들 또는 나노와이어들을 포함한다.
다층 스택들(64)은 성장 챔버에서 수행될 수 있는 에피택셜 성장 프로세스에 의해 형성될 수 있다. 에피택셜 성장 프로세스 동안, 성장 챔버는 몇몇 실시예들에서, 주기적으로 제1 반도체 재료(52)를 선택적으로 성장시키기 위한 제1 세트의 프리커서들에 노출되고, 그 후 제2 반도체 재료(54)를 선택적으로 성장시키기 위한 제2 세트의 프리커서들에 노출된다. 제1 세트의 프리커서들은 제1 반도체 재료(예를 들어, 실리콘 게르마늄)에 대한 프리커서들을 포함하고, 제2 세트의 프리커서들은 제2 반도체 재료(예를 들어, 실리콘)에 대한 프리커서들을 포함한다. 몇몇 실시예들에서, 제1 세트의 프리커서들은 실리콘 프리커서(예를 들어, 실란) 및 게르마늄 프리커서(예를 들어, 게르만)를 포함하고, 제2 세트의 프리커서들은 실리콘 프리커서를 포함하지만 게르마늄 ?k커서는 생략한다. 따라서 에피택셜 성장 프로세스는 연속적으로 실리콘 프리커서의 성장 챔버로의 유동을 가능하게 하는 단계, 및 그 후 주기적으로 다음 단계들을 포함할 수 있다: (1) 제1 반도체 재료(52)를 성장시킬 때 성장 챔버로의 게르마늄 프리커서의 유동을 가능하게하는 단계; 및 (2) 제2 반도체 재료(54)를 성장시킬 때 성장 챔버로의 게르마늄 프리커서의 유동을 중지시키는 단계. 주기적 노출은 목표 개수의 층들이 형성될 때까지 반복될 수 있다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 및 도 14b는 몇몇 실시예들에 따른, 다양한 후속 제조 스테이지들에서의 FeRAM 디바이스(100)의 단면도들이다. 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는 도 1의 단면 B-B를 따른 단면도들이다. 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는 도 1의 단면 A-A를 따른 단면도들이다. 2 개의 핀들 및 2 개의 게이트 구조물들이 비제한적인 예로서 도면들에 예시되어 있지만, 다른 개수의 핀들 및 다른 개수의 게이트 구조물들이 또한 형성될 수 있음을 이해해야 한다.
도 3a 및 도 3b에서, 핀 구조물들(91)은 기판(50) 위에 돌출 형성된다. 핀 구조물들(91) 각각은 반도체 핀(90) 및 반도체 핀(90) 위에 놓인 층 스택(92)을 포함한다. 층 스택(92) 및 반도체 핀(90)은 다층 스택(64) 및 기판(50)에서 각각 트렌치들을 에칭함으로써 형성될 수 있다. 몇몇 실시예들에서, 동일한 이방성 에칭 프로세스가 층 스택(92) 및 반도체 핀(90)을 형성하는데 사용된다.
핀 구조물들(91)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물(91)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 예를 들어, 핀 구조물(91)을 패터닝하는데 사용될 수 있다.
몇몇 실시예들에서, 나머지 스페이서들은 마스크(94)를 패터닝하는 데 사용되며, 마스크(94)는 핀 구조물(91)을 패터닝하는 데 사용된다. 마스크(94)는 단일 층 마스크일 수 있거나, 제1 마스크 층(94A) 및 제2 마스크 층(94B)을 포함하는 다층 마스크와 같은 다층 마스크일 수 있다. 제1 마스크 층(94A) 및 제2 마스크 층(94B)은 각각 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 재료로 형성될 수 있고, 적합한 기법들에 따라 성막되거나 열적으로 성장될 수 있다. 제1 마스크 층(94A) 및 제2 마스크 층(94B)은 높은 에칭 선택도를 갖는 상이한 재료들이다. 예를 들어, 제1 마스크 층(94A)은 실리콘 산화물 일 수 있고, 제2 마스크 층(94B)은 실리콘 질화물일 수 있다. 마스크(94)는 임의의 허용가능한 에칭 프로세스를 사용하여 제1 마스크 층(94A) 및 제2 마스크 층(94B)을 패터닝함으로써 형성될 수 있다. 그 후, 마스크(94)는 기판(50) 및 다층 스택(64)을 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 에칭은 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 몇몇 실시예들에서 이방성 에칭 프로세스이다. 에칭 프로세스 후, 패터닝된 다층 스택(64)은 층 스택들(92)을 형성하고, 패터닝된 기판(50)은 도 3a 및 도 3b에 예시된 바와 같이 반도체 핀들(90)을 형성한다. 따라서, 예시된 실시 예에서, 층 스택(92)은 제1 반도체 재료(52) 및 제2 반도체 재료(54)의 교번 층들을 포함하고, 반도체 핀(90)은 기판(50)과 동일한 재료(예를 들어, 실리콘)로 형성된다.
다음으로, 도 4a 및 도 4b에서, STI(Shallow Trench Isolation) 영역들(96)이 기판(50) 위에 그리고 핀들(90)의 양측 상에 형성된다. STI 영역들(96)을 형성하기 위한 예로서, 절연 재료가 기판(50) 위에 형성될 수 있다. 절연 재료는 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물) 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학 기상 증착(HDP-CVD, high density plasma chemical vapor deposition), 유동성 CVD(FCVD, flowable CVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착, 및 산화물과 같은 다른 재료로 변환시키는 포스트(post) 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성된 후 어닐링 프로세스가 수행될 수 있다.
몇몇 실시예들에서, 절연 재료는 초과 절연 재료가 핀 구조물들(91)을 커버하도록 형성된다. 몇몇 실시예들에서, 라이너가 먼저 기판(50) 및 핀 구조물들(91)의 표면들을 따라 형성되고, 위에서 논의된 것들과 같은 충전(fill) 재료가 라이너 위에 형성된다. 몇몇 실시예들에서, 라이너는 생략된다.
다음으로, 핀 구조물들(91) 위의 초과 절연 재료를 제거하기 위해 제거 프로세스가 절연 재료에 적용된다. 몇몇 실시예들에서, 화학 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후, 층 스택들(92)의 상부면들과 절연 재료가 수평이 되도록 층 스택들(92)을 노출시킨다. 그 후, 절연 재료는 STI 영역들(96)을 형성하기 위해 리세스된다. 절연 재료는 층 스택들(92)이 이웃한 STI 영역들(96) 사이로부터 돌출되도록 리세스된다. 반도체 핀들(90)의 최상부 부분들이 또한 이웃한 STI 영역들(96) 사이로부터 돌출될 수 있다. 또한, STI 영역들(96)의 상단면들은 예씨된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(디싱(dishing)과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역들(96)의 상단면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역들(96)은 절연 재료의 재료에 대해 선택적인 것과 같은 허용가능한 에칭 프로세스(예를 들어, 반도체 핀들(90) 및 층 스택들(92)의 재료보다 빠른 속도로 절연 재료의 재료를 에칭함)를 사용하여 리세스될 수 있다. 예를 들어, 희석된 불화수소(dHF, dilute hydrofluoric) 산과 같은 적합한 에천트를 사용한 화학적 산화물 제거가 사용될 수 있다.
도 4a 및 도 4b를 여전히 참조하여, 층 스택(92) 위에 그리고 STI 영역들(96) 위에 더미 유전체 층(97)이 형성된다. 더미 유전체 층(97)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있으며, 허용가능한 기법들에 따라 성막되거나 열적으로 성장될 수 있다. 실시예에서, 실리콘 층은 층 스택(92) 위에 그리고 STI 영역들(96)의 상부면 위에 컨포멀하게 형성되고, 성막된 실리콘 층을 더미 유전체 층(97)으로서 산화물 층으로 변환하기 위해 열 산화 프로세스가 수행된다.
다음으로, 도 5a 및 도 5b에서, 더미 게이트들(102)이 핀 구조물들(91) 위에 형성된다. 더미 게이트들(102)을 형성하기 위해, 더미 유전체 층(97) 위에 더미 게이트 층이 형성될 수 있다. 더미 게이트 층은 더미 유전체 층(97) 위에 성막되고, 그 후 예컨대 CMP에 의해 평탄화될 수 있다. 더미 게이트 층은 도전성 재료일 수 있으며, 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe) 등을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층은 물리 기상 증착(PVD), CVD, 스퍼터 증착, 또는 본 기술분야에 알려지고 사용되는 다른 기법들에 의해 성막될 수 있다. 더미 게이트 층은 격리 영역들(96)로부터 높은 에칭 선택도를 갖는 다른 재료들로 제조될 수 있다.
그 후, 마스크(104)가 더미 게이트 층 위에 형성된다. 마스크(104)는 실리콘 질화물, 실리콘 산질화물, 이들의 조합들 등으로 형성될 수 있고, 허용가능한 포토 리소그래피 및 에칭 기법들을 사용하여 패터닝될 수 있다. 예시된 실시예에서, 마스크(104)는 제1 마스크 층(104A)(예를 들어, 실리콘 산화물 층) 및 제2 마스크 층(104B)(예를 들어, 실리콘 질화물 층)을 포함한다. 마스크들(104)의 패턴은 그 후 허용가능한 에칭 기법에 의해 더미 게이트 층으로 전사되어 더미 게이트들(102)을 형성하고, 그 후 허용가능한 에칭 기법에 의해 더미 유전체 층으로 전사되어 더미 게이트 유전체들(97)을 형성한다. 더미 게이트들(102)은 형성된 GAA FET의 채널 영역들에 대응하는 층 스택들(92)의 부분들을 커버한다. 마스크들(104)의 패턴은 인접한 더미 게이트들로부터 더미 게이트들(102) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트들(102)은 또한 핀 구조물들(91)의 길이 방향에 실질적으로 직각인 길이 방향을 가질 수 있다. 더미 게이트(102) 및 더미 게이트 유전체(97)는 몇몇 실시예들에서 집합 적으로 더미 게이트 구조물로 지칭된다.
다음으로, 층 스택들(92), STI 영역들(96) 및 더미 게이트들(102) 위에 절연 재료를 컨포멀하게 성막함로써 게이트 스페이서 층(108)이 형성된다. 절연 재료는 실리콘 질화물, 실리콘 탄질화물, 이들의 조합 등일 수 있다. 몇몇 실시예들에서, 게이트 스페이서 층(108)은 다수의 서브층들을 포함한다. 예를 들어, 제1 서브층(때때로 게이트 시일 스페이서 층이라고도 함)은 열 산화 또는 성막에 의해 형성될 수 있고, 제2 서브층(때때로 메인 게이트 스페이서 층이라고도 함)은 제1 서브층 상에 컨포멀하게 성막될 수 있다.
도 5b는 도 5a의 E-E 단면을 따른 도 5a의 FeRAM 디바이스(100)의 단면도를 예시한다. 단면 E-E는 도 1의 단면 A-A에 대응한다. 유사하게, 문자 B가 있는 후속 도면들(예를 들어, 도 6b)은 단면 E-E를 따른 FeRAM 디바이스(100)의 단면도를 예시한다.
다음으로, 도 6a 및 도 6b에서, 게이트 스페이서 층들(108)은 게이트 스페이서들(108)을 형성하기 위해 이방성 에칭 프로세스에 의해 에칭된다. 이방성 에칭 프로세스는 게이트 스페이서 층(108)의 수평 부분들(예를 들어, STI 영역들(96) 위의 그리고 더미 게이트들(102) 위의 부분들)을 제거할 수 있고, 게이트 스페이서 층(108)의 나머지 수직 부분들(예를 들어, 더미 게이트들(102)의 측벽들을 따른 그리고 더미 게이트 유전체(97)의 측벽들을 따른 부분들)을 제거하여 게이트 스페이서들(108)을 형성한다.
게이트 스페이서들(108)의 형성 후, 저농도 도핑된 소스/드레인(LDD, lightly doped source/drain) 영역들(미도시)에 대한 주입이 수행될 수 있다. 적절한 타입(예를 들어, P-타입 또는 N-타입) 불순물들은 노출된 층 스택들(92) 및/또는 반도체 핀들(90)에 주입될 수 있다. N-타입 불순물들은 인, 비소, 안티몬 등과 같은 임의의 적합한 N-타입 불순물들일 수 있고, P-타입 불순물들은 붕소, BF2, 인듐, 등과 같은 임의의 적합한 P-타입 불순물들일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1015 cm-3 내지 약 1016 cm-3의 불순물들의 농도를 가질 수 있다. 어닐링 프로세스가 사용되어 주입된 불순물들을 활성화시킬 수 있다.
다음으로, 개구들(110)(리세스들로 또한 지칭될 수 있음)이 층 스택들(92)에 형성된다. 개구들(110)은 층 스택들(92)을 통해 반도체 핀들(90) 내로 연장될 수 있다. 개구들(110)은 예를 들어, 에칭 마스크들로서 더미 게이트들(102)을 사용하는 임의의 허용가능한 에칭 기법에 의해 형성될 수 있다.
개구들(110)이 형성된 후, 제2 반도체 재료(54)를 실질적으로 공격하지 않고, 개구들(110)에 의해 노출된 제1 반도체 재료(52)의 단부 부분들을 리세스하기 위해 선택적 에칭 프로세스가 수행된다. 선택적 에칭 프로세스 후, 제거된 단부 부분들이 있었던 위치들에서 제 1 반도체 재료(52)에 리세스들이 형성된다.
다음으로, 내부 스페이서 층이 개구(110)에 (예를 들어, 컨포멀하게) 형성된다. 내부 스페이서 층은 또한 이전의 선택적 에칭 프로세스에 의해 형성된 제1 반도체 재료(52) 내의 리세스들을 충전한다. 내부 스페이서 층은 PVD, CVD, ALD 등과 같은 적합한 성막 방법에 의해 형성된 실리콘 탄소 질화물(SiCN), 실리콘 옥시카보나이트라이드(SiOCN) 등과 같은 적합한 유전체 재료일 수 있다. 다음으로, 이방성 에칭 프로세스와 같은 에칭 프로세스가 수행되어 제1 반도체 재료(52)의 리세스들 외부에 배치된 내부 스페이서 층들의 일부분들을 제거한다. 내부 스페이서 층들의 나머지 부분들(예를 들어, 제1 반도체 재료(52)의 리세스들 내부에 배치된 부분들)은 내부 스페이서들(55)을 형성한다.
다음으로, 도 7a 및 도 7b에서, 소스/드레인 영역들(112)이 개구들(110) 내에 형성된다. 예시된 실시예에서, 소스/드레인 영역들(112)은 에피택셜 재료(들)로 형성되고, 따라서 에피택셜 소스/드레인 영역들(112)으로도 또한 지칭될 수 있다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(112)은 형성된 GAA FET의 각각의 채널 영역들에 응력을 가하도록 개구들(110)에 형성되어, 성능을 향상시킨다. 에피택셜 소스/드레인 영역들(112)은 각각의 더미 게이트(102)가 에피택셜 소스/드레인 영역들(112)의 각각의 이웃한 쌍들 사이에 배치되도록 형성된다. 몇몇 실시예들에서, 게이트 스페이서들(108)은 에피택셜 소스/드레인 영역들(112)을 더미 게이트들(102)로부터 적절한 측방향 거리만큼 분리시키는데 사용되어, 에피택셜 소스/드레인 영역들(112)은 결과적인 GAA FET의 후속적으로 형성된 게이트들을 단락시키지 않는다.
몇몇 실시예들에서 에피택셜 소스/드레인 영역들(112)은 개구들(110) 내에 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역들(112)은 n-타입 또는 p-타입 디바이스와 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, N-타입 디바이스들이 형성될 때, 에피택셜 소스/드레인 영역들(112)은 실리콘, SiC, SiCP, SiP 등과 같이 채널 영역들에 인장 변형을 가하는 재료들을 포함할 수 있다. 유사하게, P-타입 디바이스들이 형성될 때, 에피택셜 소스/드레인 영역들(112)은 SiGe, SiGeB, Ge, GeSn 등과 같이 채널 영역들에 압축 변형을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(112)은 핀들의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
에피택셜 소스/드레인 영역들(112) 및/또는 핀들은 도펀트들이 주입되어 소스/드레인 영역을 형성할 수 있는데, 저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 앞서 논의된 프로세스와 유사하게 어닐링이 이어진다. 소스/드레인 영역들은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 N-타입 및/또는 P-타입 불순물들은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(112)은 성장 동안에 인 시츄 도핑될 수 있다.
에피택셜 소스/드레인 영역들(112)을 형성하는데 사용된 에피택시 프로세스들의 결과로, 에피택셜 소스/드레인 영역들(112)의 상부면들은 핀들(90)의 측벽들 너머 측방향으로 외측으로 확장되는 패싯들을 갖는다. 몇몇 실시예들에서, 인접한 핀들(90) 위에 형성된 인접한 에피택셜 소스/드레인 영역들(112)은 에피택시 프로세스가 완료된 후에 분리된 상태로 유지된다. 다른 실시예들에서, 인접한 핀들(90) 위의 인접한 에피택셜 소스/드레인 영역들(112)은 병합되어 연속적인 소스/드레인 영역을 형성한다.
다음으로, 컨택 에칭 스탑 층(CESL, contact etch stop layer)(116)이 소스/드레인 영역들(112) 위에 그리고 더미 게이트(102) 위에 (예를 들어, 컨포멀하게) 형성되고, 그 후 제1 층간 유전체(ILD, inter-layer dielectric)(114)가 CESL(116) 위에 성막된다. CESL(116)은 제1 ILD (114)와 상이한 에칭 레이트를 갖는 재료로 형성되며, 실리콘 산화물, 실리콘 산질화물, 이들의 조합들 등과 같은 다른 유전체 재료들 및 저압 CVD(LPCVD), PVD 등과 같은 CESL(116)을 형성하는 대안적인 기법들이 사용될 수 있으나, PECVD를 사용하여 실리콘 질화물로 형성될 수 있다.
제1 ILD(114)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. ILD(114)에 대한 유전체 재료들은 포스포-실리케이트 유리(PSG, Phospho-Silicate Glass), 보로-실리케이트 유리(BSG, Boro-Silicate Glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, Boron-Doped Phospho-Silicate Glass), 비도핑된 실리케이트 유리(USG, Undoped Silicate Glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다.
다음으로, 도 8a 및 도 8b에서, 더미 게이트들(102)은 제거된다. 더미 게이트들(102)을 제거하기 위하여, CMP와 같은 평탄화 프로세스가 제1 ILD(114) 및 CESL(116)의 상부면들을 더미 게이트들(102) 및 게이트 스페이서들(108)의 상부면들과 수평하게 하기 위해 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트들(102) 상의 마스크들(104)(도 7a 참조) 및 마스크들(104)의 측벽들을 따른 게이트 스페이서들(108)의 일부분들을 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트들(102), 게이트 스페이서들(108), 및 제1 ILD(114)의 상부면들은 같은 높이이다. 따라서, 더미 게이트들(102)의 상부면들은 제1 ILD(114)를 통해 노출된다.
다음으로, 더미 게이트 전극들(118)이 에칭 단계(들)에서 제거되어, 리세스들(103)이 형성된다. 몇몇 실시예들에서, 더미 게이트들(102)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(114) 또는 게이트 스페이서들(108)을 에칭하지 않고 더미 게이트들(102)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(103)는 GAA FET의 채널 영역(예를 들어, 층 스택들(92)의 일부분들)을 노출시킨다. 각각의 채널 영역은 에피택셜 소스/드레인 영역들(112)의 인접한 쌍들 사이에 배치된다. 더미 게이트들(102)의 제거 동안, 더미 게이트 유전체(97)는 더미 게이트들(102)이 에칭될 때 에칭 스탑 층으로서 사용될 수 있다. 그 다음, 더미 게이트 유전체(97)는 더미 게이트들(102)의 제거 후에 제거될 수 있다.
다음으로, 도 9a 및 도 9b에서, 리세스들(103)을 충전하기 위해 마스크 층(81)(마스크 재료로도 또한 지칭될 수 있음)이 형성된다. 몇몇 실시예들에서, 마스크 층(81)은 스핀 코팅과 같은 적합한 형성 방법을 사용하여 형성된 포토레지스트이다. 도 9a 및 도 9b에 예시된 바와 같이, 마스크 층(81)은 층 스택(92)의 상부면 및 측벽들을 커버하도록 형성된다. 마스크 층(81)이 형성된 후, CMP와 같은 평탄화 프로세스가 수행되어 제1 ILD(114)의 상부면으로부터 마스크 층(81)의 초과 부분들을 제거할 수 있다.
다음으로, 도 10a 및 도 10b에서, 마스크 층(81)은 층 스택(92)의 최상부 부분들을 노출시키도록 리세스되고, 리세스들(105)이 게이트 스페이서들(108) 사이에 형성된다. 마스크 층(81)에 대해 선택적인 에천트를 사용하는(예를 들어, 더 높은 에칭 레이트를 갖는) 에칭 프로세스과 같은 적합한 에칭 프로세스가 FeRAM 디바이스(100)의 다른 재료들(예를 들어, 52, 54)을 실질적으로 공격하지 않고 마스크 층(81)을 리세스하도록 수행될 수 있다.
도 10b의 예에서, 제2 반도체 재료(54)의 최상 층(54C)이 노출되도록, 리세스된 마스크 층(81)의 상부면(81U)은 제1 반도체 재료(52)의 층(52C)의 상부면과 하부면 사이에 있다. 후속 프로세싱에서, 노출된 최상 층(54C)은 (예를 들어, 선택적 습식 에칭 프로세스에 의해) 제거되어, 후속적으로 형성된 나노구조물들(54)(예를 들어, 나노시트들, 도 12b 참조)에서 제2 반도체 재료(54)의 층들의 개수가 미리 결정된 개수로 조정된다(예를 들어, 감소된다). 도 10b는 비제한적인 예로서 리세스된 마스크 층(81)에 의해 노출되는 제2 반도체 재료(54)의 최상 층(54C)을 도시하며, 리세스된 마스크 층(81)에 의해 노출되는 제2 반도체 재료(54)의 층들의 개수는 FeRAM 디바이스(100)의 설계에 따라 임의의 적합한 개수일 수 있다. 예를 들어, 제2 반도체 재료(54)의 2개 최상 층들을 제거하기 위해, 리세스된 마스크 층(81)의 상부면(81U)은 제1 반도체 재료(52)의 층(52B)의 상부면과 하부면 사이에 있을 수 있어, 제2 반도체 재료(54)의 층들(54C 및 54B)은 노출되고 그 후 후속 선택적 에칭 프로세싱에 의해 제거된다.
다음으로, 도 11a 및 도 11b에서, 제2 반도체 재료(54)의 노출된 층(들)(예를 들어, 54C)이 제거된다. 예를 들어, 제2 반도체 재료(54)에 대해 선택적인 에천트를 사용하는 선택적 에칭 프로세스(예를 들어, 습식 에칭 프로세스)는 제2 반도체 재료(54)의 노출된 층(들)을 제거하기 위해 수행된다. 도 11b의 예에서, 리세스(105)의 하단부는 최상 층(54C)이 있던 빈 공간(53)을 포함하도록 확장된다. 특히, 리세스(105)의 상부 부분(예를 들어, 제1 ILD(114)의 상부면에 근접한 부분)은 리세스(105)의 하부 부분(예를 들어, 53)의 제2 폭보다 작은 제1 폭을 갖는다.
다음으로, 도 12a 및 도 12b에서, 마스크 층(81)은 제거된다. 마스크 층(81)이 포토레지스트인 실시예들에서, 마스크 층(81)은 예를 들어 애싱 프로세스에 의해 제거될 수 있다. 다음으로, 제1 반도체 재료(52)는 제2 반도체 재료(54)를 방출하기 위해 선택적으로 제거되어, 방출된 제2 반도체 재료(54)는 복수의 나노구조물들(54)을 형성한다. 몇몇 실시예들에서, 도 12b의 나노구조물들(54)의 종횡비에 따라, 나노구조물들(54)은 나노시트들 또는 나노와이어들로 지칭될 수 있다. 도 12a 및 도 12b에서, 나노구조물들(54)은 수평으로(예를 들어, 기판(50)의 주 상부면에 실질적으로 평행하게) 연장되고 서로 분리된다. 동일한 층 스택(92)에서 제2 반도체 재료(54)의 층들에 의해 형성된 나노구조물들(54)은 수직으로 정렬된다. 나노구조물들(54)은 형성된 FeRAM 디바이스(100)의 채널 영역들(93) 또는 채널 층들(93)로 통칭하여 지칭될 수 있다. 도 12a에 예시된 바와 같이, 빈 공간들(53)(예를 들어, 갭들)은 제1 반도체 재료(52)의 제거에 의해 형성된다.
몇몇 실시예들에서, 제1 반도체 재료(52)는 제1 반도체 재료(52)에 대해 선택적인 에천트를 사용하는 선택적 에칭 프로세스에 의해 제거되어, 제1 반도체 재료(52)가 실질적으로 제2 반도체 재료(54)를 공격하지 않고 제거된다. 몇몇 실시예들에서, 등방성 에칭 프로세스가 제1 반도체 재료(52)를 제거하기 위해 수행된다. 몇몇 실시예들에서, 등방성 에칭 프로세스는 에칭 가스 및 선택적으로 캐리어 가스를 사용하여 수행되며, 여기서 에칭 가스는 F2 및 HF를 포함하고 캐리어 가스는 Ar, He, N2, 이들의 조합들 등과 같은 불활성 가스일 수 있다.
도 9a, 도 9b, 도 10a, 도 10b, 도 11a 및 도 11b에 예시된 나노구조물 제거 프로세싱은 나노구조물(54)의 층들의 개수가 도 2에 형성된 제2 반도체 재료(54)의 원래 층 개수로부터 조정(예를 들어, 감소)될 수 있게 한다. 이것은 FeRAM 디바이스(100) 내의 GAA FET의 채널 영역들(93)의 면적이 조정될 수 있게 하는데, 여기서 채널 영역들(93)의 면적은 나노구조물들(54)의 외부 표면적의 합이다. 몇몇 실시예들에서, 나노구조물들(54)(예를 들어, 나노시트들 또는 나노와이어들)을 형성함으로써, 채널 영역들(93)의 면적이 핀들(90)만을 갖는(예를 들어, 나노구조물들(54)이 없는) FinFET 디바이스에 비해 증가된다는 점에 유의한다. 채널 영역들(93)의 면적을 조정하는 능력을 갖는 것은 이후에 더 상세히 설명되는 바와 같이 유리하게 FeRAM 디바이스(100)의 성능을 개선한다. 몇몇 실시예들에서, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a 및 도 11b에 예시된 나노구조물 제거 프로세싱은 생략되어, 나노구조물들(54) 내의 층들의 개수는 제2 반도체 재료(54)의 원래 성막된 층들의 개수와 동일하다.
다음으로, 도 13a 및 도 13b에서, 게이트 유전체 층들(120) 및 게이트 전극들(122)이 대체 게이트들을 위해 형성된다. 게이트 유전체 층들(120)은 리세스들(105) 내에, 예컨대 반도체 핀들(90)의 상부면들 및 측벽들 상에 그리고 게이트 스페이서들(108)의 측벽들 상에 컨포멀하게 성막된다. 게이트 유전체 층들(120)은 또한 제1 ILD(114)의 상부면 상에 형성될 수 있다. 특히, 게이트 유전체 층들(120)은 나노구조물(54) 주위를 둘러싼다. 몇몇 실시예들에 따르면, 게이트 유전체 층들(120)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 몇몇 실시예들에서, 게이트 유전체 층들(120)은 하이 k 유전체 재료를 포함하고, 이들 실시예들에서, 게이트 유전체 층(120)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti 또는 Pb, 또는 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층들(120)의 형성 방법들은 분자 빔 증착(MBD, molecular beam deposition), ALD, PECVD 등을 포함할 수 있다.
다음으로, 게이트 전극들(122)은 게이트 유전체 층들(120) 위에 그리고 주위에 형성되고, 리세스들(105)의 나머지 부분들을 충전한다. 게이트 전극들(122)은 TiN, TiO, TaN, TaC, Co, Ru, Al, W, 이들의 조합들, 또는 이들의 다층들과 같은 금속 함유 재료를 포함할 수 있다. 단일 층 게이트 전극(122)이에 예시되어 있지만, 게이트 전극(122)은 임의의 개수의 라이너 층들(예를 들어, 배리어 층들), 임의의 개수의 일함수 튜닝 층들, 및 충전 재료를 포함할 수 있다. 게이트 전극들(122)의 형성 후에, CMP와 같은 평탄화 프로세스가 수행되어 게이트 유전체 층(120)의 초과 부분들 및 게이트 전극들(122)의 재료를 제거할 수 있으며, 초과 부분들은 제1 ILD(114)의 상부면 위에 있다. 따라서 게이트 전극들(122) 및 게이트 유전체 층들(120)의 재료의 나머지 부분들은 결과적인 FeRAM 디바이스(100)의 대체 게이트들을 형성한다. 각각의 게이트 전극(122) 및 대응 게이트 유전체 층들(120)은 총칭하여 게이트 스택, 대체 게이트 구조물, 또는 금속 게이트 구조물로 지칭될 수 있다. 각각의 금속 게이트 구조물은 각각의 나노구조물들(54) 주위로 연장된다. 도 13a의 예에서, 게이트 전극(122)은 상부 부분에서 폭(W1)을 갖고, 최상부 나노구조물(54)에 근접한 위치에서(예를 들어, 제2 반도체의 제거된 최상 층(54C)이 있던 위치에서) 폭(W2)을 가지며, 여기서 W1은 W2보다 작다. 또한, 게이트 전극(122)은 나노구조물들(54) 사이의(또는 최하부 나노구조물(54)과 핀(90) 사이의) 위치에서 폭(W1A)을 가지며, 여기서 W1A는 W2보다 작다.
몇몇 실시예들에서, 계면 층(95)(도 13a 및 13b에는 예시되지 않았지만 도 15에는 예시됨)이 게이트 유전체 층(120)이 형성되기 전에 나노구조물들(54) 주위에 형성된다. 계면 층(95)은 나노구조물(54)의 재료의 산화물(예를 들어, 실리콘 산화물)일 수 있으며, 예를 들어 열 산화 공정에 의해 형성될 수 있지만, 계면 층은 ALD과 같은 적합한 성막 방법에 의해 또한 형성될 수 있다.
다음으로, 도 14a 및 도 14b에서, 강유전성 커패시터들(136)은 금속 게이트 구조물들 위에 형성되고 금속 게이트 구조물들에 전기적으로 커플링된다. 특히, 강유전성 커패시터(136) 각각은 아래 놓인 GAA FET의 금속 게이트 구조물에 전기적으로 커플링되어 1T-1C FeRAM 메모리 셀을 형성한다.
몇몇 실시예들에서, 강유전성 커패시터들(136)은 금속 게이트 구조물들 위에 그리고 제1 ILD(114)의 상부면 위에 하부 전극 층(137), 강유전성 층(135) 및 상부 전극 층(133)을 연속적으로 형성하는 단계, 및 그 후 강유전성 커패시터들(136)의 하부 전극들(137), 강유전체 층(135), 및 상부 전극(133)을 패터닝하는 단계에 의해 형성된다.
몇몇 실시예들에서, 하부 전극 층(137)은 Cu, W, TiN, TaN, Ru, Co 등과 같은 전기 도전성 재료를 사용하여 CVD, PVD, ALD 등과 같은 임의의 적합한 형성 방법을 사용해 형성된다. 몇몇 실시예들에서, 하부 전극 층(137)의 두께는 약 3 nm 내지 약 20 nm이다. 도 14a 및 도 14b에 예시된 바와 같이, 강유전성 층(135)이 하부 전극 층(137) 위에 형성된다. 몇몇 실시예들에서, 강유전성 층(135)은 La, Y, Si, 또는 Ge에 의해 도핑된 HfO2, HfZrO2, ZrO2, 또는 HfO2와 같은 강유전성 재료를 포함한다. 강유전성 층(135)의 두께는 약 3 nm 내지 약 20 nm일 수 있다. ALD, CVD, PVD 등과 같은 임의의 적합한 형성 방법이 강유전성 층(135)을 형성하는데 사용될 수 있다. 몇몇 실시예들에서, 상부 전극 층(133)은 Cu, W, TiN, TaN, Ru, Co 등과 같은 전기적 도전성 재료를 포함하명, 임의의 적합한 형성 방법을 사용하여 형성된다. 몇몇 실시예들에서, 상부 전극 층(133)의 두께는 약 3 nm 내지 약 20 nm이다. 성막된 층들은 다음으로, 예를 들어 포토리소그래피 및 에칭 기법들을 사용하여 강유전성 커패시터들(136)의 각각의 층들로부터 패터닝된다.
도 14a 및 도 14b에 예시된 바와 같이, 유전체 층(131)은 강유전성 커패시터들(136) 주위의 제1 ILD(114) 위에 형성된다. 유전체 층(131)은 PVD, CVD 등과 같은 적합한 형성 방법을 사용하여 실리콘 산화물, 실리콘 질화물 등과 같은 임의의 적합한 유전체 재료로 형성될 수 있다. CMP와 같은 평탄화 프로세스는 유전체 층(131)과 강유전성 커패시터들(136)이 동일 평면 상의 상부면을 갖도록 수행될 수 있다.
당업자가 쉽게 이해하는 바와 같이, FeRAM 디바이스(100)의 제조를 완료하기 위해 추가 프로세싱이 수행될 수 있으므로, 여기서 세부사항들은 논의되지 않을 수 있다. 예를 들어, 추가 유전체 층들이 유전체 층(131) 위에 형성될 수 있다. 또한, 도전성 라인들(예를 들어, 구리 라인들) 및 비아들과 같은 추가적인 전기 도전성 피처들이 제1 ILD(114) 및/또는 그 위에 놓인 유전체 층들에 형성되어 강유전성 커패시터들(136) 또는 소스/드레인 영역들(112)의 상부 전극(133)에 전기적으로 커플링될 수 있다.
도 15는 몇몇 실시예들에 따른 FeRAM 디바이스(100A)의 단면도를 예시한다. FeRAM 디바이스(100A)는 도 14b의 FeRAM 디바이스(100)와 유사하지만, 다수의 디바이스 영역들(200, 300, 400)을 갖는다. 예를 들어, 도 15의 단면 F-F를 따른 FeRAM 디바이스(100A)의 단면도는 도 14a의 단면도와 동일하거나 유사할 수 있다. 도 15에 예시된 바와 같이, 격리 구조물들(139)은 게이트 전극들(122)을 분리하기 위해 상이한 디바이스 영역들 사이에 형성된다. 몇몇 실시예들에서, 격리 구조물들(139)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료로 형성된다. 도 15의 예에서, 격리 구조물들(139)은 게이트 전극(122)의 최하부에 있는 게이트 유전체 층(120)으로부터 기판(50)으로부터 먼 유전체 층(131)의 상부면까지 연장된다.
도 15에서, 각각의 디바이스 영역(예를 들어, 200, 300 또는 400)은 아래 놓인 GAA FET의 게이트 전극(122)에 커플링된 강유전성 커패시터(136)를 포함하는 1T-1C FeRAM 메모리 셀을 포함한다. 특히, 디바이스 영역들(200, 300, 400) 각각에서, GAA FET의 나노구조물들(54)에 대한 행들의 개수 및/또는 열들의 개수는 상이하다. 또한, 다른 디바이스 영역들에서 나노구조물들(54)의 높이들(예를 들어, H1, H2, H3) 및 폭들(예를 들어, W3, W4, W5)은 또한 상이할 수 있다. 상이한 디바이스 영역의 나노구조물들(54)에 대한 상이한 구조물 및/또는 치수들은 마스크 층으로 다른 디바이스 영역을 커버하면서 각각의 디바이스 영역에 대해 FeRAM 디바이스(100)를 형성하기 위한 프로세싱 단계들을 적응/반복시킴으로써 달성될 수 있다.
몇몇 실시예들에서, 각각의 디바이스 영역의 핀들(90)의 개수와 동일한 각각의 디바이스 영역(200/300/400)의 나노구조물들(54)의 열들의 개수는 핀들(90)을 형성하는데 사용되는 마스크(94)의 패턴에 의해 결정된다(예를 들어, 도 3a 및 도 3b 참조). 몇몇 실시예들에서, 각각의 디바이스 영역에서 나노구조물들(54)의 행들의 개수는 각각의 디바이스 영역에 원래 성막된 층들의 개수(예를 들어, 도 2에서 54A, 54B, 54C) 및 도 9a, 도 9b, 도 10a, 도 10b, 도 11a 및 도 11b를 참조하여 위에서 논의된 나노구조물 제거 프로세스에 의해 제거된 층들(예를 들어, 도 10b에서 54C)의 개수에 의해 결정된다.
몇몇 실시예들에서, 각각의 디바이스 영역에서 나노구조물들(54)의 폭(예를 들어, W3, W4 또는 W5)은 그 디바이스 영역의 핀들(90)을 형성하는데 사용되는 마스크(94)(예를 들어, 도 3a 및 도 3b 참조)의 폭에 의해 결정된다. 몇몇 실시예들에서, 각각의 디바이스 영역에서 나노구조물들(54)의 높이(예를 들어, H1, H2, 또는 H3)는 각각의 디바이스 영역에서 원래 성막된 층들(예를 들어, 도 2의 54A, 54B, 54C)의 두께에 의해 결정된다. 즉, FeRAM 디바이스(100A)를 형성하기 위해, 각각의 디바이스 영역(예를 들어, 200, 300 또는 400)은 형성된 반도체 재료(52/54)의 상이한 개수의 층들 및/또는 나노 구조물 제거 프로세스에 의해 제거된 제2 반도체 재료(54)의 상이한 층을 가질 수 있고, 반도체 재료(52/54)의 층들의 두께들은 상이한 디바이스 영역들에서 나노구조물들(54)의 상이한 높이들(예를 들어, H1, H2 및 H3)을 수용하기 위해 상이하도록 형성될 수 있다.
따라서, 각각의 디바이스 영역에서 다층 스택(64)의 반도체 재료(52/54)의 층들의 개수를 조정함으로써, 핀들(90)을 형성하는데 사용되는 마스크(94)의 형상/치수를 조정함으로써, 그리고 나노구조물 제거 프로세스에 의해 나노구조물(54)의 얼마나 많은 층들(예를 들어, 도 10b의 54C)이 제거되는지를 조정함으로써, 각각의 디바이스 영역에서 채널 영역(93)의 면적이 조정될 수 있다. 따라서, 본 명세서에 개시된 FeRAM 디바이스들(예를 들어, 100 및 100A)은 각각의 디바이스 영역에서 GAA FET의 채널 영역들(93)의 면적을 튜닝하는데 있어 큰 유연성을 제공한다. 몇몇 실시예들에서, 1T-1C FeRAM 메모리 셀에서 GAA FET의 채널 영역들의 면적과 강유전성 커패시터의 면적(예를 들어, 상면도에서 강유전체 층(135)의 면적) 사이의 비율은 디바이스 성능(예를 들어, 문턱 전압 시프트)을 결정한다. FeRAM 디바이스들(예를 들어, 100, 100A)의 개시된 구조물들은 이에 따라 아래에서 상세히 논의되는 바와 같이 디바이스 성능(예를 들어, 문턱 전압 시프트)을 튜닝하는데 있어 큰 유연성을 제공한다.
몇몇 실시예들에서, 1T-1C 구조물을 갖는 FeRAM 디바이스(예를 들어, 100 또는 100A) 내의 강유전성 커패시터(136)의 강유전성 층(135)은 FeRAM 메모리 셀에 디지털 값(예를 들어, 0 또는 1)을 저장하는데 사용되는 2 개의 전기 분극 방향들을 갖는다. 예를 들어, 1T-1C FeRAM 메모리 셀의 강유전체 층(135)이 제1 전기 분극 방향을 가질 때, 1T-1C 메모리 셀의 GAA FET는 제1 문턱 전압(예를 들어, 1V)을 갖는다. 1T-1C FeRAM 메모리 셀의 강유전체 층(135)이 제2 전기 분극 방향을 가질 때, GAA FET는 제2 문턱 전압(예를 들어, 2V)을 갖는다. 두 문턱 전압들 간의 차이는 문턱 전압 시프트로 지칭될 수 있다. 문턱 전압 시프트가 클수록 메모리 셀에 저장된 디지털 값을 더 쉽게 판독할 수 있다(예를 들어, 오류 발생 가능성이 적음). 예를 들어, 판독 전압(예를 들어, 2 개의 문턱 전압들 사이의 전압)이 강유전체 층(135)의 분극 방향에 따라 GAA FET에 인가(예를 들어, 상부 전극(133)에 인가)될 때(따라서, 문턱 전압), 1T-1C 메모리 셀의 GAA FET가 턴온되거나 턴온되지 않을 수 있으며, 이는 GAA FET를 통해 상이한 양의 전류가 흐르게 한다. GAA FET를 통해 흐르는 전류의 차이는 메모리 셀에 저장된 디지털 값을 결정하는데 사용된다. 1V 및 2V의 2 개의 문턱 전압들이 있는 위의 예에서 1.5V의 판독 전압이 사용된다고 가정하면, 디바이스 변동을 허용하기 위해 ± 0.5V 마진이 이용가능하다.
FeRAM 디바이스에 대해 현재 개시된 구조물에서, GAA FET의 채널 영역들(93)의 면적(예를 들어, 게이트 전극(122)에 의해 둘러싸인 나노구조물(54)의 외부 표면적)과 강유전성 커패시터(136)의 및 강유전체 층(135)의 면적 사이에 더 큰 차이(예를 들어, 더 큰 비율)가 달성되고, 이는 형성된 FeRAM 메모리 셀에 대한 문턱 전압 시프트를 증가시킨다. 위의 예에서 2 개의 문턱 전압들(예를 들어, 1V 및 2V)은 각각 0.5V 및 2.5V가 될 수 있으며, 이는 1.5V의 판독 전압이 사용되도록 허용하고, ± 1V 마진으로 더 많은 디바이스 변동을 허용하고, 이에 따라 더 신뢰할 수 있고 오류 발생 가능성이 적다. 또한, FeRAM 디바이스에 대해 개시된 구조물들 및 형성 방법들은 개선된 디바이스 성능 및 튜닝 능력을 달성하기 위해 기존 제조 흐름에 쉽게 통합될 수 있다.
개시된 실시예들의 변형들이 가능하며, 완전히 본 개시물의 범위 내에 포함되는 것으로 의도된다. 예를 들어, 형성된 디바이스의 타입(예를 들어, N-타입 또는 P-타입 디바이스)에 따라, 제2 반도체 재료(54)가 제거될 수 있고, 제1 반도체 재료(52)가 남아서 나노구조물들을 형성할 수 있다.
도 16은 몇몇의 실시예들에 따른 반도체 디바이스를 제조하는 방법(100)의 흐름도를 예시한다. 도 16에 도시된 실시예 방법은 많은 가능한 실시예 방법들의 일예일 뿐이라는 것이 이해되어야 한다. 본 업계의 당업자는 많은 변형들, 대안들, 및 수정들을 인식할 것이다. 예를 들어, 도 16에 예시된 바와 같은 다양한 단계들은 추가, 제거, 대체, 재배열 또는 반복될 수 있다.
도 16을 참조하여, 단계(1010)에서, 제1 핀이 기판 위로 돌출되어 형성된다. 단계(1020)에서, 제1 소스/드레인 영역들이 제1 핀 위에 형성된다. 단계(1030)에서, 제1 복수의 나노구조물들이 제1 소스/드레인 영역들 사이에 제1 핀 위에 형성된다. 단계(1040)에서, 제1 게이트 구조물이 제1 복수의 나노구조물들 주위에 형성된다. 단계(1050)에서, 제1 강유전성 커패시터가 제1 게이트 구조물 위에 형성되고 제1 게이트 구조물에 전기적으로 커플링된다.
실시예들은 장점들을 달성할 수 있다. FeRAM 디바이스에 대해 현재 개시된 구조물로, FeRAM 디바이스에서 GAA FET의 채널 영역들의 면적은 유연하게 조정될 수 있다. 또한, FeRAM 디바이스의 상이한 디바이스 영역들은 다르게 조정될 수 있다. 그 결과, GAA FET의 채널 영역들(93)의 면적과 강유전성 커패시터(136)의 강유전체 층(135)의 면적 간의 큰 비율이 달성되고, 이는 형성된 FeRAM 메모리 셀에 대한 문턱 전압 시프트를 증가시키고 디바이스 변형에 대한 더 많은 공차로 FeRAM 디바이스의 판독 작업을 더 쉬워지게 한다. 또한, FeRAM 디바이스에 대해 개시된 구조물들 및 형성 방법들은 개선된 디바이스 성능 및 튜닝 능력을 달성하기 위해 기존 제조 흐름에 쉽게 통합될 수 있다.
실시예에서, 반도체 디바이스를 형성하는 방법은: 기판 위에 도출되는 제1 핀을 형성하는 단계; 제1 핀 위에 제1 소스/드레인 영역들을 형성하는 단계; 제1 소스/드레인 영역들 사이의 제1 핀 위에 제1 복수의 나노구조물들을 형성하는 단계; 제1 복수의 나노구조물들 주위에 제1 게이트 구조물을 형성하는 단계; 및 제1 게이트 구조물 위에 있고 제1 게이트 구조물에 전기적으로 커플링되는 제1 강유전성 커패시터를 형성하는 단계를 포함한다. 실시예에서, 제1 복수의 나노구조물들을 형성하는 단계는: 제1 핀 위에 제1 층 스택을 형성하는 단계 ― 제1 층 스택은 제1 반도체 재료 및 제2 반도체 재료의 교번 층들을 포함함 ― ; 및 제1 소스/드레인 영역들의 형성 후에, 제1 층 스택의 제1 반도체 재료를 선택적으로 제거하는 단계 ― 선택적 제거 후에, 제1 층 스택의 제2 반도체 재료는 제1 복수의 나노구조물들을 형성하기 위해 남아있음 ― 를 포함한다. 실시예에서, 제1 복수의 나노구조물들을 형성하는 단계는, 제1 반도체 재료를 선택적으로 제거하기 전에, 적어도 제1 층 스택의 제2 반도체 재료의 최상 층을 제거하는 단계를 더 포함한다. 실시예에서, 제2 반도체 재료의 최상 층을 제거하는 단계는: 제1 층 스택 주위에 마스크 층을 형성하는 단계 ― 마스크 층은 기판으로부터 제1 층 스택보다 더 멀리 연장됨 ― ; 적어도 제1 층 스택의 제2 반도체 재료의 최상 층을 노출시키도록 마스크 층을 리세싱하는 단계; 및 적어도 제2 반도체 재료의 노출된 최상 층을 제거하기 위하여 제2 반도체 재료에 선택적인 에천트를 사용하여 에칭 프로세스를 수행하는 단계를 포함한다. 실시예에서, 제1 게이트 구조물을 형성하는 단계는: 제1 복수의 나노구조물들 주위에 게이트 유전체 층을 형성하는 단계; 및 게이트 전극을 형성하기 위하여 게이트 유전체 층 주위에 전기적 도전성 재료를 형성하는 단계 ― 게이트 전극은 제2 반도체 재료의 제거된 최상 층의 제1 위치에서 제1 폭을 갖고, 게이트 전극은 제1 복수의 나노구조물들 사이의 제2 위치에서 제2 폭을 갖고, 제1 폭은 제2 폭보다 큼 ― 를 포함한다. 실시예에서, 제1 복수의 나노구조물들을 형성하는 단계는, 제1 층 스택의 형성후에 그리고 상기 선택적 제거 전에: 제1 반도체 재료 내에 리세스들을 형성하기 위하여 제1 반도체 재료의 단부 부분들을 리세싱하는 단계; 및 리세스들 내에 내부 스페이서들을 형성하는 단계를 더 포함한다. 실시예에서, 제1 강유전성 커패시터를 형성하는 단계는: 제1 게이트 구조물 위에 있고 제1 게이트 구조물에 전기적으로 커플링되는 하부 전극을 형성하는 단계; 하부 전극 위에 강유전성 막을 형성하는 단계; 및 강유전성 막 위에 상부 전극을 형성하는 단계를 포함한다. 실시예에서, 방법은: 기판 위에 제2 핀을 형성하는 단계; 제2 핀 내에 제2 소스/드레인 영역들을 형성하는 단계; 제2 소스/드레인 영역들 사이의 제2 핀 위에 제2 복수의 나노구조물들을 형성하는 단계 ― 제1 복수의 나노구조물들은 제2 반도체 재료의 제1 개수의 층들을 갖고, 제2 복수의 나노구조물들은 제2 반도체 재료의 제2 개수의 층들을 갖고, 제1 개수는 제2 개수와 상이함 ― ; 제2 복수의 나노구조물들 주위에 제2 게이트 구조물을 형성하는 단계; 및 제2 게이트 구조물 위에 있고 제2 게이트 구조물에 전기적으로 커플링되는 제2 강유전성 커패시터를 형성하는 단계를 더 포함한다. 실시예에서, 제1 복수의 나노구조물들은 제1 폭을 갖도록 형성되고, 제2 복수의 나노구조물들은 제1 폭과 상이한 제2 폭을 갖도록 형성된다. 실시예에서, 제1 복수의 나노구조물들 내의 제2 반도체 재료의 제1 층은 제1 높이를 갖고, 제2 복수의 나노구조물들 내의 제2 반도체 재료의 제2 층은 제1 높이와 상이한 제2 높이를 갖는다. 실시예에서, 방법은 제1 게이트 구조물과 제2 게이트 구조물 사이에 격리 구조물을 형성하는 단계를 더 포함하고, 기판으로부터 먼 격리 구조물의 상부면은 제1 강유전성 커패시터의 상부면과 동등한 높이이다.
실시예에서, 반도체 디바이스를 형성하는 방법은: 기판 위에 돌출되는 제1 핀 및 제2 핀을 형성하는 단계 ― 제1 핀은 제2 핀과 평행함 ― ; 제1 핀 위에 제1 복수의 나노구조물들을 형성하는 단계 ― 제1 복수의 나노구조물들은 서로 분리되는 제1 반도체 재료의 제1 개수의 층들을 포함함 ― ; 제2 핀 위에 제2 복수의 나노구조물들을 형성하는 단계 ― 제2 복수의 나노구조물들은 서로 분리되는 제1 반도체 재료의 제2 개수의 층들을 포함하고, 제2 개수는 제1 개수보다 작음 ― ; 제1 복수의 나노구조물들의 양쪽 단부들 상에 제1 소스/드레인 영역들을 형성하는 단계; 제2 복수의 나노구조물들의 양쪽 단부들 상에 제2 소스/드레인 영역들을 형성하는 단계; 제1 복수의 나노구조물들 주위에 제1 게이트 구조물을 형성하는 단계; 및 제2 복수의 나노구조물들 주위에 제2 게이트 구조물을 형성하는 단계를 포함한다. 실시예에서, 방법은: 제1 게이트 구조물 위에 있고 제1 게이트 구조물에 전기적으로 커플링되는 제1 강유전성 커패시터를 형성하는 단계; 및 제2 게이트 구조물 위에 있고 제2 게이트 구조물에 전기적으로 커플링되는 제2 강유전성 커패시터를 형성하는 단계를 더 포함한다. 실시예에서, 방법은 제1 게이트 구조물과 제2 게이트 구조물 사이에 격리 구조물을 형성하는 단계를 더 포함한다. 실시예에서, 제2 복수의 나노구조물들을 형성하는 단계는: 제2 핀 위에 층 스택을 형성하는 단계 ― 층 스택은 제1 반도체 재료 및 제2 반도체 재료의 교번 층들을 포함함 ― ; 기판으로부터 먼 층 스택의 제1 반도체 재료의 최상 층을 제거하는 단계; 및 제1 반도체 재료의 최상 층의 제거 후에, 제2 반도체 재료를 선택적으로 제거하는 단계 ― 층 스택의 제1 반도체 재료의 나머지 층들은 제2 복수의 나노구조물들을 형성함 ― 를 포함한다. 실시예에서, 제1 반도체 재료의 최상 층을 제거하는 단계는: 층 스택 위에 마스크 층을 형성하는 단계; 층 스택의 제1 반도체 재료의 최상 층을 노출시키기 위해 마스크 층을 리세싱하는 단계; 및 제1 반도체 재료의 상기 노출된 최상 층을 제거하는 단계를 포함한다.
실시예에서, 반도체 디바이스는: 기판; 기판 위의 제1 핀; 제1 핀 위의 제1 복수의 나노구조물들 ― 제1 복수의 나노구조물들은 제1 반도체 재료의 제1 개수의 층들을 포함함 ― ; 제1 복수의 나노구조물들 주위의 제1 게이트 구조물; 제1 핀에 인접한, 기판 위의 제2 핀; 제2 핀 위의 제2 복수의 나노구조물들 ― 제2 복수의 나노구조물들은 제1 반도체 재료의 제2 개수의 층들을 포함하고, 제2 개수는 제1 개수와 상이함 ― ; 제1 복수의 나노구조물들 주위의 제1 게이트 구조물; 및 제2 복수의 나노구조물들 주위의 제2 게이트 구조물을 포함한다. 실시예에서, 반도체 디바이스는: 제1 게이트 구조물 위에 있고 제1 게이트 구조물에 전기적으로 커플링되는 제1 강유전성 커패시터; 및 제2 게이트 구조물 위에 있고 제2 게이트 구조물에 전기적으로 커플링되는 제2 강유전성 커패시터를 더 포함한다. 실시예에서, 제1 복수의 나노구조물들은 제1 폭을 갖고 제1 개수의 열들로 배치되며, 제2 복수의 나노구조물들은 제1 폭과 상이한 제2 폭을 갖고 제1 개수의 열들과 상이한 제2 개수의 열들로 배치된다. 실시예에서, 제1 복수의 나노구조물들 내의 제1 반도체 재료의 제1 개수의 층들은 제1 두께를 갖고, 제2 복수의 나노구조물들 내의 제1 반도체 재료의 제2 개수의 층들은 제1 두께와 상이한 제2 두께를 갖는다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 도출되는 제1 핀을 형성하는 단계;
상기 제1 핀 위에 제1 소스/드레인 영역들을 형성하는 단계;
상기 제1 소스/드레인 영역들 사이의 상기 제1 핀 위에 제1 복수의 나노구조물들을 형성하는 단계;
상기 제1 복수의 나노구조물들 주위에 제1 게이트 구조물을 형성하는 단계; 및
상기 제1 게이트 구조물 위에 있고 상기 제1 게이트 구조물에 전기적으로 커플링되는 제1 강유전성 커패시터를 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 복수의 나노구조물들을 형성하는 단계는:
상기 제1 핀 위에 제1 층 스택을 형성하는 단계 ― 상기 제1 층 스택은 제1 반도체 재료 및 제2 반도체 재료의 교번 층들을 포함함 ― ; 및
상기 제1 소스/드레인 영역들의 형성 후에, 상기 제1 층 스택의 제1 반도체 재료를 선택적으로 제거하는 단계 ― 상기 선택적 제거 후에, 상기 제1 층 스택의 상기 제2 반도체 재료는 상기 제1 복수의 나노구조물들을 형성하기 위해 남아있음 ―
를 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 제1 복수의 나노구조물들을 형성하는 단계는, 상기 제1 반도체 재료를 선택적으로 제거하기 전에, 적어도 상기 제1 층 스택의 상기 제2 반도체 재료의 최상 층을 제거하는 단계를 더 포함하는 것인, 방법.
실시예 4. 실시예 3에 있어서,
상기 제2 반도체 재료의 최상 층을 제거하는 단계는:
상기 제1 층 스택 주위에 마스크 층을 형성하는 단계 ― 상기 마스크 층은 상기 기판으로부터 상기 제1 층 스택보다 더 멀리 연장됨 ― ;
적어도 상기 제1 층 스택의 상기 제2 반도체 재료의 최상 층을 노출시키도록 상기 마스크 층을 리세싱하는 단계; 및
적어도 상기 제2 반도체 재료의 상기 노출된 최상 층을 제거하기 위하여 상기 제2 반도체 재료에 선택적인 에천트를 사용하여 에칭 프로세스를 수행하는 단계
를 포함하는 것인, 방법.
실시예 5. 실시예 3에 있어서,
상기 제1 게이트 구조물을 형성하는 단계는:
상기 제1 복수의 나노구조물들 주위에 게이트 유전체 층을 형성하는 단계; 및
게이트 전극을 형성하기 위하여 상기 게이트 유전체 층 주위에 전기적 도전성 재료를 형성하는 단계 ― 상기 게이트 전극은 상기 제2 반도체 재료의 상기 제거된 최상 층의 제1 위치에서 제1 폭을 갖고, 상기 게이트 전극은 상기 제1 복수의 나노구조물들 사이의 제2 위치에서 제2 폭을 갖고, 상기 제1 폭은 상기 제2 폭보다 큼 ―
를 포함하는 것인, 방법.
실시예 6. 실시예 2에 있어서,
상기 제1 복수의 나노구조물들을 형성하는 단계는, 상기 제1 층 스택의 형성후에 그리고 상기 선택적 제거 전에:
상기 제1 반도체 재료 내에 리세스들을 형성하기 위하여 상기 제1 반도체 재료의 단부 부분들을 리세싱하는 단계; 및
상기 리세스들 내에 내부 스페이서들을 형성하는 단계
를 더 포함하는 것인, 방법.
실시예 7. 실시예 2에 있어서,
상기 제1 강유전성 커패시터를 형성하는 단계는:
상기 제1 게이트 구조물 위에 있고 상기 제1 게이트 구조물에 전기적으로 커플링되는 하부 전극을 형성하는 단계;
상기 하부 전극 위에 강유전성 막을 형성하는 단계; 및
상기 강유전성 막 위에 상부 전극을 형성하는 단계
를 포함하는 것인, 방법.
실시예 8. 실시예 2에 있어서,
상기 기판 위에 제2 핀을 형성하는 단계;
상기 제2 핀 내에 제2 소스/드레인 영역들을 형성하는 단계;
상기 제2 소스/드레인 영역들 사이의 상기 제2 핀 위에 제2 복수의 나노구조물들을 형성하는 단계 ― 상기 제1 복수의 나노구조물들은 상기 제2 반도체 재료의 제1 개수의 층들을 갖고, 상기 제2 복수의 나노구조물들은 상기 제2 반도체 재료의 제2 개수의 층들을 갖고, 상기 제1 개수는 상기 제2 개수와 상이함 ― ;
상기 제2 복수의 나노구조물들 주위에 제2 게이트 구조물을 형성하는 단계; 및
상기 제2 게이트 구조물 위에 있고 상기 제2 게이트 구조물에 전기적으로 커플링되는 제2 강유전성 커패시터를 형성하는 단계
를 더 포함하는, 방법.
실시예 9. 실시예 8에 있어서,
상기 제1 복수의 나노구조물들은 제1 폭을 갖도록 형성되고, 상기 제2 복수의 나노구조물들은 상기 제1 폭과 상이한 제2 폭을 갖도록 형성되는 것인, 방법.
실시예 10. 실시예 8에 있어서,
상기 제1 복수의 나노구조물들 내의 상기 제2 반도체 재료의 제1 층은 제1 높이를 갖고, 상기 제2 복수의 나노구조물들 내의 상기 제2 반도체 재료의 제2 층은 상기 제1 높이와 상이한 제2 높이를 갖는 것인, 방법.
실시예 11. 실시예 8에 있어서,
상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 격리 구조물을 형성하는 단계를 더 포함하고, 상기 기판으로부터 먼 상기 격리 구조물의 상부면은 상기 제1 강유전성 커패시터의 상부면과 동등한 높이인 것인, 방법.
실시예 12. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 돌출되는 제1 핀 및 제2 핀을 형성하는 단계 ― 상기 제1 핀은 상기 제2 핀과 평행함 ― ;
상기 제1 핀 위에 제1 복수의 나노구조물들을 형성하는 단계 ― 상기 제1 복수의 나노구조물들은 서로 분리되는 제1 반도체 재료의 제1 개수의 층들을 포함함 ― ;
상기 제2 핀 위에 제2 복수의 나노구조물들을 형성하는 단계 ― 상기 제2 복수의 나노구조물들은 서로 분리되는 상기 제1 반도체 재료의 제2 개수의 층들을 포함하고, 상기 제2 개수는 상기 제1 개수보다 작음 ― ;
상기 제1 복수의 나노구조물들의 양쪽 단부들 상에 제1 소스/드레인 영역들을 형성하는 단계;
상기 제2 복수의 나노구조물들의 양쪽 단부들 상에 제2 소스/드레인 영역들을 형성하는 단계;
상기 제1 복수의 나노구조물들 주위에 제1 게이트 구조물을 형성하는 단계; 및
상기 제2 복수의 나노구조물들 주위에 제2 게이트 구조물을 형성하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 13. 실시예 12에 있어서,
상기 제1 게이트 구조물 위에 있고 상기 제1 게이트 구조물에 전기적으로 커플링되는 제1 강유전성 커패시터를 형성하는 단계; 및
상기 제2 게이트 구조물 위에 있고 상기 제2 게이트 구조물에 전기적으로 커플링되는 제2 강유전성 커패시터를 형성하는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 14. 실시예 13에 있어서,
상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 격리 구조물을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 15. 실시예 12에 있어서,
상기 제2 복수의 나노구조물들을 형성하는 단계는:
상기 제2 핀 위에 층 스택을 형성하는 단계 ― 상기 층 스택은 상기 제1 반도체 재료 및 제2 반도체 재료의 교번 층들을 포함함 ― ;
상기 기판으로부터 먼 상기 층 스택의 상기 제1 반도체 재료의 최상 층을 제거하는 단계; 및
상기 제1 반도체 재료의 상기 최상 층의 제거 후에, 상기 제2 반도체 재료를 선택적으로 제거하는 단계 ― 상기 층 스택의 상기 제1 반도체 재료의 나머지 층들은 상기 제2 복수의 나노구조물들을 형성함 ―
를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 16. 실시예 15에 있어서,
상기 제1 반도체 재료의 최상 층을 제거하는 단계는:
상기 층 스택 위에 마스크 층을 형성하는 단계;
상기 층 스택의 상기 제1 반도체 재료의 상기 최상 층을 노출시키기 위해 상기 마스크 층을 리세싱하는 단계; 및
상기 제1 반도체 재료의 상기 노출된 최상 층을 제거하는 단계
를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 17. 반도체 디바이스에 있어서,
기판;
상기 기판 위의 제1 핀;
상기 제1 핀 위의 제1 복수의 나노구조물들 ― 상기 제1 복수의 나노구조물들은 제1 반도체 재료의 제1 개수의 층들을 포함함 ― ;
상기 제1 복수의 나노구조물들 주위의 제1 게이트 구조물;
상기 제1 핀에 인접한, 상기 기판 위의 제2 핀;
상기 제2 핀 위의 제2 복수의 나노구조물들 ― 상기 제2 복수의 나노구조물들은 상기 제1 반도체 재료의 제2 개수의 층들을 포함하고, 상기 제2 개수는 상기 제1 개수와 상이함 ― ;
상기 제1 복수의 나노구조물들 주위의 제1 게이트 구조물; 및
상기 제2 복수의 나노구조물들 주위의 제2 게이트 구조물
을 포함하는, 반도체 디바이스.
실시예 18. 실시예 17에 있어서,
상기 제1 게이트 구조물 위에 있고 상기 제1 게이트 구조물에 전기적으로 커플링되는 제1 강유전성 커패시터; 및
상기 제2 게이트 구조물 위에 있고 상기 제2 게이트 구조물에 전기적으로 커플링되는 제2 강유전성 커패시터
를 더 포함하는, 반도체 디바이스.
실시예 19. 실시예 18에 있어서,
상기 제1 복수의 나노구조물들은 제1 폭을 갖고 제1 개수의 열들로 배치되며, 상기 제2 복수의 나노구조물들은 상기 제1 폭과 상이한 제2 폭을 갖고 상기 제1 개수의 열들과 상이한 제2 개수의 열들로 배치되는 것인, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 제1 복수의 나노구조물들 내의 상기 제1 반도체 재료의 상기 제1 개수의 층들은 제1 두께를 갖고, 상기 제2 복수의 나노구조물들 내의 상기 제1 반도체 재료의 상기 제2 개수의 층들은 상기 제1 두께와 상이한 제2 두께를 갖는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 돌출되는 제1 핀을 형성하는 단계;
    상기 제1 핀 위에 제1 소스/드레인 영역들을 형성하는 단계;
    상기 제1 소스/드레인 영역들 사이의 상기 제1 핀 위에 제1 복수의 나노구조물들을 형성하는 단계 - 상기 제1 복수의 나노구조물들을 형성하는 단계는,
    상기 제1 핀 위에 제1 층 스택을 형성하는 단계 ― 상기 제1 층 스택은 제1 반도체 재료 및 제2 반도체 재료의 교번 층들을 포함함 ―;
    상기 제1 소스/드레인 영역들에는 상기 제1 복수의 나노구조물들이 없도록 상기 제1 층 스택 내에 개구들을 형성하는 단계;
    상기 제1 복수의 나노구조물들의 표면적을 조정하기 위하여 적어도 상기 제1 층 스택의 상기 제2 반도체 재료의 최상 층을 제거하는 단계 - 상기 제2 반도체 재료의 최상 층을 제거하는 단계는:
    상기 제1 층 스택 주위에 마스크 층을 형성하는 단계 ― 상기 마스크 층은 상기 기판으로부터 상기 제1 층 스택보다 더 멀리 연장됨 ―;
    적어도 상기 제1 층 스택의 상기 제2 반도체 재료의 최상 층을 노출시키도록 상기 마스크 층을 리세싱하는 단계; 및
    적어도 상기 제2 반도체 재료의 상기 노출된 최상 층을 제거하기 위하여 상기 제2 반도체 재료에 선택적인 에천트를 사용하여 에칭 프로세스를 수행하는 단계를 포함함 ―; 및
    적어도 상기 제2 반도체 재료의 최상 층을 제거한 후에, 상기 제1 층 스택의 제1 반도체 재료를 선택적으로 제거하는 단계 ― 상기 선택적 제거 후에, 상기 제1 층 스택의 상기 제2 반도체 재료가 잔존하여 상기 제1 복수의 나노구조물들을 형성함 ― 를 포함함 ―;
    상기 제1 복수의 나노구조물들 주위에 제1 게이트 구조물을 형성하는 단계; 및
    상기 제1 게이트 구조물 위에 있고 상기 제1 게이트 구조물에 전기적으로 커플링되는 제1 강유전성 커패시터를 형성하는 단계
    를 포함하고,
    상기 제1 게이트 구조물을 형성하는 단계는:
    상기 제1 복수의 나노구조물들 주위에 게이트 유전체 층을 형성하는 단계; 및
    게이트 전극을 형성하기 위하여 상기 게이트 유전체 층 주위에 전기적 도전성 재료를 형성하는 단계 ― 상기 게이트 전극은 상부 부분에서 제1 폭을 갖고, 상기 게이트 전극은 상기 제2 반도체 재료의 상기 제거된 최상 층의 제1 위치에서 제2 폭을 갖고, 상기 게이트 전극은 상기 제1 복수의 나노구조물들 사이의 제2 위치에서 제3 폭을 갖고, 상기 제1 폭은 상기 제2 폭보다 작고, 상기 제2 폭은 상기 제3 폭보다 큼 ―
    를 포함하는 것인, 방법.
  2. 제1항에 있어서,
    상기 제1 복수의 나노구조물들을 형성하는 단계는, 상기 개구들의 형성 후에 그리고 상기 선택적 제거 전에:
    상기 제1 반도체 재료 내에 리세스들을 형성하기 위하여 상기 제1 반도체 재료의 단부 부분들을 리세싱하는 단계; 및
    상기 리세스들 내에 내부 스페이서들을 형성하는 단계
    를 더 포함하는 것인, 방법.
  3. 제1항에 있어서,
    상기 제1 강유전성 커패시터를 형성하는 단계는:
    상기 제1 게이트 구조물 위에 있고 상기 제1 게이트 구조물에 전기적으로 커플링되는 하부 전극을 형성하는 단계;
    상기 하부 전극 위에 강유전성 막을 형성하는 단계; 및
    상기 강유전성 막 위에 상부 전극을 형성하는 단계
    를 포함하는 것인, 방법.
  4. 제1항에 있어서,
    상기 기판 위에 제2 핀을 형성하는 단계;
    상기 제2 핀 내에 제2 소스/드레인 영역들을 형성하는 단계;
    상기 제2 소스/드레인 영역들 사이의 상기 제2 핀 위에 제2 복수의 나노구조물들을 형성하는 단계 ― 상기 제1 복수의 나노구조물들은 상기 제2 반도체 재료의 제1 개수의 층들을 갖고, 상기 제2 복수의 나노구조물들은 상기 제2 반도체 재료의 제2 개수의 층들을 갖고, 상기 제1 개수는 상기 제2 개수와 상이함 ―;
    상기 제2 복수의 나노구조물들 주위에 제2 게이트 구조물을 형성하는 단계; 및
    상기 제2 게이트 구조물 위에 있고 상기 제2 게이트 구조물에 전기적으로 커플링되는 제2 강유전성 커패시터를 형성하는 단계
    를 더 포함하는, 방법.
  5. 제4항에 있어서,
    상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 격리 구조물을 형성하는 단계를 더 포함하고, 상기 기판으로부터 먼 상기 격리 구조물의 상부면은 상기 제1 강유전성 커패시터의 상부면과 동등한 높이인 것인, 방법.
  6. 제4항에 있어서,
    상기 제1 복수의 나노구조물들은 제4 폭을 갖도록 형성되고, 상기 제2 복수의 나노구조물들은 상기 제4 폭과 상이한 제5 폭을 갖도록 형성되는 것인, 방법.
  7. 제4항에 있어서,
    상기 제1 복수의 나노구조물들 내의 상기 제2 반도체 재료의 제1 층은 제1 높이를 갖고, 상기 제2 복수의 나노구조물들 내의 상기 제2 반도체 재료의 제2 층은 상기 제1 높이와 상이한 제2 높이를 갖는 것인, 방법.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 돌출되는 제1 핀 및 제2 핀을 형성하는 단계 ― 상기 제1 핀은 상기 제2 핀과 평행함 ―;
    상기 제1 핀 위에 제1 복수의 나노구조물들을 형성하는 단계 ― 상기 제1 복수의 나노구조물들은 서로 분리되는 제1 반도체 재료의 제1 개수의 층들을 포함함 ―;
    상기 제2 핀 위에 제2 복수의 나노구조물들을 형성하는 단계 ― 상기 제2 복수의 나노구조물들은 서로 분리되는 상기 제1 반도체 재료의 제2 개수의 층들을 포함하고, 상기 제2 개수는 상기 제1 개수보다 작음 ― 상기 제2 복수의 나노구조물들을 형성하는 단계는,
    상기 제2 핀 위에 층 스택을 형성하는 단계 ― 상기 층 스택은 상기 제1 반도체 재료 및 제2 반도체 재료의 교번 층들을 포함함 ―;
    상기 층 스택 내에 개구들을 형성하는 단계;
    상기 기판으로부터 먼 상기 층 스택의 상기 제1 반도체 재료의 최상 층을 제거하는 단계 - 상기 제1 반도체 재료의 최상 층을 제거하는 단계는:
    상기 층 스택 위에 마스크 층을 형성하는 단계;
    상기 층 스택의 상기 제1 반도체 재료의 최상 층을 노출시키기 위해 상기 마스크 층을 리세싱하는 단계; 및
    상기 제1 반도체 재료의 상기 노출된 최상 층을 제거하는 단계를 포함함 -; 및
    상기 제1 반도체 재료의 최상 층을 제거한 후에, 상기 제2 반도체 재료를 선택적으로 제거하는 단계 ― 상기 층 스택의 상기 제1 반도체 재료의 잔여 층들은 상기 제2 복수의 나노구조물들을 형성함 ―를 포함함 -;
    상기 제1 복수의 나노구조물들의 양쪽 단부들 상에 제1 소스/드레인 영역들을 형성하는 단계;
    상기 제2 복수의 나노구조물들의 양쪽 단부들 상에 제2 소스/드레인 영역들을 형성하는 단계 - 상기 제2 소스/드레인 영역들에는 상기 제2 복수의 나노구조물들이 없음 -;
    상기 제1 복수의 나노구조물들 주위에 제1 게이트 구조물을 형성하는 단계; 및
    상기 제2 복수의 나노구조물들 주위에 제2 게이트 구조물을 형성하는 단계
    를 포함하고,
    상기 제2 게이트 구조물을 형성하는 단계는:
    상기 제2 복수의 나노구조물들 주위에 게이트 유전체 층을 형성하는 단계; 및
    게이트 전극을 형성하기 위하여 상기 게이트 유전체 층 주위에 전기적 도전성 재료를 형성하는 단계 ― 상기 게이트 전극은 상부 부분에서 제1 폭을 갖고, 상기 게이트 전극은 상기 제1 반도체 재료의 상기 제거된 최상 층의 제1 위치에서 제2 폭을 갖고, 상기 게이트 전극은 상기 제2 복수의 나노구조물들 사이의 제2 위치에서 제3 폭을 갖고, 상기 제1 폭은 상기 제2 폭보다 작고, 상기 제2 폭은 상기 제3 폭보다 큼 ―
    를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  9. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위의 제1 핀;
    상기 제1 핀 위의 제1 복수의 나노구조물들 ― 상기 제1 복수의 나노구조물들은 제1 반도체 재료의 제1 개수의 층들을 포함함 ― ;
    상기 제1 복수의 나노구조물들 주위의 제1 게이트 구조물;
    상기 제1 핀에 인접한, 상기 기판 위의 제2 핀;
    상기 제2 핀 위의 제2 복수의 나노구조물들 ― 상기 제2 복수의 나노구조물들은 상기 제1 반도체 재료의 제2 개수의 층들을 포함하고, 상기 제2 개수는 상기 제1 개수와 상이함 ― ;
    상기 제2 복수의 나노구조물들 주위의 제2 게이트 구조물; 및
    상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 각각의 양측 상에 형성된 소스/드레인 영역들 - 상기 소스/드레인 영역들에는 상기 제1 복수의 나노구조물들 및 상기 제2 복수의 나노구조물들이 없음 -
    을 포함하고,
    상기 제2 게이트 구조물은:
    상기 제2 복수의 나노구조물들 주위에 형성된 게이트 유전체 층; 및
    상기 게이트 유전체 층 주위에 형성된 게이트 전극 ― 상기 게이트 전극은 상부 부분에서 제1 폭을 갖고, 상기 게이트 전극은 상기 제2 복수의 나노구조물들 중 최상부 나노구조물에 근접한 제1 위치에서 제2 폭을 갖고, 상기 게이트 전극은 상기 제2 복수의 나노구조물들 사이의 제2 위치에서 제3 폭을 갖고, 상기 제1 폭은 상기 제2 폭보다 작고, 상기 제2 폭은 상기 제3 폭보다 큼 ―
    을 포함하는 것인, 반도체 디바이스.
  10. 제9항에 있어서,
    상기 제1 게이트 구조물 위에 있고 상기 제1 게이트 구조물에 전기적으로 커플링되는 제1 강유전성 커패시터; 및
    상기 제2 게이트 구조물 위에 있고 상기 제2 게이트 구조물에 전기적으로 커플링되는 제2 강유전성 커패시터
    를 더 포함하는, 반도체 디바이스.
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