KR102465536B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 복수의 반도체층들 및 복수의 희생층들을 교대로 적층하는 단계, 상기 복수의 희생층들의 일부 제거하는 단계, 상기 복수의 희생층들의 일부가 제거된 영역들에 스페이서들을 형성하는 단계, 및 상기 복수의 희생층들을 게이트 전극으로 치환하는 단계를 포함할 수 있다. 각각의 희생층은 상기 반도체층들에 인접한 제1 영역 및 상기 제1 영역 사이에 위치하며 상기 제1 영역과 다른 조성을 갖는 제2 영역을 포함하는 반도체 장치의 제조 방법.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 소자의 스케일 다운에 유리하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 성능 편차가 개선된 반도체 장치의 제조 방법을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 복수의 반도체층들 및 복수의 희생층들을 교대로 적층하는 단계, 상기 복수의 희생층들의 일부를 제거하는 단계, 상기 복수의 희생층들의 일부가 제거된 영역들에 스페이서들을 형성하는 단계, 및 상기 복수의 희생층들을 게이트 전극으로 치환하는 단계를 포함할 수 있다. 각각의 희생층은 상기 반도체층들에 인접한 제1 영역 및 상기 제1 영역 사이에 위치하며 상기 제1 영역과 다른 조성을 가지는 제2 영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 복수의 희생층 및 복수의 반도체층을 교대로 적층하여 핀 구조체를 형성하는 단계 - 상기 희생층 각각은 상기 반도체층에 인접하는 제1 영역과 상기 제1 영역과 다른 조성을 가지는 제2 영역을 포함함, 상기 핀 구조체와 교차하는 더미 게이트 및 상기 더미 게이트의 양 측벽에 제1 스페이서들을 형성하는 단계, 상기 더미 게이트 및 상기 제1 스페이서들을 식각 마스크로 이용하여 복수의 나노 시트를 형성하는 단계, 상기 복수의 희생층의 일부를 측면 식각하여 스페이서 공간을 형성하는 단계, 상기 스페이서 공간에 제2 스페이서를 형성하는 단계, 상기 복수의 나노 시트에 연결되는 소스/드레인 영역을 형성하는 단계, 및 상기 더미 게이트 패턴을 제거하고, 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 따르면, 내부 스페이서의 형태와 나노 시트 사이의 게이트 전극의 형태를 균일하게 형성하고, 게이트 길이의 산포를 줄임으로써, 반도체 장치의 성능 편차를 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 일부분을 나타낸 사시도이다.
도 2는 도 1에 도시한 반도체 장치의 Ⅰ-Ⅰ' 방향의 단면을 도시한 단면도이다.
도 3은 도 2에 도시한 반도체 장치의 A 영역을 확대 도시한 도이다.
도 4는 도 1에 도시한 반도체 장치의 Ⅱ-Ⅱ' 방향의 단면을 도시한 단면도이다.
도 5는 도 1에 도시한 반도체 장치의 Ⅲ-Ⅲ' 방향의 단면을 도시한 단면도이다.
도 6 내지 도 26은 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 일부분을 나타낸 사시도이다. 도 2는 도 1에 도시한 반도체 장치의 Ⅰ-Ⅰ' 방향의 단면을 도시한 단면도이다. 한편, 도 3은 도 2에 도시한 메모리 장치의 A 영역을 확대 도시한 도이다. 도 4는 도 1에 도시한 메모리 장치의 Ⅱ-Ⅱ' 방향의 단면을 도시한 단면도이다. 도 5는 도 1에 도시한 반도체 장치의 Ⅲ-Ⅲ' 방향의 단면을 도시한 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)는, 기판(101), 분리 절연층(103), 소스/드레인 영역(105), 게이트 절연막(110), 게이트 전극(130), 제1 스페이서(140), 보호층(150)을 포함할 수 있다.
기판(101)은 돌출된 영역을 포함할 수 있고, 상기 돌출된 영역 상에 소스/드레인 영역들(105)이 배치될 수 있다. 분리 절연층(103)은 기판(101)의 상기 돌출된 영역의 측면을 덮도록 기판(101) 상에 배치될 수 있다. 분리 절연층(103)의 상면은 기판(101)의 돌출된 영역의 상면과 공면을 형성할 수 있다.
게이트 전극(130)은 소스/드레인 영역(105) 사이에 배치되고, 기판(101) 상에서 일 방향(Y축 방향)으로 연장될 수 있다. 소스/드레인 영역들(105) 사이에는 채널 영역들이 배치될 수 있고, 상기 채널 영역들을 둘러싸는 형태로 게이트 전극(130)이 형성될 수 있다. 게이트 전극(130)은 분리 절연층(103) 상에도 형성될 수 있다.
게이트 전극(130)의 양 측면에는 게이트 전극(130)과 동일한 방향으로 연장되는 제1 스페이서들(140)이 배치될 수 있다. 제1 스페이서(140)는 외부 스페이서로 명명될 수 있다.
게이트 절연막(110)은 게이트 전극(130)과 상기 채널 영역 사이 및 게이트 전극(130)과 제1 스페이서(140) 사이에 배치될 수 있다. 또한, 게이트 전극(130)과 분리 절연층(103) 사이에도 게이트 절연막(110)이 배치될 수 있다.
게이트 전극(130) 상에는 게이트 전극을 보호하는 보호층(150)이 배치될 수 있다. 한편, 분리 절연층(103) 상에는 층간 절연층(170)이 배치되어 게이트 전극(130)과 소스/드레인 영역(105) 등을 둘러쌀 수 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)는 기판(101)의 상면에 수직하는 방향(Z축 방향)을 따라 서로 분리되도록 배치되는 복수의 나노 시트(120), 복수의 나노 시트(120)에 의해 서로 연결되는 소스/드레인 영역들(105) 및 소스/드레인 영역들(105) 사이에 배치된 게이트 전극(130) 등을 포함할 수 있다.
게이트 전극(130)은 복수의 나노 시트(120)를 둘러싸도록 형성되며, 게이트 전극(130)과 복수의 나노 시트(120) 사이에는 게이트 절연막(110)이 배치될 수 있다. 복수의 나노 시트(120) 사이의 공간은 게이트 절연막(110) 및 게이트 전극(130)으로 채워질 수 있다. 복수의 나노 시트(120)의 개수와 배치는, 도 2에 도시한 바에 한정되는 것은 아니며, 다양하게 변형될 수 있다.
복수의 나노 시트(120)는 채널 영역(CH)을 제공할 수 있다. 게이트 전극(130)에 반도체 장치(100)의 문턱 전압 이상의 전압이 인가되면, 복수의 나노 시트(120)의 적어도 일부에 공핍 영역(depletion region)이 형성되어 소스/드레인 영역(105) 사이에서 전류가 흐를 수 있다.
게이트 전극(130)은 일함수 금속층 및 게이트 금속층을 포함할 수 있다. 상기 일함수 금속층과 게이트 절연막(110) 사이에는 배리어 금속층이 더 마련될 수 있다. 반도체 장치(100)의 문턱 전압은 상기 일함수 금속층에 포함된 물질에 의해 결정될 수 있다. 또한, 반도체 장치(100)의 문턱 전압은 게이트 절연막(110)에 포함된 물질에 의해 결정될 수 있다.
본 발명의 실시예에 따른 반도체 장치(100)에서 게이트 길이(Lg)는 이웃하는 나노 시트들(120) 사이의 간격(TN)보다 클 수 있으나, 이에 한정되지 않는다. 게이트 길이(Lg)는 나노 시트(120)가 연장되는 제1 방향(X축 방향)에서 제2 스페이서(142) 사이의 간격으로 정의될 수도 있다. 제2 스페이서(142)의 일측은 게이트 전극(130)을 향하여 볼록한 형상을 가질 수 있다. 제2 스페이서(142)는 내부 스페이서로 명명될 수 있다.
도 3을 참조하면, 게이트 절연막(110)은 복수의 층을 포함할 수 있으며, 일 실시예로, 게이트 절연막(110)은 제1 및 제2 절연막(111, 112)을 포함할 수 있다. 제1 및 제2 절연막(111, 112)은 서로 다른 유전율을 가질 수 있으며, 제2 절연막(112)의 유전율이 제1 절연막(111)의 유전율보다 더 클 수 있다. 이 경우, 제2 절연막(112)이 제1 절연막(111)보다 게이트 전극(130)에 더 가깝게 배치될 수 있다. 즉, 제1 절연막(111)이 제2 절연막(112)보다 채널 영역(CH)에 더 가깝게 배치될 수 있다. 한편, 상대적으로 더 높은 유전율을 갖는 제2 절연막(112)은 제1 절연막(111)보다 큰 두께를 가질 수 있다.
상대적으로 높은 유전율을 갖는 제2 절연막(112)은 고유전율 유전 물질을 포함할 수 있다. 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 및 이들의 조합 중 어느 하나일 수 있다.
나노 시트들(120) 사이에는 게이트 전극(130)에 포함되는 복수의 금속층들 모두가 배치될 수 있다. 게이트 절연막(110)에 인접하여 배리어 금속층(131)이 배치되고, 배리어 금속층(131) 상에 일함수 금속층(132)가 배치되고, 일함수 금속층(132) 상에 게이트 금속층(133)이 배치될 수 있다. 일 실시예에서, 나노 시트들(120) 사이의 공간이 게이트 절연막(110), 배리어 금속층(131) 및 일함수 금속층(132)만으로 채워질 수 있다.
배리어 금속층(131)은 TiN, TaN, TaSiN, TiSiN 등의 금속 질화물을 포함할 수 있다. 일함수 금속층(132)은 반도체 장치(100)의 문턱 전압을 결정할 수 있다. 일 실시예에서, 일함수 금속층(132)은 서로 적층된 제1 금속층 및 제2 금속층을 포함할 수 있으며, 상기 제1 금속층과 상기 제2 금속층은 서로 다른 물질을 포함할 수 있다.
일함수 금속층(132)에 포함되는 물질은, 반도체 장치(100)가 N형 반도체 장치인지 또는 P형 반도체 장치인지에 따라 달라질 수 있다. 반도체 장치(100)가 N형 반도체 장치인 경우, 일함수 금속층(132)은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄 및 이러한 금속을 포함하는 금속 카바이드를 포함할 수 있다. 반도체 장치(100)가 P형 반도체 장치인 경우, 일함수 금속층(132)은 루테늄, 팔라듐, 플래티늄, 코발트, 니켈 및 이들의 산화물을 포함할 수 있다. 다만, 일함수 금속층(132)을 형성하는 물질은 상기 물질 이외에도 다양하게 변형될 수 있다.
게이트 금속층(134) 텅스텐 등의 금속 물질로 형성될 수 있다.
제2 스페이서(142)는 게이트 전극(130)을 바라보는 측면은 볼록한 형상을 가질 수 있다. 즉, 게이트 절연막(110)과 접하는 제2 스페이서(142)의 측면은 볼록한 형상을 가질 수 있다. 제2 스페이서(142)의 돌출된 높이(D)는 2nm이하일 수 있다. 더욱 바람직하게, 제2 스페이서(142)의 돌출된 높이(D)는 1.0nm이하일 수 있다.
제2 스페이서(142)의 돌출된 높이(D)가 작을수록, 제2 스페이서(142)의 두께의 산포(variation)가 개선되는 것과 더불어, 게이트 길이(Lg, 도 2 참조)의 산포(variation)도 감소할 수 있다. 게이트 길이(Lg)가 작을수록 게이트 길이(Lg)의 산포로 인한 반도체 장치(100)의 성능 편차가 심할 수 있기 때문에, 제2 스페이서(142)의 돌출된 높이(D)를 일정 수준 이하로 조절하는 것이 필요하다.
도 4를 참조하면, 기판(101) 상에 복수의 나노 시트(120)가 배치될 수 있다. 복수의 나노 시트(120)는 기판(101)과 분리될 수 있다. 복수의 나노 시트(120) 사이에는 게이트 절연막(110) 및 게이트 전극(130)이 배치되어 복수의 나노 시트(120)를 서로 분리할 수 있다. 복수의 나노 시트(120)는 게이트 절연막(110) 및 게이트 전극(130)에 둘러싸일 수 있다.
도 4에서 복수의 나노 시트(120)의 코너들은 각진 형상으로 도시되어 있으나, 이에 한정되지 않는다. 복수의 나노 시트(120)의 코너들은 둥근 형상을 가질 수 있다.
도 5는 도 1에 도시한 메모리 장치의 Ⅲ-Ⅲ' 방향의 단면을 도시한 단면도이다.
도 5를 참조하면, 제1 스페이서(140) 및 제2 스페이서(142)에 의해 복수의 나노 시트(120)가 둘러싸일 수 있다.
복수의 나노 시트(120) 사이에는 제2 스페이서(142)가 배치될 수 있다. 기판(101)의 돌출된 영역과 최하부의 나노 시트(120) 사이에도 제2 스페이서(142)가 배치될 수 있다. 제1 스페이서(140)은 분리 절연층(103) 상에 배치되고, 제1 스페이서(140)가 복수의 나노 시트(120) 및 제2 스페이서(142)를 둘러싸고 있는 형태일 수 있다.
도 6 내지 도 26은 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
우선 도 6을 참조하면, 기판(101) 상에 복수의 반도체층(120S)과 복수의 희생층(160S)이 교대로 적층된 적층 구조체가 형성될 수 있다.
기판(101) 상에 희생층(160S)이 먼저 형성되고, 희생층(160S) 상에 반도체층(120S)가 형성될 수 있다. 다시 반도체층(120S) 상에 희생층(160S)가 형성될 수 있다. 이러한 공정을 수회 반복하여 반도체층(120S)가 최상부에 배치된 적층 구조체가 형성될 수 있다. 도 6에 도시된 상기 적층 구조체는 3개의 희생층(160S)과 3개의 반도체층(120S)을 포함할 수 있다. 다만, 도 6에 도시된 바에 한정되는 것이 아니며, 희생층(160S)와 반도체층(120S)의 적층 개수는 다양하게 변형될 수 있다.
기판(101)은 복수의 반도체층(120S)은 반도체 물질을 포함할 수 있으며, 복수의 희생층(160S)은 복수의 반도체층(120S)과 식각 선택성을 갖는 물질로 이루어질 수 있다. 일 실시예로, 복수의 반도체층(120S)은 실리콘(Si)을 포함할 수 있으며, 복수의 희생층(160S)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
복수의 반도체층(120S)과 복수의 희생층(160S) 각각의 두께는 실시예에 따라 다양하게 변형될 수 있다. 복수의 반도체층(120S) 각각의 두께는 수 내지 수십 nm 일 수 있다. 한편, 복수의 희생층(160S) 각각의 두께는 복수의 반도체층(120S) 각각의 두께보다 클 수 있다. 예를 들어, 각 반도체층(120S)의 두께는 9nm이고, 각 희생층(160S)의 두께는 12nm일 수 있다. 복수의 희생층(160S)은 추후 공정에서 제거될 수 있으며, 복수의 희생층(160S)이 제거된 공간에는 게이트 절연막(110) 및 게이트 전극(130)이 배치될 수 있다. 따라서, 복수의 희생층(160S)의 두께는, 도 1의 반도체 장치(100)에서 채널 영역(CH)을 제공하는 복수의 나노 시트(120) 사이의 간격과 실질적으로 동일할 수 있다.
도 7은 도 6의 B 영역을 확대한 도면이다. 도 8a 내지 도 8e는 희생층(120)의 조성을 나타내는 도면들이다.
도 7을 참조하면, 이웃하는 반도체층(120)의 사이에 배치된 희생층(120)은 조성이 다른 영역들을 포함할 수 있다. 즉, 희생층(120)은 반도체층(120)에 접하는 상부 영역(160t) 및 하부 영역(160b), 그리고 상부 영역(160t)와 하부 영역(160b) 사이에 배치된 중간 영역(160m)을 포함하고, 상부 영역(160t)와 하부 영역(160b)의 조성과 중간 영역(160m)의 조성이 다르게 형성될 수 있다. 후속 공정에서 희생층(120)을 측면 식각할 때, 반도체층(120)에 접하는 영역에서 희생층(120)의 식각률이 낮다. 이를 보완하기 위해, 본 발명에서는 반도체층(120)에 접하는 상부 영역(160t)와 하부 영역(160b)의 식각률이 중간 영역(160m)에 비해 증가될 수 있도록 상부 영역(160t) 및 하부 영역(160b)의 조성을 다르게 형성한다.
상부 영역(160t) 및 하부 영역(160b)의 두께는 중간 영역(160m)의 두께보다 작을 수 있다. 예를 들어, 희생층(160S)의 두께가 12 nm인 경우, 상부 영역(160t)의 두께 및 하부 영역(160b)의 두께는 각각 2 nm이고, 중간 영역(160m)의 두께는 8 nm일 수 있다.
도 8a 내지 도 8e는 7에 도시된 영역을 기준으로 희생층(160S)의 조성을 나타내는 도면들이다.
본 발명의 실시예에서, 반도체층(160)은 실리콘(Si)으로 이루어지고, 희생층(120)은 실리콘-게르마늄(SiGe) 화합물로 이루어질 수 있다. 희생층(120)의 상부 영역(160t)와 하부 영역(160b)는 중간 영역(160m)을 기준으로 실질적으로 대칭을 이룰 수 있다. 그러므로, 이하에서 상부 영역(160t)을 중심으로 설명하지만, 이러한 설명은 하부 영역(160b)에도 동일하거나 유사하게 적용될 수 있다.
도 8a를 참조하면, 상부 영역(160t)의 게르마늄 조성(Ge2)이 중간 영역(160m)의 게르마늄 조성(Ge1)보다 높게 형성될 수 있다. 상부 영역(160t)의 게르마늄 조성(Ge2)이 중간 영역(160m)의 게르마늄 조성(Ge1)보다 5~10% 높게 형성될 수 있다. 예를 들어, 중간 영역(160m)은 23~25 at%의 Ge을 포함하고, 상부 영역(160t)은 33~35 at%의 Ge를 포함할 수 있다.
도 8b를 참조하면, 일 실시예에서, 상부 영역(160t) 내에서 게르마늄의 조성(Ge2)은 일정하고, 중간 영역(160m)의 게르마늄 조성은 중간 영역(160m')의 중심부로 갈수록 감소할 수 있다. 상부 영역(160t)의 게르마늄 조성(Ge1)은 33~35 at%이고, 상기 중심부의 게르마늄 조성(Ge1)은 23~25 at%일 수 있다.
도 8c를 참조하면, 일 실시예에서, 상부 영역(160t)과 중간 영역(160m) 사이에 배치되는 상부 경계 영역(160ti) 및 하부 영역(160b)과 중간 영역(160m) 사이에 배치되는 하부 경계 영역(160bi)을 포함하며, 상부 경계 영역(160ti) 및 하부 경계 영역(160bi)은 중간 영역(160m)에 가까워질수록 감소하는 게르마늄 조성을 가질 수 있다. 상부 영역(160t)의 게르마늄 조성(Ge1)은 33~35 at%이고, 중간 영역(160m)의 게르마늄 조성은 23~25 at%일 수 있다.
도 8d를 참조하면, 일 실시예에서, 상부 영역(160t')은 중간 영역(160m)에 가까워질수록 감소하는 게르마늄 조성을 가지고, 중간 영역(160m)은 일정한 게르마늄 조성을 가질 수 있다. 상부 영역(160t')은 반도체층(120S)와 접하는 계면에서 가장 높은 조성(Ge2)을 가지고, 중간 영역(160m)과 접하는 계면에서 가장 낮은 조성(Ge1)을 가질 수 있다.
도 8e를 참조하면, 일 실시예에서, 상부 영역(160t)은 높은 게르마늄의 조성을 가지고, 더불어, 불순물로 도핑된 영역일 수 있다. 불순물이 추가적으로 도핑됨으로써, 상부 영역(160t)의 식각률이 더 증가될 수 있다.
다음으로 도 9 내지 도 11을 참조하면, 복수의 반도체층(120S)과 복수의 희생층(160S)의 일부 영역을 제거하여 핀 구조체(F)를 형성할 수 있다.
도 10 및 도 11은, 도 9의 I-I' 방향 단면 및 Ⅱ-Ⅱ' 방향 단면을 도시한 단면도일 수 있다.
도 9 내지 도 11을 함께 참조하면, 복수의 반도체층(120S) 및 복수의 희생층(160S)이 적층된 기판(101) 상에 마스크 패턴을 형성하고, 이방성 식각 공정을 수행함으로써, 핀 구조체(F)가 형성될 수 있다.
핀 구조체(F)는 서로 교대로 적층되는 복수의 반도체 패턴층(120F)과 복수의 희생 패턴층(160F)을 포함할 수 있다.
핀 구조체(F)를 형성하는 공정에서, 기판(101)의 상면으로부터 적어도 일부가 제거되어, 기판(101)에 돌출된 영역이 형성될 수 있다. 기판(101)의 상기 돌출된 영역은 반도체 패턴층(120F)과 복수의 희생 패턴층(160F)과 함께 핀 구조체(F)를 구성하는 것으로 이해될 수 있다. 기판(101)의 일부가 제거된 영역에는 분리 절연층(103)이 배치될 수 있다. 분리 절연층(103)은 기판(101)의 상기 돌출된 영역의 적어도 일부 측면을 덮을 수 있다. 분리 절연층(130)의 상면은 기판(101)의 상면보다 낮게 형성될 수 있다. 보다 상세히, 분리 절연층(103)의 상면은 기판(101)의 상기 돌출된 영역의 상면보다 낮게 형성될 수 있다.
핀 구조체(F)는 기판(101) 상에서 특정 방향, 예를 들어 X축 방향으로 연장될 수 있다. 기판(101) 상에는 서로 이격된 복수의 핀 구조체(F)가 형성될 수 있다. Y축 방향에서 핀 구조체(F)의 폭과 간격은 수 내지 수십 nm일 수 있다.
도 12 내지 도 14를 참조하면, 핀 구조체(F) 상에 더미 게이트(130a) 및 더미 게이트(130a)의 양 측벽에 제1 스페이서(140)가 형성될 수 있다.
도 13 및 도 14는 도 12의 I-I' 방향 단면 및 Ⅱ-Ⅱ' 방향 단면을 나타낸 도면일 수 있다.
더미 게이트(130a) 상에 캡핑층이 더 형성될 수 있으며, 더미 게이트(130a)와 최상부의 반도체층(120F) 사이에 식각 정지층이 더 배치될 수 있다.
더미 게이트(130a)와 제1 스페이서(140)는 핀 구조체(F)와 교차하며 특정 방향, 예를 들어 Y축 방향으로 연장될 수 있다. 더미 게이트(130a)와 제1 스페이서(140)는 핀 구조체(F)를 타고 넘어가는 형상을 가질 수 있다. 더미 게이트(130a)는 폴리 실리콘 등으로 형성될 수 있으며, 제1 스페이서(140)는 실리콘 산질화물, 실리콘 질화물, SiOCN, SiBCN 등의 절연 물질로 형성될 수 있다.
더미 게이트(130a)는 이후 게이트 리플레이스먼트(replacement) 공정에서 게이트 전극(130, 도 2 참조)으로 치환될 수 있다. 따라서, 게이트 전극(130)의 게이트 길이는 더미 게이트(130a)의 일 방향(X축 방향)의 폭과 실질적으로 같을 수 있다.
다음으로 도 15 및 도 16을 참조하면, 더미 게이트(130a)와 제1 스페이서(140)를 식각 마스크로 이용한 이방성 식각 공정을 수행하여, 복수의 나노 시트(120)가 형성될 수 있다.
도 16은 도 15의 I-I' 방향 단면을 나타낸 도면일 수 있다.
상기 이방성 식각 공정에 의해 더미 게이트(130a)와 제1 스페이서(140)의 외측에서 핀 구조체(F)의 일부가 제거되고, 더미 게이트(130a)와 제1 스페이서(140)의 아래에 복수의 나노 시트(120)가 형성될 수 있다. 더불어, 복수의 나노 시트(120) 사이에는 복수의 희생 시트(160)가 형성될 수 있다.
복수의 나노 시트(120) 및 복수의 희생 시트(160)은 더미 게이트(130a) 및 제1 스페이서(140)에 의해 둘러싸일 수 있다.
한편, 도 15 및 도 16에 도시한 바와 같이, 더미 게이트(130a)와 제1 스페이서(140)의 외측에서 기판(101)의 상면 일부가 노출될 수 있다. 기판(101)의 상면의 일부가 리세스될 수 있다(도 16 참조). 외부로 노출된 기판(101)의 상면은, 후속의 선택적 에피택셜 성장(SEG) 공정을 이용하여 소스/드레인 영역(105)을 형성하는 데에 이용될 수 있다.
도 17 및 도 18을 참조하면, 제1 스페이서(140)의 측면에서 노출되는 복수의 희생 시트(160)의 일부가 제거되어 스페이서 공간(S)이 형성될 수 있다.
도 18은 도 17의 I-I' 방향 단면을 나타낸 도면일 수 있다.
도 17 및 도 18에 도시된 바와 같이, 스페이서 공간(S)을 형성하기 위해 복수의 희생 시트(160)의 일부가 측면 식각될 수 있다. 상기 측면 식각은 예를 들어, 습식 식각 공정에 의해 이루어질 수 있다. 앞서 설명한 바와 같이, 희생 시트(160)는 나노 시트(120)와 다른 물질을 포함할 수 있고, 나노 시트(120)에 포함되는 물질과 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 나노 시트(120)는 실리콘(Si)을 포함할 수 있으며, 희생 시트(160)는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 나노 시트들(120)의 식각을 최소화하면서 희생 시트들(160)의 노출된 부분을 선택적으로 제거하기 위하여 실리콘에 대한 실리콘 게르마늄의 선택적 식각률이 큰 식각액이 사용될 수 있다. 예를 들면, 과산화수소(H2O2), 불화수소산(HF) 및 초산(CH3COOH)을 포함하는 식각액, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 식각액, 과초산(peracetic acid)을 포함하는 식각액, 또는 이들의 조합을 이용할 수 있다.
상기 측면 식각에 의해 복수의 희생 시트(160)의 측면은 오목한 형상을 가질 수 있다. 본 발명의 실시예에서 나노 시트(120)에 접하는 희생 시트(120)의 상부 영역 및 하부 영역의 조성을 다르게 형성함으로써, 상기 오목한 형상의 깊이(D)는 2nm이하, 더욱 바람직하게 1nm이하로 형성될 수 있다.
본 발명의 실시예에서 상기 오목한 형상의 깊이(D)를 감소함으로써, 스페이서 공간(S) 내에 형성되는 제2 스페이서의 형태의 불균일성이 개선될 수 있고, 후속에 게이트 리플레이스먼트 공정에 의해 형성되는 게이트 전극의 길이의 산포(variation) 및 게이트 전극의 형태의 불균일성이 개선될 수 있다.
다음으로, 도 19 및 도 20을 참조하면, 스페이서 공간(S) 내에 절연물질을 채워 넣어 제2 스페이서(142)를 형성할 수 있다.
도 20은 도 19의 I-I' 방향 단면을 나타낸 도면일 수 있다.
스페이서 공간(S)이 채워지도록 기판(101) 상에 절연물질을 증착한 다음, 이방성 식각 공정에 의해 스페이서 공간(S) 이외의 영역에 증착된 상기 절연 물질을 제거함으로써, 제2 스페이서(142)가 형성될 수 있다.
제2 스페이서(142)는 제1 스페이서(140)와 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 제1 및 제2 스페이서(140, 142)는 실리콘 산질화물, 실리콘 질화물, SiOCN, SiBCN 등을 포함할 수 있다.
도 21 및 도 22를 참조하면, 선택적 에피택시 성장(Selective Epitaxial Growth, SEG)을 이용하여 기판(101)의 상면으로부터 소스/드레인 영역(105)을 형성할 수 있다.
도 22은 도 21의 I-I' 방향 단면을 나타낸 도면일 수 있다.
소스/드레인 영역(105)의 하부 일부 영역은 소정의 불순물로 도핑된 반도체 물질을 포함할 수 있다. 소스/드레인 영역(105)의 두께는 다양하게 변형될 수 있다. 도 21 및 도 22에서는 소스/드레인 영역(105)의 상면이 최상부에 위치한 나노 시트(120)보다 높게 형성되는 것으로 도시하였으나, 이와 달리 소스/드레인 영역(105)의 상면이 최상부에 위치한 나노 시트(120)의 상면과 공면(co-planar)을 형성할 수도 있다.
도 23 및 도 24를 참조하면, 층간 절연층(170)이 형성될 수 있다. 층간 절연층(170)은 스페이서(140)의 외측에 형성되어 소스/드레인 영역(105)을 덮을 수 있다.
도 24은 도 23의 I-I' 방향 단면을 나타낸 도면일 수 있다.
일 실시예에서, 층간 절연층(170) 중 일부는 소스/드레인 영역(105)을 형성하기 이전의 공정에서 형성될 수 있다. 이 경우, 소스/드레인 영역(105)은 상기 층간 절연층 사이의 공간에서 성장될 수 있다.
다음으로, 도 25 및 도 26을 참조하면, 더미 게이트(130a) 및 희생 시트(120)가 제거될 수 있다.
도 26은 도 25의 I-I' 방향 단면을 나타낸 도면일 수 있다.
더미 게이트(130a)와 제1 스페이서(140) 및 소스/드레인 영역(105) 사이의 식각 선택비를 이용하여 더미 게이트(130a)만을 선택적으로 제거할 수 있다. 더미 게이트(130a)가 제거됨으로써 제1 스페이서(140) 사이의 공간에서 복수의 나노 시트(120) 및 희생 시트(160)이 외부로 노출될 수 있다.
그리고, 희생 시트(160)을 제거하여 수평 개구부(H)를 형성할 수 있다. 앞서 설명한 바와 같이 희생 시트(160)는 나노 시트(120)와 다른 물질, 예를 들어 나노 시트(120)에 포함되는 물질과 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 나노 시트(120)는 반도체 장치(100)의 채널 영역을 제공하기 위한 반도체 물질, 예를 들어 실리콘(Si)을 포함할 수 있으며, 희생 시트(160)는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 희생 시트(160)를 선택적으로 제거하기 위하여 실리콘에 비해 실리콘 게르마늄의 식각률이 큰 식각액을 사용할 수 있다. 예를 들면, 과산화수소(H2O2), 불화수소산(HF) 및 초산(CH3COOH)을 포함하는 식각액, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 식각액, 과초산(peracetic acid)을 포함하는 식각액, 또는 이들의 조합을 이용할 수 있다.
희생층(160)이 제거되면, 나노 시트(120)는 서로 분리될 수 있다. 도 26을 참조하면, 나노 시트(120)는 Z축 방향에서 서로 분리되며, 나노 시트(120) 사이의 간격(TN)은 제1 스페이서(140) 사이의 간격(WD)보다 작을 수 있다.
다시, 도 1 내지 도 5를 참조하면, 게이트 절연막(110) 및 게이트 전극(130)이 형성될 수 있다.
게이트 절연막(110)은 제1 스페이서(140)의 내측 및 나노 시트(120) 사이의 수평 개구부(H)에 배치될 수 있다. 일 실시예에서, 게이트 절연막(110)은 Y축 및 Z축 방향에서 나노 시트(120)를 둘러싸도록 배치될 수 있다. 게이트 절연막(110)은, 서로 다른 유전율을 갖는 제1 및 제2 절연막을 포함할 수 있다. 상기 제1 절연막은 상기 제2 절연막보다 제1 스페이서(140) 및 나노 시트(120)에 가깝게 배치될 수 있다. 게이트 절연막(110)은 ALD 또는 CVD 등의 공정으로 형성될 수 있으며, 일 실시예에서, 상기 제1 절연막보다 상기 제2 절연막이 더 두껍게 형성될 수 있다. 일 실시예에서, 상기 제1 절연막의 두께는 약 1 nm 이하, 상기 제2 절연막의 두께는 약 1 내지 2 nm일 수 있다.
게이트 절연막(110) 상에 배리어 금속층(131), 일함수 금속층(132) 및 게이트 금속층(134)을 이 순서대로 형성될 수 있다. 게이트 금속층(134) 상에는 보호층(150)이 더 마련될 수 있다.
보호층(150)은 수십 내지 수백 Å의 두께를 갖는 실리콘 질화막 등으로 형성될 수 있다. 보호층(150)은 게이트 전극(130)으로 산소 등이 침투하여 문턱 전압이 바뀌는 것을 방지하기 위한 목적 등으로 형성될 수 있다. 보호층(150)을 형성하기 위해, 게이트 전극(130)의 일부를 제거하고 게이트 전극(130)의 일부가 제거된 영역 내에 보호층(150)을 마련할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며, 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 장치
101: 기판
103: 분리 절연층
105: 소스/드레인 영역
110: 게이트 절연막
120: 나노 시트
130: 게이트 전극
140, 142: 제1 스페이서, 제2 스페이서
150: 보호층
160: 희생 시트
170: 층간 절연층

Claims (10)

  1. 기판 상에 복수의 반도체층들 및 복수의 희생층들을 교대로 적층하는 단계;
    상기 복수의 희생층들의 일부 제거하는 단계;
    상기 복수의 희생층들의 일부가 제거된 영역들에 스페이서들을 형성하는 단계; 및
    상기 복수의 희생층들을 게이트 전극으로 치환하는 단계;를 포함하고,
    각각의 희생층은 상기 반도체층들에 인접한 제1 영역 및 상기 제1 영역 사이에 위치하며, 상기 기판의 상면에 수직하는 수직 방향에서, 상기 제1 영역과 다른 조성을 갖는 제2 영역을 포함하고,
    상기 복수의 희생층들은 실리콘-게르마늄 화합물이고, 상기 제1 영역의 게르마늄 조성이 상기 제2 영역의 게르마늄 조성보다 높게 형성되는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 복수의 희생층을 일부 제거하는 단계에서, 상기 제1 영역의 식각률은 상기 제2 영역의 식각률보다 높은 반도체 장치의 제조 방법.


  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 영역의 게르마늄 조성은 상기 제2 영역의 게르마늄 조성보다 5~10% 높게 형성되는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 영역 내에서 게르마늄의 조성은 일정하고,
    상기 제2 영역의 게르마늄 조성은 상기 제2 영역의 중심부로 갈수록 감소하는 반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 영역과 상기 제2 영역 사이에 배치되는 경계 영역을 포함하며, 상기 경계 영역은 상기 제2 영역에 가까워질수록 감소하는 게르마늄 조성을 가지는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 영역은 상기 제2 영역에 가까워질수록 감소하는 게르마늄 조성을 가지고, 상기 제2 영역은 일정한 게르마늄 조성을 가지는 반도체 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 영역은 불순물로 도핑된 영역인 반도체 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 영역의 두께는 상기 제2 영역의 두께보다 작은 반도체 장치의 제조 방법.
  10. 기판 상에 복수의 희생층 및 복수의 반도체층을 교대로 적층하여 핀 구조체를 형성하는 단계- 상기 희생층 각각은 상기 반도체층에 인접하는 제1 영역 및, 상기 기판의 상면에 수직한 수직 방향에서 상기 제1 영역과 조성이 다른 제2 영역을 포함하고, 상기 복수의 희생층은 실리콘-게르마늄 화합물이고, 상기 제1 영역의 게르마늄 조성은 상기 제2 영역의 게르마늄 조성보다 5~10% 높음;
    상기 핀 구조체와 교차하는 더미 게이트 및 상기 더미 게이트의 양 측벽에 제1 스페이서들을 형성하는 단계;
    상기 더미 게이트 및 상기 제1 스페이서들을 식각 마스크로 이용하여 복수의 나노 시트를 형성하는 단계;
    상기 복수의 희생층의 일부를 측면 식각하여 스페이서 공간을 형성하는 단계;
    상기 스페이서 공간에 제2 스페이서를 형성하는 단계;
    상기 복수의 나노 시트에 연결되는 소스/드레인 영역을 형성하는 단계; 및
    상기 더미 게이트를 제거하고, 게이트 절연막 및 게이트 전극을 형성하는 단계;
    를 포함하는 반도체 장치의 제조 방법.
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