CN110767549B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底、凸出于衬底的鳍部、以及依次位于鳍部上的至少两个沟道叠层，沟道叠层包括牺牲层和沟道层；形成横跨沟道叠层的栅极结构；在栅极结构两侧的沟道叠层内形成露出鳍部的凹槽，且在形成凹槽后，鳍部、与鳍部相邻的沟道层和剩余牺牲层围成第一沟槽，相邻沟道层和剩余牺牲层围成第二沟槽，沟道叠层的数量为两个，第二沟槽深度大于第一沟槽深度，或者沟道叠层的数量大于等于三个，第二沟槽深度大于第一沟槽深度，且第二沟槽深度沿栅极结构顶部指向底部的方向上递减；在第一沟槽和第二沟槽中形成第一侧墙；在凹槽内形成源漏掺杂层。本发明通过第一沟槽和第二沟槽，提高了器件工作时的电流密度均一性。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方 法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸 持续减小。为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始 从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如形成有鳍部的全 包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周 包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的 控制能力更强，能够更好的抑制短沟道效应。
当半导体器件尺寸减小到一定程度时，如何解决半导体器件漏电流大的问 题最具挑战性。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小 所引起的，因此当前提出的解决方法是，采用高k栅介质材料代替传统的二氧 化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料 发生费米能级钉扎效应以及硼渗透效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善器件 性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括： 提供基底，所述基底包括衬底、凸出于所述衬底上的分立的鳍部、以及依次位 于所述鳍部上的至少两个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲 层上的沟道层；形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟 道叠层的部分顶部和部分侧壁；刻蚀所述栅极结构两侧的沟道叠层，在所述沟 道叠层内形成露出所述鳍部的凹槽，且在形成所述凹槽后，所述栅极结构下方 的剩余牺牲层两侧露出部分沟道层，所述鳍部、与所述鳍部相邻的沟道层和剩 余牺牲层围成第一沟槽，相邻沟道层和位于所述相邻沟道层之间的剩余牺牲层 围成第二沟槽，其中，所述沟道叠层的数量为两个，沿垂直于所述栅极结构侧 壁的方向上，所述第二沟槽的深度大于所述第一沟槽的深度，或者，所述沟道 叠层的数量大于或等于三个，沿垂直于所述栅极结构侧壁的方向上，所述第二 沟槽的深度大于所述第一沟槽的深度，且所述第二沟槽的深度沿所述栅极结构 顶部指向所述栅极结构底部的方向上递减；在所述第一沟槽和第二沟槽中形成 第一侧墙；形成所述第一侧墙后，在所述凹槽内形成源漏掺杂层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，凸出 于所述衬底表面；沟道结构层，位于所述鳍部上且与所述鳍部间隔设置，所述 沟道结构层包括至少两个间隔设置的沟道层；横跨所述沟道结构层的栅极结构， 所述栅极结构覆盖所述鳍部的部分顶部且包围所述沟道层，位于所述鳍部、以 及与所述鳍部相邻的沟道层之间的栅极结构为栅极结构第一部分，位于相邻所 述沟道层之间的栅极结构为栅极结构第二部分，沿垂直于所述栅极结构侧壁的 方向上，所述栅极结构第一部分两侧和所述栅极结构第二部分两侧均露出部分 沟道层，其中，所述沟道层的数量为两个，所述栅极结构第一部分的宽度大于 所述栅极结构第二部分的宽度，或者，所述沟道层的数量大于或等于三个，所 述栅极结构第一部分的宽度大于所述栅极结构第二部分的宽度，且所述栅极结 构第二部分的宽度沿所述栅极结构顶部指向所述栅极结构底部的方向上递增； 第一侧墙，位于所述栅极结构第一部分和栅极结构第二部分的侧壁上，且覆盖 所述栅极结构第一部分和栅极结构第二部分露出的沟道层表面；源漏掺杂层， 贯穿所述栅极结构两侧的沟道结构层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例在栅极结构两侧的沟道叠层内形成凹槽后，鳍部、与所述鳍 部相邻的沟道层和剩余牺牲层围成第一沟槽，相邻沟道层和位于所述相邻沟道 层之间的剩余牺牲层围成第二沟槽，当所述沟道叠层的数量为两个时，所述第 二沟槽的深度大于所述第一沟槽的深度，当所述沟道叠层的数量大于或等于三 个时，所述第二沟槽的深度大于所述第一沟槽的深度，且所述第二沟槽的深度 沿所述栅极结构顶部指向所述栅极结构底部的方向上递减，随后在所述第一沟 槽和第二沟槽中形成第一侧墙，相应的，沿所述栅极结构顶部指向所述栅极结 构底部的方向上，所述第一侧墙沿垂直于所述栅极结构侧壁方向的厚度递减； 所述剩余牺牲层用于为后续形成金属栅结构(metal gate)占据空间位置，且被所述第一侧墙包覆的沟道层不受金属栅结构的控制，因此通过所述第一沟槽和 第二沟槽，使得所述金属栅结构所控制的沟道区域沿所述栅极结构顶部指向底 部的方向逐渐增大，各沟道开启时的开启电阻相应逐渐减小，而由于源漏掺杂 层至沟道的距离沿所述栅极结构顶部指向底部的方向逐渐增大，从而使得各沟 道开启时的开启电阻以及源漏掺杂层至沟道的距离得到平衡，相应提高了器件 工作时的电流密度均一性，进而使器件的性能得到改善，例如：改善自热 (self-heating)效应或热载流子注入(hot carrier injection，HCI)效应等。
附图说明
图1是一种半导体结构的结构示意图；
图2至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构 示意图；
图15是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，目前器件性能仍有待提高。现结合一种半导体结构分析 器件性能仍有待提高的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：衬底11；鳍部12，凸出于所述衬底11表面；沟道 结构层13，位于所述鳍部12上且与所述鳍部12间隔设置，所述沟道结构层13 包括至少两个间隔设置的沟道层14；横跨所述沟道结构层13的金属栅结构23， 所述金属栅结构23覆盖所述鳍部12的部分顶部且包围所述沟道层14，沿所述 鳍部12的延伸方向，所述金属栅结构23两侧露出部分沟道层14，其中，位于 所述鳍部12、与所述鳍部12相邻的沟道层14之间的金属栅结构23、以及位于 相邻所述沟道层14之间的金属栅结构23为金属栅结构第一部分43，剩余金属栅结构23为金属栅结构第二部分33；源漏掺杂层27，位于所述金属栅结构23 两侧的沟道结构层13内且与所述鳍部12相接触；侧墙26，位于所述金属栅结 构第二部分43与所述源漏掺杂层27之间，且覆盖所述金属栅结构第二部分43 露出的沟道层14表面。
所述侧墙26设置于所述金属栅结构第二部分43与源漏掺杂层27之间，用 于增加所述金属栅结构第二部分43中的栅电极与所述源漏掺杂层27之间的距 离，从而减小所述栅电极与所述源漏掺杂层27之间的寄生电容，进而改善器件 性能。位于所述金属栅结构第二部分43侧壁上的侧墙26厚度通常均相等，由 于被所述侧墙26包覆的沟道层14不受金属栅结构23的控制，因此沿所述金属 栅结构23顶部指向所述金属栅结构23底部的方向上，所述金属栅结构23所控 制的沟道区域大小均相等。其中，所述侧墙26厚度指的是：所述侧墙26沿垂 直于所述金属栅结构23侧壁方向的尺寸。
但是，沿所述金属栅结构23顶部指向底部的方向上，所述金属栅结构23 对沟道的控制能力逐渐减弱，导致各沟道开启时的开启电阻逐渐增大，而且， 所述源漏掺杂层27至沟道的距离也逐渐增大；因此，当器件工作时，电流由所 述源漏掺杂层27中的漏区经由所述沟道层14流向所述源漏掺杂层27中的源 区，且沿所述金属栅结构23顶部指向底部的方向上，流经沟道的电流逐渐减小， 电流主要集中在最顶层的沟道层14中，这不但降低了电流的密度均一性，还会 导致器件的性能下降，例如：自热效应或热载流子注入效应等。
为了解决所述技术问题，本发明实施例在栅极结构两侧的沟道叠层内形成 凹槽后，鳍部、与所述鳍部相邻的沟道层和剩余牺牲层围成第一沟槽，相邻沟 道层和位于所述相邻沟道层之间的剩余牺牲层围成第二沟槽，当所述沟道叠层 的数量为两个时，所述第二沟槽的深度大于所述第一沟槽的深度，当所述沟道 叠层的数量大于或等于三个时，所述第二沟槽的深度大于所述第一沟槽的深度， 且所述第二沟槽的深度沿所述栅极结构顶部指向所述栅极结构底部的方向上递 减，随后在所述第一沟槽和第二沟槽中形成第一侧墙，相应的，沿所述栅极结 构顶部指向所述栅极结构底部的方向上，所述第一侧墙沿垂直于所述栅极结构 侧壁方向的厚度递减；所述剩余牺牲层用于为后续形成金属栅结构占据空间位置，且被所述第一侧墙包覆的沟道层不受金属栅结构的控制，因此通过所述第 一沟槽和第二沟槽，使得所述金属栅结构所控制的沟道区域沿所述栅极结构顶 部指向底部的方向逐渐增大，各沟道开启时的开启电阻相应逐渐减小，而由于 源漏掺杂层至沟道的距离沿所述栅极结构顶部指向底部的方向逐渐增大，从而 使得各沟道开启时的开启电阻以及源漏掺杂层至沟道的距离得到平衡，相应提 高了器件工作时的电流密度均一性，进而使器件的性能得到改善，例如：改善 自热效应或热载流子注入效应等。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合 附图对本发明的具体实施例做详细的说明。
图2至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构 示意图。
结合参考图2至图4，图2是剖面图，图3是基于图2的剖面图，图4是 图3沿鳍部延伸方向(如图3中A1A2方向所示)割线的剖面图，提供基底(未 标示)，所述基底包括衬底111(如图3所示)、凸出于所述衬底111上的分立 的鳍部112(如图3所示)、以及依次位于所述鳍部112上的至少两个沟道叠层 130(如图3所示)，所述沟道叠层130包括牺牲层131(如图3所示)和位于 所述牺牲层131上的沟道层132(如图3所示)。
所述衬底111用于为后续形成全包围栅极(Gate-all-around，GAA)晶体管 提供工艺平台。具体地，所述全包围栅极晶体管可以为PMOS晶体管和NMOS 晶体管中的一种或两种。
本实施例中，所述衬底111为硅衬底。在其他实施例中，所述衬底的材料 还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够 为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材 料可以是适宜于工艺需要或易于集成的材料。
所述鳍部112露出部分衬底111，从而为后续形成隔离结构提供工艺基础。 本实施例中，所述鳍部112与所述衬底111为一体结构。在其他实施例中，所 述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍 部高度的目的。
因此，本实施例中，所述鳍部112的材料与所述衬底111的材料相同，所 述鳍部112的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化 硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材 料也可以与所述衬底的材料不同。
所述沟道叠层130用于为后续形成悬空间隔设置的沟道层132提供工艺基 础。具体地，所述牺牲层131用于支撑所述沟道层132，从而为后续实现所述 沟道层132的间隔悬空设置提供工艺基础，也用于为后续金属栅结构的形成占 据空间位置，所述沟道层132用于提供全包围栅极晶体管的沟道。
本实施例中，所述沟道层132的材料为Si，所述牺牲层131的材料为SiGe。 在后续去除所述牺牲层131的过程中，SiGe和Si的刻蚀选择比较高，所以通 过将所述牺牲层131的材料设置为SiGe、将所述沟道层132的材料设置为Si 的做法，能够有效降低所述牺牲层131的去除工艺对所述沟道层132的影响， 从而提高所述沟道层132的质量，进而有利于改善器件性能。
在其他实施例中，当所形成的全包围栅极晶体管为PMOS晶体管时，为了 提升PMOS晶体管的性能，可以采用SiGe沟道技术，相应的，所述鳍部和沟 道层的材料均为SiGe，所述牺牲层的材料为Si。
本实施例中，所述鳍部112上形成有三个沟道叠层130，即所述鳍部112 上形成有交替设置的三个牺牲层131和三个沟道层132。在其他实施例中，根 据实际工艺需求，所述沟道叠层的数量不仅限于三个，还可以为两个、四个等。
具体地，形成所述衬底111、鳍部112和沟道叠层130的步骤包括：如图2 所示，提供衬底111，所述衬底111上形成有鳍部材料层112a；在所述鳍部材 料层112a上形成至少两个沟道材料叠层130a，所述沟道材料叠层130a包括牺 牲材料层131a和位于所述牺牲材料层131a上的沟道材料层132a；如图3所示， 依次刻蚀所述沟道材料叠层130a(如图2所示)和鳍部材料层112a(如图2所 示)，形成凸出于所述衬底111表面的鳍部112、以及位于所述鳍部112上的沟 道叠层130。
本实施例中，所述沟道叠层130的数量为三个，所述沟道材料叠层130a 的数量相应为三个。
本实施例中，所述沟道材料叠层130a通过外延生长的方式形成于所述鳍部 材料层112a上，因此所述牺牲材料层131a和沟道材料层132a的形成质量较好， 所述牺牲层131和沟道层132的质量相应也较好，所形成全包围栅极晶体管的 沟道位于高质量的材料中，从而有利于改善器件性能。
继续参考图3和图4，形成所述沟道叠层130后，还包括：在所述沟道叠 层130露出的衬底111上形成隔离结构113，所述隔离结构113露出所述沟道 叠层130的侧壁。
所述隔离结构113用于对相邻器件或相邻沟道叠层130起到隔离作用。本 实施例中，所述隔离结构113的材料为氧化硅。在其他实施例中，所述隔离结 构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，所述隔离结构113的顶面与所述鳍部112的顶面相齐平，从 而防止所述鳍部112用于作为沟道。
参考图5，图5是基于图4的剖面图，形成横跨所述沟道叠层130的栅极 结构200，所述栅极结构200覆盖所述沟道叠层130的部分顶部和部分侧壁。
所述栅极结构200为伪栅结构(dummy gate)，所述栅极结构200用于为后 续金属栅结构的形成占据空间位置。本实施例中，所述栅极结构200包括伪栅 层220，所述伪栅层220横跨所述沟道叠层130且覆盖所述沟道叠层130的部 分顶部和部分侧壁。
本实施例中，所述伪栅层220的材料为多晶硅。在其他实施例中，所述伪 栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧 化硅或非晶碳等其他材料。
本实施例中，所述伪栅结构200为叠层结构，因此如图5所示，形成所述 伪栅层220之前，还包括：形成保形覆盖所述沟道叠层130表面的栅氧化层210， 所述伪栅层220以及位于所述伪栅层220底部的栅氧化层210用于构成所述伪 栅结构200。在其他实施例中，所述伪栅结构还可以为单层结构，所述伪栅结 构相应仅包括所述伪栅层。
本实施例中，所述栅氧化层210的材料为氧化硅。在其他实施例中，所述 栅氧化层的材料还可以为氮氧化硅。
具体地，形成所述伪栅结构200的步骤包括：形成保形覆盖所述沟道叠层 130表面的栅氧化层210后，在所述栅氧化层210上形成横跨所述沟道叠层130 的伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层230；以所述栅极掩膜 层230为掩膜刻蚀所述伪栅材料层，露出部分栅氧化层210，刻蚀后的剩余伪 栅材料层作为所述伪栅层220，所述伪栅层220覆盖所述伪栅氧化层210的部 分顶部和部分侧壁。
需要说明的是，形成所述伪栅层220后，保留位于所述伪栅层220顶部的 栅极掩膜层230。所述栅极掩膜层230的材料为氮化硅，所述栅极掩膜层230 用于在后续工艺过程中对所述伪栅层220顶部起到保护作用。
还需要说明的是，本实施例中，为了便于图示，仅示意出一个栅极结构200。 但形成于所述沟道叠层130上的栅极结构数量不仅限于一个。
此外，继续参考图5，形成所述栅极结构200后，还包括：在所述伪栅层 220的侧壁上形成侧墙(未标示)。
本实施例中，定义所述侧墙为第二侧墙250，所述第二侧墙250用于作为 后续刻蚀工艺的刻蚀掩膜，以定义后续源漏掺杂层的形成区域。
所述第二侧墙250的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳 氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述第二侧墙250 可以为单层结构或叠层结构。本实施例中，所述第二侧墙250为单层结构，所 述第二侧墙250的材料为氮化硅。
本实施例中，根据实际工艺需求，所述第二侧墙250的厚度为3nm至10nm。 其中，所述第二侧墙250的厚度指的是：所述第二侧墙250沿垂直于所述伪栅 层220侧壁的方向的尺寸。
需要说明的是，形成所述侧墙250后，保留所述侧墙250和伪栅层220露 出的栅氧化层210，所述栅氧化层210能够在后续工艺中对所述沟道叠层130 起到保护作用。在其他实施例中，还可以去除所述侧墙和伪栅层露出的栅氧化 层，仅保留所述伪栅层和侧墙覆盖的栅氧化层，露出所述伪栅层两侧的沟道叠 层，以便于后续工艺步骤的进行。
结合参考图6至图9，刻蚀所述伪栅层220两侧的沟道叠层130，在所述沟 道叠层130内形成露出所述鳍部112的凹槽150(如图9所示)，且在形成所述 凹槽150后，所述鳍部112、与所述鳍部112相邻的沟道层132和剩余牺牲层 131围成第一沟槽141(如图9所示)，相邻沟道层132和位于所述相邻沟道层 132之间的剩余牺牲层131围成第二沟槽142(如图9所示)，其中，所述沟道 叠层130的数量为两个，沿垂直于所述栅极结构200侧壁的方向上，所述第二 沟槽142的深度(未标示)大于所述第一沟槽141的深度(未标示)，或者，所 述沟道叠层130的数量大于或等于三个，沿垂直于所述栅极结构200侧壁的方 向上，所述第二沟槽142的深度大于所述第一沟槽141的深度，且所述第二沟 槽142的深度沿所述栅极结构200顶部指向所述栅极结构200底部的方向上递 减。
所述凹槽150用于为后续形成源漏掺杂层提供空间位置，所述第一沟槽141 和第二沟槽142用于为后续形成第一侧墙提供空间位置。
需要说明的是，后续去除所述伪栅结构200和剩余牺牲层131后，会在所 述伪栅结构200和剩余牺牲层131的位置处形成金属栅结构，所述第一侧墙位 于所述金属栅结构以及后续形成于所述凹槽150内的源漏掺杂层之间，所述第 一侧墙用于减小所述源漏掺杂层与金属栅结构中栅电极之间的寄生电容，且所 述第一侧墙的厚度越大，减小寄生电容的效果越好。
还需要说明的是，通过所述第一沟槽141和第二沟槽142的深度设置，使 得所述第一侧墙的厚度沿所述栅极结构200顶部指向底部的方向上递减；形成 所述凹槽150、第一沟槽141和第二沟槽142后，所述伪栅层220下方的剩余 牺牲层131用于为后续形成金属栅结构占据空间位置，且被所述第一侧墙包覆 的沟道层132不受金属栅结构的控制，因此通过所述第一沟槽141和第二沟槽 142，使得所述金属栅结构所控制的沟道区域沿所述栅极结构200顶部指向底部 的方向逐渐增大，各沟道开启时的开启电阻相应逐渐减小，而由于源漏掺杂层 至沟道的距离沿所述栅极结构200顶部指向底部的方向逐渐增大，从而使得各沟道开启时的开启电阻以及源漏掺杂层至沟道的距离得到平衡，相应提高了器 件工作时的电流密度均一性，进而使器件的性能得到了改善，例如：改善了自 热效应或热载流子注入效应等。其中，所述第一侧墙的厚度指的是：所述第一 侧墙沿垂直于所述栅极结构200侧壁方向的尺寸。
本实施例中，所述伪栅层220的侧壁上形成有所述第二侧墙250，因此在 刻蚀所述伪栅层220两侧的沟道叠层130的步骤中，以所述第二侧墙250为掩 膜，对所述伪栅层220两侧的沟道叠层130进行刻蚀处理；形成所述凹槽151 后，沿所述鳍部112的延伸方向(即沿垂直于所述伪栅层220侧壁的方向)，所 述沟道层132的侧壁和所述第二侧墙250的侧壁齐平，且所述伪栅层220下方 剩余牺牲层131的两侧露出部分沟道层132。
具体地，为了形成所述凹槽150、第一沟槽141和第二沟槽142，刻蚀所述 伪栅层220两侧的沟道叠层130的步骤包括：对所述伪栅层220两侧的沟道叠 层130进行至少两次刻蚀处理，所述刻蚀处理的次数与所述沟道叠层130的数 量相同；所述刻蚀处理的步骤包括：采用干法刻蚀工艺，刻蚀所述伪栅层220 两侧的一个沟道叠层130；在所述干法刻蚀工艺后，采用湿法刻蚀工艺，沿所 述伪栅层220侧壁的方向刻蚀露出的牺牲层131。
一次刻蚀处理包括依次进行的干法刻蚀工艺和湿法刻蚀工艺，干法刻蚀工 艺具有各向异性刻蚀的特性，从而有利于提高所述凹槽150的形貌质量，湿法 刻蚀工艺具有各向同性刻蚀的特性，从而能够沿所述伪栅层220侧壁的方向对 所述伪栅层220和第二侧墙250底部的牺牲层131进行刻蚀，因此，通过交替 进行干法刻蚀工艺和湿法刻蚀工艺，能够在形成所述凹槽150的同时，形成所 述第一沟槽141和第二沟槽142。
本实施例中，以所述沟道叠层130的数量为三个为例，结合附图对形成所 述凹槽150、第一沟槽141和第二沟槽142的步骤做详细说明。
结合参考图6和图7，以所述第二侧墙250为掩膜，采用干法刻蚀工艺， 刻蚀所述伪栅层220两侧的最顶层的沟道叠层130，在所述最顶层的沟道叠层 130内形成初始凹槽151，所述初始凹槽151露出第二个沟道叠层130的沟道层 132表面；形成所述初始凹槽151后，采用湿法刻蚀工艺，对所述初始凹槽151 露出的最顶层沟道叠层130中的牺牲层131进行刻蚀。
本实施例中，所述牺牲层131的材料为SiGe，所述沟道层132的材料为Si， 因此所述干法刻蚀工艺所采用的主刻蚀气体包括氟基气体，例如：CF4、CHF3或C2F6等。
本实施例中，通过HCl蒸汽对露出的牺牲层131进行湿法刻蚀。HCl蒸汽 对SiGe材料的刻蚀速率远大于对Si材料的刻蚀速率，因此采用HCl蒸汽刻蚀 所述初始凹槽151露出的牺牲层131，能够有效降低所述沟道层132受到损耗 的几率，有利于器件性能的改善。
本实施例中，所述HCl蒸汽的体积百分比浓度为0.1％至5％，从而能够提 高对所述牺牲层131的刻蚀效率，并防止所述沟道层132发生损耗。
其他实施例中，当所述沟道层和鳍部的材料为SiGe，所述牺牲层的材料为 Si时，所述湿法刻蚀工艺所采用的刻蚀溶液相应为四甲基氢氧化铵(TMAH) 溶液。四甲基氢氧化铵溶液对Si材料刻蚀速率与对SiGe材料刻蚀速率的差值 较大，因此采用四甲基氢氧化铵溶液刻蚀所述牺牲层，也能够有效降低所述沟 道层受到损耗的几率。
本实施例中，对所述伪栅层220两侧的沟道叠层130进行第一次刻蚀处理 后，在所述伪栅层220和侧墙250下方的最顶层沟道叠层130中，剩余沟道层 132沿垂直于所述伪栅层220侧壁方向的宽度大于剩余牺牲层131沿垂直于所 述伪栅层220侧壁方向的宽度，剩余牺牲层131两侧露出部分剩余沟道层132， 且最顶层沟道叠层130中的沟道层132、第二个沟道叠层130中的沟道层132、 以及位于所述两个沟道层132之间的剩余牺牲层131围成第一初始沟槽133(如 图7所示)。
参考图8，形成所述初始凹槽151和第一初始沟槽133后，采用干法刻蚀 工艺，沿所述初始凹槽151刻蚀第二个沟道叠层130，使所述初始凹槽151延 伸至所述第二个沟道叠层130内，并露出最底层沟道叠层130中的沟道层132 表面；在所述干法刻蚀工艺后，采用湿法刻蚀工艺，对所述初始凹槽151露出 的牺牲层131进行刻蚀。
因此，本实施例中，对所述伪栅层220两侧的沟道叠层130进行第二次刻 蚀处理后，在所述伪栅层220和侧墙250下方的第二个沟道叠层130中，剩余 沟道层132沿垂直于所述伪栅层220侧壁方向的宽度大于剩余牺牲层131沿垂 直于所述伪栅层220侧壁方向的宽度，剩余牺牲层131两侧露出部分剩余沟道 层132，第二个沟道叠层130中的沟道层132、最底层沟道叠层130中的沟道层 132、以及位于所述两个沟道层132之间的剩余牺牲层131围成第二初始沟槽 134。
需要说明的是，由于所述第一初始沟槽133也暴露在第二次刻蚀处理中的 湿法刻蚀工艺环境中，在第二次刻蚀处理的过程中，所述湿法刻蚀工艺还会对 所述第一初始沟槽133露出的牺牲层133进行刻蚀，因此，对所述伪栅层220 两侧的沟道叠层130进行第二次刻蚀处理后，沿垂直于所述伪栅层220侧壁的 方向上，所述第一初始沟槽133的深度大于所述第二初始沟槽134的深度。
对所述第二次刻蚀处理的步骤的具体描述，请参考前述第一次刻蚀处理的 相关描述，本实施例在此不再赘述。
参考图9，形成所述第二初始沟槽134后，采用干法刻蚀工艺，沿所述初 始凹槽151刻蚀最底层的沟道叠层130，使所述初始凹槽151延伸至最底层的 沟道叠层130内并露出所述鳍部112，所述干法刻蚀工艺后的初始凹槽151用 于作为凹槽150；在所述干法刻蚀工艺后，采用湿法刻蚀工艺，对所述凹槽150 露出的牺牲层131进行刻蚀。
本实施例中，对所述伪栅层220两侧的沟道叠层130进行第三次刻蚀处理 后，在所述伪栅层220和侧墙250下方的最底层沟道叠层130中，剩余沟道层 132沿垂直于所述伪栅层220侧壁方向的宽度大于剩余牺牲层131沿垂直于所 述伪栅层220侧壁方向的宽度，剩余牺牲层131两侧露出部分剩余沟道层132， 所述鳍部112、与所述鳍部112相邻的沟道层132和剩余牺牲层131围成第一 沟槽141。
同理，由于所述第一初始沟槽133和第二初始沟槽134均暴露在第三次刻 蚀处理中的湿法刻蚀工艺环境中，因此对所述伪栅层220两侧的沟道叠层130 进行第三次刻蚀处理后，增大了所述第一初始沟槽133和第二初始沟槽134的 深度。具体地，所述第三次刻蚀处理后的第一初始沟槽133和第二初始沟槽134 用于作为第二沟槽142。
对所述第三次刻蚀处理的步骤的具体描述，请参考前述第一次刻蚀处理的 相关描述，本实施例在此不再赘述。
本实施例中，最顶层沟道叠层130中的牺牲层131经历了三次湿法刻蚀， 第二个沟道叠层130中的牺牲层131经历了两次湿法刻蚀，最底层沟道叠层130 中的牺牲层131经历了一次湿法刻蚀，因此，沿垂直于所述伪栅层220侧壁的 方向上，所述第二沟槽142的深度大于所述第一沟槽141的深度，且所述第二 沟槽142的深度沿所述栅极结构200顶部指向底部的方向上递减。
本实施例中，在第三次刻蚀处理后，所述第一沟槽141的深度为第一深度 D1，最靠近所述鳍部112的第二沟槽142的深度为第二深度D2，最靠近所述 栅极结构200顶部一侧的第二沟槽142的深度为第三深度D3，所述第二深度 D2大于所述第一深度D1，且所述第二深度D2小于所述第三深度D3。
需要说明的是，当所述沟道叠层130的数量大于或等于三个时，最靠近所 述栅极结构200顶部一侧的第二沟槽142的深度不宜过小，也不宜过大。如果 所述深度过小，则所述第一沟槽141和剩余第二沟槽142的深度出现过小的概 率就更高，所述第一沟槽141和第二沟槽142的深度决定后续第一侧墙的厚度， 因此容易导致提高器件工作时的电流密度均一性的效果较差，且还容易导致所 述第一侧墙用于减小寄生电容的效果变差；如果所述深度过大，则容易对器件 的沟道产生不良影响，导致金属栅结构所控制的沟道区域过小，反而容易降低 器件的性能。为此，本实施例中，最靠近所述栅极结构200顶部一侧的第二沟槽142的深度为5nm至10nm。
相应的，当所述沟道叠层130的数量大于或等于三个时，为了提高器件工 作时的电流密度均一性、以及所述第一侧墙用于减小寄生电容的效果，并保障 金属栅结构所控制的沟道区域大小能够满足器件性能的需求，所述第一沟槽 141的深度为3nm至6nm。其中，根据所述沟道叠层130的数量以及所述第二 侧墙250的厚度，合理调节每一次刻蚀处理过程中湿法刻蚀工艺的刻蚀量，从 而使各第二沟槽142的深度以及所述第一沟槽141的深度能够满足工艺需求， 进而起到改善器件性能的效果。
同理，在其他实施例中，当所述沟道叠层的数量为两个时，所述第二沟槽 的深度为5nm至10nm，所述第一沟槽的深度为3nm至6nm。
还需要说明的是，为了进一步提高器件工作时的电流密度均一性，当所述 沟道叠层130的数量大于或等于三个时，相邻第二沟槽142的深度差值相等， 且相邻第二沟槽142的深度差值等于最靠近所述鳍部112的第二沟槽142与所 述第一沟槽141的深度差值。
本实施例中，所述沟道叠层130的数量为三个，所述第一深度D1为3nm 至6nm，所述第二深度D2为4nm至8nm，所述第三深度D3为5nm至10nm。
参考图10，在所述第一沟槽141(如图9所示)和第二沟槽142(如图10 所示)中形成第一侧墙260。
所述第一侧墙260作为内侧墙(inner spacer)，用于覆盖后续形成于剩余牺 牲层131位置处的金属栅结构的侧壁，从而减小所述金属栅结构中的栅电极与 源漏掺杂层之间的寄生电容。
所述第一侧墙260的材料不仅能够较好地起到减小寄生电容的作用，且为 了减小对器件性能的影响，所述第一侧墙260的材料为介质材料。
本实施例中，所述第一侧墙260的材料为低k介质材料，所述低k介质材 料可以为SiON、SiOCN、SiCN、SiOH、SiOCH、FSG(掺氟的二氧化硅)、BSG (掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、 氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。 低k介质材料指的是相对介电常数大于或等于2.6且小于或等于3.9的介质材 料，通过选取低k介质材料，有利于进一步减小所述金属栅结构中的栅电极与源漏掺杂层之间的寄生电容。在其他实施例中，所述第一侧墙的材料还可以为 氮化硅、氮氧化硅、氧化硅或超低k介质材料。其中，超低k介质材料指的是 相对介电常数小于2.6的介质材料。
本实施例中，采用沉积工艺和无掩膜干法刻蚀(blanket dry etch)工艺形成 所述第一侧墙260，且所述沉积工艺具有良好的填充性能，从而提高所述第一 侧墙260在所述第一沟槽141和第二沟槽142中的形成质量。具体地，由于所 述第一沟槽141和第二沟槽142的深度较小，因此所述沉积工艺可以为原子层 沉积工艺，通过原子层沉积工艺，即可使所述第一侧墙260的材料填充满所述 第一沟槽141和第二沟槽142。在其他实施例中，所述沉积工艺还可以为填充 性能较好的化学气相沉积工艺，例如：低压化学气相沉积工艺(lowpressure chemical vapor deposition，LPCVD)。
具体地，形成所述第一侧墙260的步骤包括：形成保形覆盖所述伪栅层220 顶部和侧壁、沟道层132侧壁、牺牲层131侧壁和鳍部112表面的侧墙材料层 (图未示)，所述侧墙材料层还填充于所述第一沟槽141和第二沟槽142内；采 用无掩膜干法刻蚀工艺，去除所述伪栅层220顶部和侧壁、所述沟道层132侧 壁、所述牺牲层131侧壁和所述鳍部112表面的侧墙材料层，保留所述第一沟 槽141和第二沟槽142内的剩余侧墙材料层作为所述第一侧墙260。
需要说明的是，所述伪栅层220侧壁上形成所述第二侧墙250，所述伪栅 层220顶部形成有所述栅极掩膜层230，因此所述侧墙材料层还覆盖所述第二 侧墙250侧壁和顶部、所述栅极掩膜层230顶部以及所述隔离结构113表面。
相应的，通过无掩膜干法刻蚀工艺，能够去除所述侧墙250侧壁和顶部、 栅极掩膜层230顶部、沟道层132侧壁、鳍部112表面和隔离结构113表面的 侧墙材料层，而所述第一沟槽141和第二沟槽142中的侧墙材料层在所述第二 侧墙250和沟道层132的覆盖下被保留。
参考图11，在所述第一沟槽141(如图9所示)和第二沟槽142(如图9 所示)中形成所述第一侧墙260后，在所述凹槽150(如图10所示)内形成源 漏掺杂层280。
本实施例中，通过外延和掺杂工艺形成所述源漏掺杂层280，所述源漏掺 杂层280包括应力层。其中，当所述全包围栅极晶体管为PMOS晶体管时，所 述应力层的材料为Si或SiGe，所述应力层内的掺杂离子为P型离子；当所述 全包围栅极晶体管为NMOS晶体管时，所述应力层的材料为Si或SiC，所述应 力层内的掺杂离子为N型离子。
具体的，形成所述源漏掺杂层280的步骤包括：采用选择性外延工艺，向 所述凹槽150内填充应力材料，以形成所述应力层，且在形成所述应力层的过 程中，原位自掺杂相应类型的离子，以形成所述源漏掺杂层280。在其他实施 例中，还可以在所述凹槽内形成应力层之后，对所述应力层进行离子掺杂以形 成所述源漏掺杂层。
本实施例中，所述源漏掺杂层280的顶部高于所述沟道叠层130的顶部， 且所述源漏掺杂层280还覆盖所述侧墙250的部分侧壁。在其他实施例中，所 述源漏掺杂层顶部还可以与所述沟道叠层顶部齐平。
需要说明的是，在所述第一沟槽141和第二沟槽142中形成所述第一侧墙 260后，在所述凹槽150内形成所述源漏掺杂层280之前，还包括：在所述凹 槽150的底部形成隔离层270。
所述隔离层270用于隔离所述源漏掺杂层280和所述凹槽150底部的鳍部 112，从而减小所述源漏掺杂层280和所述凹槽150底部的鳍部112之间的漏电 流，有利于进一步改善器件的性能。
本实施例中，所述隔离层270的材料为氧化硅。氧化硅是工艺常用、成本 较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层270 的工艺难度和工艺成本，还有利于防止对器件的性能产生不良影响；此外，氧 化硅的介电常数较小，通过选取氧化硅材料，还有利于减小所述源漏掺杂层280 和鳍部112之间的寄生电容。在其他实施例中，所述隔离层的材料还可以为氮 氧化硅或氮化硅。
所述隔离层270的厚度(未标示)不宜过小，也不宜过大。如果所述隔离 层270的厚度过小，则用于隔离所述源漏掺杂层280和所述凹槽150底部的鳍 部112的效果相应较差，改善器件性能的效果则较差；如果所述隔离层270的 厚度过大，则容易导致所述隔离层270所占据凹槽150的空间过大，从而导致 所述源漏掺杂层280的体积过小，反而容易降低器件的性能。为此，本实施例 中，所述隔离层270的厚度为3nm至10nm。其中，所述隔离层270的厚度指 的是：所述隔离层270沿所述衬底111表面法线方向的尺寸。
具体地，在所述凹槽150的底部形成隔离层270的步骤包括：在所述凹槽 150内填充隔离材料；刻蚀去除部分厚度的隔离材料，保留所述凹槽底部的剩 余隔离材料作为所述隔离层。
本实施例中，为了防止对所述沟道层132造成影响，采用化学气相沉积工 艺，在所述凹槽150内填充隔离材料。
本实施例中，采用干法刻蚀工艺，刻蚀去除部分厚度的隔离材料。干法刻 蚀工艺具有各向异性刻蚀的特性，有利于提高刻蚀所述隔离材料的工艺可控性、 提高所述隔离层270的厚度均一性。
还需要说明的是，在所述凹槽150内形成所述源漏掺杂层280后，后续工 艺还包括：
参考图12，在所述栅极结构200露出的衬底111上形成层间介质层114， 所述层间介质层114覆盖所述源漏掺杂层280且露出所述栅极结构200顶部。
所述层间介质层114用于实现相邻半导体结构之间的电隔离，还用于定义 后续金属栅结构的尺寸和位置。所述层间介质层114的材料为绝缘材料。本实 施例中，所述层间介质层114的材料为氧化硅。在其他实施例中，所述层间介 质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述层间介质层114的步骤包括：在所述伪栅层220露出的 衬底111上形成介质材料层，所述介质材料层覆盖所述伪栅层220顶部；对所 述介质材料层进行平坦化处理，去除高于所述伪栅层220顶部的介质材料层， 所述平坦化处理后的剩余介质材料层作为所述层间介质层114。
本实施例中，所述介质材料层覆盖所述栅极掩膜层230(如图11所示)顶 部，因此在形成所述层间介质层114的过程中，还去除所述栅极掩膜层230。
参考图13，去除所述栅极结构200，在所述层间介质层114内形成露出所 述沟道叠层130(如图12所示)的栅极开口115；去除所述栅极开口115露出 的牺牲层131(如图12所示)，在所述鳍部112、以及与所述鳍部112相邻的沟 道层132之间形成与所述栅极开口115相连通的第一间隙116，在相邻所述沟 道层132之间形成与所述栅极开口115相连通的第二间隙117。
本实施例中，所述伪栅层220横跨所述沟道叠层130且覆盖所述沟道叠层 130部分顶部和部分侧壁的表面，因此去除所述伪栅层220以及所述伪栅层220 底部的栅氧化层210后，所述栅极开口115至少露出所述沟道叠层130的部分 顶部和部分侧壁。具体地，形成所述栅极开口115后，所述沟道叠层130凸出 于所述栅极开口115底部，且沿垂直于所述鳍部112的延伸方向，所述栅极开 口115露出剩余牺牲层131的侧壁。
本实施例中，通过湿法刻蚀的方式去除所述栅极开口115露出的牺牲层 131。具体的，所述沟道层132的材料为Si，所述牺牲层131的材料为SiGe， 所以通过HCl蒸汽去除所述栅极开口115露出的牺牲层131，所述湿法刻蚀工 艺对所述牺牲层131的刻蚀速率远大于对所述沟道层132和鳍部112的刻蚀速 率。
需要说明的是，由于所述牺牲层131在所述源漏掺杂层280形成之后去除， 因此去除所述栅极开口115露出的牺牲层131后，沿所述鳍部112延伸方向， 所述沟道层132两端与所述源漏掺杂层280相连，悬空于所述栅极开口115内， 从而为后续金属栅结构能够包围所述沟道层132提供基础。
参考图14，在所述栅极开口115(如图13所示)、第一间隙116(如图13 所示)和第二间隙117(如图13所示)内形成金属栅结构400。
本实施例中，由于所述栅极开口115与所述第一间隙116和第二间隙117 相连通，因此在栅极开口115内形成所述金属栅结构400后，所述金属栅结构 400还会形成于所述第一间隙116和第二间隙117内，所述金属栅结构400能 够从所述栅极开口115内露出的沟道层132四周包围所述沟道层132，且还覆 盖所述鳍部112顶部，即所述金属栅结构400能够覆盖所述沟道层132的上表 面、下表面和侧面以及所述鳍部112部分顶部和部分侧壁。
本实施例中，所述金属栅结构400包括栅介质层(图未示)以及位于所述 栅介质层上的栅电极(图未示)。具体地，所述栅介质层覆盖所述沟道层132 的上表面、下表面和侧面，且还覆盖所述鳍部112的部分顶部和部分侧壁。
本实施例中，所述栅介质层的材料为高k介质材料；其中，高k介质材料 是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述栅介质 层的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、 HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，所述栅电极的材料为W。在其他实施例中，所述栅电极的材 料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。
所述第一侧墙260之间的牺牲层131用于为所述金属栅结构400的形成占 据空间位置，由于所述第一侧墙260的厚度沿所述金属栅结构400顶部指向底 部的方向递减，且所述第一侧墙260的侧壁和所述第二侧墙250的侧壁相齐平， 因此所述金属栅结构400所包覆的沟道层132面积沿所述金属栅结构400顶部 指向底部的方向逐渐增大，即所述金属栅结构400所控制的沟道区域逐渐增大、 所述金属栅结构400对沟道的控制能力逐渐变大，各沟道开启时的开启电阻相 应逐渐减小，而所述源漏掺杂层280至沟道的距离逐渐增大，从而使得各沟道 开启时的开启电阻以及所述源漏掺杂层280至沟道的距离得到平衡，相应提高了器件工作时的电流密度均一性，进而改善了器件的性能。
相应的，本发明还提供一种半导体结构。参考图15，示出了本发明半导体 结构一实施例的结构示意图。
所述半导体结构包括：衬底611；鳍部612，凸出于所述衬底611表面；沟 道结构层630，位于所述鳍部612上且与所述鳍部612间隔设置，所述沟道结 构层630包括至少两个间隔设置的沟道层632；横跨所述沟道结构层630的栅 极结构800，所述栅极结构800覆盖所述鳍部612的部分顶部且包围所述沟道 层632，位于所述鳍部612、以及与所述鳍部612相邻的沟道层632之间的栅极 结构800为栅极结构第一部分810，位于相邻所述沟道层632之间的栅极结构 800为栅极结构第二部分820，沿垂直于所述栅极结构800侧壁的方向上，所述 栅极结构第一部分810两侧和所述栅极结构第二部分820两侧均露出部分沟道 层632，其中，所述沟道层630的数量为两个，所述栅极结构第一部分810的 宽度大于所述栅极结构第二部分820的宽度，或者，所述沟道层632的数量大 于或等于三个，所述栅极结构第一部分810的宽度大于所述栅极结构第二部分 820的宽度，且所述栅极结构第二部分820的宽度沿所述栅极结构800顶部指 向所述栅极结构800底部的方向上递增；第一侧墙760，位于所述栅极结构第 一部分810和栅极结构第二部分820的侧壁上，且覆盖所述栅极结构第一部分810和栅极结构第二部分820露出的沟道层632表面；源漏掺杂层780，贯穿所 述栅极结构800两侧的沟道结构层630。
所述衬底611用于为全包围栅极晶体管的形成提供工艺平台。具体地，所 述全包围栅极晶体管可以为PMOS晶体管和NMOS晶体管中的一种或两种。
本实施例中，所述衬底611为硅衬底。在其他实施例中，所述衬底的材料 还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够 为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材 料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部612与所述衬底611为一体结构，所述鳍部612的 材料与所述衬底611的材料相同，所述鳍部612的材料为硅。在其他实施例中， 所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成 鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
所述鳍部612露出部分衬底611，从而为隔离结构的形成提供工艺基础。
因此，本实施例中，所述半导体结构还包括：隔离结构613，位于所述鳍 部612露出的衬底611上。
所述隔离结构613用于对相邻器件起到隔离作用。本实施例中，所述隔离 结构613的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮 化硅或氮氧化硅等其他绝缘材料。
本实施例中，所述隔离结构613的顶部与所述鳍部612的顶部齐平，从而 防止所述鳍部612用于作为沟道。
所述沟道结构层630位于所述鳍部612上且与所述鳍部612间隔设置，且 所述沟道结构层630包括至少两个间隔设置的沟道层632，从而使所述金属栅 结构800能够包围所述沟道层632。
所述全包围栅极晶体管的沟道位于所述沟道结构层630(即所述沟道层 632)内。本实施例中，所述沟道层632的材料与所述鳍部612的材料相同，所 述沟道层632的材料为Si。
在其他实施例中，当所述全包围栅极晶体管为PMOS晶体管时，为了提升 PMOS晶体管的性能，通常采用SiGe沟道技术，相应的，所述鳍部和沟道层的 材料均为SiGe。
本实施例中，所述沟道结构层630包括三个间隔设置的沟道层632。在其 他实施例中，根据实际工艺需求，所述沟道层的数量不仅限于三个，还可以为 两个、四个等。
本实施例中，所述栅极结构800横跨所述沟道结构层630，所述栅极结构 800包围所述沟道层632且还覆盖所述鳍部612的部分顶部，即所述栅极结构 800覆盖所述沟道层632的上表面、下表面和侧面以及所述鳍部612的部分顶 部。
本实施例中，所述栅极结构800为金属栅结构，所述栅极结构800包括栅 介质层(未标示)和位于所述栅介质层上的栅电极(未标示)。由于所述全包围 栅极晶体管的沟道位于所述沟道层632和鳍部612内，因此所述栅介质层覆盖 所述沟道层632的上表面、下表面和侧面，还覆盖所述鳍部612的部分顶部。
所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电 常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料 为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、 HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，所述栅电极的材料为W。在其他实施例中，所述栅电极的材 料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，当所述沟道层632的数量为两个时，沿垂直于所述栅极结构 800侧壁的方向上，所述栅极结构第一部分810的宽度大于所述栅极结构第二 部分820的宽度，或者，当所述沟道层的数量大于或等于三个时，沿垂直于所 述栅极结构800侧壁的方向上，所述栅极结构第一部分810的宽度大于所述栅 极结构第二部分820的宽度，且所述栅极结构第二部分820的宽度沿所述栅极 结构800顶部指向底部的方向上递增；因此，所述栅极结构800所包覆的沟道 层632面积沿所述栅极结构800顶部指向底部的方向上逐渐增大，即所述栅极 结构800所控制的沟道区域逐渐增大、所述栅极结构800对沟道的控制能力逐 渐变大，各沟道开启时的开启电阻相应逐渐减小，而所述源漏掺杂层780顶部 至沟道的距离逐渐增大，所以，通过具有不同宽度的栅极结构第一部分810和 栅极结构第二部分820，使得各沟道开启时的开启电阻以及所述源漏掺杂层280 顶部至沟道的距离得到平衡，相应提高了器件工作时的电流密度均一性，进而 改善了器件的性能。
所述第一侧墙760作为内侧墙，位于所述栅极结构第一部分810和栅极结 构第二部分820的侧壁上，增加了所述栅极结构第一部分810和栅极结构第二 部分820中的栅电极和所述源漏掺杂层780之间的距离，从而减小所述栅极结 构第一部分810和栅极结构第二部分820中的栅电极与源漏掺杂层780之间的 寄生电容，有利于改善器件性能。
所述第一侧墙760的材料不仅能够较好地起到减小寄生电容的作用，且为 了减小对器件性能的影响，所述第一侧墙760的材料为介质材料。
本实施例中，所述第一侧墙760的材料为低k介质材料。低k介质材料指 的是相对介电常数大于或等于2.6且小于或等于3.9的介质材料，通过选取低k 介质材料，有利于进一步减小所述金属栅结构中的栅电极与源漏掺杂层780之 间的寄生电容。在其他实施例中，所述第一侧墙的材料还可以为氮化硅、氮氧 化硅、氧化硅或超低k介质材料。其中，超低k介质材料指的是相对介电常数 小于2.6的介质材料。
由于所述第一侧墙760覆盖所述栅极结构第一部分810和栅极结构第二部 分820露出的沟道层632表面，相应的，所述第一侧墙760的厚度沿所述栅极 结构800顶部指向底部的方向上递减。其中，所述第一侧墙760的厚度指的是： 所述第一侧墙760沿垂直于所述栅极结构800侧壁方向的尺寸。
本实施例中，位于所述栅极结构第一部分810侧壁上的第一侧墙760厚度 为第一厚度T1，位于最靠近所述栅极结构第一部分810一侧的栅极结构第二部 分820侧壁上的第一侧墙760厚度为第二厚度T2，位于最靠近所述沟道结构层 630顶部一侧的栅极结构第二部分820侧壁上的第一侧墙760厚度为第三厚度 T3，所述第二厚度T2大于所述第一厚度T1，且所述第二厚度T2小于所述第 三厚度T3。
需要说明的是，当所述沟道层632的数量大于或等于三个时，位于最靠近 所述沟道结构层630顶部一侧的栅极结构第二部分820侧壁上的第一侧墙760 厚度不宜过小，也不宜过大。如果所述厚度过小，则所述栅极结构第一部分810 侧壁上的第一侧墙760和剩余栅极结构第二部分820侧壁上的第一侧墙760出 现厚度过小的概率就更高，因此容易导致提高器件工作时的电流密度均一性的 效果较差，且还容易导致所述第一侧墙760用于减小寄生电容的效果变差；如 果所述厚度过大，则最靠近所述沟道结构层630顶部一侧的栅极结构第二部分 820的宽度则容易过小，相应还会影响剩余栅极结构第二部分820以及所述栅极结构第一部分810的宽度，从而容易对器件的沟道产生不良影响，导致所述 栅极结构800所控制的沟道区域过小，反而容易降低器件的性能。为此，本实 施例中，位于最靠近所述沟道结构层630顶部一侧的栅极结构第二部分820侧 壁上的第一侧墙760厚度为5nm至10nm。
相应的，当所述沟道层632的数量大于或等于三个时，为了提高器件工作 时的电流密度均一性、以及所述第一侧墙760用于减小寄生电容的效果，并保 障所述栅极结构800所控制的沟道区域大小能够满足器件性能的需求，位于所 述栅极结构第一部分810侧壁上的第一侧墙760厚度为3nm至6nm。其中，根 据所述沟道层632的数量，合理调节所述栅极结构第一部分810侧壁上和所述 栅极结构第二部分820侧壁上的第一侧墙760厚度，进而起到改善器件性能的 效果。
同理，在其他实施例中，当所述沟道结构层的数量为两个时，位于所述栅 极结构第一部分侧壁上的第一侧墙的厚度为3nm至6nm，位于所述栅极结构第 二部分侧壁上的第一侧墙的厚度为5nm至10nm。
还需要说明的是，为了进一步提高器件工作时的电流密度均一性，当所述 沟道层632的数量大于或等于三个时，沿所述栅极结构800顶部指向所述栅极 结构800底部的方向上，相邻第一侧墙760的厚度差值相等；也就是说，相邻 栅极结构第二部分810侧壁上的第一侧墙760的厚度差值相等，且相邻栅极结 构第二部分810侧壁上的第一侧墙760的厚度差值等于最靠近所述鳍部612一 侧的栅极结构第二部分820侧壁上的第一侧墙760与所述栅极结构第一部分 810侧壁上的第一侧墙760的厚度差值。
本实施例中，所述沟道结构层630的数量为三个，所述第一厚度T1为3nm 至6nm，所述第二厚度T2为4nm至8nm，所述第三厚度T3为5nm至10nm。
本实施例中，剩余栅极结构800为栅极结构第三部分830，所述栅极结构 第三部分830覆盖所述沟道结构层630部分顶部和部分侧壁，所述半导体结构 还包括：第二侧墙750，所述第二侧墙750覆盖所述栅极结构第三部分830的 侧壁，且所述第二侧墙750的侧壁和所述第一侧墙760的侧壁相齐平。
所述第二侧墙750的侧壁和所述第一侧墙760的侧壁相齐平，因此所述第 二侧墙750的侧壁和所述沟道层632的侧壁相齐平，所述第二侧墙750还覆盖 所述栅极结构第三部分830两侧的沟道结构层630顶部和侧壁。
所述第二侧墙750的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳 氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述第二侧墙750 可以为单层结构或叠层结构。本实施例中，所述第二侧墙750为单层结构，所 述第二侧墙750的材料为氮化硅。
本实施例中，根据实际工艺需求，所述第二侧墙750的厚度为3nm至10nm。 其中，所述第二侧墙750的厚度指的是：所述第二侧墙750沿垂直于所述栅极 结构800侧壁的方向的尺寸。
本实施例中，所述源漏掺杂层780包括掺杂有离子的应力层。具体地，当 所述全包围栅极晶体管为PMOS晶体管时，所述应力层的材料为Si或SiGe， 所述应力层内的掺杂离子为P型离子；当所述全包围栅极晶体管为NMOS晶体 管时，所述应力层的材料为Si或SiC，所述应力层内的掺杂离子为N型离子。
本实施例中，所述源漏掺杂层780的顶部高于所述沟道结构层630的顶部， 且所述源漏掺杂层780还覆盖所述侧墙750的部分侧壁。在其他实施例中，所 述源漏掺杂层顶部还可以与所述沟道结构层顶部齐平。
需要说明的是，所述半导体结构还包括：隔离层770，位于所述源漏掺杂 层780底部和鳍部612之间。所述隔离层770用于隔离所述源漏掺杂层780和 鳍部612，从而减小所述源漏掺杂层780和鳍部612之间的漏电流，有利于进 一步改善器件的性能。
本实施例中，所述隔离层770的材料为氧化硅。氧化硅是工艺常用、成本 较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层770 的工艺难度和工艺成本，还有利于防止对器件的性能产生不良影响；此外，氧 化硅的介电常数较小，通过选取氧化硅材料，还有利于减小所述源漏掺杂层780 和鳍部612之间的寄生电容。在其他实施例中，所述隔离层的材料还可以为氮 氧化硅或氮化硅。
所述隔离层770的厚度(未标示)不宜过小，也不宜过大。如果所述隔离 层770的厚度过小，则用于隔离所述源漏掺杂层780和鳍部612的效果相应较 差，改善器件性能的效果则较差；如果所述隔离层770的厚度过大，则容易导 致所述源漏掺杂层780的体积过小，反而容易降低器件的性能。为此，本实施 例中，所述隔离层770的厚度为3nm至10nm。其中，所述隔离层770的厚度 指的是：所述隔离层770沿所述衬底611表面法线方向的尺寸。
本实施例中，所述半导体还包括：层间介质层614，位于所述栅极结构800 露出的衬底611上，所述层间介质层614覆盖所述源漏掺杂层780且露出所述 栅极结构800的顶部。
所述层间介质层614用于实现相邻半导体结构之间的电隔离，所述层间介 质层614还用于定义所述栅极结构800的尺寸和位置。所述层间介质层614的 材料为绝缘材料。本实施例中，所述层间介质层614的材料为氧化硅。在其他 实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
还需要说明的，本实施例中，所述栅极结构800通过后形成高k栅介质层 后形成金属栅极(high k last metal gate last)的工艺所形成，且在形成所述栅极 结构800之前，所采用的伪栅结构为叠层结构，因此所述半导体结构还包括： 位于所述第二侧墙750和所述沟道结构层630之间的栅氧化层710。其中，在 去除所述伪栅结构以形成所述栅极结构800的过程中，所述第二侧墙750和所 述沟道结构层630之间的栅氧化层710在所述第二侧墙750的保护作用下被保 留。
本实施例中，所述栅氧化层710的材料为氧化硅。在其他实施例中，所述 栅氧化层的材料还可以为氮氧化硅。在其他实施例中，当所采用的伪栅结构为 单层结构时，所述半导体结构也可以不含有所述栅氧化层。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也 可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参 考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在 不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范 围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底上的分立的鳍部、以及依次位于所述鳍部上的至少两个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
形成横跨所述沟道叠层的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；
刻蚀所述栅极结构两侧的沟道叠层，在所述沟道叠层内形成露出所述鳍部的凹槽，且在形成所述凹槽后，所述栅极结构下方的剩余牺牲层两侧露出部分沟道层，所述鳍部、与所述鳍部相邻的沟道层和剩余牺牲层围成第一沟槽，相邻沟道层和位于所述相邻沟道层之间的剩余牺牲层围成第二沟槽，其中，所述沟道叠层的数量为两个，沿垂直于所述栅极结构侧壁的方向上，所述第二沟槽的深度大于所述第一沟槽的深度，或者，所述沟道叠层的数量大于或等于三个，沿垂直于所述栅极结构侧壁的方向上，所述第二沟槽的深度大于所述第一沟槽的深度，且所述第二沟槽的深度沿所述栅极结构顶部指向所述栅极结构底部的方向上递减；
在所述第一沟槽和第二沟槽中形成第一侧墙；
形成所述第一侧墙后，在所述凹槽内形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述栅极结构两侧的沟道叠层的步骤包括：对所述栅极结构两侧的沟道叠层进行至少两次刻蚀处理，所述刻蚀处理的次数与所述沟道叠层的数量相同；
所述刻蚀处理的步骤包括：采用干法刻蚀工艺，刻蚀所述栅极结构两侧的一个沟道叠层；在所述干法刻蚀工艺后，采用湿法刻蚀工艺，沿所述栅极结构侧壁的方向刻蚀露出的牺牲层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为SiGe，所述沟道层的材料为Si；采用湿法刻蚀工艺，沿所述栅极结构侧壁的方向刻蚀露出的牺牲层的步骤中，通过HCl蒸汽对所述露出的牺牲层进行刻蚀。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道叠层的数量为两个，形成所述第一沟槽和第二沟槽后，所述第二沟槽的深度为5nm至10nm，所述第一沟槽的深度为3nm至6nm；
或者，所述沟道叠层的数量大于或等于三个，形成所述第一沟槽和第二沟槽后，最靠近所述栅极结构顶部一侧的第二沟槽的深度为5nm至10nm，所述第一沟槽的深度为3nm至6nm。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道叠层的数量大于或等于三个，形成所述第一沟槽和第二沟槽后，沿所述栅极结构顶部指向所述栅极结构底部的方向上，相邻第二沟槽的深度差值相等，且所述相邻第二沟槽的深度差值等于最靠近所述鳍部一侧的第二沟槽与所述第一沟槽的深度差值。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成横跨所述沟道叠层的栅极结构后，刻蚀所述栅极结构两侧的沟道叠层之前，还包括：在所述栅极结构的侧壁上形成第二侧墙；
刻蚀所述栅极结构两侧的沟道叠层的步骤包括：以所述第二侧墙为掩膜，对所述栅极结构两侧的沟道叠层进行刻蚀处理。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料为氮化硅、氮氧化硅、氧化硅、低k介质材料或超低k介质材料。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一沟槽和第二沟槽中形成第一侧墙的工艺包括原子层沉积工艺或化学气相沉积工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙后，在所述凹槽内形成源漏掺杂层之前，还包括：在所述凹槽的底部形成隔离层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述隔离层的厚度为3nm至10nm。
12.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述凹槽的底部形成隔离层的步骤包括：在所述凹槽内填充隔离材料；
刻蚀去除部分厚度的隔离材料，保留所述凹槽底部的剩余隔离材料作为所述隔离层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为SiGe，所述沟道层的材料为Si；或者，所述牺牲层的材料为Si，所述沟道层的材料为SiGe。
14.一种半导体结构，其特征在于，包括：
衬底；
鳍部，凸出于所述衬底表面；
沟道结构层，位于所述鳍部上且与所述鳍部间隔设置，所述沟道结构层包括至少两个间隔设置的沟道层；
横跨所述沟道结构层的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部且包围所述沟道层，位于所述鳍部、以及与所述鳍部相邻的沟道层之间的栅极结构为栅极结构第一部分，位于相邻所述沟道层之间的栅极结构为栅极结构第二部分，沿垂直于所述栅极结构侧壁的方向上，所述栅极结构第一部分两侧和所述栅极结构第二部分两侧均露出部分沟道层，其中，所述沟道层的数量为两个，所述栅极结构第一部分的宽度大于所述栅极结构第二部分的宽度，或者，所述沟道层的数量大于或等于三个，所述栅极结构第一部分的宽度大于所述栅极结构第二部分的宽度，且所述栅极结构第二部分的多个栅极的宽度满足沿所述栅极结构顶部指向所述栅极结构底部的方向上递增；
第一侧墙，位于所述栅极结构第一部分和栅极结构第二部分的侧壁上，且覆盖所述栅极结构第一部分露出的沟道层表面和栅极结构第二部分露出的沟道层表面；
源漏掺杂层，贯穿所述栅极结构两侧的沟道结构层。
15.如权利要求14所述的半导体结构，其特征在于，所述沟道层的数量为两个，沿垂直于所述栅极结构侧壁的方向上，位于所述栅极结构第一部分侧壁上的第一侧墙的厚度为3nm至6nm，位于所述栅极结构第二部分侧壁上的第一侧墙的厚度为5nm至10nm；
或者，所述沟道层的数量大于或等于三个，沿垂直于所述栅极结构侧壁的方向上，位于所述栅极结构第一部分侧壁上的第一侧墙的厚度为3nm至6nm，位于最靠近所述沟道结构层顶部一侧的栅极结构第二部分侧壁上的第一侧墙的厚度为5nm至10nm。
16.如权利要求14所述的半导体结构，其特征在于，所述沟道层的数量大于或等于三个，沿所述栅极结构顶部指向所述栅极结构底部的方向上，相邻第一侧墙沿垂直于所述栅极结构侧壁方向的厚度差值相等。
17.如权利要求14所述的半导体结构，其特征在于，所述第一侧墙的材料为氮化硅、氮氧化硅、氧化硅、低k介质材料或超低k介质材料。
18.如权利要求14所述的半导体结构，其特征在于，覆盖所述沟道结构层部分顶部和部分侧壁的栅极结构为栅极结构第三部分，所述半导体结构还包括：第二侧墙，所述第二侧墙覆盖所述栅极结构第三部分的侧壁，且所述第二侧墙的侧壁和所述第一侧墙的侧壁相齐平。
19.如权利要求14所述的半导体结构，其特征在于，所述沟道层的材料为Si或SiGe。
20.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，位于所述源漏掺杂层底部和鳍部之间。
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